TWI868495B - 具有重佈結構的半導體封裝 - Google Patents

Abstract

一種半導體封裝包含：重佈結構，包含堆疊的多個重佈絕緣層、處於多個重佈絕緣層的上表面及下表面上且構成彼此處於不同垂直水平高度處的多個分佈層的多個重佈線圖案以及穿透多個重佈絕緣層中的至少一個重佈絕緣層且連接至多個重佈線圖案中的一些的多個重佈通孔；以及至少一個半導體晶片，處於重佈結構上且電連接至多個重佈線圖案及多個重佈通孔。

Description

具有重佈結構的半導體封裝

[相關申請的交叉參考]

本申請案是基於且主張2021年11月16日在韓國智慧財產局申請的韓國專利申請案第10-2021-0158039號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。

本發明概念是關於一種半導體封裝，且更特定言之，是關於一種具有重佈結構的半導體封裝。

回應於電子工業的快速發展及使用者的需求，電子裝置變得更小型化及多功能，且具有更大的容量，且因此需要高度整合半導體晶片。因此，針對具有用於輸入/輸出（I/O）的增大數目的連接端子的高度整合半導體晶片，研發具有替換印刷電路板的重佈層或替換矽插入件的重佈結構（諸如重佈插入件）的半導體封裝。

本發明概念提供一種具有重佈結構的半導體封裝，所述重佈結構能夠實施用於高度整合半導體晶片的精細圖案。

本發明概念提供如下半導體封裝。

根據本發明概念的一態樣，提供一種半導體封裝，包含：重佈結構，包含彼此處於不同垂直水平高度處的多個分佈層，所述多個分佈層包含堆疊的多個重佈絕緣層及多個重佈絕緣層的上表面及下表面上的多個重佈線圖案，所述重佈結構更包括穿透多個重佈絕緣層中的至少一個重佈絕緣層且連接至多個重佈線圖案中的一些的多個重佈通孔；以及至少一個半導體晶片，處於所述重佈結構上且電連接至所述多個重佈線圖案及所述多個重佈通孔，其中多個重佈線圖案包含在多個分佈層中的第一分佈層上的多個上部重佈線圖案及在多個分佈層中的第二重佈層上的下部重佈線圖案，所述第二重佈層處於比所述第一分佈層更低的垂直水平高度處，且其中多個重佈絕緣層中的至少一者覆蓋下部重佈線圖案，且包含上表面，所述上表面包含：參考表面；第一外表面，延伸遠離參考表面且具有比參考表面更低的垂直水平高度；第一向下階梯，處於參考表面與第一外表面之間；第二外表面，延伸遠離第一外表面且具有比第一外表面更低的垂直水平高度；以及第二向下階梯，處於第一外表面與第二外表面之間。

根據本發明概念的另一態樣，提供一種半導體封裝，包含：重佈結構，包含堆疊的多個重佈絕緣層、處於多個重佈絕緣層中的最上部第一絕緣層的上表面上的第一分佈層、處於多個重佈絕緣層中的第一絕緣層與第一絕緣層下方的第三絕緣層之間的第二絕緣層、構成包含配置於第二絕緣層的下表面上的第三分佈層的多個分佈層的多個重佈線圖案以及穿透至少一個重佈絕緣層且連接至多個重佈線圖案中的一些的多個重佈通孔；至少一個堆疊結構，處於重佈結構上，且包含第一半導體晶片及堆疊於第一半導體晶片上的多個第二半導體晶片；以及第三半導體晶片，處於所述重佈結構上且在水平方向上與所述至少一個堆疊結構間隔開，其中所述第二絕緣層的上表面具有階梯形形狀，其中彼此處於不同垂直水平高度處的三個或大於三個部分在其間具有階梯。

根據本發明概念的另一態樣，提供一種半導體封裝，包含：封裝基底基板；重佈結構，包含堆疊於封裝基底基板上的多個重佈絕緣層、處於多個重佈絕緣層的最上部的第一絕緣層的上表面上的第一分佈層、配置於多個重佈絕緣層的第一絕緣層與第一絕緣層下方的第二絕緣層之間的第二分佈層、構成包含配置於第二絕緣層的下表面上的第三分佈層的多個分佈層的多個重佈線圖案以及穿透多個重佈絕緣層中的至少一個重佈絕緣層且連接至多個重佈線圖案中的一些的多個重佈通孔；至少一個堆疊結構，包含處於重佈結構上且包含多個第一前表面連接襯墊的第一半導體晶片，及堆疊於第一半導體晶片上的多個第二半導體晶片；第三半導體晶片，在水平方向上與至少一個堆疊結構間隔開、處於重佈結構上且包含多個第二前表面連接襯墊；以及所述多個重佈線圖案的所述第一分佈層上的多個重佈上表面襯墊，以及分別安置於所述多個第一前表面連接襯墊與所述多個第二前表面連接襯墊之間的多個第一晶片連接端子及多個第二晶片連接端子，其中所述第二絕緣層的上表面包含：參考表面，處於下部重佈線圖案中的任一者的中心部分上；第一外表面，延伸遠離所述參考表面且具有比所述參考表面更低的垂直水平高度；第一向下階梯，處於所述參考表面與所述第一外表面之間；第二外表面，延伸遠離所述第一外表面且具有比所述第一外表面更低的垂直水平高度；第二向下階梯，處於所述第一外表面與所述第二外表面之間；第三外表面，延伸遠離所述第二外表面且具有比所述第二外表面更低的垂直水平高度；以及第三向下階梯，處於所述第二外表面與所述第三外表面之間。

圖1為根據實例實施例的半導體封裝1000的橫截面圖。

參考圖1，半導體封裝1000可包含：封裝基底基板500；封裝基底基板500上（例如，附接於所述封裝基底基板500上）的重佈結構300；至少一個堆疊結構1，包含重佈結構300上（例如，附接於所述重佈結構300上）的第一半導體晶片100及堆疊於所述第一半導體晶片100上的多個第二半導體晶片200；以及重佈結構300上（例如，附接於所述重佈結構300上）的第三半導體晶片400。至少一個堆疊結構1及第三半導體晶片400可在水平方向上彼此間隔開，且可處於重佈結構300上（例如，附接於所述重佈結構300上）。

在圖1中，半導體封裝1000示出為包含重佈結構300上（例如，附接於所述重佈結構300上）的兩個堆疊結構1，但不限於此。舉例而言，半導體封裝1000可包含一個、兩個、四個、六個、八個或大於八個堆疊結構1。堆疊結構1可稱為記憶體堆疊，且第三半導體晶片400可稱為邏輯半導體晶片。

封裝基底基板500可包含底板層510，以及分別配置於底板層510的上表面及下表面上的多個（板）上表面襯墊522及多個（板）下表面襯墊524。封裝基底基板500可包含經由底板層510將多個板上表面襯墊522電連接至多個板下表面襯墊524的多個板佈線路徑530。在一些實施例中，封裝基底基板500可包含印刷電路板。舉例而言，封裝基底基板500可包含多層印刷電路板。

底板層510可包含由酚樹脂、環氧樹脂以及聚醯亞胺中選出的至少一種材料。舉例而言，底板層510可包含由以下各項中選出的至少一種材料：阻燃劑4（frame retardant 4；FR4）、四官能環氧化物、聚苯撐醚（polyphenylene ether）、環氧化物/聚苯醚（polyphenylene oxide）、雙馬來醯亞胺三嗪（bismaleimide triazine；BT）、聚醯胺短纖席材（thermount）、氰酸酯、聚醯亞胺以及液晶聚合物。在一些實施例中，底板層510可包含例如聚酯（polyester；PET）、PET對苯二甲酸酯、氟化乙烯丙烯（fluorinated ethylene propylene；FEP）、樹脂塗佈的紙、液體聚醯亞胺樹脂、聚萘二甲酸乙二酯（polyethylene naphthalate；PEN）膜等。可藉由堆疊多個基底層來形成底板層510。

多個板上表面襯墊522及多個板下表面襯墊524可包含銅、鎳、不鏽鋼或鈹銅。舉例而言，多個板上表面襯墊522及多個板下表面襯墊524可包含經塗佈銅。在一些實施例中，在底板層510的多個板上表面襯墊522及多個板下表面襯墊524的外表面部分上，可包含鎳/金（Ni/Au）或類似物。

多個板佈線路徑530可包含在水平方向上延伸的多個已填充導電層及在豎直方向上延伸的多個導電通孔。多個導電通孔可連接多個已填充導電層、多個板上表面襯墊522以及多個板下表面襯墊524之中的彼此處於不同垂直水平高度處的兩個元件。多個板佈線路徑530可包含例如以電子方式沈積（electronically deposited；ED）的銅、輥壓退火（rolled-annealed；RA）的銅箔、不鏽鋼箔、鋁箔、超薄銅箔、濺鍍銅、銅合金、Ni、不鏽鋼、鈹銅等。

底板層510可更包含阻焊層，所述阻焊層分別暴露底板層510的上表面及下表面上的多個板上表面襯墊522及多個板下表面襯墊524。阻焊層可包含聚醯亞胺膜、聚酯膜、可撓性焊罩、光可成像覆蓋膜（photo-imageable coverlay；PIC）、光可成像阻焊劑等。可藉由例如藉由使用孔版印刷方法或噴墨方法固化摻雜的熱固性墨水來形成阻焊層。可藉由例如藉由使用曝光及顯影製程移除利用網版方法或噴塗方法摻雜的光可成像阻焊劑的一部分以及固化光可成像阻焊劑來形成阻焊層。可藉由例如層壓聚醯亞胺膜或聚酯膜來形成阻焊層。

多個封裝連接端子350可連接至多個板上表面襯墊522，且多個外部連接端子550可連接至多個板下表面襯墊524。多個封裝連接端子350可電連接重佈結構300及封裝基底基板500。連接至多個板下表面襯墊524的多個外部連接端子550可將半導體封裝1000連接（例如，電連接）至外部。在一些實施例中，多個封裝連接端子350及多個外部連接端子550中的每一者可包含凸塊、焊球等。

在一些實施例中，重佈結構300可包含插入件，例如重佈層（redistribution layer；RDL）插入件。重佈結構300可包含重佈絕緣層310及多個重佈圖案320。

在一些實施例中，重佈結構300可包含彼此堆疊的多個重佈絕緣層310。可藉由使用例如光可成像介電質（photo imageable dielectric；PID）或感光聚醯亞胺（photosensitive polyimide；PSPI）來形成重佈絕緣層310。多個重佈絕緣層310中的至少一個重佈絕緣層310的上表面可具有階梯形狀，其中所述階梯形狀的彼此處於不同垂直水平高度處的三個或大於三個部分具有或界定兩個或大於兩個階梯。舉例而言，多個重佈絕緣層310中的至少一個重佈絕緣層310的上表面可包含參考表面及至少兩個外表面，所述至少兩個外表面具有在逐步向下的垂直水平高度處自參考表面朝向外部的階梯，且因此，可具有相對改良的平坦度。參考圖2A至圖2D詳細描述多個重佈絕緣層310的上表面的形狀。

多個重佈圖案320可包含多個重佈線圖案322及多個重佈通孔324。包含多個重佈線圖案322及多個重佈通孔324的多個重佈圖案320可包含例如金屬，諸如銅（Cu）、鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、銦（In）、鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）以及釕（Ru），或其合金，但不限於此。在一些實施例中，可藉由將金屬或金屬的合金堆疊於包含Ti、氮化鈦或鈦鎢的晶種層上來形成多個重佈圖案320。

多個重佈線圖案322可配置於重佈絕緣層310的上表面及下表面中的至少一者上。多個重佈通孔324中的每一者可穿透至少一個重佈絕緣層310，且與多個重佈線圖案322中的一些接觸且連接至多個重佈線圖案322中的一些。在一些實施例中，多個重佈線圖案322中的至少一些可與多個重佈通孔324中的一些一起形成於一個主體中。舉例而言，重佈線圖案322及接觸重佈線圖案322的上表面的重佈通孔324可形成於一個主體中。

在一些實施例中，多個重佈通孔324可具有錐形形狀，其中錐形形狀的水平寬度自其下部側或端部至其上部側或端部增大及延伸。換言之，由於多個重佈通孔324遠離封裝基底基板500或朝向至少一個堆疊結構1及第三半導體晶片400延伸，因此多個重佈通孔324的水平寬度可增大。

配置於重佈結構300的上表面上的多個重佈線圖案322中的一些可稱為重佈上表面襯墊，且配置於重佈結構300的下表面上的多個重佈線圖案322中的一些可稱為重佈下表面襯墊。多個第一晶片連接端子150及多個第三晶片連接端子450可附接至多個重佈上表面襯墊，且多個封裝連接端子350可附接至多個重佈下表面襯墊。在一些實施例中，多個第一晶片連接端子150及多個第三晶片連接端子450中的每一者可包含凸塊、焊球等。包圍多個第一晶片連接端子150的第一底填充層180可配置於重佈結構300與堆疊結構1之間，且包圍多個第三晶片連接端子450的第二底填充層480可配置於重佈結構300與第三半導體晶片400之間。第一底填充層180及第二底填充層480可包含由例如毛細管底填充方法形成的環氧樹脂。在一些實施例中，第一底填充層180及第二底填充層480可包含非導電膜（non-conductive film；NCF）。

堆疊結構1可包含第一半導體晶片100及多個第二半導體晶片200。在圖1中，至少一個堆疊結構1示出為包含一個第一半導體晶片100及四個第二半導體晶片200，但不限於此。舉例而言，至少一個堆疊結構1可包含兩個或大於兩個第二半導體晶片200。在一些實施例中，至少一個堆疊結構1可包含四個第二半導體晶片200的倍數。多個第二半導體晶片200可在豎直方向上依序堆疊於第一半導體晶片100上。第一半導體晶片100及多個第二半導體晶片200中的每一者可以其主動表面向下（亦即，面向重佈結構300）的方式依序堆疊。

第一半導體晶片100及多個第二半導體晶片200可包含例如動態隨機存取記憶體（random-access memory；RAM）（dynamic random-access memory；DRAM）、靜態RAM（static RAM；SRAM）、快閃記憶體、電可抹除且可程式化RAM（electrically erasable and programmable RAM；EEPROM）、相變RAM（phase-change RAM；PRAM）、磁性RAM（magnetic RAM；MRAM）或電阻性RAM（resistive RAM；RRAM）。

在一些實施例中，第一半導體晶片100可不包含記憶體胞元。第一半導體晶片100可包含測試邏輯電路，諸如串行並行轉換電路、測試設計（design for test；DFT）電路、聯合測試行動群組（joint test action group；JTAG）電路以及記憶體內建自測試（memory built-in self-test；MBIST）電路；以及信號介面電路，諸如實體層（physical layer；PHY）電路。多個第二半導體晶片200可包含記憶體胞元。舉例而言，第一半導體晶片100可包含用於控制多個第二半導體晶片200的緩衝晶片。

在一些實施例中，第一半導體晶片100可包含用於控制高頻寬記憶體（high bandwidth memory；HBM）DRAM的緩衝晶片，且多個第二半導體晶片200可包含含有胞元的記憶體胞元晶片，所述胞元包含由第一半導體晶片100控制的HBM DRAM。第一半導體晶片100可稱為緩衝晶片或主控晶片，且第二半導體晶片200可稱為從屬晶片或記憶體胞元晶片。包含第一半導體晶片100及依序堆疊於第一半導體晶片100上的多個第二半導體晶片200的堆疊結構1可稱為HBM DRAM元件。

第一半導體晶片100可包含第一基板102、多個第一前表面連接襯墊112、多個第一後表面連接襯墊114以及多個第一貫通電極120。第二半導體晶片200可包含第二基板202、多個第二前表面連接襯墊212、多個第二後表面連接襯墊214以及多個第二貫通電極220。

第一基板102及第二基板202可包含矽（Si）。替代地，第一基板102及第二基板202可包含半導體元件，諸如鍺（Ge）；或化合物半導體，諸如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）以及磷化銦（InP）。第一基板102及第二基板202可包含主動表面及與主動表面相對的非主動表面。第一基板102及第二基板202可包含其主動表面上的各種類型的多個個別元件。多個個別元件可包含各種微電子元件，例如：金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor；MOSFET），諸如互補金屬氧化物半導體（complementary metal-oxide semiconductor；CMOS）電晶體；影像感測器，諸如系統大規模整合（system large scale integration；LSI）感測器及CMOS成像感測器（CMOS imaging sensor；CIS）；微機電系統（micro-electro-mechanical system；MEMS）；主動元件；被動元件等。第一基板102的主動表面及非主動表面可分別稱為第一主動表面及第一非主動表面，且第二基板202的主動表面及非主動表面可分別稱為第二主動表面及第二非主動表面。

第一半導體晶片100及第二半導體晶片200可包含由多個個別元件構成的第一半導體元件及第二半導體元件。第一半導體元件可形成於第一基板102的第一主動表面上，多個第一前表面連接襯墊112及多個第一後表面連接襯墊114中的每一者可分別配置於第一基板102的第一主動表面及第一非主動表面上，且多個第一貫通電極120可豎直穿透第一基板102的至少一部分且將多個第一前表面連接襯墊112電連接至多個第一後表面連接襯墊114。

第二半導體元件可形成於第二基板202的第二主動表面上，多個第二前表面連接襯墊212及多個第二後表面連接襯墊214中的每一者可分別配置於第二基板202的第二主動表面及第二非主動表面上，且多個第二貫通電極220可豎直穿透第二基板202的至少一部分且將多個第二前表面連接襯墊212電連接至多個第二後表面連接襯墊214。多個第二貫通電極220可電連接至多個第一貫通電極120。

堆疊結構1可經由多個第一前表面連接襯墊112電連接至重佈結構300。在一些實施例中，多個第一晶片連接端子150可配置於多個第一前表面連接襯墊112及多個重佈線圖案322之中的多個重佈上表面襯墊之間，且將多個第一前表面連接襯墊112電連接至多個重佈上表面襯墊。多個第二晶片連接端子250可附接於多個第二半導體晶片200中的每一者的多個第二前表面連接襯墊212上。多個第二晶片連接端子250可配置於第一半導體晶片100的多個第一後表面連接襯墊114與第二半導體晶片200的配置於多個第二半導體晶片200的最下部端部處的多個第二前表面連接襯墊212之間，以及多個第二半導體晶片200中的其餘第二半導體晶片200的多個第二前表面連接襯墊212與其下方的另一第二半導體晶片200的多個第二後表面連接襯墊214之間，且可將第一半導體晶片100電連接至多個第二半導體晶片200。多個第二晶片連接端子250中的每一者可包含凸塊、焊料等。

在一些實施例中，多個第二半導體晶片200中的離第一半導體晶片100最遠的最上部第二半導體晶片200H可不包含第二後表面連接襯墊214及第二貫通電極220。在一些實施例中，多個第二半導體晶片200中的離第一半導體晶片100最遠的最上部第二半導體晶片200H的厚度可大於其他第二半導體晶片200的厚度。

絕緣黏著層260可配置於第一半導體晶片100及多個第二半導體晶片200中的每一者之間。絕緣黏著層260可附接至多個第二半導體晶片200中的每一者的下表面，且可將多個第二半導體晶片200中的每一者附接於下部結構上，例如附接於第一半導體晶片100上或多個第二半導體晶片200之中的下部側處的另一第二半導體晶片200上。絕緣黏著層260可包含NCF、非導電膏狀物（non-conductive paste；NCP）、絕緣聚合物或環氧樹脂。絕緣黏著層260可包圍多個第二晶片連接端子250，且填充第一半導體晶片100及多個第二半導體晶片200中的每一者之間的空間。

第一半導體晶片100的水平寬度及面積可大於多個第二半導體晶片200中的每一者的水平寬度及面積。舉例而言，所有多個第二半導體晶片200可在豎直方向上與第一半導體晶片100重疊。在一些實施例中，所有多個第二半導體晶片200可在豎直方向上彼此重疊或對準。在第一半導體晶片100的上表面上，亦即，在第一基板102的第一非主動表面上，可配置包圍多個第二半導體晶片200及多個絕緣黏著層260的晶片模製部件190。晶片模製部件190可覆蓋或處於第一半導體晶片100的上表面（亦即，第一基板102的第一非主動表面）上，且覆蓋或包圍多個第二半導體晶片200的側表面。在一些實施例中，晶片模製部件190可覆蓋多個第二半導體晶片200的側表面，但可不覆蓋而是暴露堆疊的最上部端部處的第二半導體晶片200H的上表面，亦即，堆疊的最上部端部處的第二半導體晶片200H的第二基板202的非主動表面。晶片模製部件190可包含例如環氧模製化合物（epoxy mold compound；EMC）。

第三半導體晶片400可包含例如以下各項中的一者：中央處理單元（central processing unit；CPU）晶片、圖形處理單元（graphics processing unit；GPU）晶片、應用程式處理器（application processor；AP）晶片、特殊應用積體電路（application-specific integrated circuit；ASIC）或其他處理晶片。

第三半導體晶片400可包含第三基板402及多個第三前表面連接襯墊412。第三基板402通常類似於第一基板102及第二基板202，且因此，為簡潔起見省略其詳細描述。第三基板402可包含主動表面及與主動表面相對的非主動表面。第三基板402的主動表面及非主動表面可分別稱為第三主動表面及第三非主動表面。第三半導體晶片400可包含第三半導體元件。第三半導體元件可形成於第三基板402的第三主動表面上，且多個第三前表面連接襯墊412可配置於第三基板402的第三主動表面上。

第三半導體晶片400可經由多個第三前表面連接襯墊412電連接至重佈結構300。在一些實施例中，多個第三晶片連接端子450可配置於多個第三前表面連接襯墊412及多個重佈線圖案322之中的多個重佈上表面襯墊之間，且可將多個第三前表面連接襯墊412電連接至多個重佈上表面襯墊。

半導體封裝1000可更包含包圍至少一個堆疊結構1及重佈結構300上的第三半導體晶片400的封裝模製層490。封裝模製層490可包含例如EMC。在一些實施例中，封裝模製層490可不覆蓋堆疊的最上部端部處的第二半導體晶片200H的上表面以及第三半導體晶片400的上表面。舉例而言，封裝模製層490可覆蓋或包圍第三半導體晶片400的側表面。在一些實施例中，封裝模製層490可包圍圍繞多個第二半導體晶片200的晶片模製部件190的側表面，及包含於至少一個堆疊結構1中的第一半導體晶片100的側表面。舉例而言，堆疊的最上部端部處的第二半導體晶片200H的上表面、第三半導體晶片400的上表面以及晶片模製部件190及封裝模製層490的上表面可彼此共面。在一些其他實施例中，晶片模製部件190可能並不個別地形成，但可為封裝模製層490的一部分，且封裝模製層490可覆蓋或包圍第一半導體晶片100的側表面、第一半導體晶片100的上表面的一部分以及多個第二半導體晶片200的側表面。舉例而言，堆疊的最上部端部處的第二半導體晶片200H的上表面、第三半導體晶片400的上表面以及封裝模製層490的上表面可彼此共面。

在根據本發明概念的半導體封裝1000中，由於包含於重佈結構300中的多個重佈絕緣層310中的至少一個重佈絕緣層310包含參考表面及至少兩個外表面（所述至少兩個外表面具有在逐步向下的垂直水平高度處自參考表面朝向外部的階梯），且因此包含具有相對改良的平坦度的上表面，因此包含於重佈結構300中的多個重佈線圖案322的至少一部分可實施為精細圖案。

圖2A至圖2D為根據實例實施例的包含於半導體封裝1000中的重佈結構300的概念性橫截面圖。圖2A至圖2D中的每一者為包含於重佈結構300中的多個重佈絕緣層310中的至少一者的上表面形狀的概念圖，但重佈結構300的實際形狀不限於此，且在其左側，放大及示出多個重佈絕緣層310中的至少一者的上表面的一部分。

參考圖2A，重佈結構300可包含重佈絕緣層310及多個重佈圖案320。舉例而言，重佈結構300可包含RDL插入件。重佈結構300可包含彼此堆疊的多個重佈絕緣層310。重佈絕緣層310可包含重佈穿孔DL-H。重佈穿孔DL-H可穿透重佈絕緣層310。多個重佈圖案320可包含多個重佈線圖案322及多個重佈通孔324。多個重佈線圖案322可配置於重佈絕緣層310的上表面及下表面中的至少一者處。多個重佈通孔324可穿透至少一個重佈絕緣層310，且多個重佈通孔324中的每一者可與多個重佈線圖案322中的一些接觸且連接至多個重佈線圖案322中的一些。重佈通孔324可填充重佈穿孔DL-H。在一些實施例中，多個重佈線圖案322中的至少一些可與多個重佈通孔324中的一些一起形成於一個主體中。多個重佈通孔324可具有錐形形狀，其中錐形形狀的水平寬度自其下部側或端部至其上部側或端部增大及延伸。

在一些實施例中，重佈結構300可包含五個彼此堆疊的重佈絕緣層310，且多個重佈線圖案322可配置於五個彼此堆疊的重佈絕緣層310的上表面及下表面上，以構成六個分佈層，但不限於此。舉例而言，重佈結構300可包含一或多個重佈絕緣層310及構成分佈層的多個重佈線圖案322，所述分佈層的數目比重佈絕緣層310的數目大一。分佈層可稱為多個重佈線圖案322中的一些在實質上相同垂直水平高度（例如，在包含於重佈結構300中的重佈絕緣層310的上表面及下表面中的任一者上）處在水平方向上延伸的區域，且多個分佈層中的每一者可彼此處於不同垂直水平高度處。

多個重佈絕緣層310可包含第一絕緣層DL12、第二絕緣層DL23、第三絕緣層DL34、第四絕緣層DL45以及第五絕緣層DL56。第一絕緣層DL12可為多個重佈絕緣層310中的最上部重佈絕緣層310，且第五絕緣層DL56可為堆疊的最下部端部處的重佈絕緣層310。第二絕緣層DL23可處於第一絕緣層DL12下方，第三絕緣層DL34可處於第二絕緣層DL23下方，第四絕緣層DL45可處於第三絕緣層DL34下方，且第五絕緣層DL56可處於第四絕緣層DL45下方。在多個重佈絕緣層310包含五個彼此堆疊的重佈絕緣層310時，第一絕緣層DL12、第二絕緣層DL23、第三絕緣層DL34、第四絕緣層DL45以及第五絕緣層DL56可為自五個重佈絕緣層310的最上部端部至其最下部端部依序配置的重佈絕緣層310，但實施例不限於此。舉例而言，在多個重佈絕緣層310包含五個或少於五個重佈絕緣層310時，可省略第一絕緣層DL12、第二絕緣層DL23、第三絕緣層DL34、第四絕緣層DL45以及第五絕緣層DL56中的一或多者，且在多個重佈絕緣層310包含六個或多於六個重佈絕緣層310時，額外絕緣層可進一步配置於第一絕緣層DL12與第五絕緣層DL56之間。

多個重佈線圖案322可構成六個分佈層，其包含第一分佈層LP1、第二分佈層LP2、第三分佈層LP3、第四分佈層LP4、第五分佈層LP5以及第六分佈層LP6。第一分佈層LP1可為多個線圖案322的最上部分佈層，且第六分佈層LP6可為多個線圖案322的最下部端部處的分佈層。多個重佈線圖案322的重佈上表面襯墊可處於第一分佈層LP1上，且重佈下表面襯墊可處於第六分佈層LP6上。第一分佈層LP1可配置於第一絕緣層DL12上，第二分佈層LP2可配置於第一絕緣層DL12與第二絕緣層DL23之間，第三分佈層LP3可配置於第二絕緣層DL23與第三絕緣層DL34之間，第四分佈層LP4可配置於第三絕緣層DL34與第四絕緣層DL45之間，第五分佈層LP5可配置於第四絕緣層DL45與第五絕緣層DL56之間，且第六分佈層LP6可配置於第五絕緣層DL56下方。舉例而言，在多個重佈絕緣層310包含五個或少於五個重佈絕緣層310時，可省略第一分佈層LP1、第二分佈層LP2、第三分佈層LP3、第四分佈層LP4、第五分佈層LP5以及第六分佈層LP6中的一或多者，且在多個重佈絕緣層310包含六個或多於六個重佈絕緣層310時，額外分佈層亦可進一步配置於第一分佈層LP1與第六分佈層LP6之間。

多個重佈絕緣層310中的至少一個重佈絕緣層310的上表面可具有階梯形狀，其中所述階梯形狀的彼此處於不同垂直水平高度處的三個或大於三個部分具有兩個或大於兩個階梯。舉例而言，多個重佈絕緣層310的第二絕緣層DL23的上表面可具有階梯形狀，其中所述階梯形狀的彼此處於不同垂直水平高度處的三個或大於三個部分具有兩個或大於兩個階梯。

第二絕緣層DL23的上表面可包含參考表面DL-TS1及至少兩個外表面，例如外表面DL-TS2、外表面DL-TS3以及外表面DL-TS4，所述至少兩個外表面包含或界定至少兩個階梯，例如第一階梯DL-ST12、第二階梯DL-ST23以及第三階梯DL-ST34，所述至少兩個階梯在逐步向下的垂直水平高度處在水平方向上自參考表面DL-TS1朝向外部向外延伸。在圖2A中，示出第二絕緣層DL23的上表面包含：參考表面DL-TS1；以及第一外表面DL-TS2，其包含在逐步向下的垂直水平高度處在水平方向上自參考表面DL-TS1朝向外部的第一階梯DL-ST12；第二外表面DL-TS3，其包含在逐步向下的垂直水平高度處在水平方向上自第一外表面DL-TS2至外部的第二階梯DL-ST23；以及第三外表面DL-TS4，其包含在逐步向下的垂直水平高度處在水平方向上自第二外表面DL-TS3至外部的第三階梯DL-ST34，但實施例不限於此。舉例而言，第二絕緣層DL23的上表面可包含參考表面DL-TS1及兩個外表面，所述兩個外表面包含在逐步向下的垂直水平高度處在水平方向上自參考表面DL-TS1朝向外表面的兩個階梯；或四個或大於四個外表面，其包含在逐步向下的垂直水平高度處的四個或大於四個階梯。在一些實施例中，參考表面DL-TS1可為或包含處於第二絕緣層DL23的上表面的最高垂直水平高度處的一部分，第三外表面DL-TS4可為或包含除重佈穿孔DL-H的內表面以外的處於第二絕緣層DL23的上表面的最低垂直水平高度處的一部分。

在一些實施例中，在第二分佈層LP2上，具有第一線寬W1及第一線高度T1的重佈線圖案322可以第一間距P1配置，且在第三分佈層LP3上，具有第二線寬W2及第二線高度T2的重佈線圖案322可以第二間距P2配置。第二線寬W2可比第一線寬W1大超過10倍。替代地，第二間距P2可比第一間距P1大超過10倍。替代地，第二線寬W2及第二間距P2兩者可比第一線寬W1及第一間距P1兩者大超過10倍。在一些實施例中，第三分佈層LP3上的重佈線圖案322中的至少一些可構成接地平面層，接地信號提供至所述接地平面層，且第二分佈層LP2上的重佈線圖案322中的至少一些可構成信號分佈線，資料信號、控制信號或類似信號提供至所述信號分佈線。

在一些實施例中，第一線寬W1及第一間距P1中的每一者可為若干微米，且第二線寬W2及第二間距P2中的每一者可為幾十微米至幾百微米。舉例而言，第一線寬W1可為約1微米至約4微米，且第一間距P1可為約2微米至約8微米。第一厚度T1可類似於或略微大於第二厚度T2。第二厚度T2可大於第一線寬W1。舉例而言，第二厚度T2可具有約3微米至約6微米的厚度。在一些實施例中，具有第三線寬W3的重佈線圖案322可以第三間距P3配置於第一分佈層LP1上。第三線寬W3及第三間距P3可分別大於第一線寬W1及第一間距P1。在一些實施例中，第一分佈層LP1上的重佈線圖案322中的至少一些可包含多個重佈上表面襯墊，參考圖1所描述的多個第一晶片連接端子150及多個第三晶片連接端子450附接至所述多個重佈上表面襯墊。

在一些實施例中，作為第二絕緣層DL23的上表面的最高垂直水平高度處的一部分的參考表面DL-TS1可處於第三分佈層LP3上，且可處於具有第二線寬W2及第二線高度T2的重佈線圖案322上。在參考表面DL-TS1的水平寬度（亦即，圖3F中所示出的第一水平寬度D1）小於第二線寬W2時，參考表面DL-TS1可處於重佈線圖案322的中心部分上，所述中心部分處於第三分佈層LP3上且具有第二線寬W2及第二線高度T2。在一些實施例中，作為第二絕緣層DL23的上表面的最低垂直水平高度處的一部分的第三外表面DL-TS4可配置於第三分佈層LP3上的重佈線圖案322之間。

第二絕緣層DL23的上表面的最高垂直水平高度處的一部分與最低垂直水平高度處的一部分之間（亦即，參考表面DL-TS1與第三外表面DL-TS4之間）的第一垂直水平高度差LD可小於第二厚度T2。替代地，第二絕緣層DL23的上表面的最高垂直水平高度處的部分與最低垂直水平高度處的一部分之間的第一垂直水平高度差LD可小於第一線寬W1。換言之，第二絕緣層DL23的上表面可具有小於第三分佈層LP3上的由第二絕緣層DL23覆蓋的重佈線圖案322的第二厚度T2的垂直水平高度差。此外，第二絕緣層DL23的上表面可具有小於配置於第二絕緣層DL23上及第二分佈層LP2上的重佈線圖案322的第一線寬W1的垂直水平高度差。因此，第二分佈層LP2上的重佈線圖案322可實施為具有相對較小的第一線寬W1及第一間距P1的精細圖案。

參考圖2B，重佈結構300可包含重佈絕緣層310及多個重佈圖案320。多個重佈絕緣層310中的至少兩個重佈絕緣層310的上表面可具有階梯形狀，其中所述階梯形狀的彼此處於不同垂直水平高度處的三個或大於三個部分具有或界定兩個或大於兩個階梯。舉例而言，多個重佈絕緣層310中的第二絕緣層DL23的上表面及第四絕緣層DL45的上表面可具有階梯形狀，其中所述階梯形狀的處於不同垂直水平高度處的三個或大於三個部分具有兩個或大於兩個階梯。

第二絕緣層DL23的上表面的形狀及第四絕緣層DL45的上表面的形狀可通常類似於參考圖2A所描述的第二絕緣層DL23的上表面的形狀，且因此，為簡潔起見省略其詳細描述。此外，配置於第二絕緣層DL23的上表面上的第二分佈層LP2上的重佈線圖案322的線寬、間距以及厚度與由第二絕緣層DL23覆蓋的第三分佈層LP3上的重佈線圖案322的線寬、間距以及厚度之間的各別關係，以及配置於第四絕緣層DL45的上表面上的第四分佈層LP4上的重佈線圖案322的線寬、間距以及厚度與由第四絕緣層DL45覆蓋的第五分佈層LP5上的重佈線圖案322的線寬、間距以及厚度之間的各別關係可通常類似於第二分佈層LP2上的重佈線圖案322的線寬、間距以及厚度與第三分佈層LP3上的重佈線圖案322的線寬、間距、厚度之間的各別關係，其已參考圖2A予以描述，且因此，為簡潔起見省略其詳細描述。在一些實施例中，第三分佈層LP3上的重佈線圖案322中的至少一些可構成接地平面層，接地信號提供至所述接地平面層，且第二分佈層LP2上的重佈線圖案322中的至少一些可構成信號分佈線，資料信號、控制信號或類似信號提供至所述信號分佈線。此外，第五分佈層LP5上的重佈線圖案322中的至少一些可構成接地平面層，接地信號提供至所述接地平面層，且第四分佈層LP4上的重佈線圖案322中的至少一些可構成信號分佈線，資料信號、控制信號或類似信號提供至所述信號分佈線。

第二分佈層LP2上的重佈線圖案322可實施為具有分別小於第三分佈層LP3上的重佈線圖案322的線寬及間距的線寬及間距的精細圖案，且第四分佈層LP4上的重佈線圖案322可實施為具有分別小於第五分佈層LP5上的重佈線圖案322的線寬及間距的線寬及間距的精細圖案。

在圖2B中，示出第二絕緣層DL23的上表面的形狀在豎直方向上與第四絕緣層DL45的上表面的形狀對準，但此僅為便於說明，且可判定第二絕緣層DL23的上表面的形狀對應於第三分佈層LP3上的重佈線圖案322，且可判定第四絕緣層DL45的上表面的形狀對應於第五分佈層LP5上的重佈線圖案322，而第二絕緣層DL23的上表面的形狀與第四絕緣層DL45的上表面的形狀沒有直接關係。

參考圖2C，重佈結構300可包含重佈絕緣層310及多個重佈圖案320。多個重佈絕緣層310中的至少兩個重佈絕緣層310的上表面可具有階梯形狀，其中所述階梯形狀的彼此處於不同垂直水平高度處的三個或大於三個部分具有或界定兩個或大於兩個階梯。舉例而言，多個重佈絕緣層310中的第二絕緣層DL23的上表面及第五絕緣層DL56的上表面可具有階梯形狀，其中所述階梯形狀的處於不同垂直水平高度處的三個或大於三個部分具有兩個或大於兩個階梯。

第二絕緣層DL23的上表面的形狀及第五絕緣層DL56的上表面的形狀可通常類似於參考圖2A所描述的第二絕緣層DL23的上表面的形狀，且因此，為簡潔起見省略其詳細描述。此外，配置於第二絕緣層DL23的上表面上的第二分佈層LP2上的重佈線圖案322的線寬、間距以及厚度與由第二絕緣層DL23覆蓋的第三分佈層LP3上的重佈線圖案322的線寬、間距以及厚度之間的各別關係可通常類似於第二分佈層LP2上的重佈線圖案322的線寬、間距以及厚度與第三分佈層LP3上的重佈線圖案322的線寬、間距以及厚度之間的各別關係，其已參考圖2A予以描述，且因此，為簡潔起見省略其詳細描述。

在一些實施例中，配置於第五絕緣層DL56的上表面上的第五分佈層LP5上的重佈線圖案322的線寬、間距以及厚度與由第五絕緣層DL56覆蓋的第六分佈層LP6上的重佈線圖案322的線寬、間距以及厚度之間的各別關係可通常類似於第二分佈層LP2上的重佈線圖案322的線寬、間距以及厚度與第三分佈層LP3上的重佈線圖案322的線寬、間距以及厚度之間的各別關係，其已參考圖2A予以描述，且因此，為簡潔起見省略其詳細描述。舉例而言，第五分佈層LP5上的重佈線圖案322可在圖2C中的左右方向上延伸，但與第六分佈層LP6上的重佈線圖案322相比，可實施為精細圖案。

在一些其他實施例中，配置於第五絕緣層DL56的上表面上的第五分佈層LP5上重佈線圖案322的線寬、間距以及厚度與由第五絕緣層DL56覆蓋的第六分佈層LP6上的重佈線圖案322的線寬、間距以及厚度之間的各別關係可不同於第二分佈層LP2上的重佈線圖案322的線寬、間距以及厚度與第三分佈層LP3上的重佈線圖案322的線寬、間距以及厚度之間的各別關係，其已參考圖2A予以描述。舉例而言，第五絕緣層DL56可形成為具有階梯形狀，其中所述階梯形狀的處於不同垂直水平高度處的三個或大於三個部分具有兩個或大於兩個階梯，使得第五絕緣層DL56的上表面的平坦度（其回應於第六分佈層LP6上的重佈線圖案322而出現）得以改良。

在一些實施例中，第三分佈層LP3上的重佈線圖案322中的至少一些可構成接地平面層，接地信號提供至所述接地平面層，且第二分佈層LP2上的重佈線圖案322中的至少一些可構成信號分佈線，資料信號、控制信號或類似信號提供至所述信號分佈線。在一些實施例中，第五分佈層LP5上的重佈線圖案322中的至少一些可構成信號分佈線，資料信號、控制信號或類似信號提供至所述信號分佈線。在一些其他實施例中，第五分佈層LP5上的重佈線圖案322中的至少一些可構成接地平面層，接地信號提供至所述接地平面層。

在圖2C中，示出第二絕緣層DL23的上表面的形狀與第五絕緣層DL56的上表面的形狀對準，但此僅為便於說明，且第二絕緣層DL23的上表面的形狀與第五絕緣層DL56的上表面的形狀可能沒有直接關係。

參考圖2D，重佈結構300可包含重佈絕緣層310及多個重佈圖案320。除包含多個重佈絕緣層310中的最上部重佈絕緣層310的至少一個重佈絕緣層310以外的其他重佈絕緣層310的上表面可具有階梯形狀，其中所述階梯形狀的處於不同垂直水平高度處的三個或大於三個部分具有或界定兩個或大於兩個階梯。舉例而言，多個重佈絕緣層310的第二絕緣層DL23的上表面、第三絕緣層DL34的上表面、第四絕緣層DL45的上表面以及第五絕緣層DL56的上表面可具有階梯形狀，其中所述階梯形狀的處於不同垂直水平高度處的三個或大於三個部分具有兩個或大於兩個階梯。

第二絕緣層DL23的形狀、第三絕緣層DL34的上表面、第四絕緣層DL45的上表面以及第五絕緣層DL56的上表面的形狀可通常類似於參考圖2A所描述的第二絕緣層DL23的上表面的形狀，且因此，為簡潔起見省略其詳細描述。

在圖2D中，示出第二絕緣層DL23的上表面的形狀與第三絕緣層DL34的上表面、第四絕緣層DL45的上表面以及第五絕緣層DL56的上表面的形狀對準，但此僅為便於說明，且第二絕緣層DL23的上表面的形狀與第三絕緣層DL34的上表面、第四絕緣層DL45的上表面以及第五絕緣層DL56的上表面的形狀可能沒有直接關係。

由於重佈結構300形成為使得第二絕緣層DL23的上表面、第三絕緣層DL34的上表面、第四絕緣層DL45的上表面以及第五絕緣層DL56的上表面中的每一者的平坦度得以改良，因此多個重佈線圖案322的設計自由度可得以改良，且多個重佈線圖案322可實施為精細圖案。

圖3A至圖3F為根據實例實施例的示出製造包含於半導體封裝中的重佈結構的方法的概念性橫截面圖。

參考圖3A，下部重佈線圖案LP-L可形成於支撐基板10上，其中釋放膜20附接至其上表面。釋放膜20可包含單層或包含釋放層的多層結構，所述釋放層附接至主鏈層的兩個表面中的每一者。主鏈層可包含例如熱塑性聚合物。釋放層可包含例如丙烯基及矽酮的共聚物。

下部重佈線圖案LP-L可包含除圖2A至圖2D中所示出的多個重佈線圖案322的最上部分佈層以外的分佈層上的重佈線圖案322。舉例而言，下部重佈線圖案LP-L可包含第二分佈層LP2、第三分佈層LP3、第四分佈層LP4、第五分佈層LP5以及第六分佈層LP6中的任一者上的重佈線圖案322，所述分佈層已在圖2A至圖2D中示出。在圖3A中，示出下部重佈線圖案LP-L直接附接於釋放膜20上，但此僅為實例且不限於此。在下部重佈線圖案LP-L與釋放膜20之間，可進一步形成圖2A至圖2D中所示出的至少一個重佈絕緣層310及重佈圖案320。

參考圖3B，可形成覆蓋下部重佈線圖案LP-L的初始絕緣層DL-P。初始絕緣層DL-P可具有足夠厚度以覆蓋下部重佈線圖案LP-L的所有側表面及上表面。此外，初始絕緣層DL-P可包含PID材料或PSPI。初始絕緣層DL-P的上表面的最高垂直水平高度處的一部分與最低垂直水平高度處的一部分之間的空間或距離可具有第二垂直水平高度差SD。

參考圖3C，可藉由使用光遮罩MK來曝光初始絕緣層DL_P。光遮罩MK可具有相對於經由光遮罩MK輻照於初始絕緣層DL_P上的光源具有彼此不同透射率的多個區。在圖3C中，光遮罩MK示出為包含具有彼此不同的透射率的五個區，亦即，第一區R1、第二區R2、第三區R3、第四區R4以及第五區R5，但不限於此。舉例而言，光遮罩MK可包含透射率彼此不同的四個或大於四個區。第四區R4可具有最低透射率。第五區R5可具有最高透射率。在圖3C中，示出第四區R4的透射率為約0%，且第五區R5的透射率為約100%，但僅示出相對透射率，且不限於此。第一區R1、第二區R2、第三區R3以及第四區R4中的每一者可具有在第五區R5的透射率與第四區R4的透射率之間的依序不同的透射率。舉例而言，第一表面R1的透射率可小於第五區R5的透射率，第二表面R2的透射率可小於第一表面R1的透射率，第三區R3的透射率可小於第二區R2的透射率，且第四區R4的透射率可小於第三區R3的透射率。

第一區R1、第二區R2、第三區R3以及第四區R4中的每一者可對應於自初始絕緣層DL_P的包含相對較高垂直水平高度處的上表面的一部分至初始絕緣層DL_P的包含相對較低垂直水平高度處的上表面的一部分，且第五區R5可對應於圖2A至圖2D中所示出的重佈穿孔DL-H。

在初始絕緣層DL-P屬於正型時，藉由經由光遮罩MK輻照的光源曝光的初始絕緣層DL-P的溶解度可在初始絕緣層DL-P的分別對應於第五區R5、第一區R1、第二區R2、第三區R3以及第四區R4的部分序列中減小。舉例而言，藉由經由光遮罩MK輻照的光源曝光的初始絕緣層DL-P的溶解度可在初始絕緣層DL-P的對應於第五區R5的一部分處最低，且在初始絕緣層DL-P的對應於第四區R4的一部分處最高。

同時參考圖3C及圖3D，可藉由經由光遮罩MK對初始絕緣層DL-P執行曝光製程及顯影製程而自初始絕緣層DL-P形成絕緣層DL。舉例而言，絕緣層DL可包含圖2A至圖2D中所示出的第二絕緣層DL23、第三絕緣層DL34、第四絕緣層DL45以及第五絕緣層DL56中的任一者。

絕緣層DL可包含參考表面DL-TS1及包含至少兩個外表面（例如外表面DL-TS2、外表面DL-TS3以及外表面DL-TS4）的上表面，所述至少兩個外表面包含在逐步向下的垂直水平高度處在水平方向上自參考表面DL-TS1朝向外部的至少兩個階梯（例如第一階梯DL-ST12、第二階梯DL-ST23以及第三階梯DL-ST34）；且可包含重佈穿孔DL-H，其穿透絕緣層DL且在其底部表面處暴露下部重佈線圖案LP-L的一部分。絕緣層DL的上表面的形狀可通常類似於參考圖2A所描述的第二絕緣層DL23的上表面的形狀，且因此，為簡潔起見省略其詳細描述。

絕緣層DL的上表面的最高垂直水平高度處的一部分與最低垂直水平高度處的一部分之間的空間可具有第一垂直水平高度差LD。第一垂直水平高度差LD可小於第二垂直水平高度差SD。因此，與初始絕緣層DL-P相比，藉由使用用於形成重佈穿孔DL-H的光遮罩MK，可形成絕緣層DL以改良其上表面的平坦度。因此，在不使用離散光遮罩MK且執行離散製程的情況下，可改良絕緣層DL的上表面的平坦度，可簡化製造製程，且可減小製造成本。

參考圖3E，多個遮罩圖案MKP可形成於絕緣層DL上。由於絕緣層DL的上表面具有相對改良的平坦度，因此可精細地形成多個遮罩圖案MKP。

參考圖3E及圖3F，在初始導電材料層形成於多個遮罩圖案MKP上之後，藉由執行用於移除多個遮罩圖案MKP的剝離製程，可形成多個上部重佈線圖案LP-H及至少一個通孔圖案VP。多個上部重佈線圖案LP-H可包含除圖2A至圖2D中所示出的多個重佈線圖案322的最上部端部處的分佈層及最下部端部處的分佈層以外的分佈層上的重佈線圖案322。舉例而言，多個上部重佈線圖案LP-H可包含圖2A至圖2D中所示出的第二分佈層LP2、第三分佈層LP3、第四分佈層LP4以及第五分佈層LP5中的任一者上的重佈線圖案322。至少一個通孔圖案VP可包含圖2A至圖2D中所示出的多個重佈通孔324中的一些。

參考表面DL-TS1及至少兩個外表面（例如外表面DL-TS2、外表面DL-TS3以及外表面DL-TS4）中的每一者（所述至少兩個外表面包含在逐步向下的垂直水平高度處在水平方向上自參考表面DL-TS1朝向外部的至少兩個階梯，例如第一階梯DL-ST12、第二階梯DL-ST23以及第三階梯DL-ST34）的水平寬度，亦即，分別為參考表面DL-TS1、第一外表面DL-TS2、第二外表面DL-TS3以及第三外表面DL-TS4的第一水平寬度D1、第二水平寬度D2、第三水平寬度D3以及第四水平寬度D4可大於第一水平寬度W1，且小於第二水平寬度W2。舉例而言，第一水平寬度D1、第二水平寬度D2、第三水平寬度D3以及第四水平寬度D4中的每一者可具有在與第二水平寬度W2相同的水平方向上量測的值。

由於絕緣層DL的上表面具有具備相對改良的平坦度的第一垂直水平高度差LD，且絕緣層DL的上表面的參考表面DL-TS1、第一外表面DL-TS2、第二外表面DL-TS3以及第三外表面DL-TS4的第一水平寬度D1、第二水平寬度D2、第三水平寬度D3以及第四水平寬度D4相對地大於第一水平寬度W1且小於第二水平寬度W2，因此配置於絕緣層DL上的多個上部重佈線圖案LP-H可實施為精細圖案。

圖4為根據實例實施例的半導體封裝2000的橫截面圖。

參考圖4，半導體封裝2000可包含重佈結構2300、配置於重佈結構2300上的擴展層2200、配置於擴展層2200中的至少一個半導體晶片2100以及配置於擴展層2200上的覆蓋分佈層2400。擴展層2200可包圍半導體晶片2100的周邊。半導體封裝2000可包含扇出半導體封裝，在所述扇出半導體封裝中，重佈結構2300的水平寬度及水平面積分別大於由至少一個半導體晶片2100構成的佔據面積的水平寬度及水平面積。在一些實施例中，半導體封裝2000可包含扇出晶圓級封裝（fan-out wafer level package；FOWLP）。重佈結構2300及覆蓋分佈層2400中的每一者可分別稱為下部重佈結構及上部重佈結構。

重佈結構2300可包含重佈絕緣層2310及多個重佈圖案2320。多個重佈圖案2320可包含多個重佈線圖案2322及多個重佈通孔2324。重佈絕緣層2310及包含多個重佈圖案2320的重佈結構2300可通常類似於參考圖1所描述的重佈絕緣層310及包含多個重佈圖案320的重佈結構300，且因此，為簡潔起見省略其詳細描述。電連接至多個重佈圖案2320的多個外部連接端子2500可附接至重佈結構2300的下表面。

至少一個半導體晶片2100可包含：半導體基板2110，其中半導體元件2112形成於其主動表面上；以及多個晶片連接襯墊2120，配置於半導體基板2110的主動表面上。半導體晶片2100可通常類似於參考圖1所描述的第一接合半導體晶片100、第二半導體裝置200以及第三半導體晶片400中的任一者，且因此，為簡潔起見省略其詳細描述。半導體晶片2100可包含例如中央處理單元（central processing unit；CPU）晶片、圖形處理單元（graphics processing unit；GPU）晶片或應用程式處理器（application processor；AP）晶片。

多個晶片連接端子2130可配置於多個晶片連接襯墊2120下方，且將至少一個半導體晶片2100電連接至重佈結構2300。包圍多個晶片連接端子2130的底填充層2135可配置於至少一個半導體晶片2100與重佈結構2300之間。

在一些實施例中，在半導體封裝2000包含堆疊封裝（package on package；PoP）的下部封裝時，半導體封裝2000、半導體晶片2100、半導體基板2110、半導體元件2112、晶片連接襯墊2120、晶片連接端子2130以及底填充層2315可分別稱為下部封裝、下部半導體晶片、下部半導體基板、下部半導體元件、下部晶片連接襯墊、下部晶片連接端子以及下部底填充層。

擴展層2200可包含包圍多個連接結構2220及至少一個半導體晶片2100的填充單元或填充層2240。多個連接結構2220可穿透填充單元2240，且電連接重佈結構2300及覆蓋分佈層2400。多個連接結構2220中的每一者可包含貫通模製通孔（through mold via；TMV）、導電焊料、導電柱或至少一個導電凸塊。

填充單元2240可包含例如EMC。填充單元2240可包圍半導體晶片2100。在一些實施例中，填充單元2240可覆蓋或包圍至少一個半導體晶片100的側表面及非主動表面。

覆蓋分佈層2400可包含至少一個基底絕緣層2410及分佈結構2420。分佈結構2420可包含：多個分佈圖案2422，配置於至少一個重佈絕緣層2410的上表面及下表面中的至少一者上；以及多個導電通孔2424，穿過至少一個重佈絕緣層2410且與多個分佈圖案2422中的一些接觸且連接至多個分佈圖案2422中的一些。

重佈結構2300可包含多個重佈絕緣層2310。多個重佈絕緣層2310中的一些的形狀，例如除多個重佈絕緣層2310中的最上部重佈絕緣層2310以外的其餘重佈絕緣層2310中的至少一者的上表面的形狀可通常類似於參考圖2A所描述的第二絕緣層DL23的上表面的形狀，且因此，為簡潔起見省略其詳細描述。

圖5為根據實例實施例的半導體封裝2000a的橫截面圖。在圖5中，圖4中的相同部件編號可表示相同部件，且因此，為簡潔起見可省略其重複描述。

參考圖5，半導體封裝2000a可包含重佈結構2300、配置於重佈結構2300上且包含安裝空間2260G的擴展層2250、配置於擴展層2250的安裝空間2260G中的至少一個半導體晶片2100以及配置於擴展層2250上的覆蓋分佈層2400。擴展層2250可包圍半導體晶片2100的周邊。半導體封裝2000a可包含扇出半導體封裝。在一些實施例中，擴展層2250可包含面板屏（panel board），且半導體封裝2000a可包含扇出面板級封裝（fan-out panel level package；FOPLP）。在一些實施例中，安裝空間2260G的水平寬度及水平面積可大於由半導體晶片2100產生的佔據面積的水平寬度及水平面積。半導體晶片2100的側表面可與安裝空間2260G的內部表面或內表面間隔開。

半導體封裝2000a可更包含填充絕緣層2280，其填充半導體晶片2100與擴展層2250之間的空間。舉例而言，填充絕緣層2280可由諸如環氧樹脂的熱固性樹脂、諸如聚醯亞胺的熱塑性樹脂或包含向其中添加的添加劑（諸如無機填充劑）的樹脂形成，所述無機填充劑例如味之素累積膜（Ajinomoto build-up film；ABF）、FR-4、BT等。替代地，填充絕緣層2280可包含諸如EMC的模製材料，或諸如光可成像包封體（photoimageable encapsulant；PIE）的感光材料。

擴展層2250可包含例如印刷電路板、陶瓷基板、封裝製造晶圓或插入件。在一些實施例中，擴展層2250可包含多層印刷電路板。安裝空間2260G可形成為擴展層2250中的開口或空腔。安裝空間2260G可形成於某一區中，例如形成於擴展層2250的中心區處。安裝空間2260G可自擴展層2250的上表面凹陷至特定深度，或可開放地形成。

擴展層2250可包含至少一個基板基底2260及連接結構2270。連接結構2270可包含連接分佈圖案2272及連接導電通孔2274。

重佈結構2300可包含多個重佈絕緣層2310。多個重佈絕緣層2310中的一些的形狀，例如除多個重佈絕緣層2310中的最上部重佈絕緣層2310以外的其餘重佈絕緣層2310中的至少一者的上表面的形狀可通常類似於參考圖2A所描述的第二絕緣層DL23的上表面的形狀，且因此，為簡潔起見省略其詳細描述。

圖6為根據實例實施例的堆疊封裝類型的半導體封裝3000的橫截面圖。

參考圖6，堆疊封裝類型的半導體封裝3000可包含堆疊於下部半導體封裝2000上的上部半導體封裝2900。下部半導體封裝2000可與參考圖4所描述的上部半導體封裝2000實質上相同，且因此，為簡潔起見省略其詳細描述。

上部半導體封裝2900可包含至少一個上部半導體晶片2600。上部半導體封裝2900可經由封裝連接端子2800電連接至下部半導體封裝2000。

上部半導體晶片2600可包含：上部半導體基板2610，在所述上部半導體基板2610下方，上部半導體元件2612形成於其主動表面上；以及多個上部晶片連接襯墊2620，配置於上部半導體基板2610的主動表面上。上部半導體晶片2600可通常類似於參考圖1所描述的第一接合半導體晶片100、第二半導體裝置200以及第三半導體晶片400中的任一者，且因此，為簡潔起見省略其詳細描述。

上部半導體晶片2600可包含記憶體半導體晶片。上部半導體晶片2600可包含例如動態隨機存取記憶體（random access memory；RAM）（dynamic random access memory；DRAM）晶片、靜態RAM（static RAM；SRAM）晶片、快閃記憶體晶片、可抹除可程式化唯讀記憶體（read-only memory；ROM）（erasable programmable read-only memory；EPROM）晶片、相變RAM（phase-change RAM；PRAM）晶片、磁性RAM（magnetic RAM；MRAM）晶片或電阻性RAM（resistive RAM；RRAM）晶片。

在圖6中，示出包含於上部半導體封裝2900中的至少一個上部半導體晶片2600以倒裝晶片法安裝於封裝基底基板2700上，但此僅為實例且不限於此。半導體封裝3000可包含：所有類型的半導體封裝作為上部半導體封裝，其包含至少一個上部半導體晶片2600；以及封裝連接端子2800，待在其下部側上電連接至下部半導體封裝2000。

封裝基底基板2700可包含底板層2710，及配置於底板層2710的上表面及下表面上的多個板襯墊2720。多個板襯墊2720可包含配置於底板層2710的上表面上的多個板上表面襯墊2722，及配置於底板層2710的下表面上的多個板下部襯墊2724。在一些實施例中，封裝基底基板2700可包含印刷電路板。

在底板層2710的上表面及下表面上，可形成暴露多個板襯墊2720的板阻焊層2730。板阻焊層2730可包含：上表面板阻焊層2732，其覆蓋底板層2710的上表面且暴露多個板上表面襯墊2722；以及下表面板阻焊層2734，其覆蓋底板層2710的下表面且暴露多個板下表面襯墊2724。

封裝基底基板2700可包含底板層2710內部的電連接多個板上表面襯墊2722及多個板下表面襯墊2724的板佈線2750。多個板上表面襯墊2722可電連接至上部半導體晶片2600。舉例而言，多個上部晶片連接端子2630可配置於多個上部晶片連接襯墊2620與封裝基底基板2700的多個板上表面襯墊2722之間，且可將上部半導體晶片2600電連接至封裝基底基板2700。在一些實施例中，包圍多個上部晶片連接端子2630的上部底填充層2650可配置於上部半導體晶片2600與封裝基底基板2700之間。

包圍上部半導體晶片2600的模製層2690可配置於封裝基底基板2700上。模製層2690可包含例如EMC。

圖7為根據實例實施例的堆疊封裝類型的半導體封裝3000a的橫截面圖。

參考圖7，堆疊封裝類型的半導體封裝3000a可包含堆疊於下部半導體封裝2000a上的上部半導體封裝2900。下部半導體封裝2000a可與參考圖5所描述的半導體封裝2000a實質上相同，且上部半導體封裝2900可與參考圖6所描述的上部半導體封裝2900實質上相同，且因此，為簡潔起見省略其詳細描述。

雖然本發明概念已參考其實施例具體展示及描述，但應理解，可在不偏離以下申請專利範圍的範疇的情況下作出形式及細節的各種改變。

1:堆疊結構 10:支撐基板 20:釋放膜 100:第一半導體晶片 102:第一基板 112:第一前表面連接襯墊 114:第一後表面連接襯墊 120:第一貫通電極 150:第一晶片連接端子 180:第一底填充層 190:晶片模製部件 200:第二半導體晶片 200H:最上部第二半導體晶片 202:第二基板 212:第二前表面連接襯墊 214:第二後表面連接襯墊 220:第二貫通電極 250:第二晶片連接端子 260:絕緣黏著層 300、2300:重佈結構 310、2310:重佈絕緣層 320、2320:重佈圖案 322、2322:重佈線圖案 324、2324:重佈通孔 350、2800:封裝連接端子 400:第三半導體晶片 402:第三基板 412:第三前表面連接襯墊 450:第三晶片連接端子 480:第二底填充層 490:封裝模製層 500、2700:封裝基底基板 510、2710:底板層 522、2722:板上表面襯墊 524、2724:板下表面襯墊 530:板佈線路徑 550、2500:外部連接端子 1000、2000、2000a、3000、3000a:半導體封裝 2100:半導體晶片 2110:半導體基板 2112:半導體元件 2120:晶片連接襯墊 2130:晶片連接端子 2135:底填充層 2200、2250:擴展層 2220、2270:連接結構 2240:填充單元 2260:基板基底 2260G:安裝空間 2272:連接分佈圖案 2274:連接導電通孔 2280:填充絕緣層 2400:覆蓋分佈層 2410:基底絕緣層 2420:分佈結構 2422:分佈圖案 2424:導電通孔 2600:上部半導體晶片 2610:上部半導體基板 2612:上部半導體元件 2620:上部晶片連接襯墊 2630:上部晶片連接端子 2650:上部底填充層 2690:模製層 2720:板襯墊 2730:板阻焊層 2732:上表面板阻焊層 2734:下表面板阻焊層 2750:板佈線 2900:上部半導體封裝 D1:第一水平寬度 D1:第一水平寬度 D2:第二水平寬度 D3:第三水平寬度 D4:第四水平寬度 DL:絕緣層 DL12:第一絕緣層 DL23:第二絕緣層 DL34:第三絕緣層 DL45:第四絕緣層 DL56:第五絕緣層 DL-H:重佈穿孔 DL-P:初始絕緣層 DL-ST12:第一階梯 DL-ST23:第二階梯 DL-ST34:第三階梯 DL-TS1:參考表面 DL-TS2、DL-TS3、DL-TS4:外表面 LD:第一垂直水平高度差 LP1:第一分佈層 LP2:第二分佈層 LP3:第三分佈層 LP4:第四分佈層 LP5:第五分佈層 LP6:第六分佈層 LP-L:下部重佈線圖案 MK:光遮罩 MKP:遮罩圖案 P1:第一間距 P2:第二間距 P3:第三間距 R1:第一區 R2:第二區 R3:第三區 R4:第四區 R5:第五區 SD:第二垂直水平高度差 T1:第一線高度 T2:第二線高度 VP:通孔圖案 W1:第一線寬 W2:第二線寬 W3:第三線寬

將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為根據實例實施例的半導體封裝的橫截面圖。 圖2A至圖2D為根據實例實施例的包含於半導體封裝中的重佈結構的概念性橫截面圖。 圖3A至圖3F為根據實例實施例的示出製造包含於半導體封裝中的重佈結構的方法的概念性橫截面圖。 圖4為根據實例實施例的半導體封裝的橫截面圖。 圖5為根據實例實施例的半導體封裝的橫截面圖。 圖6為根據實例實施例的堆疊封裝類型的半導體封裝的橫截面圖。 圖7為根據實例實施例的堆疊封裝類型的半導體封裝的橫截面圖。

1:堆疊結構

100:第一半導體晶片

102:第一基板

112:第一前表面連接襯墊

114:第一後表面連接襯墊

120:第一貫通電極

150:第一晶片連接端子

180:第一底填充層

190:晶片模製部件

200:第二半導體晶片

200H:最上部第二半導體晶片

202:第二基板

212:第二前表面連接襯墊

214:第二後表面連接襯墊

220:第二貫通電極

250:第二晶片連接端子

260:絕緣黏著層

300:重佈結構

310:重佈絕緣層

320:重佈圖案

322:重佈線圖案

324:重佈通孔

350:封裝連接端子

400:第三半導體晶片

402:第三基板

412:第三前表面連接襯墊

450:第三晶片連接端子

480:第二底填充層

490:封裝模製層

500:封裝基底基板

510:底板層

522:板上表面襯墊

524:板下表面襯墊

530:板佈線路徑

550:外部連接端子

1000:半導體封裝

Claims (19)

1. 一種半導體封裝，包括：重佈結構，包括彼此位於不同垂直水平高度處的多個分佈層，所述多個分佈層包括堆疊的多個重佈絕緣層及位於所述多個重佈絕緣層的上表面及下表面上的多個重佈線圖案，所述重佈結構更包括穿透所述多個重佈絕緣層中的至少一者且連接至所述多個重佈線圖案中的一些的多個重佈通孔；以及至少一個半導體晶片，位於所述重佈結構上且電連接至所述多個重佈線圖案及所述多個重佈通孔，其中所述多個重佈線圖案包括在所述多個分佈層中的第一分佈層上的多個上部重佈線圖案及在所述多個分佈層中的第二重佈層上的下部重佈線圖案，所述第二重佈層位於比所述第一分佈層更低的垂直水平高度處，且其中所述多個重佈絕緣層中的至少一者覆蓋所述下部重佈線圖案，且包括上表面，所述多個重佈絕緣層中的至少一者的所述上表面包括：參考表面；第一外表面，延伸遠離所述參考表面且具有比所述參考表面更低的垂直水平高度；第一向下階梯，位於所述參考表面與所述第一外表面之間；第二外表面，延伸遠離所述第一外表面且具有比所述第一外表面更低的垂直水平高度；以及第二向下階梯，位於所述第一外表面與所述第二外表面之間，其中所述參考表面位於所述下部重佈線圖案中的任一者的中心部分上。
2. 如請求項1所述的半導體封裝，其中所述多個重佈絕緣層包括所述多個重佈絕緣層中的最上 部第一絕緣層及覆蓋所述下部重佈線圖案的第二絕緣層，且所述第一絕緣層覆蓋在所述第二絕緣層上的所述多個上部重佈線圖案。
3. 如請求項2所述的半導體封裝，其中所述多個上部重佈線圖案包括第一線寬及第一間距，且所述下部重佈線圖案包括大於所述第一線寬的第二線寬及大於所述第一間距的第二間距。
4. 如請求項3所述的半導體封裝，其中所述參考表面、所述第一外表面以及所述第二外表面中的每一者的水平寬度大於所述第一線寬且小於所述第二線寬。
5. 如請求項3所述的半導體封裝，其中所述第二絕緣層的上表面的在最高垂直水平高度處的一部分與在最低垂直水平高度處的一部分之間的垂直水平高度差小於所述第一線寬。
6. 如請求項2所述的半導體封裝，其中所述第二絕緣層的上表面的在最高垂直水平高度處的一部分與在最低垂直水平高度處的一部分之間的垂直水平高度差小於所述下部重佈線圖案的厚度。
7. 如請求項2所述的半導體封裝，其中所述多個上部重佈線圖案構成信號分佈線，且所述下部重佈線圖案中的至少一些構成接地平面層，接地信號提供至所述接地平面層。
8. 如請求項7所述的半導體封裝，其中所述第二絕緣層的上表面的在最低垂直水平高度處的外 表面位於所述下部重佈線圖案之間的空間中。
9. 如請求項6所述的半導體封裝，其中所述至少一個半導體晶片包括連接至多個晶片連接端子的多個前表面連接襯墊，且所述多個晶片連接端子連接至所述多個重佈線圖案中的一些，所述多個重佈線圖案中的一些在位於比所述多個分佈層中的所述第一分佈層更高的垂直水平高度處的第三分佈層上，且所述多個重佈線圖案中的一些包含大於所述第一線寬的第三線寬及大於所述第一間距的第三間距。
10. 一種半導體封裝，包括：重佈結構，包括：多個重佈絕緣層，所述多個重佈絕緣層經堆疊且包含作為所述多個重佈絕緣層中的最上部一者的第一絕緣層及位於所述第一絕緣層下方的第二絕緣層；多個重佈線圖案，構成多個分佈層，所述多個分佈層包括位於所述第一絕緣層的上表面上的第一分佈層、所述第一絕緣層與所述第二絕緣層之間的第二分佈層以及配置於所述第二絕緣層的下表面上的第三分佈層；以及多個重佈通孔，穿透所述多個重佈絕緣層中的至少一者且連接至所述多個重佈線圖案中的一些；至少一個堆疊結構，位於所述重佈結構上，且所述至少一個堆疊結構包括第一半導體晶片及堆疊於所述第一半導體晶片上的多個第二半導體晶片；以及第三半導體晶片，位於所述重佈結構上且在水平方向上與所述至少一個堆疊結構間隔開，其中所述第二絕緣層的上表面具有階梯形形狀，其中彼此處於不同垂直水平高度處的三個或大於三個部分在其間具有階梯， 其中所述第二絕緣層的所述上表面包括：參考表面，位於所述第三分佈層上的多個下部重佈線圖案中的任一者的中心部分上；第一外表面，延伸遠離所述參考表面且具有比所述參考表面更低的垂直水平高度；第一向下階梯，位於所述參考表面與所述第一外表面之間；第二外表面，延伸遠離所述第一外表面且具有比所述第一外表面更低的垂直水平高度；以及第二向下階梯，位於所述第一外表面與所述第二外表面之間。
11. 如請求項10所述的半導體封裝，其中，在所述多個重佈線圖案中，在所述第二分佈層上的多個上部重佈線圖案包括第一線寬及第一間距，且在所述第三分佈層上的所述多個下部重佈線圖案包括大於所述第一線寬的第二線寬及大於所述第一間距的第二間距。
12. 如請求項11所述的半導體封裝，其中所述參考表面、所述第一外表面以及所述第二外表面中的每一者的水平寬度大於所述第一線寬且小於所述第二線寬。
13. 如請求項12所述的半導體封裝，其中所述第二絕緣層的所述上表面的在最低垂直水平高度處的外表面位於所述下部重佈線圖案之間的空間中。
14. 如請求項11所述的半導體封裝，其中所述第二線寬及所述第二間距分別比所述第一線寬及所述第一間距大超過約10倍。
15. 如請求項11所述的半導體封裝，其中所述下部重佈線圖案的厚度大於所述第二絕緣層的所述上表面的在最高垂直水平高度處的一部分與在最低垂直水平高度 處的一部分之間的垂直水平高度差。
16. 如請求項10所述的半導體封裝，其中所述多個重佈絕緣層更包括位於其最低端部處的第四絕緣層、所述第四絕緣層上的第五絕緣層以及所述第五絕緣層上的第六絕緣層，且所述第五絕緣層及所述第六絕緣層的至少一個上表面具有階梯形形狀，其中彼此處於不同垂直水平高度處的三個或大於三個部分在其間具有階梯。
17. 一種半導體封裝，包括：封裝基底基板；重佈結構，包括：多個重佈絕緣層，堆疊於所述封裝基底基板上；第一分佈層，位於在所述多個重佈絕緣層的最上部的第一絕緣層的上表面上；第二分佈層，位於所述多個重佈絕緣層中的所述第一絕緣層與所述第一絕緣層下方的第二絕緣層之間；多個重佈線圖案，構成包括所述第二絕緣層的下表面上的第三分佈層的多個分佈層；以及多個重佈通孔，穿透所述多個重佈絕緣層中的至少一個重佈絕緣層且連接至所述多個重佈線圖案中的一些；至少一個堆疊結構，包括：第一半導體晶片，位於所述重佈結構上且包括多個第一前表面連接襯墊；以及多個第二半導體晶片，堆疊於所述第一半導體晶片上；第三半導體晶片，在水平方向上與所述至少一個堆疊結構間隔開、位於所述重佈結構上且包括多個第二前表面連接襯墊；以及所述多個重佈線圖案的在所述第一分佈層上的多個重佈上表面襯墊，以及分別安置於所述多個第一前表面連接襯墊與所述多 個第二前表面連接襯墊之間的多個第一晶片連接端子及多個第二晶片連接端子，其中所述第二絕緣層的上表面包括：參考表面，位於下部重佈線圖案中的任一者的中心部分上；第一外表面，延伸遠離所述參考表面且具有比所述參考表面更低的垂直水平高度；第一向下階梯，位於所述參考表面與所述第一外表面之間；第二外表面，延伸遠離所述第一外表面且具有比所述第一外表面更低的垂直水平高度；第二向下階梯，位於所述第一外表面與所述第二外表面之間；第三外表面，延伸遠離所述第二外表面且具有比所述第二外表面更低的垂直水平高度；以及第三向下階梯，位於所述第二外表面與所述第三外表面之間。
18. 如請求項17所述的半導體封裝，其中所述第三外表面具有所述第二絕緣層的所述上表面的最低垂直水平高度，且所述第三外表面位於所述下部重佈線圖案之間的空間中，且所述參考表面與所述第三外表面之間的垂直水平高度差小於所述下部重佈線圖案的厚度。
19. 如請求項17所述的半導體封裝，其中，在所述多個重佈線圖案中，在所述第二分佈層上的多個上部重佈線圖案具有約1微米至約4微米的第一線寬及約1微米至約4微米的第一間距，在所述第三分佈層上的所述下部重佈線圖案具有比所述第一線寬大超過約10倍的第二線寬及比所述第一間距大超過約10倍的第二間距，且所述參考表面、所述第一外表面、所述第二外表面以及所述第三外表面中的每一者的水平寬度大於所述第一線寬且小於所述第二線寬。

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