TW202117957A - 包括晶粒和晶粒側重分佈層(rdl)的封裝件 - Google Patents
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Abstract
一種封裝件,包括:第二重分佈部分;耦合到第二重分佈部分的晶粒;對晶粒進行密封的密封層;及耦合到第二重分佈部分的第一重分佈部分。第一重分佈部分橫向地定位到晶粒。第一重分佈部分位於第二重分佈部分之上。第一重分佈部分和第二重分佈部分被配置為提供用於晶粒的一或多條電路徑。
Description
本專利申請案主張享受於2019年10月2日提出申請的、名稱為「PACKAGE COMPRISING A DIE AND DIE SIDE REDISTRIBUTION LAYERS (RDL)(包括晶粒和晶粒側重分佈層(RDL)的封裝件)」的申請案第16/590,718號的優先權,並且將上述申請案轉讓給本案的受讓人,並且據此將上述申請經由引用的方式明確地併入本文。
各種特徵涉及包括晶粒的整合裝置封裝件,但是更具體地涉及包括晶粒和晶粒側重分佈層的整合裝置封裝件。
圖1圖示包括封裝件101和晶粒180的封裝件100。晶粒180位於封裝件101之上。封裝件101包括基板102和晶粒104。晶粒104經由多個焊料互連140耦合到基板102的第一表面,多個焊料互連140可以包括凸塊和柱體。
基板102包括多個介電層120、多個互連122和多個表面互連123。介電層120中的每一層包括經圖案化的金屬層和通孔。基板102包括第一阻焊層124、第二阻焊層126和多個焊料互連130。多個焊料互連170耦合到基板102和晶粒180。密封層160對晶粒104和多個焊料互連進行密封。晶粒104可以被配置為經由多個焊料互連140、多個表面互連123、多個互連122和多個焊料互連170電耦合到晶粒180。存在對於提供較小裝置的持續需求。
各種特徵涉及整合裝置封裝件,但是更具體地涉及包括晶粒和晶粒側重分佈層的整合裝置封裝件。
一個實例提供了一種封裝件,包括:第二重分佈部分;耦合到該第二重分佈部分的晶粒;對該晶粒進行密封的密封層;及耦合到該第二重分佈部分的第一重分佈部分。該第一重分佈部分橫向地定位到該晶粒。該第一重分佈部分位於該第二重分佈部分之上。該第一重分佈部分和該第二重分佈部分被配置為提供用於該晶粒的一或多條電路徑。
另一實例提供了一種封裝件,包括:(i)第一整合裝置封裝件;及(ii)耦合到該第一整合裝置封裝件的整合裝置。該第一整合裝置封裝件包括:第二重分佈部分;耦合到該第二重分佈部分的晶粒;對該晶粒進行密封的密封層;及耦合到該第二重分佈部分的第一重分佈部分;及位於該第一重分佈部分和該密封層之上的第三重分佈部分。該第一重分佈部分橫向地定位到該晶粒。該第一重分佈部分位於該第二重分佈部分之上。該第一重分佈部分、該第二重分佈部分和該第三重分佈部分被配置為提供用於該晶粒的一或多條電路徑。
另一實例提供了一種裝置,其包括:第二重分佈手段;晶粒,其耦合到該第二重分佈手段;用於密封的模組,其被配置為對該晶粒進行密封;及第一重分佈手段,其耦合到該第二重分佈手段。該第一重分佈手段橫向地定位到該晶粒。該第一重分佈手段位於該第二重分佈手段之上。該第一重分佈手段和該第二重分佈手段被配置為提供用於該晶粒的一或多條電路徑。
另一實例提供了一種製造封裝件的方法。該方法形成背面重分佈部分。該方法在該背面重分佈部分之上形成晶粒側重分佈部分。該方法將晶粒耦合到該背面重分佈部分,使得該晶粒橫向地定位到該晶粒側重分佈部分。該方法在該晶粒之上形成密封層。該方法在該晶粒側重分佈部分之上形成正面重分佈部分。
在以下描述中,提供了具體細節以提供對本案內容的各個態樣的透徹理解。然而,本領域一般技藝人士將理解的是,可以在沒有該等具體細節的情況下實施各態樣。例如,可以以方塊圖形式示出電路,以便避免在不必要的細節上模糊各態樣。在其他情況下,可能沒有詳細地示出公知的電路、結構和技術,以便不會模糊本案內容的各態樣。
本案內容描述了一封裝件,其包括:(ⅰ)正面重分佈部分(例如,第二重分佈部分),(ⅱ)耦合到正面重分佈部分的晶粒,(ⅲ)對晶粒進行密封的密封層,以及(ⅳ)耦合到正面重分佈部分的晶粒側重分佈部分(例如,第一重分佈部分)。晶粒側重分佈部分橫向地定位到晶粒。晶粒側重分佈部分位於正面重分佈部分之上。晶粒側重分佈部分和正面重分佈部分被配置為提供用於晶粒的一或多條電路徑。在一些實現方式中,該封裝件包括背面重分佈部分(例如,第三重分佈部分),其中晶粒側重分佈部分、正面重分佈部分和背面重分佈部分被配置為提供用於晶粒的一或多條電路徑。另一封裝件及/或另一晶粒可以耦合到該封裝件的背面重分佈部分。
晶粒側重分佈部分提供了數個優點。第一,晶粒側重分佈部分可以允許封裝件中的更多互連,而不增加封裝件的整體厚度或尺寸。第二,晶粒側重分佈部分可以減少對於對在背面重分佈部分及/或正面重分佈部分中的互連進行任何進一步重分佈的需求。下文進一步描述了晶粒側重分佈部分的其他優點。
包含晶粒和晶粒側重分佈層(RDL)的示例性封裝件
圖2圖示包括晶粒和晶粒側重分佈層(RDL)的封裝件200的剖面圖。如下文將進一步描述的,晶粒側RDL可以幫助增加封裝件的佈線互連密度,同時保持或減小封裝件的整體高度。此外,經由利用在晶粒附近和周圍的橫向空間,可以緩解互連的擁塞和佈線(例如,在封裝件的其他部分中),並且此可以幫助減小封裝件的整體尺寸並且提供更可靠的封裝件。
封裝件200可以是第一封裝件。封裝件200可以是整合裝置封裝件。封裝件200包括第一重分佈部分210、第二重分佈部分220和第三重分佈部分230。第一重分佈部分210可以是晶粒側重分佈部分。第二重分佈部分220可以是正面重分佈部分。第三重分佈部分230可以是背面重分佈部分。封裝件200亦可以包括多個焊料互連240、晶粒250和密封層260。晶粒250可以是積體電路(IC)晶粒及/或儲存晶粒。晶粒250可以包括電晶體(例如,CMOS、NMOS電晶體、PMOS電晶體)。
第一重分佈部分210(例如,晶粒側重分佈部分)包括介電層212(例如,第一介電層)和第一多個互連214。第一重分佈部分210可以是第一重分佈手段。介電層212可以包括一或多個介電層。第一多個互連214可以包括第一多個重分佈互連。第一重分佈部分210亦可以包括第四多個互連264。第四多個互連264可以位於介電層212和密封層260中。在一些實現方式中,第四多個互連264可以行進穿過密封層260。
第二重分佈部分220(例如,正面重分佈部分)包括介電層222和第二多個互連224。第二重分佈部分220可以是第二重分佈手段。介電層222(例如,第二介電層)可以包括一或多個介電層。第二多個互連224可以包括第二多個重分佈互連。第三重分佈部分230(例如,背面重分佈部分)包括介電層232(例如,第三介電層)和第三多個互連234。第三重分佈部分230可以是第三用於重分佈的模組。介電層232可以包括一或多個介電層。第三多個互連234可以包括第三多個重分佈互連。第三重分佈部分230可以包括介電層236,其可以是鈍化層。如下文將進一步描述的,第一多個互連214、第二多個互連224和第三多個互連234可以被配置為彼此電耦合以在封裝件200中提供一或多條電路徑(例如,用於接地、電源及/或信號)。例如,第一重分佈部分210的第一多個互連214、第二重分佈部分220的第二多個互連224和第三重分佈部分230的第三多個互連234可以被配置為彼此電耦合以在封裝件200中提供一或多條電路徑(例如,用於接地、電源及/或信號)(例如,為晶粒250提供一或多條電路徑)。
如圖2所示,晶粒250位於第二重分佈部分220之上。晶粒250經由多個互連254(例如,銅柱)耦合到第二多個互連224。晶粒250具有正面和背面。晶粒250的正面面對第二重分佈部分220。密封層260至少部分地圍繞晶粒250和多個互連254。密封層260位於第二重分佈部分220之上。密封層260可以是用於密封的手段。不同的實現方式可以針對密封層260使用不同的材料。例如,密封層260可以包括模具、樹脂及/或環氧樹脂。第一重分佈部分210位於(i)密封層260和(ii)第二重分佈部分220之上。
第一重分佈部分210橫向地(例如,沿著X方向及/或Y方向)定位到晶粒250。第一多個互連214經由第四多個互連264耦合到第二多個互連224。如上所提及的,第四多個互連264可以是第一重分佈部分210的部分,並且因此,第四多個互連264可以被認為是第一多個互連214的部分。第四多個互連可以包括通孔、柱及/或支柱。
第一重分佈部分210可以是被配置為提供互連的重分佈的晶粒側重分佈部分。如此,橫向地定位到晶粒250的互連(例如,214)可以垂直及/或水平地行進,此可以允許封裝件中的更多互連,而不會增加封裝件200的整體厚度或尺寸。在一些情況下,封裝件200的整體厚度或尺寸可以減小。例如,經由在晶粒250附近和周圍的橫向空間中進行互連的重分佈,可以減少對於在第二重分佈部分220及/或第三重分佈部分230中進行互連的任何進一步重分佈的需求。此進而可以導致較少的互連層(例如,重分佈層),並且因此導致整體較薄的封裝件。在一些實現方式中,在封裝件的區域或部分中放置太多互連(即使在技術上是可行的)可能導致封裝件的可靠性問題。因此,在晶粒250附近和周圍的橫向空間中進行互連的重分佈可以提供減輕在第二重分佈部分220及/或第三重分佈部分230中的互連的擁塞的機會,此可以提高封裝件200的可靠性。因此,與不包括第一重分佈部分210的其他封裝件相比,第一重分佈部分210提供了數個技術優勢。用於第一重分佈部分210的互連層的數量可以隨著不同的實現方式而變化。在一些實現方式中,第一重分佈部分210的整體厚度或高度等於或小於(i)晶片250的厚度、(ii)晶片250的厚度和黏合劑252的厚度、(iii)晶粒250的厚度和第四多個互連254的厚度,及/或(iv)晶粒250的厚度、黏合劑252的厚度和第四多個互連254的厚度。
第二重分佈部分220耦合到多個焊料互連240。更具體地,多個焊料互連240耦合到第二多個互連224。多個焊料互連240可以耦合到印刷電路板(PCB)(其未被示出)。如上所提到的,第二多個互連224耦合到晶粒250和第一多個互連214。第二重分佈部分220可以是封裝件200的正面重分佈部分。
圖2圖示第二重分佈部分220包括4個金屬層(例如,互連層)。然而,不同的實現方式在第二重分佈部分220中可以具有不同數量的金屬層。可以經由使用第一重分佈部分210來減少金屬層的數量,因為本來可能位於第二重分佈部分220中的重分佈互連現在可以位於第一重分佈部分210中。
第三重分佈部分230位於第一重分佈部分210、密封層260和晶粒250之上。第三多個互連234可以耦合到第二多個互連214。圖2圖示第三重分佈部分230具有一個金屬層(例如,互連層)。此可以是由於以下事實造成的:本來可能位於第三重分佈部分230中的重分佈互連現在可以位於第二重分佈部分220中。最終結果是較薄的封裝件200,而無需犧牲互連的佈線及/或用於封裝件的焊盤的開口的放置。圖2亦圖示晶粒250經由黏合劑252耦合到第三重分佈部分230。黏合劑252可以包括矽、環氧樹脂,及/或其組合。
重分佈層(RDL)可以是在封裝件中及/或整合裝置中的額外金屬層,其使得封裝件及/或整合裝置的輸入/輸出(IO)焊盤在該封裝件及/或整合裝置的其他位置上是可用的,以便在必要時更好地使用焊盤。重分佈部分可以包括一或多個RDL。第一重分佈部分210、第二重分佈部分220和第三重分佈部分230是封裝件的可以使用相同或相似的製造程序(其在下文進一步描述)來製造的部分。儘管每個重分佈部分可以具有不同數量的金屬層(例如,不同數量的重分佈層),但是每個金屬層可以具有近似相同的厚度。類似地,由於使用相同或相似的製造程序,在第一重分佈部分210、第二重分佈部分220和第三重分佈部分230中的互連的最小線寬和最小間隔(L/S)可以在大約5-10微米(μm)/5-10微米(μm)的範圍內。在一些實現方式中,每個金屬層可以具有在近似2-10微米(μm)的範圍內的厚度。在一些實現方式中,封裝件200可以具有在近似200-500微米(μm)的範圍內的厚度。在一些實現方式中,第一重分佈部分210可以具有在近似50-150微米(μm)的範圍內的厚度。在一些實現方式中,第二重分佈部分220可以具有在近似20-50微米(μm)的範圍內的厚度。在一些實現方式中,第三重分佈部分230可以具有在近似8-40微米(μm)的範圍內的厚度。在一些實現方式中,晶粒250可以具有在近似60-200微米(μm)的範圍內的厚度。不同的實現方式可以針對介電層使用不同的材料。在一些實現方式中,介電層可以是可光蝕刻的介電層。介電層可以包括PID及/或PSR。
圖2圖示包括晶粒側重分佈層的封裝件的實現方式的一個實例。不同的實現方式可以具有不同的部件配置及/或佈置。例如,封裝件200可以被實現為層疊封裝件(PoP)的部分。封裝件200亦可以耦合到另一晶粒。在一些實現方式中,封裝件200可以包括被密封層260密封的一個以上的晶粒。下文描述和示出封裝件的其他示例性實現方式和配置。
圖3圖示包括第一封裝件200和第二晶粒302的封裝件300。封裝件300可以是整合裝置封裝件300。第二晶粒302經由多個焊料互連340耦合到第一封裝件200。如圖3所示,第二晶粒302耦合到封裝件200的背面。具體地,第二晶粒302耦合到封裝件200的第三重分佈部分230的第三多個互連234。
圖4圖示包括第一封裝件200、第二晶粒302和第三晶粒402的封裝件400。封裝件400可以是整合裝置封裝件400。第二晶粒302經由多個焊料互連340耦合到第一封裝件200,並且第三晶粒402經由多個焊料互連440耦合到第一封裝件200。如圖4所示,第二晶粒302和第三晶粒402耦合到封裝件200的背面。具體地,第二晶粒302和第三晶粒402耦合到封裝件200的第三重分佈部分230的第三多個互連234。
在一些實現方式中,另一封裝件可以耦合到封裝件200。圖5圖示包括第一封裝件200和封裝件502的層疊封裝件(PoP)500的實例。封裝件502包括基板510、晶粒550和密封層560。封裝件502可以是整合裝置封裝件。封裝件502可以是第二封裝件(例如,第二整合裝置封裝件)。晶粒550耦合到基板510。基板510可以是層壓基板。基板510可以包括多個互連514。密封層560形成在基板510之上並且對晶粒550進行密封。封裝件502經由多個焊料互連540耦合到第一封裝件200。如圖5所示,封裝件502耦合到封裝件200的背面。具體地,封裝件502耦合到封裝件200的第三重分佈部分230的第三多個互連234。
圖2-圖5圖示利用晶粒側重分佈層的封裝件(例如,整合裝置封裝件)的實例。不同的實現方式可以具有封裝件的各個部件的不同的配置及/或佈置。
已經描述了具有晶粒側重分佈層的各種不同的封裝件,下文將描述用於製造包括晶粒側重分佈層的封裝件的序列。
用於製造具有晶粒和晶粒側重分佈層(RDL)的封裝件的示例性序列
圖6(其包括圖6A-6I)圖示用於提供或製造包括晶粒側重分佈層的封裝件的示例性序列。在一些實現方式中,圖6A-6I的序列可以用於提供或製造圖3的封裝件300或在本案內容中描述的任何封裝件。
應當注意的是,圖6A-6I的序列可能將一或多個階段合併,以便簡化及/或闡明用於提供或製造晶粒的序列。在一些實現方式中,可以改變或修改該等程序的次序。在一些實現方式中,在不脫離本案內容的精神的情況下,可以替換或替代該等程序中的一或多個程序。在一些實現方式中,製造該等部件中的一些部件可以包括使用半加成法製程(SAP)及/或改進的半加成法製程(mSAP)。然而,不同的實現方式可以以不同的方式來製造封裝件。
如圖6A所示,階段1圖示在提供載體600之後的狀態。載體600可以是基板及/或晶圓。載體600可以包括玻璃及/或矽。載體600可以是第一載體。
階段2圖示在載體600之上設置(例如,形成)黏合層610之後的狀態。黏合層610可以是黏合膜。
階段3圖示在黏合層610之上設置介電層236的狀態。介電層236可以包括聚合材料。介電層236可以是鈍化層。不同的實現方式可以使用不同類型的鈍化層。鈍化層可以包括PSR、SR、PID及/或ABF。介電層236可以形成背面重分佈部分(例如,第三重分佈部分230)的部分。
階段4圖示在介電層236之上形成第三多個互連234之後的狀態。第三多個互連234可以包括跡線及/或焊盤。形成第三多個互連234可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。階段4圖示形成用於第三重分佈部分230的重分佈層(例如,重分佈金屬層)的實例。
階段5圖示在第三多個互連234之上形成介電層232之後的狀態。介電層232可以形成第三重分佈部分230的部分。介電層232可以包括聚合物。
如圖6B所示,階段6圖示在介電層232中形成空腔630之後的狀態。可以使用蝕刻製程來形成空腔630。
階段7圖示在介電層232之上形成多個互連614之後的狀態。多個互連614可以包括通孔、跡線及/或焊盤。形成多個互連614可以包括形成:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。階段7圖示形成用於第一重分佈部分210的重分佈層(例如,重分佈金屬層)的實例。多個互連614可以是第一多個互連214的部分。
階段8圖示在多個互連614之上形成介電層612之後的狀態。介電層612可以形成第一重分佈部分210的部分。如圖2中描述的,介電層612可以是介電層212的部分。階段8圖示在介電層612中的開口606或空腔。開口606將用作針對晶粒的空間。
階段9圖示在介電層612中形成空腔640之後的狀態。可以使用蝕刻製程來形成空腔640。
如圖6C所示,階段10圖示在介電層232之上形成多個互連616之後的狀態。多個互連616可以包括通孔、跡線及/或焊盤。形成多個互連616可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。階段10圖示形成用於第一重分佈部分210的重分佈層(例如,重分佈金屬層)的實例。多個互連616可以是第一多個互連214的部分。
階段11圖示在多個互連614之上形成介電層612之後的狀態。介電層612可以形成第一重分佈部分210的部分。如在圖2中描述的,介電層612可以是介電層212的部分。
階段12圖示在介電層618中形成空腔650之後的狀態。可以使用蝕刻製程來形成空腔650。階段12圖示在介電層618中的開口606或空腔。在介電層618中的開口606比在介電層612中的開口606要大。
如圖6D所示,階段13圖示在介電層618之上形成多個互連620之後的狀態。多個互連620可以包括通孔、跡線及/或焊盤。形成多個互連620可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。階段13圖示形成用於第一重分佈部分210的重分佈層(例如,重分佈金屬層)的實例。多個互連620可以是第一多個互連214的部分。
階段14圖示在多個互連620之上形成介電層622之後的狀態。介電層622可以形成第一重分佈部分210的部分。如在圖2中描述的,介電層622可以是介電層212的部分。
階段15圖示在介電層622中形成空腔660之後的狀態。可以使用蝕刻製程來形成空腔660。階段15圖示在介電層622中的開口606或空腔。在介電層622中的開口606比在介電層612及/或618中的開口606要大。
階段16圖示在形成第四多個互連264之後的狀態。形成第四多個互連264可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。第四多個互連264可以包括通孔、柱及/或支柱。
如圖6E所示,階段17圖示在晶粒250耦合到第三重分佈部分230之後的狀態。具體地,晶粒250的背面經由黏合劑252耦合到介電層232。晶粒250的正面背對著第三重分佈部分230。黏合劑252可以包括膜層(例如,晶粒黏接膜(DAF))。晶粒250包括多個互連254和多個焊料互連654。可以經由拾取和放置製程將晶粒250放置在介電層(例如,212、612、618、622)的開口606中。
階段18圖示在晶粒250、多個互連254、多個焊料互連654之上設置(例如,形成)密封層260之後的狀態。不同的實現方式可以以不同的方式提供密封層260。例如,可以經由使用壓縮和傳遞模塑製程、片模塑製程或液體模塑製程來在晶粒250、多個互連254、多個焊料互連654之上提供密封層260。
如圖6F所示,階段19圖示在已經去除密封層260的部分之後的狀態。可以使用背磨製程來去除密封層260的部分。背磨製程亦可以去除第四多個互連264、多個互連254、多個焊料互連654中的一些或全部。
階段20圖示在密封層260之上形成第二重分佈部分220之後的狀態。形成第二重分佈部分220的程序包括形成介電層和互連,如上針對形成第一重分佈部分210(例如,參見階段7-15)和第三重分佈部分230所描述的。第二重分佈部分220可以是封裝件的正面重分佈部分。
如圖6G所示,階段21圖示在多個焊料互連240耦合到第二重分佈部分220之後的狀態。具體地,多個焊料互連240耦合到第二多個互連224。耦合多個焊料互連240可以包括回流製程。
階段22圖示在載體690耦合到封裝件的正面之後的狀態。載體690可以是第二載體。載體690可以包括矽、金屬及/或玻璃。載體690經由接合層680耦合到封裝件的正面。接合層680可以是用於製程處理的臨時接合膜。
如圖6H所示,階段23圖示在將載體600和黏合層610與封裝件200分離之後的狀態。另外,階段23圖示在介電層236中形成開口、從而暴露焊盤(來自第三多個互連234)之後的狀態。
階段24圖示在第二晶粒(例如,302)經由多個焊料互連340耦合到封裝件200之後的狀態。可以在多個焊料互連340上使用回流製程來將第二晶粒302耦合到封裝件200。在一些實現方式中,代替第二晶粒302,可以將包括晶粒的封裝件耦合到封裝件200。
如圖6I所示,階段25圖示在已經將載體690與封裝件200分離、從而留下包括封裝件200和第二晶粒302的封裝件300之後的狀態。在一些實現方式中,封裝件300是晶圓的部分,並且可以執行切單來將晶圓切割成單獨的封裝件。
用於製造具有晶粒和晶粒側重分佈層(RDL)的封裝件的方法的示例性流程圖
在一些實現方式中,製造包括晶粒側重分佈層的封裝件包括數個程序。圖7圖示用於提供或製造包括晶粒側重分佈層的封裝件的方法700的示例性流程圖。在一些實現方式中,圖7的方法700可以用於提供或製造在本案內容中描述的圖3的封裝件。然而,方法700可以用於提供或製造在本案內容中描述的封裝件中的任何封裝件。
應當注意的是,圖7的序列可能將一或多個程序合併,以便簡化及/或闡明用於提供或製造包括晶粒側重分佈層的封裝件的方法。在一些實現方式中,可以改變或修改該等程序的次序。
該方法提供(在705處)第一載體(例如,600)。第一載體可以是基板及/或晶圓。第一載體可以包括玻璃及/或矽。在一些實現方式中,提供第一載體可以包括在第一載體之上設置黏合層(例如,610)。圖6A的階段1-2圖示提供第一載體並且在載體之上設置黏合層的實例。
該方法形成(在710處)背面重分佈部分。背面重分佈部分可以是第三重分佈部分230。形成背面重分佈部分可以包括形成介電層(例如,236)和第三多個互連234(例如,重分佈層)。形成第三多個互連234可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。圖6A的階段3-5圖示提供背面重分佈部分的實例。
該方法形成(在715處)晶粒側重分佈部分。晶粒側重分佈部分可以是第一重分佈部分210。形成晶粒側重分佈部分可以包括形成一或多個介電層(例如,212、612、618、622)和第一多個互連214。形成第一多個互連214可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。形成第一多個互連214亦可以包括形成第四多個互連264。圖6B-6D的階段6-16圖示提供晶粒側RDL部分的實例。
該方法提供(在720處)晶粒(例如,250)。晶粒耦合到背面重分佈部分(例如,第三重分佈部分230),使得晶粒橫向地定位到晶粒側重分佈部分。提供晶粒可以包括經由黏合劑252將晶粒250的背面耦合到介電層232。晶粒250的正面背對著第三重分佈部分230。黏合劑252可以包括膜層(例如,晶粒黏接膜(DAF))。晶粒250包括多個互連254和多個焊料互連654。可以經由拾取和放置製程來將晶粒250放置在介電層(例如,212、612、618、622)的開口606中。圖6E的階段17圖示提供晶粒的實例。
該方法在晶粒250之上和周圍形成(在725處)密封層(例如,260)。形成密封層可以包括對晶粒250、多個互連254、多個焊料互連654進行密封。不同的實現方式可以以不同的方式提供密封層260。例如,可以經由使用壓縮和傳遞模塑製程、片模塑製程或液體模塑製程來在晶粒250、多個互連254、多個焊料互連654之上提供密封層260。在一些實現方式中,形成密封層可以包括執行背磨製程以去除密封層260的某些部分。除了密封層260,背磨製程可以去除其他部件,諸如第四多個互連264、多個互連254及/或多個焊料互連654中的一些或全部。圖6E-6F圖示形成密封層並且執行背磨製程的實例。
該方法在密封層260之上形成(在730處)正面重分佈部分。正面重分佈部分可以是第二重分佈部分220。形成第二重分佈部分220的程序包括形成介電層和互連,如上針對形成第一重分佈部分210(參見例如階段7-15)所描述的。形成正面重分佈部分可以包括形成一或多個介電層(例如,222)和第二多個互連224。形成第二多個互連224可以包括:形成籽晶層;執行微影製程、電鍍製程、剝離製程及/或蝕刻製程。圖6F的階段20圖示在形成正面RDL部分之後的狀態。
該方法將多個焊料互連240耦合(在735處)到正面RDL部分(例如,第二重分佈部分220)。圖6G的階段21圖示將多個焊料互連耦合到正面重分佈部分的實例。
該方法將第二載體690耦合(在740處)到正面重分佈部分。圖6G的階段22圖示在第二載體690耦合到封裝件的正面之後的狀態。第二載體690可以經由接合層680耦合到封裝件的正面。該方法亦將第一載體600分離並且在介電層236中形成開口。圖6H的階段23圖示在將載體600和黏合層610與封裝件200分離之後的狀態。另外,階段23圖示在介電層236中形成開口、從而暴露焊盤(來自第三多個互連234)之後的狀態。
該方法將第二晶粒302耦合(在745處)耦合到封裝件200。將第二晶粒302耦合可以包括在多個焊料互連340上使用回流製程以將第二晶粒302耦合到封裝件200,此可以形成封裝件(例如,300、400、500)。在一些實現方式中,代替第二晶粒302,可以將另一封裝件(例如,502)耦合到封裝件200。一旦第二晶粒(例如,302)及/或封裝件(例如,502)已經耦合到封裝件200,就可以將第二載體690與封裝件200分離。階段24-25圖示將晶粒耦合到封裝件上以及將第二載體與封裝件分離第二載體的實例。在一些實現方式中,封裝件(例如,300、400、500)是晶圓的部分,並且可以執行切割來將晶圓切成單獨的封裝件。
示例性電子設備
圖8圖示可以與以下各項中的任何一項整合的各種電子設備:上述裝置、整合裝置、積體電路(IC)封裝件、積體電路(IC)裝置、半導體裝置、積體電路、晶粒、仲介層、封裝件、層疊封裝件(PoP)、系統級封裝件(SiP),或片上系統(SoC)。例如,行動電話裝置802、膝上型電腦裝置804、固定位置終端裝置806、可穿戴裝置808,或機動車輛810可以包括如本文描述的裝置800。裝置800可以是例如本文描述的裝置及/或積體電路(IC)封裝件中的任何一者。在圖8中示出的裝置802、804、806和808以及車輛810僅是示例性的。其他電子設備亦可以特徵在於裝置800,包括但不限於一組裝置(例如,電子裝置),該組裝置包括行動裝置、手持個人通訊系統(PCS)單元、可攜式資料單元(諸如個人數位助理)、啟用全球定位系統(GPS)的裝置、導航裝置、機上盒、音樂播放機、視訊播放機、娛樂裝置、固定位置資料單元(諸如儀錶讀數裝置)、通訊裝置、智慧手機、平板電腦、電腦、可穿戴裝置(例如,手錶、眼鏡)、物聯網路(IoT)裝置、伺服器、路由器、在機動車輛(例如,自主車輛)中實現的電子裝置,或者儲存或取得資料或電腦指令的任何其他裝置,或者其任何組合。
在圖2-圖5、圖6A-圖6I及/或圖7-圖8中示出的部件、製程、特徵及/或功能中的一者或多者可以被重新排列及/或組合成單個部件、程序、特徵或功能,或者體現在數個部件、製程或功能中。在不脫離本案內容的情況下,亦可以添加額外的元素、部件、製程及/或功能。亦應當注意的是,圖2-圖5、圖6A-圖6I及/或圖7-圖8以及在本案內容中的其對應描述不限於晶粒及/或IC。在一些實現方式中,圖2-圖5、圖6A-圖6I及/或圖7-圖8以及其對應描述可以用於製造、建立、提供及/或生產裝置及/或整合裝置。在一些實現方式中,裝置可以包括晶粒、整合裝置、整合被動裝置(IPD)、晶粒封裝件、積體電路(IC)裝置、裝置封裝件、積體電路(IC)封裝件、晶圓、半導體裝置、層疊封裝件(PoP)裝置、散熱裝置及/或中介層。
使用「示例性」一詞意味著「用作示例、實例或說明」。本文中被描述為「示例性的」任何實現方式或態樣未必被解釋為比本案內容的其他態樣優選或具有優勢。同樣,術語「態樣」並不要求本案內容的所有態樣皆包括所論述的特徵、優點或操作模式。本文使用術語「耦合」來代表兩個物件之間的直接耦合或間接耦合。例如,若物件A在實體上接觸物件B,並且物件B接觸物件C,則物件A和物件C仍然可以被認為是彼此耦合的,即使其並沒有在實體上彼此直接接觸。術語「密封」意味著物件可以部分地密封或者完全地密封另一物件。亦應注意的是,在本案中在位於另一個元件之上的一個元件的背景下使用的術語「在……之上」可以用於意指在另一個部件上及/或在另一個部件中(例如,在部件的表面上或者被嵌入在部件中)的部件。因此,例如,在第二部件之上的第一部件可以意指(1)第一部件在第二部件之上,但是不直接接觸第二部件,(2)第一部件在第二部件上(例如,在第二部件的表面上),及/或(3)第一部件在第二部件中(例如,被嵌入在第部件中)。在本案內容中使用的術語「大約‘值X’」或「近似‘值X’」意指在「值X」的百分之10內。例如,大約1或近似1的值將意指0.9-1.1的範圍內的值。
在一些實現方式中,互連是裝置或封裝件中的允許或促進兩個點、部件及/或部件之間的電連接的部件或部件。在一些實現方式中,互連可以包括跡線、通孔、焊盤、柱、重分佈金屬層及/或凸塊下金屬化(UBM)層。互連可以包括一或多個金屬成分(例如,籽晶層+金屬層)。在一些實現方式中,互連是可以被配置為提供用於信號(例如,資料信號、接地或電源)的電路徑的導電材料。互連可以是電路的部分。互連可以包括一個以上的元件或部件。互連可以由一或多個互連定義。不同的實現方式可以使用相似或不同的製程來形成互連。在一些實現方式中,化學氣相沉積(CVD)製程及/或實體氣相沉積(PVD)製程用於形成互連。例如,可以使用濺射製程、噴塗及/或電鍍製程來形成互連。
此外,應注意的是,本文中包含的各種公開內容可以被描述為程序,該程序被圖示為流程圖、流程示意圖、結構圖或方塊圖。儘管流程圖可以將操作描述為順序的程序,但是該等操作中的許多操作可以並行或同時執行。另外,可以重新排列操作的次序。程序在其操作完成後被終止。
在不脫離本案內容的情況下,可以在不同的系統中實現本文描述的公開內容的各個特徵。應當注意的是,本案內容的前述態樣僅是實例,並且將不被解釋為限制本案內容。對本案內容的各態樣的描述意欲是說明性的,而不是限制請求項的範圍。如此,本文的教導可以容易地應用於其他類型的裝置,並且許多替代、修改和變型對於本領域技藝人士來說將是顯而易見的。
100:封裝件
101:封裝件
102:基板
104:晶粒
120:介電層
122:互連
123:表面互連
124:第一阻焊層
126:第二阻焊層
130:焊料互連
140:焊料互連
160:密封層
170:焊料互連
180:晶粒
200:封裝件
210:第一重分佈部分
212:介電層
214:第一多個互連
220:第二重分佈部分
222:介電層
224:第二多個互連
230:第三重分佈部分
232:介電層
234:第三多個互連
236:介電層
240:焊料互連
250:晶粒
252:黏合劑
254:互連
260:密封層
264:互連
300:封裝件
302:第二晶粒
340:焊料互連
400:封裝件
402:第三晶粒
440:焊料互連
500:層疊封裝件
502:封裝件
510:基板
514:互連
540:焊料互連
550:晶粒
560:密封層
600:載體
606:開口
610:黏合層
612:介電層
614:互連
616:互連
618:介電層
620:互連
622:介電層
630:空腔
640:空腔
650:空腔
654:焊料互連
680:接合層
690:第二載體
700:方法
705:步驟
710:步驟
715:步驟
720:步驟
725:步驟
730:步驟
735:步驟
740:步驟
745:步驟
800:裝置
802:行動電話裝置
804:膝上型電腦裝置
806:固定位置終端裝置
808:可穿戴裝置
810:車輛
在結合附圖時,根據下文闡述的詳細描述,各種特徵、性質和優點可以變得顯而易見,在附圖中,相同的元件符號始終相應地進行標識。
圖1圖示包括晶粒和基板的裝置的剖面圖。
圖2圖示包括晶粒和晶粒側重分佈層的封裝件的剖面圖。
圖3圖示封裝件的剖面圖,該封裝件包括具有晶粒和晶粒側重分佈層的第一封裝件以及在第一封裝件之上的另一晶粒。
圖4圖示封裝件的剖面圖,該封裝件包括具有晶粒和晶粒側重分佈層的第一封裝件以及在第一封裝件之上的多個晶粒。
圖5圖示層疊封裝件(PoP)的剖面圖,該層疊封裝件包括具有晶粒和晶粒側重分佈層的第一封裝件和在第一封裝件之上的第二封裝件。
圖6(包括圖6A-6I)圖示用於製造包括晶粒和晶粒側重分佈層的封裝件的示例性序列。
圖7圖示用於製造包括晶粒和晶粒側重分佈層的封裝件的方法的示例性流程圖。
圖8圖示可以整合晶粒、整合裝置、整合被動裝置(IPD)、被動部件、封裝件及/或本文描述的裝置封裝件的各種電子設備。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
200:封裝件
210:第一重分佈部分
220:第二重分佈部分
222:介電層
224:第二多個互連
230:第三重分佈部分
232:介電層
234:第三多個互連
240:焊料互連
250:晶粒
254:互連
260:密封層
300:封裝件
302:第二晶粒
340:焊料互連
Claims (30)
- 一種封裝件,包括: 一第二重分佈部分; 耦合到該第二重分佈部分的一晶粒; 對該晶粒進行密封的一密封層;及 耦合到該第二重分佈部分的一第一重分佈部分, 其中該第一重分佈部分橫向地定位到該晶粒, 其中該第一重分佈部分位於該第二重分佈部分之上,以及 其中該第一重分佈部分和該第二重分佈部分被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項1之封裝件, 其中該第一重分佈部分包括: 至少一個第一介電層;及 一第一多個互連, 其中該第二重分佈部分包括: 至少一個第二介電層;及 一第二多個互連, 其中該第一多個互連和該第二多個互連被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項2之封裝件,亦包括第三重分佈部分,該第三重分佈部分包括: 至少一個第三介電層;及 一第三多個互連, 其中該第三重分佈部分位於該第二重分佈部分和該密封層之上, 其中該第一多個互連、該第二多個互連和該第三多個互連被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項3之封裝件, 其中該第一重分佈部分是一背面重分佈部分, 其中該第二重分佈部分是一晶粒側重分佈部分,以及 其中該第三重分佈部分是一正面重分佈部分。
- 根據請求項3之封裝件,其中該晶粒經由晶粒黏接膜(DAF)耦合到該第三重分佈部分。
- 根據請求項3之封裝件,其中該第一多個互連、該第二多個互連和該第三多個互連的一最小線寬(L)和一最小間隔(S)處於5-10微米(µm)/5-10微米(µm)的一範圍內。
- 根據請求項2之封裝件,亦包括:穿過該密封層的一第四多個互連,其中該第四多個互連耦合到該第一多個互連和該第二多個互連。
- 根據請求項7之封裝件,其中該第四多個互連包括柱。
- 根據請求項1之封裝件,其中該密封層位於該第一重分佈部分與該晶粒之間。
- 根據請求項1之封裝件,其中該封裝件被併入從由以下各項組成的群組中選擇的一裝置中:一音樂播放機、一視訊播放機、一娛樂單元、一導航裝置、一通訊裝置、一行動裝置、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴裝置、一膝上型電腦、一伺服器、一物聯網路(IoT)裝置、以及一機動車輛中的一裝置。
- 一種封裝件,包括: (i)一第一整合裝置封裝件,其包括: 一第二重分佈部分; 耦合到該第二重分佈部分的一晶粒; 對該晶粒進行密封的一密封層;及 耦合到該第二重分佈部分的一第一重分佈部分, 其中該第一重分佈部分橫向地定位到該晶粒, 其中該第一重分佈部分位於該第二重分佈部分之上, 位於該第一重分佈部分和該密封層之上的一第三重分佈部分, 其中該第一重分佈部分、該第二重分佈部分和該第三重分佈部分被配置為提供用於該晶粒的一或多條電路徑,以及 (ii)耦合到該第一整合裝置封裝件的一整合裝置。
- 根據請求項11之封裝件,其中該封裝件是一層疊封裝件(PoP)。
- 根據請求項11之封裝件,其中該整合裝置包括一晶粒。
- 根據請求項11之封裝件,其中該整合裝置包括一第二整合裝置封裝件。
- 根據請求項11之封裝件, 其中該第一重分佈部分包括: 至少一個第一介電層;及 一第一多個互連, 其中該第二重分佈部分包括: 至少一個第二介電層;及 一第二多個互連, 其中該第三重分佈部分包括: 至少一個第三介電層;及 一第三多個互連, 其中該第一多個互連、該第二多個互連和該第三多個互連被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項15之封裝件,其中該第一多個互連、該第二多個互連和該第三多個互連的一最小線寬(L)和一最小間隔(S)處於5-10微米(µm)/5-10微米(µm)的一範圍內。
- 根據請求項15之封裝件,亦包括:穿過該密封層的一第四多個互連,其中該第四多個互連耦合到該第一多個互連和該第二多個互連。
- 根據請求項17之封裝件,其中該第四多個互連包括柱。
- 根據請求項11之封裝件,其中該密封層位於該第一重分佈部分與該晶粒之間。
- 根據請求項11之封裝件,其中該封裝件被併入從由以下各項組成的群組中選擇的一裝置中:一音樂播放機、一視訊播放機、一娛樂單元、一導航裝置、一通訊裝置、一行動裝置、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴裝置、一膝上型電腦、一伺服器、一物聯網路(IoT)裝置、以及一機動車輛中的一裝置。
- 一種裝置,包括: 一第二重分佈手段; 一晶粒,其耦合到該第二重分佈手段; 用於密封的一手段,其被配置為對該晶粒進行密封;及 一第一重分佈手段,其耦合到該第二重分佈手段, 其中該第一重分佈手段橫向地定位到該晶粒, 其中該第一重分佈手段位於該第二重分佈手段之上,以及 其中該第一重分佈手段和該第二重分佈手段被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項21之裝置, 其中該第一重分佈手段包括: 至少一個第一介電層;及 一第一多個互連, 其中該第二重分佈手段包括: 至少一個第二介電層;及 一第二多個互連, 其中該第一多個互連和該第二多個互連被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項22之裝置,其中該第一多個互連和該第二多個互連的一最小線寬(L)和一最小間隔(S)處於5-10微米(µm)/5-10微米(µm)的一範圍內。
- 根據請求項22之裝置,亦包括第三重分佈手段,該第三重分佈手段包括: 至少一個第三介電層;及 一第三多個互連, 其中該第三重分佈手段位於該第二重分佈手段和該密封層之上, 其中該第一多個互連、該第二多個互連和該第三多個互連被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項24之裝置,其中該晶粒經由一晶粒黏接膜(DAF)耦合到該第三重分佈手段。
- 一種製造封裝件的方法,包括以下步驟: 形成一背面重分佈部分; 在該背面重分佈部分之上形成u晶粒側重分佈部分; 將一晶粒耦合到該背面重分佈部分,使得該晶粒橫向地定位到該晶粒側重分佈部分; 在該晶粒之上形成一密封層;及 在該晶粒側重分佈部分之上形成一正面重分佈部分。
- 根據請求項26之方法,其中該背面重分佈部分和該晶粒側重分佈部分被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項26之方法, 其中形成該背面重分佈部分包括: 形成至少一個第三介電層;及 形成一第三多個互連, 其中形成該晶粒側重分佈部分包括: 形成至少一個第一介電層;及 形成一第一多個互連, 其中形成該正面重分佈部分包括: 形成至少一個第二介電層;及 形成一第二多個互連,以及 其中該第一多個互連、該第二多個互連和該第三多個互連被配置為提供用於該晶粒的一或多條電路徑。
- 根據請求項26之方法,其中該第一多個互連、該第二多個互連和該第三多個互連的一最小線寬(L)和一最小間隔(S)處於5-10微米(µm)/5-10微米(µm)的一範圍內。
- 根據請求項26之方法,其中該晶粒的背面經由黏合劑耦合到該背面重分佈部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/590,718 | 2019-10-02 | ||
| US16/590,718 US11581262B2 (en) | 2019-10-02 | 2019-10-02 | Package comprising a die and die side redistribution layers (RDL) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202117957A true TW202117957A (zh) | 2021-05-01 |
| TWI856175B TWI856175B (zh) | 2024-09-21 |
Family
ID=72474017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109130187A TWI856175B (zh) | 2019-10-02 | 2020-09-03 | 包括晶粒和晶粒側重分佈層(rdl)的封裝件 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11581262B2 (zh) |
| EP (1) | EP4038660A1 (zh) |
| CN (1) | CN114503258A (zh) |
| TW (1) | TWI856175B (zh) |
| WO (1) | WO2021066982A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI868495B (zh) * | 2021-11-16 | 2025-01-01 | 南韓商三星電子股份有限公司 | 具有重佈結構的半導體封裝 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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2020
- 2020-09-01 WO PCT/US2020/048869 patent/WO2021066982A1/en not_active Ceased
- 2020-09-01 CN CN202080069845.XA patent/CN114503258A/zh active Pending
- 2020-09-01 EP EP20771728.1A patent/EP4038660A1/en active Pending
- 2020-09-03 TW TW109130187A patent/TWI856175B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI868495B (zh) * | 2021-11-16 | 2025-01-01 | 南韓商三星電子股份有限公司 | 具有重佈結構的半導體封裝 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2021066982A1 (en) | 2021-04-08 |
| CN114503258A (zh) | 2022-05-13 |
| TWI856175B (zh) | 2024-09-21 |
| US11581262B2 (en) | 2023-02-14 |
| US20210104467A1 (en) | 2021-04-08 |
| EP4038660A1 (en) | 2022-08-10 |
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