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TWI868112B - 側壁清潔的離子束蝕刻 - Google Patents

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TWI868112B
TWI868112B TW109106392A TW109106392A TWI868112B TW I868112 B TWI868112 B TW I868112B TW 109106392 A TW109106392 A TW 109106392A TW 109106392 A TW109106392 A TW 109106392A TW I868112 B TWI868112 B TW I868112B
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托爾斯滕 立爾
伊凡 Ｌ 貝里三世
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美商蘭姆研究公司
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Abstract

藉著進行主蝕刻蝕穿設置在基板上的複數磁阻隨機存取記憶體(MRAM)層而形成圖案化之MRAM堆疊，其中該主蝕刻包含使用離子束蝕刻(IBE)。在主蝕刻之後，將填隙介電材料沉積至複數圖案化之MRAM堆疊之間的複數空間中，並選擇性蝕刻填隙介電材料或以其他方式形成填隙介電材料至下層深度上方的一蝕刻深度。在形成填隙介電材料之後，進行IBE修整蝕刻移除沉積在複數圖案化之MRAM堆疊之側壁上的填隙介電材料及任何導電材料的至少部分。

Description

側壁清潔的離子束蝕刻
本發明係關於離子束蝕刻方法及設備。
磁阻隨機存取記憶體(MRAM)是一種非揮發性記憶體，其使用磁阻效應如穿隧磁阻(TMR)。MRAM具有如靜態隨機存取記憶體(SRAM)之高整合密度及如動態隨機存取記憶體(DRAM)之超高速效能。由於MRAM堆疊材料為高度非揮發性的且對於反應物化學品敏感，因此通常使用離子束蝕刻技術蝕刻MRAM堆疊。
此處所提供的背景說明係用以大致上說明本發明之背景。在此背景段落中所提及之本發明人的作品以及在申請時不能算作是先前技術的說明並非為本發明人明示或暗示自認之與本發明相對的先前技術。
文中提供一種離子束蝕刻方法。該方法包含蝕穿設置於一基板上之複數磁阻隨機存取記憶體(MRAM)層，以形成複數圖案化之MRAM堆疊，其中該複數MRAM層包含一或多磁性層及一穿隧阻障層，其中蝕穿該複數MRAM層包含離子束蝕刻(IBE)蝕穿至少該穿隧阻障層。該方法更包含在該複數圖案化之MRAM堆疊之間的複數空間中形成一填隙介電材料，及進行一IBE修整蝕刻以移除設置於該複數圖案化之MRAM堆疊之複數側壁上之該填隙介電材料與導電材料的至少部分。
在某些實施例中，該填隙介電材料係形成至介於該基板與該複數MRAM層之間之一下層之上方的一充分深度，俾使進行該IBE修整蝕刻不會在該下層中造成凹陷。在某些實施例中，該下層之上方的該充分深度係介於該下層之一上表面上方的約1 nm至約20 nm之間。在某些實施例中，在該複數圖案化之MRAM堆疊之間的複數空間中形成該填隙介電材料包含在該複數圖案化之MRAM堆疊之間及該複數圖案化之MRAM堆疊上方沉積該填隙介電材料。在某些實施例中，在該複數圖案化之MRAM堆疊之間的複數空間中形成該填隙介電材料包含將該填隙介電材料選擇性蝕刻至在該穿隧阻障層之深度上方的一蝕刻深度。在某些實施例中，該填隙介電材料包含矽之氮化物、矽之氧化物、矽之碳氧化物、鍺之氧化物、鎂之氧化物、鍺之氮化物、或其組合。在某些實施例中，蝕穿該複數MRAM層、形成該填隙介電材料、及進行該IBE修整蝕刻的複數操作係以在操作之間不破真空的方式進行。在某些實施例中，離子束蝕穿至少該穿隧阻障層包含將具有介於約200 eV至約10,000 eV之間之一能量的一第一離子束施加至該基板，其中進行該IBE修整蝕刻包含將具有介於約20 eV至約400 eV之間之一能量的一第二離子束施加至該基板。在某些實施例中，進行該IBE修整蝕刻係以不蝕穿設置於該複數MRAM層下方之一下層的方式進行。
另一態樣涉及一種離子束蝕刻設備。該設備包含一離子束源室、耦合至該離子束源室的一處理室、及一控制器。該控制器係用以提供進行下列操作用之指令：將一基板放置到該處理室中；將複數MRAM層設置於該基板上，其中該複數MRAM層包含一或多磁性層及一穿隧阻障層；蝕穿設置於該基板上之該複數MRAM層，以形成複數圖案化之MRAM堆疊，其中蝕穿該複數MRAM層包含以離子束蝕刻(IBE)蝕穿至少該穿隧阻障層；在該複數圖案化之MRAM堆疊之間的複數空間中形成一填隙介電材料；及進行一IBE修整蝕刻以移除設置於該複數圖案化之MRAM堆疊之複數側壁上之該填隙介電材料與導電材料的至少部分。
在某些實施例中，用以提供形成填隙介電材料用之指令的該控制器係更用以提供進行下列操作用之指令：在該複數圖案化之MRAM堆疊之間及該複數圖案化之MRAM堆疊上方沉積該填隙介電材料。在某些實施例中，用以提供形成填隙介電材料用之指令的該控制器係更用以提供進行下列操作用之指令：將該填隙介電材料選擇性蝕刻至在該穿隧阻障層之深度上方的一蝕刻深度。在某些實施例中，該填隙介電材料係形成至介於該基板與該複數MRAM層之間之一下層之上方的一充分深度，俾使進行該IBE修整蝕刻不會在該下層中造成凹陷。
在本申請案中，「半導體晶圓」、「晶圓」、「基板」、「晶圓基板」及「部分製造完成之積體電路」等詞可互換使用。熟知此項技藝者當瞭解，「部分製造完成之積體電路」一詞可指積體電路製造之眾多階段中之任何階段期間的矽晶圓。半導體裝置業界中所用的晶圓或基板通常具有200 mm、300 mm、或450 mm的直徑。下面的詳細說明假設本發明係於晶圓上實施。然而，本發明不限於此。工作件可具有各種形狀、各種尺寸、及各種材料。除了半導體晶圓外，可受惠於本發明的其他工作件包含各種物品如印刷電路板等。 介紹
電子裝置使用包含了用以儲存數據之記憶體的積體電路。在電子電路中常用的一種記憶體為DRAM。DRAM將每一位元的數據儲存在積體電路的分離電容器中。電容器可為充電或非充電狀態，代表一個位元的兩個狀態。電容器的電荷緩慢漏出，因此若非週期性地刷新電容器電荷，否則數據便會逐漸流失。由於當關閉電源時數據會遺失，因此相較於非揮發性記憶體，DRAM是一種揮發性記憶體。
不若傳統的RAM晶片技術，MRAM中的數據非以電荷或電流方式儲存而是由磁性儲存元件所儲存。磁性儲存元件可自由薄非磁性絕緣層所分離的兩片鐵磁板所形成，每一鐵磁板可持有一磁化。兩片鐵磁板中的一者可為被設定至特定極化的永久磁鐵，而兩片鐵磁板中的另一者可被改變以匹配外場而儲存記憶。涉及兩片鐵磁板與薄非磁性絕緣層的此類組態為已知之磁性穿隧接面。由於MRAM具有在移除電源時仍能持有經儲存之數據的能力，故其為一種非揮發性記憶體。
圖1為根據某些實施例之基板上之例示性MRAM堆疊的橫剖面概圖。MRAM堆疊100係設置在介電層110如SiO2 上，介電層110係設置在矽或玻璃基板(未顯示)上。在嵌入式MRAM的情況中，由於嵌入式MRAM可能是嵌於非記憶體電路如金屬化層中的MRAM，在基板與MRAM堆疊100之間有各種結構(未顯示)，包含邏輯電路的電晶體位準及3至5層的金屬化層。此些結構皆被介電層110所覆蓋或被插入於介電層110中。MRAM堆疊100可包含上電極層120及下電極層130。下電極層130係設置在介電層110上方且可包含單一層金屬或包含複數金屬層及其他材料層(如介電材料)的多層堆疊。上電極層120係設置在下電極層130上方且可包含單一層金屬或包含複數金屬層及其他材料層(如介電材料)的多層堆疊。MRAM堆疊100可以MRAM胞之陣列的方式排列，MRAM胞係由金屬字元與位元線連接。在某些實施例中，下電極層130係連接至字元線而上電極層120係連接至位元線。
MRAM堆疊100可包含記憶元件或磁阻效應元件，其中記憶元件或磁阻效應元件可設置在上電極層120與下電極層130之間。記憶元件或磁阻效應元件可為多層薄膜或磁性穿隧接面(MTJ)堆疊140。MTJ堆疊140可包含磁性層150、160及磁性層150、160之間的阻障層170。又，MTJ堆疊140可包含複數MTJ堆疊及複數阻障層，每一阻障層係位於一對磁性層之間。應瞭解，MTJ堆疊140為例示性且非限制性的，其可包含許多未顯示於圖1中的其他層。第一磁性層150被設計為作為自由磁性層而第二磁性層160具有固定磁化方向。在某些實施例中，第一磁性層150及第二磁性層160中的每一者包含磁性材料如鈷(Co)、鎳(Ni)、鐵(Fe)或其組合(如CoNi、CoFe、NiFe、CoNiFe)。第一磁性層150及第二磁性層160中的每一者可更包含非磁性材料如硼(B)、鈦(Ti)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)、鎢(W)、鋁(Al)、矽(Si)、鍺(Ge)、鎵(Ga)、氧(O), 氮(N)、碳(C)、鉑(Pt)、鈀(Pd)、釕(Ru)、或磷(P)以形成磁性化合物(如CoFeB)。應明白，第一磁性層150及第二磁性層160中的每一者可包含一或多子層。在某些實施例中，第二磁性層160可耦合至且設置於反鐵磁層(未顯示)上方。MTJ堆疊140更包含介於第一磁性層150與第二磁性層160之間的穿隧阻障層或阻障層170，其中阻障層170可包含非磁性絕緣材料如鎂之氧化物(MgO)。是以，MTJ堆疊140可包含一對鐵磁層(即第一磁性層150 及第二磁性層160)及該一對鐵磁層之間的非磁性中間層(即阻障層170)，上述者共同產生磁阻效應。當第一磁性層150的磁化相對於第二磁性層160的磁化改變方向時，MTJ堆疊140的阻抗改變，當此對鐵磁層之磁化位向為實質上平行時MTJ堆疊140的阻抗呈現低阻抗狀態，當此對鐵磁層之磁化位向為實質上反平行時MTJ堆疊140的阻抗呈現高阻抗狀態。因此，MRAM堆疊100可具有兩個穩定狀態以使MRAM堆疊100能具有非揮發性記憶體的功能。
在某些實施例中，上電極層120可具有硬遮罩層的功能。在處理期間，上電極層120可設置在第一磁性層150上以圖案化下方的MTJ堆疊140。然而應瞭解，第一磁性層150及第二磁性層160的位置可相反，使得上電極層120係設置在第二磁性層160上。在某些實施例中，上電極層120包含鎢(W)、鉭(Ta)、氮化鉭(TaN)、氮化鈦(TiN)、或其他耐火金屬。MTJ堆疊140可形成在下電極層130上，下電極層130包含導電材料如Ta、Ti、W、TiN、TaN、Pt、Ru等。
應明白，MRAM堆疊100可包含未必顯示於圖1中的數層其他層。MRAM堆疊100中的膜層不必限制至金屬或導電材料，而是亦可包含一或多層介電材料。
蝕刻MRAM堆疊中的材料包含圖1中的MRAM堆疊100可能會遇到一些挑戰。 硬材料大多利用化學蝕刻處理如反應性離子蝕刻(RIE)加以蝕刻。然而，材料如鈷、鐵、鎳、及其他磁性元件的反應性離子蝕刻是很困難的，因為當此類材料被暴露至典型的蝕刻劑化學品時，其變得不容易揮發。是以，MRAM堆疊中的許多材料需要更積極的蝕刻劑化學品。另一方面，MRAM堆疊中的某些材料無法忍受此類積極的蝕刻劑化學品。例如，穿隧阻障層如MgO無法容忍反應物化學品，其中反應物化學品可包含包含氟、氯、碘、氧或氫的自由基、離子、及中種物種。此些化學品可與穿隧阻障層反應，藉此損傷穿隧阻障層並不利地影響MRAM堆疊之電特性與磁特性。在某些情況中，不利MRAM堆疊中的穿隧磁阻(TMR)效應。
離子束蝕刻(IBE)已被廣泛用於各種圖案化薄膜的產業。離子束蝕刻(亦可被稱為離子研磨)提供帶電粒子之高度方向性粒子束以蝕刻基板上的特徵部。可使用純物理性蝕刻處理用之惰性氣體施加離子束蝕刻，但在某些情況中利用反應性物種施加離子束蝕刻以反學/反應性成分增加材料蝕刻。一般而言，離子束蝕刻可利用個別粒子切割暴露目標以剝離原子及分子，物理蝕穿硬材料。離子束蝕刻可用以蝕刻MRAM堆疊中的材料但避免可能會使敏感層如穿隧阻障層退化的反應物化學品。
可以離子束蝕刻圖案化MRAM堆疊中的特徵部。離子束蝕刻可大致上不具有化學反應且物理蝕刻硬遮罩所暴露的膜層及材料。這使得原子及分子自目標受到濺射。經濺射之原子與分子可被導向MRAM堆疊的暴露側壁且導致再沉積至暴露側壁上。因此，蝕刻與再沉積可同時發生。以較低的能量及不同於用以圖案化MRAM堆疊之離子束蝕刻的不同衝獻角度進行離子束蝕刻，自MRAM堆疊的側壁清理經再沉積之材料。
圖2為經歷離子束蝕刻(IBE)及側壁再沉積之複數MRAM層的橫剖面概圖。MRAM堆疊220a、220b係形成於基板210上。MRAM堆疊220a、220b中的每一者可包含一對磁性層，其中穿隧阻障層(如MgO)可夾置於磁性層之間。應明白，在某些實施例中，MRAM堆疊220a、220b中的每一者可包含夾置於一對磁性層之間複數穿隧阻障層。MRAM堆疊220a、220b中之例示性膜層及材料係針對圖1之MRAM堆疊100說明。傳統的MRAM圖案化處理包含硬遮罩圖案化、上電極圖案化、MTJ圖案化、及下電極圖案化。應明白，可將離子束蝕刻用於部分或所有上述圖案化，其中離子束蝕刻可用於MTJ圖案化中。反應性離子蝕刻或離子束蝕刻可用於上電極圖案化與下電極圖案化中。為了圖案化MRAM堆疊220a、220b，離子束225可被施加至基板210以物理蝕刻硬遮罩所暴露膜層及材料。離子束225使原子及分子自暴露至離子束225的表面濺射。如圖2中所示，經濺射之原子與分子275可導向MRAM堆疊220a、220b之側壁並再沉積至側壁上。基板210上之某些膜層如MTJ堆疊的膜層可包含金屬原子如Fe、Co及Ni原子。當離子束蝕刻進行通過MTJ堆疊時，此類金屬原子可脫落並再沉積至MRAM堆疊220a、220b之側壁上。當導電材料再沉積至穿隧阻障層之側壁上(其可僅有數奈米厚)時，磁性層在MRAM堆疊220a、220b中短路。
可使施加至基板210的離子束225具有一角度。可調整離子束225的入射角以控制參數如蝕刻速率、均勻度、形狀、形貌、及目標表面的組成。在某些情況中，調整離子束225的入射角以清理經再沉積之材料的側壁。離子束225的較低入射角(即較垂直)可導致材料的更多再沉積，而離子束225的最佳化較高入射角可藉著移除經再沉積之材料導致較清潔的側壁表面。又，隨著裝置密度增加及高寬比增加，在清理側壁表面時使用較高入射角度的可行性變得更受限。 離子束蝕刻設備
圖3為根據某些實施例之例示性離子束蝕刻設備的概圖。離子束蝕刻設備310包含處理室312，處理室312具有用以支撐基板316的基板支撐件314。基板316可為半導體晶圓。前述之複數MRAM層可形成在基板316上。複數MRAM層可包含一或多磁性層及一穿隧阻障層或複數穿隧阻障層。複數MRAM層可更包含上電極層及下電極層。基板316可利用任何適合的技術而附接至基板支撐件314。例如，基板316係以機械或靜電方式連接至基板支撐件314。在某些實施例中，基板支撐件314提供精準的傾斜與旋轉且可包含用以與基板316銜合的靜電夾頭(ESC)。
離子束蝕刻設備310更包含離子束源室322，其中處理室312可位於離子束源室322之外部並耦合至離子束源室322。離子束源室322可藉由離子擷取裝置340及/或機械遮板348與處理室312分離。感應線圈332可繞著離子束源室322的外壁設置。電漿產生器334將RF功率供給至感應線圈332。電漿產生器334可包含RF源336及匹配網路338。在使用時，氣體混合物被導入至離子束源室322且RF功率被供給至感應線圈332以在離子束源室322中產生電漿，其中電漿產生離子。
離子束蝕刻設備310更包含氣體輸送系統350，氣體輸送系統350係流體耦合至離子束源室322。氣體輸送系統350將一或多種氣體混合物輸送至離子束源室322。氣體輸送系統350可包含與離子束源室322流體交流的一或多個氣體源352、閥件(複數閥件)354、質量流量控制器(複數控制器)(MFC)356、及與混合歧管358。在某些實施例中，氣體輸送系統350係用以輸送惰性氣體如氦(He)、氖(Ne)、氬(Ar)、氙(Xe)、或氡(Kr)。在某些實施例中，氣體輸送系統350輸送氣體混合物，氣體混合物更包含反應物化學品 及惰性氣體。
離子擷取裝置340自電漿擷取正離子並加速朝向基板316的離子束中的正離子。離子擷取裝置340可包含形成格柵或格柵系統的複數電極。如圖3中所示，離子擷取裝置340包含三個電極，其中自氣體輸送系統350第一電極342、第二電極344、及第三電極346係以此順序設置。正電壓係供給至第一電極342而負電壓係供給至第二電極344，俾使離子因其電位差而受到加速。第三電極346係接地。控制第二電極344與第三電極346之間的電位差以控制離子束的能量及分散。機械遮板348可與離子擷取裝置340相鄰。中和器360可將電子供給至處理室312以中和通過離子擷取裝置340及機械遮板348之離子束的電荷，其中中和器360自己可具有使用惰性氣體如氬或氙的氣體輸送系統。在某些實施例中，可控制離子擷取裝置340及/或機械遮板348以使離子束以連續方式或脈動方式被輸送至基板316。
位置控制器366可用以控制基板支撐件314的位置。尤其，位置控制器366可控制基板支撐件314繞著傾斜軸的傾斜以及旋轉以定位基板316。在某些實施例中，終點偵測器368可用以感測離子束相對於基板316及/或基板支撐件314的位置。泵浦370如渦輪分子泵可用以控制處理室312中的壓力並自處理室312排放反應物。
離子束蝕刻設備310可更包含控制器390。控制器390(其可包含一或多個物理或邏輯的控制器)控制離子束蝕刻設備310的所有或部分操作。在某些實施例中，控制器390可用以控制電漿產生器334、氣體輸送系統350、中和器360、位置控制器366、及泵浦370。控制器390可包含一或多個記憶體裝置及一或多個處理器。處理器可包含中央處理單元(CPU)或電腦、類比及/或數位輸入/輸出連接件、步進馬達控制器板、及其他類似元件。用以施行適當控制操作的指令係在處理器上執行。此些指令可儲存在與控制器390相關的記憶體裝置上，且可經由網路提供。在某些實施例中，控制器390執行系統控制軟體。系統控制軟體可包含用以控制下列處理室操作條件之任一或多者之施加時序及/或強度的指令：氣體的混合及/或組成、氣體的流率、處理室壓力、處理室溫度、基板/基板支撐件溫度、基板位置、基板支撐件傾斜、基板支撐件旋轉、施加至格柵之電壓、施加至線圈或其他電漿生成元件之頻率與功率、及設備所進行之特定處理的其他參數。系統控制軟體更可經由泵浦370控制吹淨操作 及清理操作。可以任何適合的方式配置系統控制軟體。例如，可撰寫各種處理設備元件的子常式或控制物件以控制進行各種處理設備處理所必須的處理設備元件的操作。可以任何適合的電腦可讀程式語言編碼系統控制軟體。
在某些實施例中，系統控制軟體包含輸入/輸出控制(IOC)序列指令以控制上述各種參數。例如，半導體製造處理的每一階段可包含一或多個可藉由控制器390所執行的指令。用以設定一階段用之處理條件的指令可被包含於對應的配方階段中。在某些實施例中，配方階段可依序配置，使得離子束蝕刻處理中的步驟係以該處理階段的特定順序執行。例如，配方之配置利用高能下的離子束蝕刻進行分離蝕刻及利用低能下的離子束蝕刻進行修整蝕刻。
在某些實施例中可使用其他電腦軟體及/或程式。為了此目的之程式或程式區段的實例包含基板定位程式、處理氣體組成控制程式、壓力控制程式、加熱器控制程式、RF功率供給控制程式。
控制器390可基於感應器輸出(如何時功率、電位、壓力、氣體位準等到達特定閾值)、操作之時序(如在處理中的特定時間處開啟閥件)、或基於自使用者所接收之指令控制此些或其他態樣。
概括地說，控制器390可被定義為具有各種積體電路、邏輯、記憶體及/或軟體的電子裝置，其可接收指令、發佈指令、控制操作、致能清理操作、致能終點量測等。積體電路可包含儲存了程式指令之具有韌體形式的晶片、數位訊號處理器(DSP)、被定義為特殊應用積體電路(ASIC)的晶片、及/或能執行程式指令(如軟體)的一或多個微處理器或微控制器。程式指令可為與控制器390通訊之具有各種獨立設定(或程式檔案)形式的指令，其定義為了在半導體基板上或針對半導體基板或對系統進行特定處理所用的操作參數。在某些實施例中，操作參數為處理工程師為了在基板上之MRAM堆疊圖案化期間完成一或多處理步驟所定義之配方的一部分。
在某些實施例中控制器390為整合至系統、耦合至系統、藉由網路連接至系統、或其組合的電腦的一部分或控制器390耦合至電腦。例如，控制器390係位於「雲端」中或工廠主機電腦系統的全部或部分中，這允許使用者遠端接取基板處理。電腦可致能遠端接取系統以監控製造操作的目前進展、檢視過去製造操作的歷程、自複數製造操作檢視驅勢或效能度量、改變現有處理的參數、設定處理步驟以符合現有處理、或開始一新的製程。在某些實施例中，遠端電腦(如伺服器)可經由網路對系統提供處理配方，網路包含區域網路或網際網路。遠端電腦可包含使用者介面，使用者介面讓使用者能進入或程式化參數及/或設定，然後自遠端電腦與系統通訊。在某些實例中，控制器390接收數據形式的指令，此些指令指定在一或多個操作期間欲進行之每一處理步驟用的複數參數。應瞭解，複數參數係特別針對欲施行之處理的類型及控制器390用以交界或控制之設備的類型。因此如上所述，可分散控制器390如藉著包含一或多個藉由網路互連並朝向共同目的如文中所述之處理與控制工作的離散控制器。為了此類目的的分散控制器390的實例為處理室上的一或多個積體電路，其係與一或多個位於遠端(例如位於平臺位準處或為遠端電腦的一部分)的積體電路通訊而共同控制處理室中的處理。
如上所述，取決於設備所欲進行的處理步驟或複數步驟，控制器390可與下列的一或多者通訊交流：其他設備電路或模組、其他設備的元件、叢集設備、其他設備的界面、相鄰設備、鄰近設備、位於工廠內的設備、主電腦、另一控制器、或半導體製造工廠中用以將基板容器載入與載出設備位置及/或裝載接口的材料運輸用設備。控制器390可與之通訊之上面所述的實例係於圖7-9中說明。 具側壁清理功能的離子束蝕刻
在本申請案中，在用以圖案化MRAM堆疊之IBE分離蝕處理與用以清理複數圖案化之MRAM堆疊之側壁之IBE修整蝕刻處理之間，沉積介電填隙材料。一般而言，用以清理複數圖案化之MRAM堆疊之側壁之IBE修整蝕刻處理會造成可能會再沉積至側壁上之金屬或導電材料的濺射。金屬或導電材料的濺射可能會使IBE修整蝕刻處理用的蝕刻前線包含。避免此類濺射的一方案為提供介電材料如矽之氧化物 (SiO2 ) 的厚層作為蝕刻前線。可在在MTJ堆疊中之MRAM層下方或磁性層下方提供介電材料的厚層。介電材料的厚層的厚度可至少約40 nm、至少約50 nm、至少約75 nm、或至少約100 nm。以此方式，在離子束蝕刻期間再沉積至側壁上之任何材料皆為介電材料而非導電材料。然而在MTJ堆疊中之磁性層下方提供介電材料的厚層可能是不實際的、增加經常開支、使製造處理複雜化、增加成本、甚至減損效能。例如，許多MRAM裝置為位於積體電路(IC)中之金屬化層之間的嵌入記憶體，MRAM裝置所在之介電層的厚度可能無法輕易改變。
圖4A與4B顯示離子束蝕刻蝕穿複數MRAM層及一下層的橫剖面概圖。MRAM堆疊400可包含第一磁性層450、穿隧阻障層470、及第二磁性層460，其中穿隧阻障層470係介於第一磁性層450與第二磁性層460之間。第一磁性層450亦可被稱為自由層且被設計作為自由磁性層，第二磁性層460可被稱為參考層且被設計為具有固定磁化方向。在某些實施例中，第一磁性層450與第二磁性層460可包含磁性材料如Co、Ni、Fe、Pt或其組合。穿隧阻障層470可包含非磁性絕緣材料如MgO。第一磁性層450、穿隧阻障層470及第二磁性層460的組合產生磁阻效應。MRAM堆疊400係設置於基板410上，下層430係介於基板410與MRAM堆疊400之間。下層430可包含一或多層介電材料如矽之氧化物(SiO2 )。在某些實施例中，硬遮罩層或電極層(未顯示)可設置在MRAM堆疊400上方。在某些實施例中，電極層(未顯示)可設置在下層430與基板410之間。在某些實施例中，MRAM堆疊400可包含複數穿隧阻障層，每一穿隧阻障層係夾置於第一磁性層與第二磁性層之間。
可進行能蝕穿MRAM堆疊400之膜層的離子束蝕刻以形成複數圖案化之MRAM堆疊，其中複數圖案化之MRAM堆疊可包含線、柱、或其他圖案化特徵部。可在高功率及相對低的入射角下進行形成複數圖案化之MRAM堆疊的離子束蝕刻。此外，在形成複數圖案化之MRAM堆疊之後，可進行離子束蝕刻清理複數圖案化之MRAM堆疊之側壁以移除非所欲之經再沉積至側壁上的材料。可在較低功率及相對高之入射角下進行用以清理複數圖案化之MRAM堆疊之側壁的離子束蝕刻，入射角係相對於基板表面法方向。
在圖4A中，可以一角度導引離子束425以清理複數圖案化之MRAM堆疊之側壁。例如，基板410可傾斜或旋轉以調整離子束425的離子撞擊角度。離子束425撞擊複數圖案化之MRAM堆疊的側壁以移除非所欲之材料。離子束425亦撞擊 MRAM堆疊400之下表面並造成下表面處的原子與分子濺射。可將經濺射之原子與分子475導向複數圖案化之MRAM堆疊的側壁，這導致複數圖案化之MRAM堆疊之側壁上的再沉積。當離子束425之蝕刻前線具有導電材料(如金屬)時，導電材料的至少部分可能會再沉積至複數圖案化之MRAM堆疊的側壁上。在圖4A中，當離子束425之蝕刻前線包含第二磁性層460時，具有Co、Ni、Pt、或Fe的磁性元件可能會再沉積至複數圖案化之MRAM堆疊的壁上，而使MRAM堆疊400的電效能與磁效能退化。
蝕刻前線可包含介電材料而非具有導電材料之蝕刻前線。在圖4B中，離子束425撞擊MRAM堆疊400的下表面，使得經濺射之原子與分子475被導向至複數圖案化之MRAM堆疊的暴露表面。離子束425的蝕刻前線包含下層430，其中介電材料如SiO2 可再沉積至複數圖案化之MRAM堆疊的側壁上。自下層430之介電材料濺射的原子與分子475可能不會使MRAM堆疊400的電效能與磁效能退化。是以，可進行過蝕刻蝕穿下層430並使複數圖案化之MRAM堆疊不受到回濺射的損傷。下層430的厚度可充分作為離子束蝕刻的蝕刻前線，以適當地清理圖案化MRAM堆疊的側壁。然而如上所述，可能不希望在基板410與MRAM堆疊400之間包含充分厚的下層430，尤其具有厚下層430在各種裝置可能是不實際的。
在本申請案中，不對MRAM堆疊提供具有介電材料之具有充分厚度的下層作為清理期間的蝕刻後線，具有介電材料之具有充分厚度的下層能致使在介電材料被蝕刻除去之前移除經再沉積之側壁材料。在本申請案中，進行IBE 主蝕刻處理以形成複數圖案化之MRAM堆疊，然後在複數圖案化之MRAM堆疊之間的複數空間中沉積填隙介電材料。可回蝕填隙介電材料或以其他方式將填隙介電材料形成至一充分深度，俾使經沉積之填隙介電材料在接續之IBE修整蝕刻清理步驟的所有期間或大部分期間內留存。在某些實施例中，經沉積之填隙介電材料的厚度延伸至穿隧阻障層深度上方。在沉積填隙介電材料之後，進行IBE過蝕刻或修整蝕刻處理以清理複數圖案化之MRAM堆疊之側壁，其中IBE修整蝕刻處理期間的蝕刻前線包含填隙介電材料。
圖5顯示根據某些實施例之例示性離子束蝕刻方法的流程圖。圖5中之處理500的操作可包含額外、更少、或不同操作。伴隨圖5中之處理500之說明的，是圖6A–6F中一系列橫剖面概圖，其顯示主蝕刻、填隙、平坦化、回蝕、IBE修整蝕刻、及封蓋操作。處理500的操作可利用離子束蝕刻設備如圖3中之離子束蝕刻設備310加以進行。
在處理500的方塊510處，蝕穿設置在基板上之複數MRAM層以形成複數圖案化之MRAM堆疊，其中複數MRAM層包含一或多磁性層及一穿隧阻障層。蝕穿複數MRAM層包含離子束蝕刻(IBE)蝕穿至少該穿隧阻障層。在某些實施例中，蝕穿複數MRAM層包含離子束蝕刻蝕穿複數MRAM層。在某些實施例中，蝕穿複數MRAM層包含反應性離子蝕刻(RIE)蝕穿複數MRAM層的某些者，而離子束蝕刻蝕穿至少該穿隧阻障層。在某些實施例中，複數MRAM層包含兩或更多穿隧阻障層，其中進行離子束蝕刻蝕穿該兩或更多穿隧阻障層。硬遮罩可形成在複數MRAM層上，用於圖案化MRAM堆疊。硬遮罩可由例如W、Ti、Ta、TiN或其他耐火金屬所形成。在方塊510處蝕穿複數MRAM層亦可被稱為「主蝕刻」、「切割蝕刻」、「分離蝕刻」、「第一蝕刻」、或「IBE分離蝕刻」。
蝕穿複數MRAM層可包含蝕穿包含第一磁性層、第二磁性層及第一磁性層與第二磁性層之間之穿隧阻障層的MTJ堆疊。第一磁性層可設置於穿隧阻障層上方，第二磁性層可設置於穿隧阻障層下方。穿隧阻障層可包含非磁性絕緣材料如MgO。第一磁性層及第二磁性層中的每一者可包含磁性元素如Co、Ni、Pt、Fe或其組合。在某些實施例中，蝕穿MTJ堆疊(複數堆疊)可包含離子束蝕穿MTJ堆疊(複數堆疊)。在蝕穿至少第二磁性層之後，蝕刻可在下層或介電層處停止。蝕穿複數MRAM層可包含離子束蝕穿第一磁性層、穿隧阻障層及第二磁性層但不蝕穿下層。是以，主或分離蝕刻可進行上至下層與受到蝕刻之複數MRAM層之間的界面，其中下層可包含介電材料如SiO2 。可對下層之上表面進行主蝕刻，可利用光學發射光譜或終點偵測器使主蝕刻停止於下層上。
當離子束蝕刻通過MRAM層之至少部分者時，可自離子束源室產生惰性氣體之離子束。離子束源室可耦合至基板所在之處理室。可利用包含惰性氣體的氣體混合物在離子束源室中產生離子束。惰性氣體可包含 氦(He), 氖(Ne)、氬(Ar)、氙(Xe)、氡(Kr)或其組合。在某些實施例中，氣體混合物可包含一或多種反應性氣體，以利用化約/反應性成分增加材料蝕刻。在某些實施例中，氣體混合物不具有或實質上不具有反應性氣體。可將RF功率施加至圍繞離子束源室的線圈以產生電漿，且自電漿擷取離子以形成離子束。將電壓施加至離子擷取裝置(如格柵)以擷取離子而形成離子束，且可使離子束朝向處理室加速。控制施加至離子擷取裝置的電壓可用以控制進行離子束蝕刻時的蝕刻速率。高電壓離子束可介於約400 V至約2000 V之間以進行高蝕刻速率之「快速」蝕刻，低電壓離子束可介於約30 V至約400 V之間以進行低蝕刻速率之「轉」蝕刻。蝕穿複數MRAM層之至少某些者包含穿隧阻障層以形成複數圖案化之MRAM堆疊的離子束蝕刻(主蝕刻或分離蝕刻)可在相對高電壓下進行。因此，用以蝕穿複數MRAM層以形成複數圖案化之MRAM堆疊的主蝕刻可在介於約400 V至約2000 V之間的高電壓下進行。另一方面，用以清理複數圖案化之MRAM堆疊之側壁的修整蝕刻或過蝕刻可在介於約30 V至約400V之間的低電壓下進行。
在某些實施例中，蝕穿複數MRAM層的至少部分可包含將具有介於約200 eV至約10,000 eV之間之離子能量的離子束施加至基板。相較於修整蝕刻，可在高離子能量下進行主蝕刻以有效率地蝕刻MRAM層中的材料。在某些實施例中，主或分離蝕刻可進行10分鐘或更短、3分鐘或更短、或1分鐘或更短。在某些實施例中，可在具有耦合至處理室之離子束源室之離子束蝕刻設備中進行主蝕刻。離子束蝕刻設備的實例係於上面圖3中說明。
在某些實施例中，可利用反應性離子蝕刻蝕刻部分MRAM層。具體而言，可將反應性離子蝕刻施加至非穿隧阻障層之膜層，因為來自反應性離子蝕刻的反應性物種會損傷穿隧阻障層。離子束蝕刻可在反應性離子蝕刻之後進行，以蝕穿穿隧阻障層。在某些實施例中，可將反應性離子蝕刻施加至穿隧阻障層上方的硬遮罩層或電極層。在某些實施例中，可將反應性離子蝕刻施加至穿隧阻障層上方的第一磁性層。在某些實施例中，可將反應性離子蝕刻施加至穿隧阻障層上方的第二磁性層。在某些實施例中，可將反應性離子蝕刻施加至第二磁性層下方的電極層。然而，可利用離子束蝕刻而非反應性離子蝕刻蝕刻任何上述MRAM層。是以，蝕穿複數MRAM層時主蝕刻的時序可包含 RIE之後進行IBE、RIE之後進行IBE然後進行 RIE、IBE之後進行RIE、或全程IBE。
主蝕刻可造成導電材料再沉積至複數圖案化之MRAM堆疊的側壁上。經再沉積之導電材料可來自複數MRAM層中的一或多磁性層。通常在蝕刻複數MRAM層之一或多磁性層時，會產生可被再沉積至暴露表面上的蝕刻副產物。蝕刻副產物可包含金屬或導電材料之原子或分子。當將離子束施加至複數MRAM層時，此些蝕刻副產物係受到濺射。一或多磁性層可包含非揮發性材料，其中非揮發性材料可包含磁性材料如Co、Ni、Pt、Fe等。當此類蝕刻副產物再沉積至穿隧阻障層之側表面上時，MTJ堆疊受到不利影響且可導致短路。
蝕穿複數MRAM層形成複數圖案化之MRAM堆疊，其中複數圖案化之MRAM堆疊為線、柱、或其他圖案化特徵部。主蝕刻形成複數圖案化之MRAM堆疊之間的複數空間。在某些實施例中，複數圖案化之MRAM堆疊為具有高高寬比的複數柱，其中圖案化MRAM堆疊的高寬比至少為5：1、至少為7：1、至少為10：1、或至少為20：1。在某些實施例中，相鄰MRAM堆疊之間的節距可等於或小於約300 nm、介於約10 nm至約300 nm之間、或介於約30 nm至約250 nm之間。
在某些實施例中，在處理500之方塊510之前，可將基板放置到離子束蝕刻設備的處理室中。複數MRAM層可設置於基板上，其中複數MRAM層包含一或多磁性層及穿隧阻障層。
圖6A顯示根據某些實施例進行例示性主蝕刻的橫剖面概圖。複數MRAM層650、660及670係置於基板610上方，下層630係設置於複數MRAM層650、660及670與基板610之間。複數MRAM層650、660與670及下層630的態樣係相對於圖1與2說明。複數MRAM層650、660及670至少包含第一磁性層650、第二磁性層660、及第一磁性層650與第二磁性層660之間的穿隧阻障層670。如上所述，複數MRAM層650、660及670可包含夾置於第一磁性層及第二磁性層之間的複數穿隧阻障層。進行主蝕刻以形成複數圖案化之MRAM堆疊620a、620b。主蝕刻可在下層630之上表面上停止。在某些實施例中，在形成複數圖案化之MRAM堆疊620a、620b時通過至少該穿隧阻障層670進行主或分離蝕刻。可提供相對高離子能量及相對低入射角之主或分離蝕刻的離子束，入射角係相對於基板表面法方向。包含金屬或導電材料的殘餘物605因主蝕刻而形成在複數圖案化之MRAM堆疊620a、620b的側壁上。來自複數MRAM層650、660及670之離子束蝕刻之經濺射的原子及/或分子可能會造成殘餘物605累積。殘餘物605可形成在穿隧阻障層670上使穿隧阻障層670效能退化。
回到圖5，在處理500的方塊520處，填隙介電材料係形成在複數圖案化之MRAM堆疊之間的複數空間中。在某些實施例中，填隙介電材料可沿著複數圖案化之MRAM堆疊之側壁及下表面上形成。在某些實施例中，填隙介電材料可利用化學汽相沉積(CVD)、物理汽相沉積(PVD)、或電漿增強之化學汽相沉積(PECVD)沉積。然而應明白，填隙介電材料可利用任何其他適合的沉積技術如原子層沉積(ALD)沉積。例如，填隙介電材料可利用沉積技術而沉積在複數圖案化之MRAM堆疊之間的複數空間中以達到由底部向上的填充。
在某些實施例中，填隙介電材料包含任何適合的介電材料如矽之氮化物、矽之氧化物、矽之碳氧化物、鍺之氧化物、鍺之氮化物、鎂之氧化物、或其組合。例如，填隙介電材料包含矽之氮化物與矽之氧化物中之一者或兩者。填隙介電材料可包含一層矽之氮化物 及一層矽之氧化物，或可包含僅一層矽之氮化物。在某些實施例中，較佳地避免矽之氧化物直接接觸複數圖案化之MRAM堆疊。上述介電材料可填充複數圖案化之MRAM堆疊之間之複數空間，或至少填充下層上方的複數空間。在複數圖案化之MRAM堆疊之間之複數空間形成填隙介電材料亦可被稱為「填隙」或「介電填隙」處理。
在某些實施例中，可在沉積室如CVD、PVD、或PECVD室中進行填隙。填隙可在主蝕刻之後及IBE修整蝕刻之前進行。在某些實施例中，可以整合性設備或多站處理設備進行主蝕刻及填隙。可以操作之間不破真空的方式進行方塊510處的主蝕刻操作及方塊520處的填隙。
在某些實施例中，在複數圖案化之MRAM堆疊之間的複數空間中形成填隙介電材料包含在複數圖案化之MRAM堆疊之間的複數空間中及在複數圖案化之MRAM堆疊上方沉積填隙介電材料，及將填隙介電材料選擇性蝕刻至下層上方的一充分深度。在某些實施例中，下層上方的一充分深度可對應至一充分厚度俾以在後續方塊530的修整蝕刻後還留下至少部分填隙介電材料。初始可將填隙介電材料沉積在複數圖案化之MRAM堆疊上方以產生過量材料。填隙沉積處理通常在某個程度上是保形的，導致材料係沿著複數圖案化之MRAM堆疊的側壁、下表面及上表面沉積。由於沉積速率可在複數圖案化之MRAM堆疊之上表面與複數圖案化之MRAM堆疊之下表面之間有所不同，因此填隙沉積處理可造成某種「條狀麵包的形狀」。這常會導致來自填隙的不平整形貌。因此，在填充複數圖案化之MRAM堆疊之間之複數空間時可能會沉積填隙介電材料的過量材料，其中填隙介電材料的過量材料在填隙介電材料之上表面各種可能在厚度上是不均勻的。換言之，填隙介電材料的某些部分比其他部分更厚。
在複數圖案化之MRAM堆疊上方沉積填隙介電材料之過量材料之後，可移除過量材料。在某些實施例中，處理500更包含平坦化沉積在複數圖案化之MRAM堆疊上方之填隙介電材料。例如，可利用化學機械研磨(CMP)或蝕刻移除過量材料。
除了對過量材料進行平坦化之外，可使用乾蝕或濕蝕刻技術選擇性蝕刻經沉積之填隙介電材料，或使用乾蝕或濕蝕刻技術選擇性蝕刻經沉積之填隙介電材料取代對過量材料之平坦化，其中將填隙介電材料選擇性蝕刻至下層上方的深度。在某些實施例中，深度可介於穿隧阻障層之上表面與第一磁性層之上表面之間、穿隧阻障層之下表面與第二磁性層之下表面之間、或第二磁性層之下表面與下層之上表面之間。當複數MRAM層包含具有複數第一/第二磁性層之複數穿隧阻障層時，可相對於最低之穿隧阻障層及最低之第一/第二磁性層來量測深度。在某些實施例中，選擇性蝕刻為選擇性移除填隙介電材料但不移除或不實質上移除任何硬遮罩層或MRAM層的電漿蝕刻。該蝕刻在填隙介電材料與硬遮罩層 或MRAM層之間可具有大於約10：1之蝕刻選擇比，意味著填隙介電材料蝕刻的蝕刻率係大於硬遮罩層或MRAM層的蝕刻率的十倍。例如，在反應性離子蝕刻(RIE)或化學下游蝕刻(CDE)室中可以氟電漿蝕刻填隙介電材料。若介電材料為矽之氧化物，亦可利用氫氟(HF)蒸氣加以移除。下層上方的充分深度可在下層深度上方介於約1 nm至約20 nm之間處、下層深度上方介於約2 nm至約15 nm之間處、或下層深度上方介於約3 nm至約10 nm之間處。在某些實施例中，可進行選擇性蝕刻以移除填隙介電材料而不暴露任何下層。在某些實施例中，可進行選擇性蝕刻以移除填隙介電材料而不大幅蝕穿下層。如文中所用，「大幅蝕刻」下層可構成蝕穿至少3 nm或至少5 nm之下層。在某些實施例中，下層上方的充分深度可位於穿隧阻障層上方。如上所述，將穿隧阻障層暴露至反應物化學品可能會損傷穿隧阻障層。選擇性蝕刻留下剩餘的填隙介電材料以在用以清理複數圖案化之MRAM堆疊之側壁的IBE修整蝕刻期間作為蝕刻前線。在某些實施例中，利用適當的終點偵測技術如光放射光譜(OES)或干涉儀終點偵測(IEP)使選擇性蝕刻停止在穿隧阻障層深度正上方之蝕刻深度或下層上方的充分深度處。選擇性蝕刻亦可被稱為「回蝕」處理或「等向性回蝕」處理。
圖6B顯示根據某些實施例在進行圖6A之主蝕刻之後之例示性填隙處理的橫剖面概圖。在主蝕刻之後，利用適合的沉積技術如CVD、PVD、或PECVD將填隙介電材料680沉積在複數圖案化之MRAM堆疊620a、620b之間的複數空間中。在某些實施例中，填隙介電材料680係沿著複數圖案化之MRAM堆疊620a、620b的暴露表面(如側壁)保沉積以進行填隙。是以，填隙介電材料680填充任何凹陷、槽溝、開口、或空間。填隙介電材料680的過量材料係沉積在複數圖案化之MRAM堆疊620a、620b的上方。在某些實施例中，填隙介電材料680包含矽之氮化物或矽之氮化物與矽之氧化物的組合。
圖6C顯示根據某些實施例在進行圖6B之填隙之後之例示性平坦化處理的橫剖面概圖。在過度沉積填隙介電材料680之後，過量材料的上表面可能是不平整的。例如，不平整的形貌可導致場域中的介電填隙介電材料680多於填隙區域處的介電填隙介電材料680，這會導致條狀麵包的形狀。可進行平坦化處理如CMP或蝕刻以平滑形貌及移除過量材料。
圖6D顯示根據某些實施例在進行圖6C之平坦化處理之後之例示性回蝕處理的橫剖面概圖。在平坦化處理或填隙處理之後，進行回蝕處理以相對於複數MRAM層650、660及670或至少相對於第一磁性層650移除填隙介電材料680。在某些實施例中，回蝕處理選擇性地相對於硬遮罩層移除填隙介電材料680。回蝕處理可為乾蝕刻或濕蝕刻。乾蝕刻可為電漿蝕刻。可進行回蝕處理以將填隙介電材料680移除至下層630上方的一蝕刻深度。在某些實施例中，可進行回蝕處理以將填隙介電材料680移除至穿隧阻障層670之深度略上方的一蝕刻深度。尤其，可進行回蝕處理至一蝕刻深度，其係於穿隧阻障層670與第一磁性層650之間之界面的略上方。例如，剩餘的填隙介電材料680可位於一蝕刻深度，其位於穿隧阻障層670之上表面上方的數奈米處。以此方式，穿隧阻障層670不會暴露至回蝕處理。然而應瞭解，涉及保形沉積處理的某些實施例可能不需要此回蝕或平坦化處理。
回到圖5，在處理500的方塊530處，進行離子束蝕刻以移除沉積在圖案化MRAM堆疊之側壁上之填隙介電材料及導電材料的至少部分。在下層上方形成填隙介電材料之後的離子束蝕刻具有清理複數圖案化之MRAM堆疊之側壁的功用。清理複數圖案化之MRAM堆疊之側壁的離子束蝕刻可將填隙介電材料移除至一蝕刻深度，其係位於穿隧阻障層深度的下方。在某些實施例中，穿隧阻障層深度下方的蝕刻深度不會到達下層的深度。清理複數圖案化之MRAM堆疊的側壁用的離子束蝕刻亦可被稱為「過蝕刻」、「修整蝕刻」、「IBE修整蝕刻」、「側壁清理蝕刻」、或「低功率修整蝕刻」。
沉積在複數圖案化之MRAM堆疊之側壁上的材料可包含金屬或導電材料。當進行方塊510處之主蝕刻及在複數圖案化之MRAM堆疊之側壁上再沉積時，金屬或導電材料可能會受到濺射。換言之，在主蝕刻之後，受到回濺射之潛在受到損害的材料可位於複數圖案化之MRAM堆疊的側壁上。在某些實施例中，某些金屬可包含來自硬遮罩層或電極層的W、Ta、Ti、或TiN，且某些金屬可包含來自第一或第二磁性層的Co、Ni、Pt、或Fe。金屬或導電材料在複數圖案化之MRAM堆疊的側壁上形成非所欲之殘餘物且可使 MTJ堆疊的電特性與磁特性退化。離子束蝕刻係於方塊530處進行，其中在低功率及最佳化的入射角下進行離子束蝕刻以移除非所欲之殘餘物。
當離子束蝕刻以移除經再沉積在複數圖案化之MRAM堆疊之側壁上的材料，可利用包含惰性氣體的氣體混合物自離子束源室產生離子束。在某些實施例中，氣體混合物可包含一或多種反應性氣體以利用化學/反應性成分增加材料蝕刻。在某些實施例中，氣體混合物不具有或實質上不具有反應性氣體。可在相對低的電壓下進行離子束蝕刻以移除經再沉積在複數圖案化之MRAM堆疊之側壁上的材料。在某些實施例中，蝕刻以移除經再沉積在複數圖案化之MRAM堆疊之側壁上的材料可包含將具有介於約20 eV至約400 eV之間之能量的離子束施加至基板。可在相對於主蝕刻的低離子能量下進行IBE修整蝕刻以清除非所欲之殘餘物。在某些實施例中，IBE修整蝕刻可進滿要約1分鐘或更久、3分鐘或更久、5分鐘或更久、或10分鐘或更久。在某些實施例中，可以第一與第二方向交替及旋轉或不旋轉基板的方式進行IBE修整蝕刻。對於修整可能期望使用低離子能量以減少MTJ層之離子導致之混合效應。
在某些實施例中，IBE修整蝕刻可在離子束蝕刻設備如圖3中所述之離子束蝕刻設備中進行。IBE修整蝕刻可在填隙之後、平坦化之後、或回蝕之後進行。在某些實施例中，IBE修整蝕刻及填隙可藉由整合性設備或多站處理設備進行。可以在操作之間不破真空的方式進行方塊520處的填隙操作及方塊530處的IBE修整蝕刻。在某些實施例中，可在操作之間不破真空的方式進行方塊510處的主蝕刻、方塊520處的填隙、及方塊530處的IBE修整蝕刻操作。
IBE修整蝕刻期間較佳地不暴露金屬或其他導電材料。剩餘的填隙介電材料在IBE修整蝕刻期間具有蝕刻前線的功能，俾以大幅減少金屬或導電材料的任何回濺射(backsputtering)。而是利用填隙介電材料的蝕刻前線，介電材料的任何回濺射不會不利地影響MTJ堆疊的電特性與磁特性。IBE修整蝕刻可將填隙介電材料移除至穿隧阻障層與第二磁性層之間之界面以下的一蝕刻深度而不蝕刻至下層中。這維持在方塊510處之來自主蝕刻的初始蝕刻前線且避免下層凹陷或大幅凹陷。
在某些實施例中，IBE修整蝕刻移除沉積在複數圖案化之MRAM堆疊之側壁上的材料。複數圖案化之MRAM堆疊的暴露側壁不具有或實質上不具有沉積在複數圖案化之MRAM堆疊之側壁上的金屬或導電材料。側壁何時被視為是充分清潔的標準可以MRAM裝置的短路效能加以設定。量測所有裝置中短路裝置的佔比。通常，一百萬個裝置中的一者或更少會是短路的。是以，任何剩餘的殘餘物係充分薄以對MRAM裝置的關閉狀態阻抗造成最小的影響。例如，「實質上不具有」經再沉積之導電材料可意指少於約1.5 nm、少於約1.0 nm、或少於約0.5 nm的沉積厚度。是以，在IBE修整蝕刻之後穿隧阻障層上之任何經再沉積的導電材料是可忽略或不存在的。可進行IBE修整蝕刻足夠長的時間以移除非所欲之材料，俾使複數圖案化之MRAM堆疊之暴露側壁不具有或實質上不具有經再沉積之導電材料。
圖6E顯示根據某些實施例在進行圖6D之回蝕處理之後之例示性IBE修整蝕刻處理的橫剖面概圖。剩餘的填隙介電材料680具有在IBE修整蝕刻處理期間作為蝕刻前線的作用。在IBE修整蝕刻處理期間，以相對低的離子能量及最佳化的入射角度提供離子束625以清理複數圖案化之MRAM堆疊620a、620b之側壁。在IBE修整蝕刻處理進行時，離子束625自複數圖案化之MRAM堆疊620a、620b之側壁移除殘留物605。來自離子束625的經濺射之原子及/或分子675可被導向複數圖案化之MRAM堆疊620a、620b的側壁。然而，經濺射之原子及/或分子675包含來自剩餘填隙介電材料680的介電材料，而不會不利地影響複數圖案化之MRAM堆疊620a、620b的特性。IBE修整蝕刻處理進行至穿隧阻障層670之深度下方與下層630上方的一蝕刻深度。在某些實施例中，IBE修整蝕刻處理不會大幅進入下層630中。複數圖案化之MRAM堆疊620a、620b的暴露側壁係不具有包含導電材料或磁性材料的殘餘物605。
在某些實施例中，處理500更包含在方塊530處進行IBE修整蝕刻之後，於至少在複數圖案化之MRAM堆疊之暴露側壁保形沉積封蓋材料。封蓋材料可包含適合的介電材料如矽之氮化物。封蓋材料可沉積避免或最小化可被暴露至空氣之穿隧阻障層的損害。
圖6F顯示根據某些實施例在進行圖6E之IBE修整蝕刻之後之例示性封蓋處理的橫剖面概圖。封蓋層690包含介電材料如矽之氮化物且係以保形方式沉積在複數圖案化之MRAM堆疊620a、620b之暴露表面上。封蓋層690係以保形方式沿著複數圖案化之MRAM堆疊620a、620b的側壁沉積以至少保護穿隧阻障層670不暴露至周遭環境。
圖7顯示根據某些實施例之用以進行沉積及離子束蝕刻處理之例示性處理系統的方塊圖。處理系統700可為具有一或多個處理站的多站處理設備。處理系統700可包含入口加載互鎖裝置702與出口加載互鎖裝置704，入口加載互鎖裝置702與出口加載互鎖裝置704中的一者或兩者可包含電漿生成源。在大氣壓處的機器人706係用以將基板自經由艙708載入入口加載互鎖裝置702中之基板盒藉由大氣接口710移動。在入口加載互鎖裝置702中，機器人706將基板放置到平臺712上，然後大氣接口710關閉，泵抽加載互鎖裝置702。室傳輸接口716開啟，作為另一機器人的另一基板搬運系統718將基板放置到處理站780、782中之一者中、或處理用之處理站790的加載站中。雖然圖7中之實施例包含加載互鎖裝置，但應瞭解，在某些實施例中，可提供使晶圓直接進入處理站的作法。
所示之處理室714包含三個處理站780、782及790。處理站790可為一可移除之模組且可適合用於一次處理一片以上之基板。在此實例中，處理站790包含四個子站，即圖7實施例中所示的數字1至4。
每一處理站(780、782、及1、2、3與4中的每一者)可具有經加熱的平臺及氣體線入口。應瞭解，在某些實施例中，每一製程站可具有不同或多重目的。例如，在某些實施例中，處理站780。 例如，在某些實施例中，處理站780可用以在基板上沉積填隙介電材料，其中沉積技術可為CVD、PECVD、或其他適合的沉積技術。在某些實施例中，處理站782可用以藉由IBE進行主蝕刻，處理站790可用以進行IBE修整蝕刻。在某些其他的實施例中，處理站790可用以進行主蝕刻與IBE修整蝕刻兩者用的離子束蝕刻。處理站782可用以進行其他處理如CMP、選擇性回蝕、或CVD/PECVD/PVD。在某些實施例中，處理站790可具有用以進行複數IBE修整蝕刻處理或其他處理的複數子站1–4。IBE修整蝕刻可能較主蝕刻與沉積處理更久。雖然所示之處理站790包含四個子站，但應瞭解，根據本發明之處理站可包含任何數目之子站。此外，雖然處理系統700包含三個處理站(780、782及790)，但應瞭解，在某些實施例中設備可包含多於或少於三個處理站，其中每個處理站可為可移除的或可修改的模組。例如，在某些實施例中，處理系統700可具有四個或更多的處理站，但在其他實施例中處理系統700可具有兩個或更少的處理站。在某些實施例中，可使用額外的處理站進行平坦化處理如CMP。在某些實施例中，可使用額外處理站進行選擇性的回蝕以移除填隙介電材料。
在某些實施例中，處理系統700可為用以進行IBE(主蝕刻及修整蝕刻)及CVD/PECVD/PVD的整合性多站處理設備。例如，處理站780、782及790可用以進行主蝕刻、填隙、修整蝕刻、及封蓋操作。主蝕刻、填隙、修整蝕刻、及封蓋之操作可以在操作之間不破真空的方式進行。可在分離的設備或整合性的多站處理設備中進行平坦化(如CMP)及/或選擇性回蝕(如電漿蝕刻)的額外操作。應明白，由於在平坦化或選擇性回蝕刻期間MTJ堆疊之穿隧阻障層不能暴露至空氣或周遭環境，此類操作可在一分離的設備中進行。在平坦化或選擇性回蝕刻期間填隙介電材料保護穿隧阻障層。
圖7顯示用以在處理室700內傳輸基板用之基板搬運系統718。在某些實施例中，基板搬運系統718可在各種處理站之間及/或在一處理站與一裝載互鎖機構之間傳輸基板。此外，處理站790可包含用以將基板自另一裝載站762移動至處理站790的分離基板搬運系統760。應瞭解，可使用任何適合的基板搬運系統。非限制性實例包含基板轉盤及基板搬運機器人。
在各種實施例中，各種站的整合可解決面積縮減的考量，且各種站的整合可有效率地在不破真空的情況下在操作之間傳送基板。圖7亦顯示用以控制處理系統700之處理條件與硬體狀態之系統控制器750的一實施例。系統控制器750可包含一或多個記憶體裝置756、一或多個大量儲存裝置754、及一或多個處理器752。系統控制器750的態樣係於上述參考圖3說明。取決於設備所進行之處理步驟或複數處理步驟，系統控制器750可與下列的一或多者通訊交流：一或多個其他設備的電路或模組、其他設備的元件、叢集設備、其他設備的界面、相鄰設備、鄰近設備、位於工廠內的設備、主電腦、另一控制器、或半導體製造工廠中用以將基板容器載入與載出設備位置的材料運輸用設備。
圖8顯示根據某些實施例之用以進行沉積及離子束蝕刻處理之例示性處理系統的替代性方塊圖。處理系統800包含傳送模組803。傳送模組803提供清潔的加壓環境以最小化當受到處理之基板在各種反應器模組之間移動時的污染風險。安裝至傳送模組803上的多站反應器807、808及809在此背景下被稱為反應器或設備模組或簡純稱為模組，每一反應器可進行離子束蝕刻及/或沉積。反應器807、808及809可包含根據所揭露之實施例之可依序或非依序進行操作的複數站811、813、815及817。站811、813、815及817中的每一者可為經加熱之平臺或基板支撐件、一或多個氣體入口或噴淋頭或分散板。模組807、808及809中的一或多者可能能夠進行離子束蝕刻，其中離子束蝕刻可用以進行主蝕刻及/或修整蝕刻。是以，模組807、808及809中的一者或多者可包含具有上述圖3中所示之離子束源室及處理室的離子束蝕刻設備。模組807、808及809中的另一者或多者可能能夠進行沉積操作如CVD/PECVD/PVD。因此，主蝕刻、填隙、修整蝕刻、及封蓋操作可以操作之間不破真空的方式進行。
處理系統800亦可包含一或多個基板源模組801，基板在處理之前與之後係儲存在基板源模組801中。大氣機器人804及大氣傳送室819可先將基板自源模組801移除而送至加載互鎖裝置821。傳送模組803中的第二基板傳送裝置(通常為機器人手臂單元)將基板自加載互鎖裝置821移動至加壓(如真空)環境中之傳送模組803上的模組或在模組之間移動基板。
在各種實施例中，系統控制器829係用以在處理期間控制處理條件與活動。系統控制器829通常包含一或多個記憶體裝置及一或多個處理器。系統控制器829的態樣係於上述參考圖3說明。取決於設備所進行之處理步驟或複數處理步驟，系統控制器829可與下列的一或多者通訊交流：一或多個其他設備的電路或模組、其他設備的元件、叢集設備、其他設備的界面、相鄰設備、鄰近設備、位於工廠內的設備、主電腦、另一控制器、或半導體製造工廠中用以將基板容器載入與載出設備位置的材料運輸用設備。
圖9顯示根據某些實施例之用以進行平坦化及/或蝕刻處理之例示性處理系統的方塊圖。處理系統700與800可為用以進行離子束蝕刻與沉積之整合性多站處理設備，且可將基板傳送至用以進行平坦化及/或選擇性蝕刻處理的處理系統900。
處理系統900可包含真空傳送模組938 (VTM)。用以在多個儲存設施與處理模組之間傳送基板的複數傳送模組的配置可被稱為「叢集設備結構」系統。顯示氣鎖930(亦被稱為加載互鎖或傳送模組)位於具有四個處理模組920a、920b、920c及920d的真空傳送模組938中，處理模組920a、920b、920c及920d可個別被最佳化以進行各種操作。例如，可使用處理模組920a、920b、920c及920d中的一或多者進行選擇性蝕刻。可使用處理模組920a、920b、920c及920d中的一或多者進行平坦化處理如CMP。在某些實施例中，可使用處理模組920a、920b、920c及920d中的一或多者進行離子束蝕刻或沉積。氣鎖930與處理模組920a、920b、920c及920d可被稱為「站」。每站具有使此站與真空傳送模組938交界的刻面936。當基板在各個站之間移動時，在每一刻面936內使用感應器1-18偵測基板926的通過。
機器人922在複數站點之間傳送基板926。在一實施例中機器人922可具有單臂，在另一實施例中機器人922可具有雙臂其中每一臂具有用以拾取基板如基板926而傳送用的末端執行器924。在大氣傳送模組(ATM)940中的前端機器人932可用以將基板926自加載接口模組(LPM)942中的晶圓盒或前開口標準艙(FOUP)934傳送至氣鎖930。處理模組920a、920b、920c及920d內的模組中心928可為用以放置基板的一位置。ATM 940中的對準裝置944可用以對準基板。
在一例示性的處理方法中，基板被放置到LPM 942中之複數FOUP 934的一者中。前端機器人932將基板自FOUP 934傳送至對準裝置944，對準裝置944能在基板926受到蝕刻或處理之前適當地將基板926置中。在對準後，前端機器人932將基板926移至氣鎖930中。由於氣鎖模組具有使ATM與VTM間之環境匹配的能力，因此基板926可在兩個壓力環境之間移動而不受損害。機器人922將基板926自氣鎖模組930經由VTM 938而移至處理模組920a、920b、920c及920d中的一者。為了達成此基板移動，機器人922使用在其每一臂上的末端執行器924。一旦基板926已受到處理後，機器人922將基板自處理模組920a、920b、920c及920d移出並移動至氣鎖930中。蝕刻/沉積可重覆直特徵部已完全蝕刻為止。前端機器人932可自此處將基板926移動至複數FOUP中的一者或對準裝置944。圖9中之設備可與參考上圖3所述之控制器一起使用。取決於設備所進行之處理步驟或複數處理步驟，控制器可與下列的一或多者通訊交流：一或多個其他設備的電路或模組、其他設備的元件、叢集設備、其他設備的界面、相鄰設備、鄰近設備、位於工廠內的設備、主電腦、另一控制器、或半導體製造工廠中用以將基板容器載入與載出設備位置的材料運輸用設備。 結論
在上面的說明中列舉許多特定細節以提供對本發明實施例的全面瞭解。所揭露的實施例可在缺乏部分或全部此些細節的情況下實施。在其他情況中，不詳細說明習知的處理操作以免不必要地模糊所揭露的實施例。雖然已參考特定實施例說明所揭露的實施例，但應瞭解，其意不在限制所揭露的實施例。
雖然為了清楚瞭解的目的已在某個程度上詳細說明前面的實施例，但應瞭解，在隨附之請求項的範疇內可進行某些變化與修改。應注意，有許多替代方式可施行本發明實施例的處理、系統、及設備。因此，本發明實施例應被視為是例示性而非限制性的，實施例不限於文中所提供的細節。
100:MRAM堆疊 110:介電層 120:上電極層 130:下電極層 140:MTJ堆疊 150:磁性層 160:磁性層 170:阻障層 210:基板 220a、220b:MRAM堆疊 225:離子束 275:原子與分子 310:離子束蝕刻設備 312:處理室 314:基板支撐件 316:基板 322:離子束源室 332:感應線圈 334:電漿產生器 336:RF源 338:匹配網路 340:離子擷取裝置 342:第一電極 344:第二電極 346:第三電極 348:機械遮板 350:氣體輸送系統 352:氣體源 354:閥件 356:質量流量控制器 358:混合歧管 360:中和器 366:位置控制器 370:泵浦 390:控制器 400:MRAM堆疊 410:基板 425:離子束 430:下層 450:第一磁性層 460:第二磁性層 470:穿隧阻障層 475:原子與分子 500:處理 510:方塊 520:方塊 530:方塊 610:基板 605:殘餘物 620a、620b:MRAM堆疊 625:離子束 630:下層 650:MRAM層/第一磁性層 660:MRAM層/第二磁性層 670:MRAM層/穿隧阻障層 675:原子及/或分子 680:填隙介電材料 690:封蓋層 700:處理系統 702:入口加載互鎖裝置 704:出口加載互鎖裝置 706:機器人 708:艙 710:大氣接口 712:平臺 714:處理室 716:室傳輸接口 718:基板搬運系統 750:系統控制器 752:處理器 754:大量儲存裝置 756:記憶體裝置 760:基板搬運系統 762:裝載站 780、782、790:處理站 800:處理系統 801:基板源模組 803:傳送模組 804:大氣機器人 807、808、809:反應器/模組 811、813、815、817:站 819:大氣傳送室 821:加載互鎖裝置 829:系統控制器 900:處理系統 920a、920b、920c、920d:處理模組 922:機器人 924:末端執行器 926:基板 928:模組中心 930:氣鎖 932:前端機器人 934:前開口標準艙 936:刻面 938:真空傳送模組 940:大氣傳送模組 942:加載接口模組 944:對準裝置
圖1為根據某些實施例之基板上之例示性MRAM堆疊的橫剖面概圖。
圖2為經歷離子束蝕刻(IBE)及側壁再沉積之複數MRAM層的橫剖面概圖。
圖3為根據某些實施例之例示性離子束蝕刻設備的概圖。
圖4A與4B顯示離子束蝕刻蝕穿複數MRAM層及一下層的橫剖面概圖。
圖5顯示根據某些實施例之例示性離子束蝕刻方法的流程圖。
圖6A–6F顯示根據某些實施例進行主蝕刻、填隙、平坦化、回蝕、IBE修整蝕刻、及封蓋操作之處理的橫剖面概圖。
圖7顯示根據某些實施例之用以進行沉積及離子束蝕刻處理之例示性處理系統的方塊圖。
圖8顯示根據某些實施例之用以進行沉積及離子束蝕刻處理之例示性處理系統的替代性方塊圖。
圖9顯示根據某些實施例之用以進行平坦化及/或蝕刻處理之例示性處理系統的方塊圖。
610:基板
605:殘餘物
620a、620b:MRAM堆疊
625:離子束
630:下層
650:MRAM層/第一磁性層
660:MRAM層/第二磁性層
670:MRAM層/穿隧阻障層
675:原子及/或分子
680:填隙介電材料

Claims (24)

  1. 一種離子束蝕刻方法，該方法包含：蝕穿設置在一基板上的複數磁阻隨機存取記憶體(MRAM)層以形成複數圖案化之MRAM堆疊，其中該複數MRAM層包含一或多個磁性層及一穿隧阻障層，其中蝕穿該複數MRAM層的步驟包含蝕穿至少該穿隧阻障層的離子束蝕刻(IBE)；在該複數圖案化之MRAM堆疊之間的複數空間中形成一填隙介電材料；及進行一IBE修整蝕刻以移除沉積至該複數圖案化之MRAM堆疊之複數側壁上之該填隙介電材料與導電材料的部分，其中在該IBE修整蝕刻之後該填隙介電材料的剩餘部分係處於在一下層上方且在該穿隧阻障層下方的深度，其中該下層係設置在該基板與該複數MRAM層之間。
  2. 如請求項第1項之離子束蝕刻方法，其中該填隙介電材料係形成至該下層之上方的一充分深度，俾使進行該IBE修整蝕刻不會在該下層中造成凹陷。
  3. 如請求項第2項之離子束蝕刻方法，其中該下層上方的該充分深度係介於該下層之一上表面上方約1nm至約20nm之間。
  4. 如請求項第1項之離子束蝕刻方法，其中在該複數圖案化之MRAM堆疊之間之該複數空間中形成該填隙介電材料的步驟包含：在該複數圖案化之MRAM堆疊之間的該複數空間中及該複數圖案化之MRAM堆疊上方沉積該填隙介電材料。
  5. 如請求項第4項之離子束蝕刻方法，其中在該複數圖案化之MRAM堆疊之間之該複數空間中形成該填隙介電材料的步驟更包含：將該填隙介電材料選擇性蝕刻至在該穿隧阻障層之深度上方的一蝕刻深度。
  6. 如請求項第5項之離子束蝕刻方法，更包含：平坦化設置於該複數圖案化之MRAM堆疊上方的該填隙介電材料。
  7. 如請求項第1-6項之任一項之離子束蝕刻方法，其中該填隙介電材料包含矽之氮化物、矽之氧化物、矽之碳氧化物、鍺之氧化物、鎂之氧化物、鍺之氮化物、或其組合。
  8. 如請求項第7項之離子束蝕刻方法，其中該填隙介電材料包含矽之氮化物及矽之氧化物中之一者或兩者。
  9. 如請求項第1-6項之任一項之離子束蝕刻方法，其中蝕穿該複數MRAM層、形成該填隙介電材料、及進行該IBE修整蝕刻的複數操作係以在操作之間不破真空的方式進行。
  10. 如請求項第1-6項之任一項之離子束蝕刻方法，其中該複數MRAM層包含一第一磁性層、一第二磁性層、該第一磁性層與該第二磁性層之間的該穿隧阻障層、及設置於該第二磁性層下方的該下層，其中該下層包含一介電材料，且其中該穿隧阻障層包含一非磁性絕緣材料。
  11. 如請求項第10項之離子束蝕刻方法，其中蝕穿該複數MRAM層的步驟包含蝕穿該第一磁性層、該穿隧阻障層、及該第二磁性層但不蝕穿該下層的該離子束蝕刻。
  12. 如請求項第10項之離子束蝕刻方法，其中蝕穿該複數MRAM層的步驟包含蝕穿該第一磁性層的反應性離子蝕刻(RIE)及蝕穿該穿隧阻障層的該離子束蝕刻。
  13. 如請求項第10項之離子束蝕刻方法，其中蝕穿該複數MRAM層的步驟包含蝕穿該第一磁性層、該穿隧阻障層、及該第二磁性層，其中蝕穿該複數MRAM層的步驟係停止於該下層上。
  14. 如請求項第1-6項之任一項之離子束蝕刻方法，其中蝕穿至少該穿隧阻障層的離子束蝕刻包含將具有介於約200eV至約10,000eV之間之一能量的一第一離子束施加至該基板，且其中進行該IBE修整蝕刻的步驟包含將具有介於約20eV至約400eV之間之一能量的一第二離子束施加至該基板。
  15. 如請求項第1-6項之任一項之離子束蝕刻方法，其中進行該IBE修整蝕刻的步驟係以不蝕穿設置於該複數MRAM層下方之該下層的方式進行。
  16. 如請求項第1-6項之任一項之離子束蝕刻方法，其中該導電材料包含鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、鐵(Fe)、鉑(Pt)、釕(Ru)、或其組合，且其中在進行該IBE修整蝕刻之後該複數圖案化之MRAM堆疊的側壁係實質上不具有沉積在該複數圖案化之MRAM堆疊之該側壁上的該導電材料。
  17. 如請求項第1-6項之任一項之離子束蝕刻方法，更包含：在進行該IBE修整蝕刻之後，將一封蓋材料保形沉積到至少該複數圖案化之MRAM堆疊的側壁上。
  18. 一種離子束蝕刻設備，該設備包含：一離子束源室；一處理室，係耦合至該離子束源室；一控制器，係用以提供指令以進行下列操作：將複數MRAM層設置於該處理室中的一基板上，其中該複數MRAM層包含一或多個磁性層及一穿隧阻障層；蝕穿設置於該基板上之該複數MRAM層，以形成複數圖案化之MRAM堆疊，其中蝕穿該複數MRAM層的操作包含以離子束蝕刻(IBE)蝕穿至少該穿隧阻障層； 在該複數圖案化之MRAM堆疊之間的複數空間中形成一填隙介電材料；及進行一IBE修整蝕刻以移除沉積於該複數圖案化之MRAM堆疊之複數側壁上之該填隙介電材料與導電材料的部分，其中在該IBE修整蝕刻之後該填隙介電材料的剩餘部分係處於在一下層上方且在該穿隧阻障層下方的深度，其中該下層係設置在該基板與該複數MRAM層之間。
  19. 如請求項18之離子束蝕刻設備，其中用以提供形成填隙介電材料用之指令的該控制器係更用以提供進行下列操作用之指令：在該複數圖案化之MRAM堆疊之間的該複數空間中及該複數圖案化之MRAM堆疊上方沉積該填隙介電材料。
  20. 如請求項19之離子束蝕刻設備，其中用以提供形成填隙介電材料用之指令的該控制器係更用以提供進行下列操作用之指令：將該填隙介電材料選擇性蝕刻至在該穿隧阻障層之深度上方的一蝕刻深度。
  21. 如請求項20之離子束蝕刻設備，其中該控制器係更用以提供進行下列操作用之指令：在選擇性蝕刻該填隙介電材料之前，平坦化沉積在該複數圖案化之MRAM堆疊上方的該填隙介電材料。
  22. 如請求項18-21中任一項之離子束蝕刻設備，其中該填隙介電材料包含矽之氮化物及矽之氧化物中之一者或兩者。
  23. 如請求項18-21中任一項之離子束蝕刻設備，其中用以提供指令以離子束蝕刻蝕穿至少該穿隧阻障層的該控制器係更用以提供指令以將具有介於約200eV至約10,000eV之間之一能量的一第一離子束施加至該基板，其中 用以提供指令以進行該IBE修整蝕刻的該控制器係更用以將具有介於約20eV至約400eV之間之一能量的一第二離子束施加至該基板。
  24. 如請求項18-21中任一項之離子束蝕刻設備，其中該填隙介電材料係形成至該下層之上方的一充分深度，俾使進行該IBE修整蝕刻不會在該下層中造成凹陷。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20250011246A (ko) 2019-02-28 2025-01-21 램 리써치 코포레이션 측벽 세정을 사용한 이온 빔 에칭
JP2023503578A (ja) 2019-11-27 2023-01-31 アプライド マテリアルズ インコーポレイテッド 複数のプラズマユニットを有する処理チャンバ
CN115004329A (zh) 2019-11-27 2022-09-02 应用材料公司 用于选择性间隙填充的双等离子体预清洁
CN114530550B (zh) 2020-11-23 2025-07-15 江苏鲁汶仪器股份有限公司 一种mram磁隧道结的刻蚀方法
CN112795906A (zh) * 2021-01-22 2021-05-14 无锡琨圣智能装备股份有限公司 一种双层o-ald原子层沉积设备
US12010924B2 (en) * 2021-03-18 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor structure with memory device
CN115734700B (zh) * 2021-08-30 2025-11-11 江苏鲁汶仪器股份有限公司 一种mram磁隧道侧壁沾污的控制方法
DE102022105706A1 (de) * 2022-03-10 2023-09-14 Infineon Technologies Ag Magnetfeldsensor mit mechanisch geschütztem Permanentmagneten
CN116988065B (zh) * 2022-04-24 2025-11-11 江苏鲁汶仪器股份有限公司 一种类光栅结构金属电极制造方法和电极

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336509A1 (en) * 2015-05-15 2016-11-17 Daeeun JEONG Methods of forming patterns, methods of manufacturing a magnetic memory device using the methods of forming patterns, and magnetic memory devices manufactured using the same
US20180233662A1 (en) * 2017-02-14 2018-08-16 Lam Research Corporation Systems and methods for patterning of high density standalone mram devices

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3704511A (en) 1969-12-18 1972-12-05 Gen Electric Fly{40 s eye lens process
US3899711A (en) 1973-05-09 1975-08-12 Gen Electric Laminated multi-apertured electrode
US3969646A (en) 1975-02-10 1976-07-13 Ion Tech, Inc. Electron-bombardment ion source including segmented anode of electrically conductive, magnetic material
JPS5432396U (zh) 1977-07-25 1979-03-02
US4200794A (en) 1978-11-08 1980-04-29 Control Data Corporation Micro lens array and micro deflector assembly for fly's eye electron beam tubes using silicon components and techniques of fabrication and assembly
CA1157511A (en) 1978-11-08 1983-11-22 Sterling P. Newberry Micro lens array and micro deflector assembly for fly's eye electron beam tubes using silicon components
US4419580A (en) 1981-06-26 1983-12-06 Control Data Corporation Electron beam array alignment means
FR2581244B1 (fr) 1985-04-29 1987-07-10 Centre Nat Rech Scient Source d'ions du type triode a une seule chambre d'ionisation a excitation haute frequence et a confinement magnetique du type multipolaire
JPH02114530A (ja) 1988-10-25 1990-04-26 Mitsubishi Electric Corp 薄膜形成装置
KR910016054A (ko) 1990-02-23 1991-09-30 미다 가쓰시게 마이크로 전자 장치용 표면 처리 장치 및 그 방법
JP2932650B2 (ja) 1990-09-17 1999-08-09 松下電器産業株式会社 微細構造物の製造方法
US5248371A (en) 1992-08-13 1993-09-28 General Signal Corporation Hollow-anode glow discharge apparatus
JP3109309B2 (ja) 1993-01-11 2000-11-13 日本電信電話株式会社 イオンビ―ムプロセス装置のプラズマ引出し用グリッド
KR100324792B1 (ko) 1993-03-31 2002-06-20 히가시 데쓰로 플라즈마처리장치
US5472565A (en) 1993-11-17 1995-12-05 Lam Research Corporation Topology induced plasma enhancement for etched uniformity improvement
US5811022A (en) 1994-11-15 1998-09-22 Mattson Technology, Inc. Inductive plasma reactor
US5675606A (en) 1995-03-20 1997-10-07 The United States Of America As Represented By The United States Department Of Energy Solenoid and monocusp ion source
US5958134A (en) 1995-06-07 1999-09-28 Tokyo Electron Limited Process equipment with simultaneous or sequential deposition and etching capabilities
US6063710A (en) 1996-02-26 2000-05-16 Sony Corporation Method and apparatus for dry etching with temperature control
US5656535A (en) 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
WO1999052135A1 (en) 1998-04-02 1999-10-14 Applied Materials, Inc. Method for etching low k dielectrics
EP1098360A4 (en) 1998-06-15 2004-09-15 Nikon Corp POSITION DETECTING METHOD, POSITION SENSOR, EXPOSURE METHOD, EXPOSURE DEVICE AND METHOD FOR THEIR PRODUCTION AND DEVICE MANUFACTURING METHOD
US6515426B1 (en) 1998-12-15 2003-02-04 Hitachi, Ltd. Ion beam processing apparatus and method of operating ion source therefor
US6235643B1 (en) 1999-08-10 2001-05-22 Applied Materials, Inc. Method for etching a trench having rounded top and bottom corners in a silicon substrate
JP3763446B2 (ja) 1999-10-18 2006-04-05 キヤノン株式会社 静電レンズ、電子ビーム描画装置、荷電ビーム応用装置、および、デバイス製造方法
DE10060002B4 (de) 1999-12-07 2016-01-28 Komatsu Ltd. Vorrichtung zur Oberflächenbehandlung
JP5569353B2 (ja) 2000-04-28 2014-08-13 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
KR100332313B1 (ko) 2000-06-24 2002-04-12 서성기 Ａｌｄ 박막증착장치 및 증착방법
AU2001288225A1 (en) 2000-07-24 2002-02-05 The University Of Maryland College Park Spatially programmable microelectronics process equipment using segmented gas injection showerhead with exhaust gas recirculation
KR100382720B1 (ko) 2000-08-30 2003-05-09 삼성전자주식회사 반도체 식각 장치 및 이를 이용한 반도체 소자의 식각 방법
US6761796B2 (en) 2001-04-06 2004-07-13 Axcelis Technologies, Inc. Method and apparatus for micro-jet enabled, low-energy ion generation transport in plasma processing
US6921725B2 (en) 2001-06-28 2005-07-26 Micron Technology, Inc. Etching of high aspect ratio structures
JP2003035700A (ja) 2001-07-24 2003-02-07 Kobe Steel Ltd 荷電粒子分析装置、その製造方法及びそれを使用する荷電粒子分析方法
CN2501657Y (zh) 2001-10-26 2002-07-24 凯崴电子股份有限公司 专用于多层配线基板钻孔作业的表面双层板
KR100412953B1 (ko) 2001-11-26 2003-12-31 학교법인 성균관대학 중성빔을 이용한 식각장치
JP3906686B2 (ja) 2001-12-28 2007-04-18 三菱電機株式会社 多重グリッド光学システム及びその製造方法及びイオンスラスタ
JP3713683B2 (ja) 2002-03-05 2005-11-09 住友イートンノバ株式会社 イオンビームの質量分離フィルタとその質量分離方法及びこれを使用するイオン源
US6846726B2 (en) 2002-04-17 2005-01-25 Lam Research Corporation Silicon parts having reduced metallic impurity concentration for plasma reaction chambers
US20030224620A1 (en) 2002-05-31 2003-12-04 Kools Jacques C.S. Method and apparatus for smoothing surfaces on an atomic scale
US6911660B2 (en) 2002-10-02 2005-06-28 Varian Semiconductor Equipment Associates, Inc. Method of measuring ion beam angles
JP3893456B2 (ja) 2002-10-18 2007-03-14 国立大学法人大阪大学 磁性メモリ及び磁性メモリアレイ
US6838012B2 (en) 2002-10-31 2005-01-04 Lam Research Corporation Methods for etching dielectric materials
KR100923299B1 (ko) 2003-01-28 2009-10-23 삼성전자주식회사 자기 램의 자기 터널 접합층 형성 방법
JP4233348B2 (ja) 2003-02-24 2009-03-04 シャープ株式会社 プラズマプロセス装置
US7632379B2 (en) 2003-05-30 2009-12-15 Toshio Goto Plasma source and plasma processing apparatus
US7123454B2 (en) 2003-06-12 2006-10-17 Headway Technologies, Inc. Longitudinal bias structure having stability with minimal effect on output
JP2005004068A (ja) 2003-06-13 2005-01-06 Dainippon Printing Co Ltd スラント凹凸パターンの形成方法及びスラント凹凸パターンを有する基板
JP4052191B2 (ja) 2003-06-24 2008-02-27 株式会社島津製作所 複合成膜装置およびこれを用いた磁気ヘッドの保護膜形成方法
JP4142993B2 (ja) 2003-07-23 2008-09-03 株式会社東芝 磁気メモリ装置の製造方法
US6992284B2 (en) 2003-10-20 2006-01-31 Ionwerks, Inc. Ion mobility TOF/MALDI/MS using drift cell alternating high and low electrical field regions
US7495241B2 (en) 2004-02-26 2009-02-24 Tdk Corporation Ion beam irradiation apparatus and insulating spacer for the same
US6956219B2 (en) 2004-03-12 2005-10-18 Zyvex Corporation MEMS based charged particle deflector design
US7291360B2 (en) 2004-03-26 2007-11-06 Applied Materials, Inc. Chemical vapor deposition plasma process using plural ion shower grids
US20050218114A1 (en) 2004-03-30 2005-10-06 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
US7767561B2 (en) 2004-07-20 2010-08-03 Applied Materials, Inc. Plasma immersion ion implantation reactor having an ion shower grid
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
US8821683B2 (en) 2005-04-28 2014-09-02 Tokyo Electron Limited Substrate processing apparatus and method, and program and storage medium
JP2006310633A (ja) 2005-04-28 2006-11-09 Tokyo Electron Ltd 基板処理装置、基板処理方法、プログラム及び記憶媒体
JP4646730B2 (ja) 2005-08-05 2011-03-09 株式会社日立ハイテクノロジーズ プラズマ処理装置の表面異物検出装置および検出方法
US7344975B2 (en) 2005-08-26 2008-03-18 Micron Technology, Inc. Method to reduce charge buildup during high aspect ratio contact etch
EP2270834B9 (en) 2005-09-06 2013-07-10 Carl Zeiss SMT GmbH Particle-optical component
US7294926B2 (en) 2005-09-22 2007-11-13 Delphi Technologies, Inc. Chip cooling system
KR100653073B1 (ko) 2005-09-28 2006-12-01 삼성전자주식회사 기판처리장치와 기판처리방법
US7524743B2 (en) 2005-10-13 2009-04-28 Varian Semiconductor Equipment Associates, Inc. Conformal doping apparatus and method
KR100706809B1 (ko) 2006-02-07 2007-04-12 삼성전자주식회사 이온 빔 조절 장치 및 그 방법
JP2009531535A (ja) 2006-03-03 2009-09-03 ガードギール，プラサード 薄膜の広範囲多層原子層の化学蒸着処理のための装置および方法
JP4943047B2 (ja) 2006-04-07 2012-05-30 東京エレクトロン株式会社 処理装置及び処理方法
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US7935942B2 (en) 2006-08-15 2011-05-03 Varian Semiconductor Equipment Associates, Inc. Technique for low-temperature ion implantation
US20080132046A1 (en) 2006-12-04 2008-06-05 Varian Semiconductor Equipment Associates, Inc. Plasma Doping With Electronically Controllable Implant Angle
JP2008174777A (ja) 2007-01-17 2008-07-31 Hitachi Kokusai Electric Inc 薄膜形成装置
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US20080302303A1 (en) 2007-06-07 2008-12-11 Applied Materials, Inc. Methods and apparatus for depositing a uniform silicon film with flow gradient designs
GB2451480B (en) 2007-07-31 2011-11-02 Vistec Lithography Ltd Pattern writing on a rotaing substrate
US8039052B2 (en) 2007-09-06 2011-10-18 Intermolecular, Inc. Multi-region processing system and heads
WO2009045722A1 (en) 2007-09-28 2009-04-09 Varian Semiconductor Equipment Associates, Inc. Two-diemensional uniformity correction for ion beam assisted etching
KR100895630B1 (ko) 2007-10-01 2009-05-06 박흥균 전자빔 방출장치
US8187486B1 (en) 2007-12-13 2012-05-29 Novellus Systems, Inc. Modulating etch selectivity and etch rate of silicon nitride thin films
JP2009193988A (ja) 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
US7894927B2 (en) 2008-08-06 2011-02-22 Tokyo Electron Limited Using Multi-Layer/Multi-Input/Multi-Output (MLMIMO) models for metal-gate structures
US7981763B1 (en) 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
JP5530088B2 (ja) 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8058179B1 (en) 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
US8603591B2 (en) 2009-04-03 2013-12-10 Varian Semiconductor Ewuipment Associates, Inc. Enhanced etch and deposition profile control using plasma sheath engineering
TWI520660B (zh) 2009-04-03 2016-02-01 瓦里安半導體設備公司 保形沈積的方法以及在工件中蝕刻三維特徵的方法
WO2010120805A2 (en) 2009-04-13 2010-10-21 Applied Materials, Inc. Modification of magnetic properties of films using ion and neutral beam implantation
JP5174750B2 (ja) 2009-07-03 2013-04-03 株式会社日立ハイテクノロジーズ 荷電粒子線装置及び荷電粒子線画像を安定に取得する方法
WO2011011532A2 (en) 2009-07-22 2011-01-27 Applied Materials, Inc. Hollow cathode showerhead
CN201544052U (zh) 2009-10-29 2010-08-11 天津市天发重型水电设备制造有限公司 一种可调式多层钻孔工装
JP5461148B2 (ja) 2009-11-05 2014-04-02 株式会社日立ハイテクノロジーズ プラズマエッチング方法及び装置
US9111729B2 (en) 2009-12-03 2015-08-18 Lam Research Corporation Small plasma chamber systems and methods
KR20110097193A (ko) 2010-02-25 2011-08-31 성균관대학교산학협력단 원자층 식각 장치
JP5812606B2 (ja) 2010-02-26 2015-11-17 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
JP5444044B2 (ja) 2010-03-02 2014-03-19 東京エレクトロン株式会社 プラズマ処理装置及びシャワーヘッド
US8608852B2 (en) 2010-06-11 2013-12-17 Applied Materials, Inc. Temperature controlled plasma processing chamber component with zone dependent thermal efficiencies
US9793126B2 (en) 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
JP2012057251A (ja) 2010-08-13 2012-03-22 Toshiba Corp 保護膜とその形成方法、並びに半導体製造装置およびプラズマ処理装置
RU2579749C2 (ru) 2010-08-23 2016-04-10 Эксодженезис Корпорейшн Способ и устройство обработки нейтральным пучком, основанные на технологии пучка газовых кластерных ионов
CN103154309B (zh) 2010-10-05 2015-06-10 威科仪器有限公司 离子束分布
US20120255678A1 (en) 2011-04-11 2012-10-11 Lam Research Corporation Multi-Frequency Hollow Cathode System for Substrate Plasma Processing
US8354655B2 (en) 2011-05-03 2013-01-15 Varian Semiconductor Equipment Associates, Inc. Method and system for controlling critical dimension and roughness in resist features
JP5785436B2 (ja) 2011-05-09 2015-09-30 キヤノン株式会社 荷電粒子線描画装置およびそのクリーニング方法ならびにデバイスの製造方法
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
JP2014209406A (ja) 2011-07-20 2014-11-06 キヤノンアネルバ株式会社 イオンビーム発生装置、およびイオンビームプラズマ処理装置
CN202291523U (zh) 2011-09-21 2012-07-04 四川佳兴钢结构工程有限公司 多层板钻孔装置
US10388491B2 (en) 2011-10-31 2019-08-20 Canon Anelva Corporation Ion beam etching method of magnetic film and ion beam etching apparatus
US8613863B2 (en) 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate
US8895323B2 (en) 2011-12-19 2014-11-25 Lam Research Corporation Method of forming a magnetoresistive random-access memory device
JP2013171925A (ja) 2012-02-20 2013-09-02 Canon Inc 荷電粒子線装置、それを用いた物品の製造方法
US8608973B1 (en) 2012-06-01 2013-12-17 Lam Research Corporation Layer-layer etch of non volatile materials using plasma
US9373775B2 (en) 2012-09-13 2016-06-21 Micron Technology, Inc. Methods of forming magnetic memory cells
US9793098B2 (en) 2012-09-14 2017-10-17 Vapor Technologies, Inc. Low pressure arc plasma immersion coating vapor deposition and ion treatment
US9047906B2 (en) 2012-09-28 2015-06-02 Seagate Technology, Llc Dual-layer magnetic recording structure
JP6053819B2 (ja) 2012-11-26 2016-12-27 キヤノンアネルバ株式会社 磁気抵抗効果素子の製造方法
US9166154B2 (en) 2012-12-07 2015-10-20 Avalance Technology, Inc. MTJ stack and bottom electrode patterning process with ion beam etching using a single mask
US8883029B2 (en) 2013-02-13 2014-11-11 Lam Research Corporation Method of making a gas distribution member for a plasma processing chamber
TWI506680B (zh) 2013-02-22 2015-11-01 日新離子機器股份有限公司 Substrate cooling means and irradiating ion beam
JP5432396B1 (ja) 2013-02-28 2014-03-05 三井造船株式会社 成膜装置及びインジェクタ
JP2014183184A (ja) 2013-03-19 2014-09-29 Tokyo Electron Ltd コバルト及びパラジウムを含む膜をエッチングする方法
TWI570975B (zh) 2013-05-10 2017-02-11 宇能電科技股份有限公司 磁阻結構及其製造方法
US9564297B2 (en) 2013-05-16 2017-02-07 Applied Materials, Inc. Electron beam plasma source with remote radical source
US20140356985A1 (en) 2013-06-03 2014-12-04 Lam Research Corporation Temperature controlled substrate support assembly
US9017526B2 (en) 2013-07-08 2015-04-28 Lam Research Corporation Ion beam etching system
US9147581B2 (en) 2013-07-11 2015-09-29 Lam Research Corporation Dual chamber plasma etcher with ion accelerator
KR102025256B1 (ko) 2013-07-25 2019-09-26 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
WO2015045205A1 (ja) 2013-09-25 2015-04-02 キヤノンアネルバ株式会社 磁気抵抗効果素子の製造方法および製造システム
US9269542B2 (en) 2013-11-01 2016-02-23 Varian Semiconductor Equipment Associates, Inc. Plasma cathode charged particle lithography system
US8975089B1 (en) * 2013-11-18 2015-03-10 Avalanche Technology, Inc. Method for forming MTJ memory element
US9543110B2 (en) 2013-12-20 2017-01-10 Axcelis Technologies, Inc. Reduced trace metals contamination ion source for an ion implantation system
CN103745985B (zh) 2013-12-27 2015-03-18 京东方科技集团股份有限公司 一种有源矩阵有机发光二极管显示基板、显示装置
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
WO2015136723A1 (en) 2014-03-11 2015-09-17 Yasuyuki Sonoda Magnetic memory and method of manufacturing magnetic memory
US9257638B2 (en) 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
KR102132215B1 (ko) 2014-04-03 2020-07-09 삼성전자주식회사 자기 터널 접합 구조물 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법
KR101529821B1 (ko) 2014-04-08 2015-06-29 성균관대학교산학협력단 반응성 이온빔 펄스를 이용한 ｍｒａｍ 물질 식각 방법
US9287123B2 (en) 2014-04-28 2016-03-15 Varian Semiconductor Equipment Associates, Inc. Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films
US9837254B2 (en) 2014-08-12 2017-12-05 Lam Research Corporation Differentially pumped reactive gas injector
US10825652B2 (en) 2014-08-29 2020-11-03 Lam Research Corporation Ion beam etch without need for wafer tilt or rotation
US9406535B2 (en) 2014-08-29 2016-08-02 Lam Research Corporation Ion injector and lens system for ion beam milling
US9536748B2 (en) 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
US9396961B2 (en) 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US9728422B2 (en) 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
JP6541439B2 (ja) 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
US9887350B2 (en) 2015-05-31 2018-02-06 Headway Technologies, Inc. MTJ etching with improved uniformity and profile by adding passivation step
US9922806B2 (en) 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
US9666792B2 (en) 2015-08-12 2017-05-30 Qualcomm Incorporated Shadow-effect compensated fabrication of magnetic tunnel junction (MTJ) elements
US9659788B2 (en) 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
KR102411080B1 (ko) 2015-09-02 2022-06-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 자기 메모리 장치의 제조 방법
US9660177B2 (en) 2015-09-09 2017-05-23 Headway Technologies, Inc. Method to minimize MTJ sidewall damage and bottom electrode redeposition using IBE trimming
US9978934B2 (en) * 2015-10-30 2018-05-22 Veeco Instruments Inc. Ion beam etching of STT-RAM structures
US9780299B2 (en) 2015-11-23 2017-10-03 Headway Technologies, Inc. Multilayer structure for reducing film roughness in magnetic devices
US9705071B2 (en) 2015-11-24 2017-07-11 International Business Machines Corporation Structure and method to reduce shorting and process degradation in STT-MRAM devices
KR102464198B1 (ko) 2016-02-16 2022-11-07 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
KR102718848B1 (ko) 2016-08-12 2024-10-18 삼성디스플레이 주식회사 표시 장치
US20180286707A1 (en) 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
KR101939481B1 (ko) 2017-07-27 2019-01-16 성균관대학교산학협력단 이온빔 식각 장치
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10522751B2 (en) * 2018-05-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ CD variation by HM trimming
US20220102624A1 (en) 2019-02-01 2022-03-31 Lam Research Corporation Ion beam etching with gas treatment and pulsing
KR20250011246A (ko) 2019-02-28 2025-01-21 램 리써치 코포레이션 측벽 세정을 사용한 이온 빔 에칭

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336509A1 (en) * 2015-05-15 2016-11-17 Daeeun JEONG Methods of forming patterns, methods of manufacturing a magnetic memory device using the methods of forming patterns, and magnetic memory devices manufactured using the same
US20180233662A1 (en) * 2017-02-14 2018-08-16 Lam Research Corporation Systems and methods for patterning of high density standalone mram devices
TW201841360A (zh) * 2017-02-14 2018-11-16 美商蘭姆研究公司 高密度獨立磁阻隨機存取記憶裝置之圖案化系統及方法

Also Published As

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