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TW201841360A - 高密度獨立磁阻隨機存取記憶裝置之圖案化系統及方法 - Google Patents

高密度獨立磁阻隨機存取記憶裝置之圖案化系統及方法 Download PDF

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TW201841360A
TW201841360A TW107105451A TW107105451A TW201841360A TW 201841360 A TW201841360 A TW 201841360A TW 107105451 A TW107105451 A TW 107105451A TW 107105451 A TW107105451 A TW 107105451A TW 201841360 A TW201841360 A TW 201841360A
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mram
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TW107105451A
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Inventor
伊凡 Ｌ 貝里三世
托爾斯滕 立爾
Original Assignee
美商蘭姆研究公司
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Abstract

含磁阻隨機存取記憶體(MRAM, magnetoresistive random access memory)堆疊之基板的處理方法包含：提供含MRAM堆疊的基板；及在MRAM堆疊的表面上產生第一遮罩層。第一遮罩層定義第一遮罩圖案，該第一遮罩圖案包含在MRAM堆疊之表面範圍的第一方向上延伸的第一複數間隔遮罩線及位於該第一複數間隔遮罩線之間的第一間隔。該方法更包含在位於第一複數間隔遮罩線之間的第一間隔中，於第一方向上執行離子束蝕刻，以移除位於第一間隔下方之MRAM堆疊的材料。

Description

高密度獨立磁阻隨機存取記憶裝置之圖案化系統及方法
本揭露內容相關於基板處理系統及方法，且更尤其相關於利用離子束蝕刻針對MRAM裝置進行圖案化的基板處理系統及方法。相關申請案之交互參考
本申請案主張2017年2月14日申請之美國臨時申請案第 62/458,617號的權利。以上所參考之申請案的整體揭露內容係併入於此，以供參考。
本文提供的先前技術說明係針對概括性呈現本揭露內容之上下文的目的。此先前技術部分中所述之目前列名發明人之工作、及不可以其他方式認定為申請時之先前技術的實施態樣敘述皆不明示或暗示地承認其為針對本揭露內容的先前技術。
電子裝置使用包含用以儲存資料之記憶體的積體電路。電子電路中常用的一記憶體類型係動態隨機存取記憶體(DRAM, dynamic random-access memory)。DRAM將資料的每一位元儲存於積體電路的獨立電容器中。電容器可帶電或放電，這代表位元的兩狀態。由於非傳導性電晶體洩漏，電容器將緩慢地放電，且除非定期地復新(refresh)電容器電荷，否則資訊最終將消失。復新記憶體消耗額外的功率。
相較於靜態RAM(SRAM, static RAM)中的四或六個電晶體，每一DRAM單元包含一電晶體及一電容器。這容許DRAM達成非常高的儲存密度。不同於快閃記憶體，由於DRAM在斷電時丟失資料，故其為揮發性記憶體(相對於非揮發性記憶體而言)。DRAM必須每幾毫秒便進行復新，且因此在資料中心中導致高達40％的能量消耗。
例如磁阻 RAM (MRAM, magnetoresistive RAM)的若干新興的記憶體元件係DRAM之潛在替代者。目前，MRAM結構係利用點型遮罩(dot type mask)進行圖案化。由於MRAM堆疊材料係高度非揮發性，故利用離子束刻蝕(IBE, ion beam etching)來蝕刻結構。點型遮罩產生圓形柱結構。
IBE良率係相依於撞擊角。當元件密度增加時，縱橫比增加，且離子撞擊角變得非常淺(離子以掠射角轟擊特徵部側壁表面)。同時，相對於底部層的撞擊角變得更陡峭，這導致不良的底部層選擇性。最後，濺射原子的方向具有垂直於蝕刻表面的強分量，這在相反的蝕刻壁上導致再沉積。
含磁阻隨機存取記憶體(MRAM, magnetoresistive random access memory)堆疊之基板的處理方法包含：提供含MRAM堆疊的基板；及在MRAM堆疊的表面上產生第一遮罩層。第一遮罩層定義第一遮罩圖案，該第一遮罩圖案包含在MRAM堆疊之表面範圍的第一方向上延伸的第一複數間隔遮罩線及位於第一複數間隔遮罩線之間的第一間隔。該方法更包含在位於第一複數間隔遮罩線之間的第一間隔中，於第一方向上執行離子束蝕刻，以移除位於第一間隔下方之MRAM堆疊的材料。
在其他特徵中，方法包含在基板上沉積間隙填充材料。在基板上沉積間隙填充材料包含：在基板上沉積保形的矽氮化物層；以及在矽氮化物層上沉積二氧化矽層。
在其他特徵中，在基板上沉積間隙填充材料包含在基板上沉積矽氮化物層。在其他特徵中，方法包含移除過度覆蓋部。移除過度覆蓋部包含執行化學機械拋光(CMP, chemical mechanical polishing)。
在其他特徵中，方法包含在基板上產生第二遮罩層。第二遮罩層定義第二遮罩圖案，該第二遮罩圖案包含在MRAM堆疊之表面範圍的第二方向上延伸的第二複數間隔遮罩線及位於第二複數間隔遮罩線之間的第二間隔。第二方向係與第一方向呈橫向。
在其他特徵中，方法包含在位於第二複數間隔遮罩線之間的第二間隔中，於第二方向上執行離子束蝕刻，以移除位於第二間隔下方之MRAM堆疊的材料，且產生一陣列的矩形MRAM堆疊。方法包含在該等MRAM堆疊之間，於基板上沉積間隙填充材料。
在其他特徵中，於基板上沉積間隙填充材料包含：在基板上沉積保形的矽氮化物層；以及在矽氮化物層上沉積二氧化矽。在其他特徵中，於基板上沉積間隙填充材料包含在基板上沉積矽氮化物。
在其他特徵中，方法包含移除過度覆蓋部及第二遮罩圖案。過度覆蓋部及第二遮罩圖案係利用化學機械拋光(CMP)移除。方法包含利用離子束蝕刻以在陣列之矩形MRAM堆疊之間進行修整。
含磁阻隨機存取記憶體(MRAM)堆疊之基板的處理方法包含：提供包含設置於下方層上之磁阻隨機存取記憶體(MRAM)堆疊的基板。方法包含在基板上產生第一遮罩層，以定義第一線與間隔遮罩圖案；以及在第一線與間隔遮罩圖案的間隔中執行第一離子束蝕刻，以產生在基板之範圍延伸的複數隔開的狹長MRAM堆疊。方法包含：產生第二遮罩層，以定義在與第一線與間隔遮罩圖案呈橫向之方向上設置的第二線與間隔遮罩圖案；以及在第二線與間隔遮罩圖案的間隔中執行第二離子束蝕刻，以在基板上產生一陣列之隔開的矩形MRAM堆疊。
在其他特徵中，方法包含在基板上產生第二遮罩層之前，在基板上沉積間隙填充材料，以及移除過度覆蓋部。在基板上沉積間隙填充材料包含：在基板上沉積保形的矽氮化物層；以及在矽氮化物層上沉積二氧化矽層。
在其他特徵中，在基板上沉積間隙填充材料包含在基板上沉積矽氮化物層。在執行第二離子束蝕刻之後，方法包含在陣列之隔開的矩形MRAM堆疊之間，於基板上沉積間隙填充材料。
在其他特徵中，於基板上沉積間隙填充材料包含：在基板上沉積保形的矽氮化物層；以及在矽氮化物層上沉積二氧化矽。在基板上沉積間隙填充材料包含在基板上沉積矽氮化物。
在其他特徵中，方法包含移除過度覆蓋部及第二遮罩圖案。方法包含利用離子束蝕刻以在陣列之隔開的矩形MRAM堆疊之間進行修整。
本揭露內容之應用的進一步領域將從實施方式、申請專利範圍、及圖式而變得明白。實施方式及特定範例僅意在說明的目的，且不意圖限制本揭露內容的範疇。
本揭露內容相關於具有高密度之MRAM元件的形成系統及方法。密集聚集的MRAM元件係利用IBE及自對準圖案化方法而形成。線與間隔遮罩係順序地加以使用，以形成MRAM柱。由於IBE的特性，可建立較密集的元件結構。若MRAM堆疊包含用以防止寄生電流(parasitic current)的選擇器層，則所形成的元件係MRAM交叉點記憶體，且可加以堆疊，以增加元件密度。
現在參考圖1，其顯示IBE基板處理系統10。IBE基板處理系統10包含具有用以支撐例如半導體晶圓之基板16之基板固定件14的處理腔室12。基板16可利用任何適當的方法而附接至基板固定件14。在一些範例中，基板16係機械式或靜電式地連接至基板固定件14。在一些範例中，基板固定件14提供精確的傾斜及旋轉，且可包含用以接合基板16的靜電卡盤(ESC, electrostatic chuck)。
氣體輸送系統20選擇性地輸送一或更多氣體混合物至處理腔室12。氣體輸送系統20包含與處理腔室12流體連通的一或更多氣體源22、閥24、質流控制器(MFC, mass flow controller)26、及混合歧管28。感應線圈32可在處理腔室12的一末端處設置於處理腔室12的外壁周圍。電漿產生器34選擇性地供應RF功率至感應線圈32。電漿產生器34可包含RF源36及匹配網路38。在使用中，氣體混合物係供應至處理腔室12，且RF功率係供應至感應線圈32，以在處理腔室12中激發電漿。電漿產生離子。
例如3格柵光學系統(3-grid optic system)的離子抽取器40係鄰近機械式檔門42而設置。離子抽取器40從電漿抽取正離子，且使正離子加速成朝向基板16的射束。電漿橋引式中和器(plasma bridge neutralizer)44供應電子e-至處理腔室12中，以中和穿過離子抽取器40及機械式檔門42的離子束的電荷。
位置控制器48可用以控制基板固定件14的位置。尤其，位置控制器48控制基板固定件14圍繞傾斜軸的傾斜角度，及該基板固定件14的旋轉，以定位基板16。光學終點部(optical endpoint)46可用以感測離子束相對於基板16及/或基板固定件14的位置。渦輪泵50可用以控制處理腔室12中的壓力，及/或用以從處理腔室12排空反應物。控制器54可用以控制電漿產生器34、氣體輸送系統20、電漿橋引式中和器44、位置控制器48、及/或渦輪泵50。
現在參考圖2，基板150包含一或更多下方層154及MRAM堆疊158，該MRAM堆疊158包含自由層160、鎂氧化物(MgO)層162、及參考層164，其每一者可包含一或更多子層(未顯示)。在處理期間，第一硬遮罩層170可沉積於參考層164上，以使下方的MRAM堆疊158圖案化。自由層160及參考層164的位置亦可反向，在此情形中，第一硬遮罩層170將沉積於自由層160的頂部上。
現在參考圖3，第一硬遮罩層170係利用在第一方向上設置的線與間隔圖案而在MRAM堆疊158上進行沉積及圖案化。在一些範例中，第一硬遮罩層170係由鎢(W)、鉭(Ta)、鉭氮化物(TaN)、鈦氮化物(TiN)、或其他耐火金屬製成。在一些範例中，第一硬遮罩層170係利用碳遮罩及反應性離子蝕刻而進行圖案化。
如可察知，離子朝向蝕刻正面的撞擊角不限於利用線與間隔進行圖案化的時候。IBE係用以移除位於呈第一方向之遮罩之相鄰線之間之間隔中的材料。例如，IBE係用以在第一方向上將MRAM堆疊158向下移除至下方層154。由於IBE製程，MRAM堆疊158係分隔成在第一方向上延伸的複數狹長且隔開的MRAM堆疊158-1。
現在參考圖4，在執行第一IBE之後，矽氮化物(SiN)層178係沉積於圖3中所示的結構上。在一些範例中，SiN層178係利用保形沉積製程而沉積。在一些範例中，保形沉積製程包含具有或不具電漿加強的化學氣相沉積(CVD)或原子層沉積(ALD, atomic layer deposition)。
在沉積SiN層178之後，沉積例如二氧化矽的含矽層180，以在MRAM堆疊158之間的狹長區域進行間隙填充。雖然本文中描述SiN層與SiO2 間隙填充的組合，但SiN也可用以取代SiO2 進行間隙填充。在沉積含矽層180之後，可移除過度覆蓋部。在一些範例中，過度覆蓋部係利用化學機械拋光(CMP)或蝕刻加以移除。
現在參考圖5，第二硬遮罩層182係在與第一硬遮罩層170呈橫向的方向上沉積於圖4中所示的結構上。第二硬遮罩層182亦具有與第一硬遮罩層170之線與間隔圖案呈橫向設置的線與間隔圖案。在一些範例中，反應性離子蝕刻係用以利用碳遮罩而使第一硬遮罩層170及第二硬遮罩層182圖案化。在該製程步驟期間，使來自第一圖案化步驟的硬遮罩材料曝露並加以移除。執行IBE，以移除位於第二硬遮罩層182之相鄰線之間之間隔中的材料，以及建立獨立的MRAM堆疊158-2。
現在參考圖6~8B，在執行第二IBE之後，SiN層178係沉積於圖5中所示的結構上。在一些範例中，SiN層178係利用保形沉積製程而沉積。在沉積SiN層178之後，如圖7中可見，沉積如SiO2 或SiN的含矽層180，從而在MRAM堆疊158之間的狹長區域進行間隙填充。在圖8A及8B中，向下移除過度覆蓋部至第一硬遮罩層170。在此製程中，移除第二硬遮罩層。
現在參考圖9，IBE係用以移除MRAM堆疊158-2周圍的材料。在主蝕刻之後，回濺(backsputtered)及受損的材料通常係位於MRAM堆疊158-2的側壁上。該材料係在低功率修整步驟期間加以移除。犧牲性間隙填充物容許側壁被修整，而不使傳導性材料回濺(backsputtering)，因為蝕刻正面包括含矽材料。
現在參考圖10，其顯示利用IBE之含MRAM堆疊之基板的處理方法300。在步驟304，利用線與間隔遮罩在第一方向上使基板圖案化。在步驟308，利用IBE，以在第一方向上於遮罩線之間的間隔中執行蝕刻。在步驟312，利用含矽材料(例如，SiN及/或SiO2 )，以在MRAM堆疊之間進行間隙填充。在步驟314，移除過度覆蓋部。在步驟318，利用線與間隔遮罩以在與第一方向呈橫向的第二方向上使基板圖案化。
在步驟322，利用IBE，以在第二方向上於線之間的間隔中執行蝕刻。在步驟328，利用含矽材料，以在MRAM堆疊之間進行間隙填充。在步驟332，移除過度覆蓋部及第二硬遮罩。在步驟336，在基板旋轉或不旋轉的情況下，利用IBE，以在交替的第一及第二方向上於MRAM堆疊之間進行修整。
根據本揭露內容的IBE方法使用形成為具有線與間隔圖案的第一硬遮罩。硬遮罩可由鎢(W)、鈦(Ti)、鉭(Ta)、鈦氮化物(TiN)、或其他耐火金屬製成。IBE沿著遮罩線之間的間隔進行。濺射原子的主分量係遮罩線的方向(例如，向前濺射)。原子沿著線行進而離開基板。在圖案化之後，線係利用SiN或其他適當的包覆層而原位加以包覆。包覆物防止起因於空氣曝露的MgO損傷。在包覆之後，剛形成的凹槽係以適當的介電質原位地或在獨立的工具中加以填滿。
第二線與間隔遮罩係形成為垂直於第一遮罩。重複IBE製程。在一些範例中，濺射條件係選擇成在MRAM堆疊與介電填充材料之間賦予1:1的選擇性，且同時對由耐火材料製成的遮罩賦予最大的選擇性。在IBE之後，結構係利用包覆層加以密封，且填滿間隙。
在一些範例中，MRAM堆疊包含選擇器元件及底部的耐火金屬層。以此方式，耐火金屬層(例如，鎢)係在整個堆疊的蝕刻之後形成。在另一方法中，底部的W層可在包覆之後利用反應性離子蝕刻(RIE, reactive ion etching)加以蝕刻。所產生的W線係記憶體元件的字線。
在一些範例中，形成垂直的耐火金屬遮罩(例如，W或Ta)，且重複進行圖案化。剩下的遮罩形成通往可圖案化於記憶體元件頂部上之位元線的接觸點。與交叉點記憶體不同，位元線可由第二硬遮罩製成(若硬遮罩保留於適當位置，則其將防止某些方向上的修整製程)。可重複步驟，以形成若干記憶體層，從而增加元件密度。
線與間隔的圖案化容許減少的回濺(back sputtering)，且因此達成較高縱橫比的圖案化。利用線與間隔的圖案化亦達成相對於下方層之較高的選擇性。在一些範例中，選擇器元件及自對準耐火金屬線(例如，鎢)使得能夠簡單地形成交叉點記憶體單元。交叉點MRAM單元可加以堆疊，以進一步增加元件密度。
前述描述內容本質上僅係說明性的，且絕不意圖限制本揭露內容、其應用、或使用。本揭露內容之廣義教示可以各種形式實施。因此，儘管本揭露內容包含特定的範例，但本揭露內容的真正範疇不應該被如此所限制，因為其他修正將在研究圖式、說明書、及隨後之申請專利範圍時變得明白。應理解，方法內一或更多的步驟可在不改變本揭露內容之原理的情況下以不同的順序(或同時地)執行。進一步講，儘管每一實施例於以上係被描述為具有某些特徵，但相關本揭露內容任一實施例而描述之該等特徵的任何一或更多者可在任何其他實施例中實施，並且/或者可與任何其他實施例的特徵進行組合，即使該組合並未明確地描述亦然。換言之，所描述的實施例並非係互相排斥，且一或更多實施例之間互相的置換仍屬於本揭露內容的範疇。
複數元件之間(例如，複數模組、複數電路元件、複數半導體覆層等之間)空間或功能的關係係使用諸多用語而描述，包含「連接」、「嚙合」、「耦接」、「鄰近」、「接近」、「在頂部上」、「之上」、「之下」、及「設置」。除非明確地描述成係「直接」的，否則當在以上揭露內容中描述第一及第二元件之間的關係時，該關係可為在第一及第二元件之間沒有其他中間元件出現的直接關係，也可為(空間上、或功能上)在第一及第二元件之間存在一或更多中間元件的間接關係。如本文中所使用，詞組「A、B、及C之至少一者」應被解釋成意指使用非排除性邏輯「或」的邏輯(A或B或C)，並且不應被解釋成意指「A之至少一者、B之至少一者、及C之至少一者」。
在一些實施例中，控制器係系統的一部分，該系統可為上述範例的一部分。如此之系統可包含半導體處理設備，該半導體處理設備包含(複數)處理工具、(複數)腔室、(複數)處理平台、及/或特定的處理元件(基板基座、氣體流動系統等)。該等系統可與電子設備整合，以在半導體基板或基板的處理之前、期間、以及之後，控制該等系統的運作。電子設備可稱為「控制器」，其可控制系統或複數系統的諸多元件或子部件。取決於處理要求及/或系統類型，控制器可程式設定成控制本文中所揭露製程的任何者，包含處理氣體的輸送、溫度設定(例如，加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流速設定、流體輸送設定、位置和操作設定、基板轉移(進出與特定系統相連接或相接合之工具及其他轉移工具及/或裝載鎖。
廣泛地講，控制器可定義為具有諸多積體電路、邏輯、記憶體、及/或軟體的電子設備，其用以接收指令、發佈指令、控制操作、啟動清洗操作、啟動終點量測、及類似者。積體電路可包含：儲存程式指令之韌體形式的晶片、數位訊號處理器(DSP, digital signal processor)、定義為特定用途積體電路(ASIC, application specific integrated circuit)的晶片、及/或一或更多微處理器、或執行程式指令(例如，軟體)的微控制器。程式指令可為以諸多單獨設定(或程式檔案)之形式傳達至控制器或系統的指令，該單獨設定(或程式檔案)針對實行(半導體基板上之，或針對半導體基板之)特定製程而定義操作參數。在一些實施例中，操作參數可為由製程工程師為了在一或更多以下者的製造期間實現一或更多處理步驟而定義之配方的一部分：覆層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或基板的晶粒。
在一些實施例中，控制器可為電腦的一部分，或耦合至電腦，該電腦係與系統整合、耦合至系統、以其他網路的方式接至系統、或其組合的方式而接至系統。例如，控制器可在能容許遠端存取基板處理之「雲端」或廠房主機電腦系統的全部或部分中。電腦可使系統能夠遠端存取，以監控製造操作的目前進度、檢查過去製造操作的歷史、自複數的製造操作檢查趨勢或效能度量，以改變目前處理的參數、設定目前處理之後的處理步驟、或開始新的製程。在一些範例中，遠端電腦(例如，伺服器)可經由網路提供製程配方至系統，該網路可包含局域網路或網際網路。遠端電腦可包含使得可以輸入參數及/或設定、或對參數及/或設定進行程式設定的使用者介面，然後將該參數及/或設定自遠端電腦傳達至系統。在一些範例中，控制器以資料的形式接收指令，該指令為即將於一或更多操作期間執行之處理步驟的每一者指定參數。吾人應理解，參數可特定地針對待執行之製程的類型、及控制器與之接合或加以控制之工具的類型。因此，如上所述，控制器可為分散式，例如藉由包含以網路的方式接在一起且朝向共同之目的(例如，本文中所述的製程及控制)運作的一或更多分離控制器。針對如此目的之分散式控制器的範例將是腔室上與位於遠端的一或更多積體電路(例如，在作業平臺層級、或作為遠端電腦的一部分)進行通訊的一或更多積體電路，兩者結合以控制腔室上的製程。
在無限制的情況下，例示性系統可包含：電漿蝕刻腔室或模組、沉積腔室或模組、旋轉淋洗腔室或模組、金屬電鍍腔室或模組、清洗腔室或模組、斜角緣部蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、軌道腔室或模組、以及可在半導體基板的加工及/或製造中相關聯或使用的任何其他半導體處理系統。
如以上所提及，取決於待藉由工具而執行之(複數)製程步驟，控制器可與半導體製造工廠中的一或更多以下者進行通訊：其他工具電路或模組、其他工具元件、叢集工具、其他工具介面、鄰近的工具、相鄰的工具、遍及工廠而分佈的工具、主電腦、另一控制器、或材料運送中使用之工具，該材料運送中使用之工具攜帶基板容器往返工具位置及/或裝載埠。
10‧‧‧IBE基板處理系統
12‧‧‧處理腔室
14‧‧‧基板固定件
16‧‧‧基板
20‧‧‧氣體輸送系統
22‧‧‧氣體源
24‧‧‧閥
26‧‧‧質流控制器
28‧‧‧混合歧管
34‧‧‧電漿產生器
36‧‧‧RF源
38‧‧‧匹配網路
40‧‧‧離子抽取器
42‧‧‧機械式檔門
44‧‧‧電漿橋引式中和器
46‧‧‧光學終點部
48‧‧‧位置控制器
50‧‧‧渦輪泵
54‧‧‧控制器
150‧‧‧基板
154‧‧‧下方層
158‧‧‧MRAM堆疊
158-1‧‧‧MRAM堆疊
158-2‧‧‧MRAM堆疊
160‧‧‧自由層
162‧‧‧鎂氧化物(MgO)層
164‧‧‧參考層
170‧‧‧第一硬遮罩層
178‧‧‧矽氮化物(SiN)層
180‧‧‧含矽層
182‧‧‧第二硬遮罩層
300‧‧‧方法
304、308、312、314、318、322、328、332、336‧‧‧步驟
本揭露內容將自實施方式及附圖而變得更完整的理解，其中：
圖1係根據本揭露內容之離子束蝕刻系統的功能方塊圖；
圖2係根據本揭露內容之含MRAM堆疊之基板的範例的側面橫剖面圖；
圖3係根據本揭露內容，在第一IBE步驟期間，含MRAM堆疊之基板之範例的立體圖；
圖4係根據本揭露內容，在SiN沉積及SiO2 間隙填充之後，含MRAM堆疊之基板的範例的立體圖；
圖5係根據本揭露內容，在第二IBE步驟期間，含MRAM堆疊之基板的範例的立體圖；
圖6係根據本揭露內容，在第二IBE步驟之後，含MRAM堆疊之基板的範例的立體圖；
圖7係根據本揭露內容，在SiN沉積及SiO2 間隙填充之後，含MRAM堆疊之基板的範例的立體圖；
圖8A及8B係根據本揭露內容，在移除過度覆蓋部及第二硬遮罩之後，含MRAM堆疊之基板的範例的立體圖；
圖9係根據本揭露內容，在IBE修整步驟之後，含MRAM堆疊之基板之範例的立體圖；以及
圖10係說明高密度獨立MRAM元件之圖案化方法的流程圖。
在圖式中，參考數字可重複使用，以識別相似及/或相同的元件。

Claims (23)

  1. 一種基板處理方法，該基板包含一磁阻隨機存取記憶體(MRAM, magnetoresistive random access memory)堆疊，該方法包含： 提供包含該MRAM堆疊的一基板； 在該MRAM堆疊的一表面上產生一第一遮罩層，其中該第一遮罩層定義一第一遮罩圖案，該第一遮罩圖案包含在該MRAM堆疊之該表面之範圍之一第一方向上延伸的第一複數間隔遮罩線、以及位於該第一複數間隔遮罩線之間的第一間隔；以及 在位於該第一複數間隔遮罩線之間的該等第一間隔中，於該第一方向上執行離子束蝕刻，以移除位於該等第一間隔下方之該MRAM堆疊的材料。
  2. 如申請專利範圍第1項之基板處理方法，更包含在該基板上沉積間隙填充材料。
  3. 如申請專利範圍第2項之基板處理方法，其中在該基板上沉積該間隙填充材料包含： 在該基板上沉積一保形的矽氮化物層；以及 在該矽氮化物層上沉積二氧化矽層。
  4. 如申請專利範圍第2項之基板處理方法，其中在該基板上沉積該間隙填充材料包含在該基板上沉積一矽氮化物層。
  5. 如申請專利範圍第2項之基板處理方法，更包含移除過度覆蓋部。
  6. 如申請專利範圍第5項之基板處理方法，其中移除該過度覆蓋部包含執行化學機械拋光(CMP, chemical mechanical polishing)。
  7. 如申請專利範圍第2項之基板處理方法，更包含： 在該基板上產生一第二遮罩層，其中該第二遮罩層定義一第二遮罩圖案，該第二遮罩圖案包含在該MRAM堆疊之該表面之範圍之一第二方向上延伸的第二複數間隔遮罩線、以及位於該第二複數間隔遮罩線之間的第二間隔，且其中該第二方向係與該第一方向呈橫向。
  8. 如申請專利範圍第7項之基板處理方法，更包含在位於該第二複數間隔遮罩線之間的該等第二間隔中，於該第二方向上執行離子束蝕刻，以移除位於該等第二間隔下方之該MRAM堆疊的材料，且產生一陣列之矩形的複數MRAM堆疊。
  9. 如申請專利範圍第8項之基板處理方法，更包含在該複數MRAM堆疊之間，於該基板上沉積間隙填充材料。
  10. 如申請專利範圍第8項之基板處理方法，其中於該基板上沉積該間隙填充材料包含： 在該基板上沉積一保形的矽氮化物層；以及 在該矽氮化物層上沉積二氧化矽。
  11. 如申請專利範圍第8項之基板處理方法，其中於該基板上沉積該間隙填充材料包含在該基板上沉積矽氮化物。
  12. 如申請專利範圍第11項之基板處理方法，更包含移除過度覆蓋部及該第二遮罩圖案。
  13. 如申請專利範圍第12項之基板處理方法，其中該過度覆蓋部及該第二遮罩圖案係利用化學機械拋光(CMP)移除。
  14. 如申請專利範圍第12項之基板處理方法，更包含利用離子束蝕刻，在該陣列之矩形的複數MRAM堆疊之間進行修整。
  15. 一種基板處理方法，該基板包含一磁阻隨機存取記憶體(MRAM)堆疊，該方法包含： 提供一基板，該基板包含設置於一下方層上的一磁阻隨機存取記憶體(MRAM)堆疊； 在該基板上產生一第一遮罩層，以定義一第一線與間隔遮罩圖案； 在該第一線與間隔遮罩圖案的間隔中執行第一離子束蝕刻，以產生在該基板之範圍延伸的複數隔開的狹長MRAM堆疊； 產生一第二遮罩層，以定義在與該第一線與間隔遮罩圖案呈橫向之一方向上設置的一第二線與間隔遮罩圖案；以及 在該第二線與間隔遮罩圖案的間隔中執行第二離子束蝕刻，以在該基板上產生一陣列之隔開的矩形MRAM堆疊。
  16. 如申請專利範圍第15項之基板處理方法，更包含在該基板上產生該第二遮罩層之前，在該基板上沉積間隙填充材料、以及移除過度覆蓋部。
  17. 如申請專利範圍第16項之基板處理方法，其中在該基板上沉積該間隙填充材料包含： 在該基板上沉積一保形的矽氮化物層；以及 在該矽氮化物層上沉積二氧化矽層。
  18. 如申請專利範圍第16項之基板處理方法，其中在該基板上沉積該間隙填充材料包含在該基板上沉積一矽氮化物層。
  19. 如申請專利範圍第18項之基板處理方法，更包含在執行該第二離子束蝕刻之後，在該陣列之隔開的矩形MRAM堆疊之間，於該基板上沉積間隙填充材料。
  20. 如申請專利範圍第19項之基板處理方法，其中於該基板上沉積該間隙填充材料包含： 在該基板上沉積一保形的矽氮化物層；以及 在該矽氮化物層上沉積二氧化矽。
  21. 如申請專利範圍第20項之基板處理方法，其中在該基板上沉積該間隙填充材料包含在該基板上沉積矽氮化物。
  22. 如申請專利範圍第19項之基板處理方法，更包含移除過度覆蓋部及該第二遮罩層。
  23. 如申請專利範圍第22項之基板處理方法，更包含利用離子束蝕刻，以在該陣列之隔開的矩形MRAM堆疊之間進行修整。
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