TWI866051B - 電子封裝件及其製法 - Google Patents

Abstract

一種電子封裝件及其製法，主要於承載結構上配置第一電子元件與第二電子元件，且該第一與第二電子元件之間藉由導線相互電性導通，故藉由該導線取代該承載結構之線路層之部分層數，使該承載結構無需配置過多線路層，即可滿足該第一與第二電子元件之功能訊號傳輸，以利於縮簡該承載結構之製程步驟與時間，因而能有效降低該電子封裝件之製作成本。

Description

電子封裝件及其製法

本發明係有關一種半導體封裝製程，尤指一種電子封裝件及其製法。

隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則朝高性能、高功能、高速化的研發方向。因此，為滿足半導體裝置之高積集度(Integration)及微型化(Miniaturization)需求，常於封裝製程中採用具有高密度及細間距之線路的封裝基板。

如圖1所示，習知半導體封裝件1係於一具有複數線路重佈層(redistribution layer，簡稱RDL)100之封裝基板10上藉由複數導電凸塊12設置複數相互間隔之半導體晶片11，且以底膠13包覆該些導電凸塊12，再以封裝膠體14包覆該些半導體晶片11與該底膠13。

惟，習知半導體封裝件1中，因該封裝基板10上配置複數半導體晶片11，故該封裝基板10需配置多層線路重佈層100以滿足該些半導體晶片11之功能訊號傳輸，導致該封裝基板10之製程繁雜冗長，因而提高該半導體封裝件1之製作成本。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構，係具有相對之第一表面與第二表面，且包含至少一絕緣層、及設於該絕緣層上之線路層；第一電子元件，係設於該承載結構之第一表面上並電性連接該線路層；第二電子元件，係設於該承載結構之第一表面上並電性連接該線路層，其中，該第一與第二電子元件之間藉由導線相互電性導通；以及封裝層，係設於該承載結構之第一表面上以包覆該導線、第一與第二電子元件。

本發明亦提供一種電子封裝件之製法，係包括：提供一承載結構，其具有相對之第一表面與第二表面，且包含至少一絕緣層、及設於該絕緣層上之線路層；設置第一電子元件與第二電子元件於該承載結構之第一表面上，且該第一與第二電子元件係電性連接該線路層，其中，該第一與第二電子元件之間藉由導線相互電性導通；以及形成封裝層於該承載結構之第一表面上，以令該封裝層包覆該導線、第一與第二電子元件。

前述之電子封裝件及其製法中，該導線係為金線。

前述之電子封裝件及其製法中，該第一電子元件係以打線方式電性連接該線路層。

前述之電子封裝件及其製法中，該第二電子元件係以打線方式電性連接該線路層。

前述之電子封裝件及其製法中，該第一與第二電子元件之間的導線係連接至一設於該承載結構上之跳接墊。

前述之電子封裝件及其製法中，該封裝層中係具有至少一電性連接該線路層之導電柱。例如，該第一及/或第二電子元件與該導電柱之間係藉由另一導線與跳接墊相互電性導通，且該跳接墊係設於該承載結構上並藉由該另一導線電性連接該第一及/或第二電子元件與該線路層。或者，該封裝層上係設有一電性連接該導電柱之線路結構或導電元件。

前述之電子封裝件及其製法中，該第一及/或第二電子元件係藉由另一導線與跳接墊電性連接該線路層，且該跳接墊係設於該承載結構上，使該第一及/或第二電子元件以打線方式電性連接該跳接墊，並使該另一導線電性連接該線路層與該跳接墊。

前述之電子封裝件及其製法中，該承載結構之第二表面上係配置至少一封裝模組。

由上可知，本發明之電子封裝件及其製法，主要藉由打線製程形成該導線，以取代該承載結構之線路層之部分層數，故相較於習知封裝基板，本發明之承載結構無需配置過多線路層，即可滿足該第一與第二電子元件之功能訊號傳輸，以縮簡該承載結構之製程步驟與時間，因而能有效降低該電子封裝件之製作成本。

1:半導體封裝件

10:封裝基板

100:線路重佈層

11:半導體晶片

12:導電凸塊

13:底膠

14:封裝膠體

2,3a,3b:電子封裝件

2a:封裝模組

20:承載結構

20a:第一表面

20b:第二表面

200:第一絕緣層

201:第一線路層

21:第一電子元件

21a,22a,28a:作用面

21b,22b,28b:非作用面

210,220,280:電極墊

211,212,311,312,313:導線

213:黏著層

22,32:第二電子元件

23,24:導電柱

25a:封裝層

25b:包覆層

26:佈線結構

260:介電層

261:佈線層

27:導電元件

28:功能電子元件

281:保護層

282:導電體

283:膠材

29:線路結構

290:第二絕緣層

291:第二線路層

30,31:跳接墊

38:輔助電子元件

4:電子裝置

9:承載板

90:離型層

91:結合層

S:切割路徑

圖1係為習知半導體封裝件之剖視示意圖。

圖2A至圖2F係為本發明之電子封裝件之製法之剖面示意圖。

圖2G係為圖2F之後續製程之剖面示意圖。

圖3A至圖3C係為圖2F之其它不同實施例之剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2F係為本發明之電子封裝件2之製法之剖面示意圖。

如圖2A所示，於一承載板9上結合一佈線結構26，再於該佈線結構26上形成複數電性連接該佈線結構26之導電柱24，且設置複數功能電子元件28於該佈線結構26上，之後以包覆層25b包覆該些功能電子元件28，以形成一封裝模組2a。

所述之承載板9係例如為半導體材質之圓形板體，其上以塗佈方式依序形成有一離型層90與一結合層91，以供該佈線結構26設於該結合層91上。

所述之佈線結構26具有至少一介電層260與設於該至少一介電層260上之至少一佈線層261。

於本實施例中，形成該佈線層261之材質係如銅材，且形成該介電層260之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它介電材。

所述之功能電子元件28係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

於本實施例中，該功能電子元件28係為半導體晶片，其具有相對之作用面28a與非作用面28b，該功能電子元件28係以其非作用面28b藉由膠材283黏固於該佈線結構26上，而該作用面28a具有複數電極墊280，以供結合複數導電體282，且於該作用面28a上形成有一如絕緣薄膜之保護層281，使該保護層281覆蓋該些電極墊280與該些導電體282。例如，該導電體282係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。應可理解地，亦可使該導電體282之頂面外露於該保護層281。

所述之導電柱24係設於該佈線層261之部分表面上並電性連接該佈線層261。

於本實施例中，該導電柱24係採用電鍍方式形成之如銅柱之金屬柱；或者，該導電柱24係為銲錫材柱體。

所述之包覆層25b係形成於該佈線結構26上，以令該包覆層25b包覆該功能電子元件28(包含其保護層281或該些導電體282)與該些導電柱24，再藉由整平製程，令該包覆層25b之上表面齊平該保護層281之上表面、該導電柱24 之端面與該導電體282之端面，使該保護層281之上表面、該導電柱24之端面與該導電體282之端面外露出該包覆層25b。

於本實施例中，形成該包覆層25b之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可用壓合(lamination)或模壓(molding)之方式將該包覆層25b形成於該佈線結構26上。

再者，該整平製程係藉由研磨方式，移除該導電柱24之部分材質、該保護層281之部分材質(依需求，可同時移除該導電體282之部分材質)與該包覆層25b之部分材質。應可理解地，若該導電體282已外露於該保護層281，則移除該保護層281之部分材質，即可令該些導電體282外露於該包覆層25(依需求，亦可同時移除該保護層281之部分材質與該導電體282之部分材質，而令該些導電體282外露出該包覆層25b)。

如圖2B所示，該封裝模組2a係作為支撐結構，以形成一承載結構20於該包覆層25b上，且該承載結構20電性連接複數該導電柱24與該導電體282，使該功能電子元件28藉由該導電體282電性連接該承載結構20，其中，該承載結構20係具有相對之第一表面20a與第二表面20b，以令該承載結構20以其第二表面20b結合該封裝模組2a。

於本實施例中，該承載結構20係包含至少一第一絕緣層200、及設於該至少一第一絕緣層200上之至少一第一線路層201，如線路重佈層(redistribution layer，簡稱RDL)形式。例如，形成該第一線路層201之材質係為銅，且形成該第一絕緣層200之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它介電材。

如圖2C所示，於該承載結構20之第一表面20a上設置至少一第一電子元件21及至少一第二電子元件22，且於該承載結構20上形成複數導電柱23。

所述之第一與第二電子元件21,22係藉由複數如金線或其它銲線等之導線211以打線方式電性連接該承載結構20之第一線路層201。

於本實施例中，該第一與第二電子元件21,22係為半導體晶片，其具有相對之作用面21a,22a與非作用面21b,22b，該第一與第二電子元件21,22係以其非作用面21b,22b藉由如膠材之黏著層213黏固於該承載結構20上，而該作用面21a,22a具有複數電極墊210,220，以令該導線211連結於該電極墊210,220與該第一線路層201上。

再者，該第一與第二電子元件21,22之部分電極墊210,220亦藉由導線212相互電性導通，使該第一與第二電子元件21,22達到電性橋接之目的。

如圖2D所示，於該承載結構20之第一表面20a上形成一封裝層25a，以令該封裝層25a包覆該第一與第二電子元件21,22、導線211,212與該導電柱23。

於本實施例中，形成該封裝層25a之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可用壓合(lamination)或模壓(molding)之方式將該封裝層25a形成於該承載結構20之第一表面20a上。應可理解地，該封裝層25a與該包覆層25b之材質可相同或相異。

再者，藉由整平製程，令該封裝層25a之上表面齊平該導電柱23之端面，使該導電柱23之端面外露出該封裝層25a。例如，該整平製程係藉由研磨方式，移除該導電柱23之部分材質與該封裝層25a之部分材質。

如圖2E所示，形成一線路結構29於該封裝層25a上，以令該線路結構29電性連接該些導電柱23。

於本實施例中，該線路結構29係包括至少一第二絕緣層290、及設於該至少一第二絕緣層290上之至少一第二線路層291(如RDL形式)，且最外層之第二絕緣層290可作為防銲層，以令最外層之第二線路層291外露於該防銲層。

再者，形成該第二線路層291之材質係為銅，且形成該第二絕緣層290之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它介電材。

又，形成複數如銲球之導電元件27於最外層之第二線路層291上。例如，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)於最外層之第二線路層291上，以利於結合該導電元件27。

另外，可依需求設置至少一輔助電子元件38於最外層之第二線路層291上，且該輔助電子元件38藉由如銲錫材料之導電材料電性連接該第二線路層291。例如，該輔助電子元件38係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

如圖2F圖所示，沿如圖2E所示之切割路徑S進行切單製程，且移除該承載板9及其上之離型層90與結合層91，以外露該佈線結構26，俾形成一電子封裝件2。

於本實施例中，該電子封裝件2於後續製程中可藉由該複數導電元件27接置於一如電路板之電子裝置4上，如圖2G所示。

再者，於其它實施例中，如圖3A所示之電子封裝件3a，於圖2C所示之製程中，可於該承載結構20(最外側之第一線路層201或第一絕緣層200)上 形成至少一跳接墊30，使該第一與第二電子元件21,22之部分電極墊210,220藉由導線312連接至該跳接墊30，以相互電性導通該第一與第二電子元件21,22，故該第一與第二電子元件21,22可達到電性橋接之目的。

或者，如圖3B所示之電子封裝件3b，該第二電子元件22之部分電極墊220亦可藉由導線311連接至另一跳接墊31，且該跳接墊31設於該第一線路層201上，以令該跳接墊31藉由另一導線313連接至該承載結構20之最外側之第一線路層201，使該第二電子元件22可藉由該些導線311,313與該跳接墊31電性連接該第一線路層201。應可理解地，該第二電子元件22與該導電柱23之間亦可藉由該些導線311,313與該跳接墊31而相互電性導通。

同理地，該第一電子元件21亦可藉由導線與跳接墊電性連接該承載結構20或該導電柱23。

因此，本發明之電子封裝件2之製法，主要藉由打線製程形成該些導線211,212,311,312,313，以取代該承載結構20之第一線路層201(RDL)之部分層數，故相較於習知封裝基板，本發明之承載結構20無需配置過多第一線路層201，即可滿足該第一與第二電子元件21,22之功能訊號傳輸，以縮簡該承載結構20之製程步驟與時間，因而能有效降低該電子封裝件2之製作成本。

進一步，該第二電子元件22之數量可依需求設計，如圖3C所示，該電子封裝件3c包括複數第二電子元件22,32，並無特別限制。

本發明亦提供一種電子封裝件2,3a,3b，係包括：一承載結構20、第一電子元件21、第二電子元件22以及一封裝層25a。

所述之承載結構係具有相對之第一表面20a與第二表面20b，且包含第一絕緣層200及設於該第一絕緣層200上之第一線路層201。

所述之第一電子元件21係設於該承載結構20之第一表面20a上並電性連接該第一線路層201。

所述之第二電子元件22係設於該承載結構20之第一表面20a上並電性連接該第一線路層201，其中，該第一與第二電子元件21,22之間藉由導線212,312相互電性導通。

所述之封裝層25a係設於該承載結構20之第一表面20a上以包覆該導線212、第一與第二電子元件21,22。

於一實施例中，該導線212,312係為金線。

於一實施例中，該第一電子元件21係以打線方式電性連接該第一線路層201。

於一實施例中，該第二電子元件22係以打線方式電性連接該第一線路層201。

於一實施例中，該第一與第二電子元件21,22之間的該導線312係連接至一設於該承載結構20上之跳接墊30。

於一實施例中，該封裝層25a中係具有至少一電性連接該第一線路層201之導電柱23。例如，該第一及/或第二電子元件21,22與該導電柱23之間係藉由另一導線311,313與跳接墊31相互電性導通，且該跳接墊31係設於該承載結構20上並藉由該另一導線311,313電性連接該第一及/或第二電子元件21,22與該第一線路層201。或者，該封裝層25a上係設有一電性連接該導電柱23之線路結構29或導電元件27。

於一實施例中，該第一及/或第二電子元件21,22係藉由另一導線313與跳接墊31電性連接該第一線路層201，且該跳接墊31係設於該承載結構20 上，使該第一及/或第二電子元件21,22以打線方式電性連接該跳接墊31，並使該另一導線313電性連接該第一線路層201與該跳接墊31。

於一實施例中，該承載結構20之第二表面20b上係配置至少一封裝模組2a。

綜上所述，本發明之電子封裝件及其製法，係藉由打線製程形成該導線，以取代該承載結構之部分線路層之層數，故本發明之承載結構無需配置過多線路層，即可滿足該第一與第二電子元件之功能訊號傳輸，以縮簡該承載結構之製程步驟與時間，因而能有效降低該電子封裝件之製作成本。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:電子封裝件

2a:封裝模組

20:承載結構

20a:第一表面

20b:第二表面

200:第一絕緣層

201:第一線路層

21:第一電子元件

211,212:導線

22:第二電子元件

23,24:導電柱

25a:封裝層

25b:包覆層

26:佈線結構

27:導電元件

28:功能電子元件

29:線路結構

38:輔助電子元件

Claims (18)

1. 一種電子封裝件，係包括：承載結構，係具有相對之第一表面與第二表面，且包含絕緣層、設於該絕緣層上之線路層及設於該第一表面上之跳接墊；第一電子元件，係設於該承載結構之第一表面上並電性連接該線路層；第二電子元件，係設於該承載結構之第一表面上並電性連接該線路層，其中，該第一電子元件與該第二電子元件之間藉由導線連接至該跳接墊上以相互電性導通；以及封裝層，係設於該承載結構之第一表面上以包覆該導線、該第一電子元件與該第二電子元件。
2. 如請求項1所述之電子封裝件，其中，該導線係為金線。
3. 如請求項1所述之電子封裝件，其中，該第一電子元件係以打線方式電性連接該線路層。
4. 如請求項1所述之電子封裝件，其中，該第二電子元件係以打線方式電性連接該線路層。
5. 如請求項1所述之電子封裝件，其中，該封裝層中係具有至少一電性連接該線路層之導電柱。
6. 如請求項5所述之電子封裝件，其中，該第一電子元件及/或該第二電子元件與該導電柱之間係藉由另一導線與跳接墊相互電性導通，且該跳接墊係設於該承載結構上並藉由該另一導線電性連接該第一電子元件及/或該第二電子元件與該線路層。
7. 如請求項5所述之電子封裝件，其中，該封裝層上係設有電性連接該導電柱之線路結構或導電元件。
8. 如請求項1所述之電子封裝件，其中，該第一電子元件及/或該第二電子元件係藉由另一導線與跳接墊電性連接該線路層，且該跳接墊係設於該承載結構上，使該第一電子元件及/或該第二電子元件以打線方式電性連接該跳接墊，並使該另一導線電性連接該線路層與該跳接墊。
9. 如請求項1所述之電子封裝件，其中，該承載結構之第二表面上係配置至少一封裝模組。
10. 一種電子封裝件之製法，係包括：提供一承載結構，其具有相對之第一表面與第二表面，且包含有絕緣層、設於該絕緣層上之線路層及設於該第一表面上之跳接墊；設置第一電子元件與第二電子元件於該承載結構之第一表面上，且該第一電子元件與該第二電子元件係電性連接該線路層，其中，該第一電子元件與該第二電子元件之間藉由導線連接至該跳接墊上以相互電性導通；以及形成封裝層於該承載結構之第一表面上，以令該封裝層包覆該導線、該第一電子元件與該第二電子元件。
11. 如請求項10所述之電子封裝件之製法，其中，該導線係為金線。
12. 如請求項10所述之電子封裝件之製法，其中，該第一電子元件係以打線方式電性連接該線路層。
13. 如請求項10所述之電子封裝件之製法，其中，該第二電子元件係以打線方式電性連接該線路層。
14. 如請求項10所述之電子封裝件之製法，其中，該封裝層中係具有至少一電性連接該線路層之導電柱。
15. 如請求項14所述之電子封裝件之製法，其中，該第一電子元件及/或該第二電子元件與該導電柱之間係藉由另一導線與跳接墊相互電性導通，且該跳接墊係設於該承載結構上並藉由該另一導線電性連接該第一電子元件及/或該第二電子元件與該線路層。
16. 如請求項14所述之電子封裝件之製法，其中，該封裝層上係設有電性連接該導電柱之線路結構或導電元件。
17. 如請求項10所述之電子封裝件之製法，其中，該第一電子元件及/或該第二電子元件係藉由另一導線與跳接墊電性連接該線路層，且該跳接墊係設於該承載結構上，使該第一電子元件及/或該第二電子元件以打線方式電性連接該跳接墊，並使該另一導線電性連接該線路層與該跳接墊。
18. 如請求項10所述之電子封裝件之製法，其中，該承載結構之第二表面上係配置至少一封裝模組。

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