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TWI866160B - 半導體結構及其形成方法 - Google Patents

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TWI866160B
TWI866160B TW112113555A TW112113555A TWI866160B TW I866160 B TWI866160 B TW I866160B TW 112113555 A TW112113555 A TW 112113555A TW 112113555 A TW112113555 A TW 112113555A TW I866160 B TWI866160 B TW I866160B
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TW
Taiwan
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gate
gate structure
layer
recess
region
Prior art date
Application number
TW112113555A
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English (en)
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TW202420591A (zh
Inventor
林大鈞
曹志彬
張志豪
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H10D30/00—Field-effect transistors [FET]
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    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
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    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
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    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
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Abstract

本案提供了半導體結構及其形成方法。半導體結構包括基板、第一主動區、第二主動區及第三主動區、第一閘極結構、第二閘極結構、第三閘極結構、第一蓋層、第二蓋層及第三蓋層。第一主動區、第二主動區及第三主動區位於基板上方。第一閘極結構位於第一主動區的通道區之上。第二閘極結構位於第二主動區的通道區之上。第三閘極結構位第三主動區的通道區之上。第一蓋層位於第一閘極結構之上。第二蓋層位於第二閘極結構之上。第三蓋層位於第三閘極結構之上。第二閘極結構的高度小於第一閘極結構的高度或第三閘極結構的高度。

Description

半導體結構及其形成方法
本發明實施例是關於半導體結構及其形成方法，特別是關於藉由閘極高度變化(gate height variation)的臨界電壓調節(threshold voltage modulation)的半導體結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了快速成長。在積體電路的發展期間，功能密度(functional density)(亦即，單位晶片面積的互連裝置數目)已普遍地增加並伴隨著幾何尺寸(亦即，可使用製程創造的最小組件(或線))的減小。此微縮化(scaling down)的過程通常會以增加生產效率與降低相關成本而提供助益。然而，此微縮化也會伴隨著更為複雜的設計與將積體電路納入裝置的製程，並且為了實現這些進步，在設備製程方面也需要進行相似的開發。
閘極替換製程(gate replacement processes)可用於製造多閘極(multi-gate)電晶體，例如鰭式場效電晶體(fin-type field effect transistor，FinFET)或多橋通道(multi-bridge-channel，MBC)電晶體。以FinFET的製程為例，首先在半導體鰭片結構的通道區之上形成虛設(dummy)閘極，並沿著虛設閘極的側壁形成閘極間隔物。隨後移除虛設閘極，並將其替換成包括閘極介電層和功函數層的金屬閘極結構。在一些製程中，隨後使金屬閘極結構凹蝕(recessed)來為介電蓋層製造空間，以在隨後的自對準接觸形成製程期間保護金屬閘極結構。雖然現有的多閘極電晶體和形成它們的製程通常足以滿足它們既定的用途，但它們並非在各方面皆符合要求。
在一些實施例中，提供一種半導體結構。所述半導體結構包括基板、第一主動區、第二主動區及第三主動區、第一閘極結構、第二閘極結構、第三閘極結構、第一蓋層、第二蓋層及第三蓋層。第一主動區、第二主動區及第三主動區位於基板上方。第一閘極結構位於第一主動區的通道區之上。第二閘極結構位於第二主動區的通道區之上。第三閘極結構位第三主動區的通道區之上。第一蓋層位於第一閘極結構之上。第二蓋層位於第二閘極結構之上。第三蓋層位於第三閘極結構之上。第二閘極結構的高度小於第一閘極結構的高度或第三閘極結構的高度。
在一些實施例中，提供一種半導體結構的形成方法。所述半導體結構的形成方法包括：接收工件(workpiece)，其中工件包括：位於基板之上的第一主動區、第二主動區及第三主動區；位於第一主動區的通道區之上的第一閘極結構；位於第二主動區的通道區之上的第二閘極結構；以及位於第三主動區的通道區之上的第三閘極結構。使第二閘極結構選擇性凹蝕。在選擇性凹蝕之後，使第一閘極結構、第二閘極結構、及第三閘極結構凹蝕，以形成第一閘極凹部於第一閘極結構上方、形成第二閘極凹部於第二閘極結構上方、及形成第三閘極凹部於第三閘極結構上方。在凹蝕之後，沉積介電蓋層於第一閘極凹部、第二閘極凹部及第三閘極凹部之上。在沉積之後，平坦化(planarizing)工件以減少介電蓋層的厚度。
在一些實施例中，提供一種半導體結構的形成方法。所述半導體結構的形成方法包括：接收工件，其中工件包括：第一閘極結構、第二閘極結構及第三閘極結構。其中，第一閘極結構位於第一區域上方並包括第一功函數金屬層，第二閘極結構位於第二區域上方並包括第一功函數金屬層，且第三閘極結構位於第三區域上方並包括第二功函數金屬層。使第一閘極結構、第二閘極結構及第三閘極結構凹蝕，以形成第一閘極凹部、第二閘極凹部及第三閘極凹部。在凹蝕之後，沉積介電蓋層於第一閘極凹部、第二閘極凹部及第三閘極凹部之上。在沉積之後，平坦化工件以減少介電蓋層的厚度，其中，凹蝕的步驟包括更快地蝕刻第三閘極結構，使得第三閘極凹部比第一閘極凹部或第二閘極凹部更深。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的(subject matter)之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包括第一和第二元件直接接觸的實施例，也可能包括額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複元件符號以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
本文可能用到與空間相對用詞，例如「在…之下(beneath)」、「下方(below)」、「較低的(lower)」、「上方(above)」、「較高的(upper)」等相似用詞，是為了便於描述圖式中一個(些)元件或部件與另一個(些)元件或部件之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，本文所使用的空間相對形容詞也將依轉向後的方位來解釋。
此外，當使用「約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據所屬領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。舉例而言，基於製造具有所述數字相關特性(characteristic)的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的+/-10%以內。舉例而言，本領域具有通常知識者已知與沉積材料層相關的製造公差為+/-15%，具有「約5奈米」厚度的材料層可涵蓋4.25奈米至5.75奈米的尺寸範圍。此外，本發明實施例可能在各種範例中重複元件符號及/或字母。如此重複是為了簡明和清楚的目的，而非用以表示所討論的各種實施例及/或配置之間的關係。
隨著積體電路(IC)技術向更小的技術節點發展，已導入了多閘極金屬氧化物半導體場效電晶體(多閘極金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)或多閘極裝置)，以藉由增加閘極-通道耦合(gate-channel coupling)，減少關閉狀態電流(off-state current)及減少短通道效應(short-channel effects，SCEs)來改善閘極控制。多閘極裝置通常是指具有閘極結構或其一部分的裝置，其設置於通道區的多於一側之上。鰭式場效電晶體(FinFET)及多橋通道(multi-bridge-channel，MBC)電晶體是多閘極裝置的範例，其已成為高性能和低漏電流(leakage)應用的主流及有前途的候選者。鰭式場效電晶體(FinFET)具有升高通道(elevated channel)，升高通道在多於一側上被閘極包覆(舉例而言，閘極包覆從基板延伸的半導體材料的「鰭片」的頂部及側壁)。多橋通道(MBC)電晶體具有可部分或完全環繞通道區域延伸的閘極結構，以在兩側或更多側上對通道區域提供路徑(access)。由於MBC電晶體的閘極結構環繞通道區，MBC電晶體也可稱為環繞式閘極電晶體(surrounding gate transistor，SGT)或全繞式閘極(gate-all-around，GAA)電晶體。
自對準接觸技術有助於形成與越來越小的多閘極電晶體結構的接觸。為了允許自對準形成接觸結構，可形成自對準蓋層於多閘極裝置的金屬閘極結構上方。這種自對準蓋層的形成包括使金屬閘極結構凹蝕以形成凹部，並在凹部中沉積介電蓋層。本揭露提供了形成具有不同臨界電壓的電晶體的製程和結構。已經觀察到的是，閘極凹蝕製程可能消耗特定(certain)臨界電壓決定物質(threshold-voltage-determining species)，例如鋁。舉例而言，當關於臨界電壓調節時，在閘極凹蝕製程期間中的鋁的消耗可能對n型及p型電晶體產生相反的影響。本揭露的實施例包括以不同方式使閘極結構凹蝕，以使不同的電晶體實現不同的臨界電壓。
現在將參照圖式以更詳細地描述本揭露的各種態樣。第1圖、第8圖、第12圖、第17圖、第24圖及第31圖是用於製造具有不同臨界電壓的半導體裝置的方法100、方法300、方法400、方法500、方法600及方法700的流程圖。方法100、方法300、方法400、方法500、方法600及方法700中的每一個僅是範例，且不意圖將本揭露限制於在所述方法中明確說明的內容。可在方法100、方法300、方法400、方法500、方法600或方法700之前、期間及之後提供額外的步驟，並且對於額外的實施例，可移動、替換或刪除所描述的一些步驟。為了簡明起見，本文並未詳細描述所有步驟。在下文中將結合第2圖到第7圖中所示的工件200的局部剖面圖對方法100進行描述。在下文中將結合第9圖到第11圖中所示的工件200的局部剖面圖對方法300進行描述。在下文中將結合第13圖到第16圖中所示的工件200的局部剖面圖對方法400進行描述。在下文中將結合第18圖到第23圖中所示的工件200的局部剖面圖對方法500進行描述。在下文中將結合第25圖到第30圖中所示的工件200的局部剖面圖對方法600進行描述。在下文中將結合第32圖到第40圖中所示的工件200的局部剖面圖對方法700進行描述。因為將由工件200形成半導體裝置，所以工件200可如文義需要被稱為半導體裝置200。此外，在本揭露中，除非另有說明，否則相似的元件符號表示相似的部件。
參照第1圖及第2圖，方法100包括方框102，其中工件200包括第一區域10之上的第一電晶體結構12、第二區域20上方的第二電晶體結構22及第三區域30之上的第三電晶體結構32。工件200包括基板202。在所描述的實施例中，基板202是包括矽(Si)的塊材基板。替代地，在一些實施例中，基板202包括塊材基板(例如包括矽)及設置於塊材基板之上的一個或多個材料層。舉例而言，一個或多個材料層可包括具有設置在塊材基板之上的各種半導體層(例如異質結構(heterostructure))的半導體層堆疊物，隨後使半導體層堆疊物圖案化以形成鰭片。半導體層可包括任何合適的半導體材料，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、其他合適的半導體材料或其組合。根據半導體裝置200的設計需求，半導體層可包括相同或不同的材料、蝕刻速率、構成的(constituent)原子百分比、構成的重量百分比、厚度及/或配置。替代地或額外地，塊材基板202及/或一個或多個材料層包括另一種元素半導體，例如鍺(Ge)；化合物半導體，例如碳化矽(SiC)、磷化矽(SiP)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、氧化鋅(ZnO)、硒化鋅(ZnSe)、硫化鋅(ZnS)、碲化鋅(ZnTe)、硒化鎘(CdSe)、硫化鎘(CdS)及/或碲化鎘(CdTe)；合金半導體，例如矽鍺(SiGe)、碳化矽磷(SiPC)、磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、及/或磷化鎵銦砷(GaInAsP)；其他III-V族材料；其他II-V族材料；或其組合。替代地，基板202是絕緣體上覆半導體基板，例如絕緣體上覆矽(silicon-on-insulator，SOI)基板或絕緣體上覆鍺(germanium-on-insulator，GeOI)基板。可使用氧離子植入隔離法(separation by implantation of oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他合適的方法來製造絕緣體上覆半導體基板。基板202可包括被指定為用於形成不同裝置的不同區域。在所描述的實施例中，基板202包括第一區域10、第二區域20及第三區域30。雖然未明確顯示於圖式中，但第一區域10、第二區域20及第三區域30可彼此並排或相鄰地設置於基板202上。
如第2圖所示，工件200更包括在第一區域10之上的第一電晶體結構12、在第二區域20之上的第二電晶體結構22及在第三區域30之上的第三電晶體結構32。在所描繪的實施例中，第一電晶體結構12、第二電晶體結構22及第三電晶體結構32是鰭式場效電晶體(FinFET)結構。為了便於說明，第一電晶體結構12、第二電晶體結構22及第三電晶體結構32中的每一個都形成在鰭片204之上，且鰭片204由基板202或沉積在基板202之上的半導體層形成。在第一區域10、第二區域20及第三區域30中的每一個之上，鰭片204包括夾設(sandwiched)在兩個源極/汲極區204SD之間的通道區204C。在第一區域10中，第一電晶體結構12包括包覆在通道區204C之上的第一閘極結構220，且通道區204C設置於形成在源極/汲極區204SD之上的兩個源極/汲極部件206之間。在第二區域20中，第二電晶體結構22包括包覆在通道區204C之上的第二閘極結構222，且通道區204C設置於形成在源極/汲極區204SD之上的兩個源極/汲極部件206之間。在第三區域30中，第三電晶體結構32包括包覆在通道區204C之上的第三閘極結構224，且通道區204C設置於形成在源極/汲極區204SD之上的兩個源極/汲極部件206之間。第一閘極結構220、第二閘極結構222及第三閘極結構224中的每一個定義在兩個閘極間隔層230之間。第一電晶體結構12、第二電晶體結構22及第三電晶體結構32中的每一個更包括接觸蝕刻停止層(contact etch stop layer，CESL)232及層間介電(interlayer dielectric，ILD)層234，其設置在源極/汲極部件206之上。
可使用一種或多種光學微影製程及一種或多種蝕刻製程形成鰭片204及基板202之上的其他相似的鰭片。在一些實施方式中，可使用單一圖案化(single patterning)製程或多重圖案化(multiple-patterning)製程形成鰭片204。多重圖案化製程的範例包括雙重圖案化微影(double patterning lithography，DPL)製程、三重圖案化製程、其他多重圖案化製程或其組合。其中，雙重圖案化微影製程例如微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙重圖案化(self-aligned double patterning，SADP)製程、介電間隔物圖案化(spacer-is-dielectric patterning，SIDP)製程、其他雙重圖案化製程或其組合。三重圖案化製程例如微影-蝕刻-微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch-lithography-etch，LELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重圖案化製程或其組合。其他多重圖案化製程例如自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程。為了形成鰭片204，沉積鰭片頂部硬遮罩層在基板202之上，然後使鰭片頂部硬遮罩層圖案化以形成圖案化鰭片頂部硬遮罩層。接著，將圖案化鰭片頂部硬遮罩層作為蝕刻遮罩以蝕刻基板202(或堆疊於其上的半導體層)，以形成鰭片204。鰭片頂部硬遮罩層可為單層或多層。在一些情況下，鰭片頂部硬遮罩層可包括氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbonitride)、氧化矽(silicon oxide)或其他合適的介電材料。
在一些實施例中，可採用閘極替換製程來形成第一電晶體結構12、第二電晶體結構22及第三電晶體結構32。在範例的閘極替換製程中，形成虛設閘極堆疊物在第一區域10、第二區域20及第三區域30的通道區204C之上。虛設閘極堆疊物作為佔位件(placeholder)以經歷各種製程，且將被移除並替換為第一閘極結構220、第二閘極結構222及第三閘極結構224。虛設閘極堆疊物可包括虛設介電層及在虛設介電層之上的虛設電極層。在一些實施例中，虛設介電層可包括氧化矽(silicon oxide)，且虛設電極層可包括多晶矽(polysilicon，poly Si)。可使用化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、氧電漿氧化(oxygen plasma oxidation)製程、熱氧化(thermal oxidation)製程或其他合適的製程形成虛設介電層在鰭片204上。可使用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程或其他合適的製程，來沉積虛設電極層在虛設介電層之上。為了使虛設介電層及虛設電極層圖案化成虛設閘極堆疊物，可使用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程或其他合適的製程，來沉積閘極頂部硬遮罩層在虛設電極層上。接著，使閘極頂部硬遮罩層圖案化以作為蝕刻遮罩，來蝕刻虛設電極層及虛設介電層從而形成虛設閘極堆疊物。
可使用原子層沉積(ALD)、化學氣相沉積(CVD)或其他合適的方法來沉積閘極間隔層230。在一些實施方式中，閘極間隔層230可包括碳氮氧化矽(silicon oxycarbonitride)、碳摻雜氧化矽(carbon doped silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或其組合。可從形成在源極/汲極區204SD中的源極/汲極凹部表面磊晶並選擇性地形成源極/汲極部件206。合適的磊晶製程可包括氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)及/或其他合適的製程。源極/汲極部件206的磊晶生長製程可使用氣態前驅物，其與基板202及鰭片204的組成交互作用。根據電晶體結構的導電類型，源極/汲極部件206可具有不同的成分。當半導體裝置200中的電晶體結構是n型時，源極/汲極部件206可包括矽(Si)並可摻雜有n型摻質，例如磷(P)或砷(As)。當半導體裝置200中的電晶體結構為p型時，源極/汲極部件206可包括矽鍺(SiGe)並摻雜有p型摻質，例如硼(B)、二氟化硼(BF 2)、或鎵(Ga)。雖然未在第2圖中明確顯示出，但源極/汲極部件206可包括兩個或更多個磊晶層。舉例而言，源極/汲極部件206中的每一個可包括第一磊晶層、第二磊晶層及第三磊晶層，其摻雜有相同類型的摻質但不同的摻雜濃度，以降低缺陷密度及接觸電阻。在一實施例中，源極/汲極部件206在需要n型FinFET時可包括磷摻雜矽(phosphorus-doped silicon，Si:P)，並且在需要p型FinFET時可包括硼摻雜矽鍺(boron-doped silicon germanium，SiGe:B)。
如第2圖所示，在形成ILD層234之前形成CESL 232。在一些範例中，CESL 232包括氮化矽、氮氧化矽及/或所屬技術領域已知的其他材料。可藉由ALD、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程及/或其他合適的沉積製程形成CESL 232。接著，沉積ILD層234在CESL 232上。在一些實施例中，ILD層234包括例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)作為前驅物的氧化物、未摻雜的矽酸鹽玻璃或經摻雜的氧化矽。經摻雜的氧化矽例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。可藉由PECVD製程或其他合適的沉積技術沉積ILD層234。在一些實施例中，在形成ILD層234之後，可對工件200進行退火以改善ILD層234的積體性(integrity)。
在形成ILD層234之後，用第一閘極結構220、第二閘極結構222及第三閘極結構224替換虛設閘極疊物。藉由選擇性蝕刻製程從工件200上移除虛設閘極疊物。移除虛設閘極疊物會形成閘極溝槽(trench)於第一區域10、第二區域20及第三區域30中的通道區204C之上。在移除虛設閘極疊物之後，接著沉積第一閘極結構220、第二閘極結構222及第三閘極結構224在工件200之上，以圍繞第一區域10、第二區域20及第三區域30中的通道區204C。第一閘極結構220、第二閘極結構222及第三閘極結構224中的每一個包括界面層207及閘極介電層208。其中，界面層207在通道區204C之上，且閘極介電層208在界面層207之上。在一些實施例中，界面層207包括氧化矽並且可作為預清潔製程(pre-clean process)的結果來形成。範例的預清潔過程可包括使用RCA標準清潔液1(SC-1) (氨水(ammonia)、過氧化氫(hydrogen peroxide)及水)及/或RCA標準清潔液2(SC-2) (鹽酸(hydrochloric acid)、過氧化氫及水)。預清潔製程使通道區204C的暴露表面氧化以形成界面層207。接著，使用ALD、CVD及/或其他合適的方法沉積閘極介電層208在界面層207上。在一實施例中，閘極介電層208可包括氧化鉿。替代地，閘極介電層208可包括其他高介電常數(high-K，高k)介電質，例如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、氧化鉿矽(HfSiO 4)、氧化鋯(ZrO 2)、氧化鋯(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鑭鉿(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合或其他合適的材料。在沉積閘極介電層208之後，沉積功函數層在第一區域10、第二區域20及第三區域30中的閘極介電層208之上。
根據設計，第一閘極結構220、第二閘極結構222及第三閘極結構224可包括不同的功函數層。舉例而言，第一閘極結構220及第二閘極結構222包括n型功函數層210，且第三閘極結構224包括p型功函數層212。n型功函數層210可包括鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭鋁(TaAlC)、碳化鈦鋁(TiAlC)、矽摻雜碳化鉭鋁(TaAlC:Si)、矽摻雜碳化鈦鋁(TiAlC:Si)或其組合。p型功函數層212可包括氮化鈦(TiN)、氮化鉭(TaN)、碳氮化鉭(TaCN)、碳氮化鎢(WCN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)或鉭碳化物(TaC)。雖然未明確顯示出，但第一閘極結構220、第二閘極結構222及第三閘極結構224中的每一個更可包括在n型功函數層210或p型功函數層212之上的金屬填充層。金屬填充層可包括鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、其他難熔(refractory)金屬或其他合適的金屬材料或其組合。
參照第1圖、第3圖及第4圖，方法100包括方框104，其中使第二電晶體結構22的第二閘極結構222選擇性凹蝕(selectively recessed)。方框104的選擇性凹蝕製程可包括使用微影及蝕刻製程。在第3圖所示的實施例中，形成第一圖案化蝕刻遮罩235在工件200之上以覆蓋第一區域10及第三區域30，以暴露第二區域20。第一圖案化蝕刻遮罩235可為光阻層或光阻層及硬遮罩層的組合。硬遮罩層可包括氧化矽、氮化矽或其組合。在設置有第一圖案化蝕刻遮罩235的情況下，對工件200執行乾式蝕刻製程，其對於第二閘極結構222的蝕刻比對於閘極間隔層230、CESL 232及ILD層234的蝕刻更快，如第4圖所示。在一些實施方式中，方框104的乾式蝕刻製程可包括含氯物質(例如BCl 3、SiCl 4、Cl 2)、含氟物質(例如CF 4或SF 6)、含溴物質(例如HBr)、氧氣(O 2)或氮氣(N 2)。在一些範例的乾式蝕刻製程中，三氯化硼(BCl 3)的流量(flow rate)可在約0的每分鐘標準立方公分(standard cubic centimeter per minute，SCCM)與約1000 SCCM之間，氯(Cl 2)的流量可在約0 SCCM之間與約1000 SCCM，溴化氫(HBr)的流量可在約0 SCCM與約400 SCCM之間，四氯化矽(SiCl 4)的流量可在約0 SCCM與約100 SCCM之間，氧氣(O 2)的流量可在約0 SCCM與約100 SCCM之間，氮氣(N 2)的流量可在約0 SCCM與約100 SCCM之間，四氟化碳(CF 4)的流量可在約0 SCCM與約100 SCCM，並且六氟化硫(SF 6)的流量可在約0 SCCM與約50 SCCM之間。在一些實施方式中，用於乾式蝕刻製程的射頻(radio frequency，RF)功率可在300 W與約1800 W之間，且用於乾式蝕刻製程的偏壓功率(bias power)可在約0 W與約100 W之間。如第4圖所示，方框104的凹蝕製程形成前導凹部(pilot recess)240在第二閘極結構222中。在形成前導凹部240之後，藉由例如灰化(ashing)或選擇性蝕刻移除在第一區域10及第三區域30之上的第一圖案化蝕刻遮罩235。此時，由於前導凹部240的形成，第二閘極結構222的高度小於第一閘極結構220及第三閘極結構224的高度。
參照第1圖及第5圖，方法100包括方框106，其中使第一電晶體結構12的第一閘極結構220、第二電晶體結構22的第二閘極結構222及第三電晶體結構32的第三閘極結構224全面性凹蝕(globally recessed)以形成第一閘極凹部242、第二閘極凹部243及第三閘極凹部244。在移除第一圖案化蝕刻遮罩235之後，使第一閘極結構220、第二閘極結構222及第三閘極結構224受到方框106的相同的全面性蝕刻製程。全面性蝕刻製程可包括相似於方框104的乾式蝕刻製程的化學品及條件。換言之，方框104及方框106的操作實質上蝕刻了第二閘極結構222兩次，且蝕刻了第一閘極結構220及第三閘極結構224一次。方框106的全面性蝕刻形成第一閘極凹部242在第一閘極結構220之上，將前導凹部240進一步延伸到第二閘極結構222中以形成第二閘極凹部243，並形成第三閘極凹部244在第三閘極結構224之上。如第5圖所示，第一閘極凹部242具有第一深度D1，第二閘極凹部243具有第二深度D2，且第三閘極凹部244具有第三深度D3。在所描繪的實施例中，第二深度D2大於第一深度D1或第三深度D3。由於方框106的全面性蝕刻製程以實質上相同的速率蝕刻n型功函數層210及p型功函數層212，故第一深度D1可非常相似於第三深度D3。相反地，由於較大的第二深度D2，使得第二閘極結構222的高度小於第一閘極結構220或第三閘極結構224的高度。在功函數層的消耗量方面，第二閘極結構222受到額外的蝕刻。如此一來，第二閘極結構222中的諸如鋁的臨界電壓決定物質被消耗了更多。由於第一電晶體結構12與第二電晶體結構22均為n型電晶體結構，因此第二電晶體結構22可能會因為第二閘極結構222中的鋁的額外消耗而具有較高的臨界電壓。
參照第1圖及第6圖，方法100包括方框108，其中沉積蓋層250在第一閘極凹部242、第二閘極凹部243及第三閘極凹部244之上。在一些實施例中，蓋層250可包括氧化矽、矽氮化物、碳氮化矽、碳氮化矽、碳氧化矽、氧化鋁、矽酸鋯(ZrSiO 4)、矽酸鉿(HfSiO 4)、氧化鉿或氧化鋯。因為蓋層250起到在自對準接觸(self-aligned contact，SAC)形成製程的期間保護閘極結構的作用，故蓋層250也可稱為SAC蓋層250或接觸硬遮罩250。接著，可執行諸如化學機械研磨(chemical mechanical polishing，CMP)製程的平坦化製程，以移除ILD層234之上的多餘材料，使得蓋層250、CESL 232及ILD層234的頂表面共平面。
參照第1圖及第7圖，方法100包括方框110，其中形成源極/汲極接觸物260。方框110的操作可包括藉由ILD層234及CESL 232形成源極/汲極接觸開口、形成矽化物層256在源極/汲極部件206之上、以及形成金屬填充層258在矽化物層256之上。在一些實施方式中，藉由蓋層250、閘極間隔層230及CESL 232來保護閘極結構(亦即，第一閘極結構220、第二閘極結構222及第三閘極結構224)，非等向性地(anisotropically)蝕刻工件200來形成源極/汲極接觸開口。其中源極/汲極接觸開口暴露第一區域10、第二區域20及第三區域30中的源極/汲極部件206。由於自對準性質，此處不使用微影技術來進行方框110的操作。換言之，方框110不使用光遮罩。
在所描繪的實施例中，為了降低接觸電阻，可藉由沉積金屬前驅物(metal precursor)層在源極/汲極部件206之上並執行退火製程，以在金屬前驅物層及源極/汲極部件206之間產生矽化(silicidation)，從而形成矽化物層256在源極/汲極部件206的暴露表面上。合適的金屬前驅物層可包括鈦(Ti)、鉭(Ta)、鎳(Ni)、鈷(Co)或鎢(W)。矽化物層256可包括矽化鈦(TiSi)、氮化鈦矽(TiSiN)、矽化鉭(TaSi)、矽化鎢(WSi)、矽化鈷(CoSi)或矽化鎳(NiSi)。
在形成矽化物層256之後，可沉積金屬填充層258到接觸開口中以形成源極/汲極接觸物260。金屬填充層可包括氮化鈦(TiN)、鈦(Ti)、釕(Ru)、鎳(Ni)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、鉭(Ta)或氮化鉭(TaN)。如第7圖所示，設置矽化物層256在源極/汲極部件206及金屬填充層258之間。在源極/汲極部件206之上的矽化物層256及金屬填充層258可統稱為源極/汲極接觸物260。在所描述的實施例中，源極/汲極接觸物260的側壁直接接觸於CESL 232。在沉積金屬填充層258之後，使工件200平坦化以移除多餘的材料，從而使源極/汲極接觸物260、CESL 232及蓋層250的頂表面共平面，如第7圖所示。
繼續參照第7圖，如跨越第一閘極結構220、第二閘極結構222及第三閘極結構224的虛線所示，第一閘極結構220及第三閘極結構224的閘極高度比第二閘極結構222高了一閘極高度差E。同理，第二閘極結構222之上的蓋層250也比第一閘極結構220或第三閘極結構224之上的蓋層250厚了一閘極高度差E。在一些情況下，閘極高度差E可在約3 nm與約14 nm之間。
第8圖顯示出方法300。如下所述，方法300與方法100的不同之處在於方法300是藉由不同閘極結構所具有的不同閘極凹蝕速率來實現不同的閘極凹部深度，而非藉由微影來實現。
參照第8圖及第2圖，方法300包括方框302，其中工件200包括在第一區域10之上的第一電晶體結構12、在第二區域20之上的第二電晶體結構22及在第三區域30之上的第三電晶體結構。方框302的操作與方框102的操作實質上相似，其中方框102是結合第2圖一起描述。據此，為了簡潔起見，省略方框302的操作的詳細描述。
參照第8圖及9，方法300包括方框304，其中使第一電晶體結構12的第一閘極結構220、第二電晶體結構22的第二閘極結構222及第三電晶體結構32的第三閘極結構224全面性凹蝕，以形成第一閘極凹部242、第二閘極凹部243及第三閘極凹部244。在一些實施例中，方框304的全面性蝕刻製程可包括相似於方框104的乾式蝕刻製程的化學品，但可實施較低的RF功率及較弱的偏壓以提高蝕刻選擇性。在一些替代實施例中，方框304的全面性蝕刻製程被配置為以不同速率蝕刻n型功函數層210及p型功函數層212。舉例而言，由於p型功函數層212傾向於包括金屬氮化物，所以可使方框304的全面性蝕刻製程以更大速率或更小速率蝕刻金屬氮化物。在第9圖所示的實施例中，方框304的全面性蝕刻製程可比蝕刻n型功函數層更快地蝕刻p型功函數層212。如此一來，第三閘極凹部244可比第一閘極凹部242或第二閘極凹部243深。如第9圖所示，第一閘極凹部242具有第一深度D1，第二閘極凹部243具有第二深度D2，且第三閘極凹部244具有第三深度D3。在所描繪的實施例中，第一深度D1與第二深度D2實質上相同或相同，且第三深度D3大於第一深度D1或第二深度D2。在用全面性蝕刻製程蝕刻n型功函數層210的一些替代實施例中，第三深度D3將是三者中最小的。在消耗功函數層的材料的情況下，第三閘極凹部244的深度越大，可使第三電晶體結構32的臨界電壓越低。
參照第8圖及第10圖，方法300包括方框306，其中沉積蓋層250在第一閘極凹部242、第二閘極凹部243及第三閘極凹部244之上。方框306的操作與方框108的操作實質上相似，其中方框108是結合第6圖一起描述。據此，為簡潔起見，省略了方框306的操作的詳細描述。然而，應當注意的是，在平坦化之後，在第三閘極結構224之上的蓋層250最厚，而在第一閘極結構220之上的蓋層250與在第二閘極結構222之上的蓋層250具有相同的厚度。
參照第8圖及第11圖，方法300包括方框308，其中形成源極/汲極接觸物260。方框308的操作與方框110的操作實質上相似，其中方框110是結合第7圖一起描述。據此，為簡潔起見，省略了方框308的操作的詳細描述。如第11圖中跨越第一閘極結構220、第二閘極結構222及第三閘極結構224的虛線所示，第一閘極結構220的閘極高度及第二閘極結構222的閘極高度比第三閘極結構224的閘極高度高了一閘極高度差E。同理，在第三閘極結構224之上的蓋層250也比在第一閘極結構220之上的蓋層250或在第二閘極結構222之上的蓋層250厚了一閘極高度差E。在一些情況下，閘極高度差E可在約3 nm與約14 nm之間。
第12圖顯示出方法400。如下所述，方法400包括在沉積蓋層250之前形成選擇性金屬層270。選擇性沉積選擇性金屬層270在經凹蝕的閘極結構之上以降低閘極電阻。已經觀察到的是，實施選擇性金屬層270可有效降低p型電晶體的臨界電壓。對n型電晶體實施選擇性金屬層270反而會產生相反的結果。
參照第12圖及第2圖，方法400包括方框402，其中工件200包括在第一區域10之上的第一電晶體結構12、在第二區域20之上的第二電晶體結構22及在第三區域30之上的第三電晶體結構32。方框402的操作與方框102的操作實質上相似，其中方框102是結合第2圖來一起描述。據此，為簡潔起見，省略方框402的操作的詳細描述。
參照第12圖及第13圖，方法400包括方框404，其中使第一電晶體結構12的第一閘極結構220、第二電晶體結構22的第二閘極結構222及第三電晶體結構32的第三閘極結構224全面性凹蝕，以形成第一閘極凹部242、第二閘極凹部243及第三閘極凹部244。方框404的操作與方框106的操作實質上相似，其中方框106是結合第5圖來一起描述。據此，為簡潔起見，省略方框404的操作的詳細描述。與第5圖不同的是，由於沒有先使閘極結構選擇性凹蝕，因此第13圖中的第一閘極凹部242、第二閘極凹部243及第三閘極凹部244的深度相同。亦即，第13圖中的第一深度D1、第二深度D2及第三深度D3實質上相同。
參照第12圖及第14圖，方法400包括方框406，其中沉積選擇性金屬層270在第一閘極結構220、第二閘極結構222及第三閘極結構224之上。在一些實施例中，選擇性金屬層270可包括鈦(Ti)、鉭(Ta)、鋁(Al)、鉬(Mo)、鎢(W)、鈷(Co)、銅(Cu)、釕(Ru)、鋯(Zr)、其組合或其導電化合物。在一些範例中，選擇性金屬層270可包括諸如氮化鈦(TiN)的含鈦化合物或諸如氮化鉭(TaN)的含鉭化合物。可藉由原子層沉積(ALD)或電漿輔助ALD (plasma enhanced ALD，PEALD)以選擇性沉積選擇性金屬層270在導電表面上，所述導電表面例如是n型功函數層210、p型功函數層212或金屬填充層(未顯示出)的表面。舉例而言，當選擇性金屬層270包括氮化鈦時，沉積選擇性金屬層270可包括使用四(二甲胺基)鈦(tetrakis(dimethylamino)titanium，TDMAT)及氨氣(NH 3)、或四氯化鈦(TiCl 4)及氨氣(NH 3)。在一些實施例中，選擇性金屬層270的厚度可在約1 nm至約8 nm之間。當選擇性金屬層270的厚度小於1 nm時，可能會檢測不到選擇性金屬層270的臨界電壓漂移效應(threshold voltage shifting effect)。當選擇性金屬層270的厚度大於8 nm時，選擇性金屬層270可能會過多地取代蓋層250而無法為閘極結構提供足夠的保護。
參照第12圖及第15圖，方法400包括方框408，其中沉積蓋層250在第一閘極凹部242、第二閘極凹部243及第三閘極凹部244之上。方框408的操作與方框108的操作實質上相似，其中方框108是結合第6圖來一起描述。據此，為簡潔起見，省略了方框408的操作的詳細描述。與第6圖所示不同的是，方框408的操作是沉積蓋層250在第一閘極結構220、第二閘極結構222及第三閘極結構224中的每一個之上的選擇性金屬層270之上。
參照第12圖及第16圖，方法400包括方框410，其中形成源極/汲極接觸物260。方框410的操作與方框110的操作實質上相似，其中方框110是結合第7圖來一起描述。據此，為簡潔起見，省略了方框410的操作的詳細描述。與第7圖所示不同的是，第16圖中的第一閘極結構220、第二閘極結構222及第三閘極結構224具有相同的閘極高度。
第17圖顯示出方法500。如下所述，方法500是將方法400所描述的形成選擇性金屬層270結合到方法100中。
參照第17圖及第2圖，方法500包括方框502，其中工件200包括在第一區域10之上的第一電晶體結構12、在第二區域20之上的第二電晶體結構22及在第三區域30之上的第三電晶體結構32。方框502的操作與方框102的操作實質上相似，其中方框102是結合第2圖來一起描述。據此，為簡潔起見，省略了方框502的操作的詳細描述。
參照第17圖、第18圖及第19圖，方法500包括方框504，其中使第二電晶體結構22的第二閘極結構222選擇性凹蝕。方框504的操作與方框104的操作實質上相似，其中方框104是結合第3圖及第4圖來一起描述。據此，為簡潔起見，省略了方框504的操作的詳細描述。第18圖及第19圖相似於第3圖及第4圖，且第3圖及第4圖的描述可實質上適用於第18圖及第19圖。
參照第17圖及第20圖，方法500包括方框506，其中使第一電晶體結構12的第一閘極結構220、第二電晶體結構22的第二閘極結構222及第三電晶體結構32的第三閘極結構224全面性凹蝕，以形成第一閘極凹部242、第二閘極凹部243及第三閘極凹部244。方框506的操作與方框106的操作實質上相似，其中方框106是結合第5圖來一起描述。據此，為簡潔起見，省略了方框506的操作的詳細描述。第20圖相似於第5圖，且第5圖的描述可實質上適用於第20圖。要注意的是，第5圖中的第一深度D1、第二深度D2及第三深度D3之間的關係也適用於第20圖中的對應部分。
參照第17圖及第21圖，方法500包括方框508，其中沉積選擇性金屬層270在第一閘極結構220、第二閘極結構222及第三閘極結構224之上。方框508的操作與方框406的操作實質上相似，其中方框406是結合第14圖來一起描述。據此，為簡潔起見，省略了方框508的操作的詳細描述。然而，要注意的是，第21圖中的第一閘極結構220、第二閘極結構222及第三閘極結構224的閘極高度與第14圖中的閘極高度不相同。
參照第17圖及第22圖，方法500包括方框510，其中沉積蓋層250在第一閘極凹部242、第二閘極凹部243及第三閘極凹部244之上。方框510的操作與方框408的操作實質上相似，其中方框408是結合第15圖來一起描述。
參照第17圖及第23圖，方法500包括方框512，其中形成源極/汲極接觸物260。方框512的操作與方框410的操作實質上相似，其中方框410是結合第16圖來一起描述。
第24圖顯示出方法600。如下文中將描述的，方法600包括多於一個的選擇性閘極凹蝕製程以使閘極結構單獨凹蝕，從而實現調節(modulation)不同電晶體結構之間的臨界電壓。
參照第24圖及第2圖，方法600包括方框602，其中工件200包括在第一區域10之上的第一電晶體結構12、在第二區域20之上的第二電晶體結構22及在第三區域30之上的第三電晶體結構32。方框602的操作與方框102的操作實質上相似，其中方框102是結合第2圖來一起描述。據此，為簡潔起見，省略了方框602的操作的詳細描述。
參照第24圖、第25圖及第26圖，方法600包括方框604，其中使第二電晶體結構22的第二閘極結構222選擇性凹蝕，以形成第二閘極凹部243。方框604的操作與方框104的操作實質上相似，其中方框104是結合第3圖及第4圖來一起描述。據此，為簡潔起見，省略了方框604的操作的詳細描述。第25圖及第26圖相似於第3圖及第4圖，且第3圖及第4圖的描述可實質上適用於第25圖及第26圖。代替前導凹部240，方框604的形成第二閘極凹部243的操作沒有額外的用於第二閘極結構222凹蝕製程。
參照第24圖、第27圖及28圖，方法600包括方框606，其中使第一電晶體結構12的第一閘極結構220及第三電晶體結構32的第三閘極結構224選擇性凹蝕，以形成第一閘極凹部242及第三閘極凹部244。與方框604的選擇性凹蝕相似，方框606的選擇性凹蝕製程可包括使用微影及蝕刻製程。在第27圖所示的實施例中，形成第二圖案化蝕刻遮罩236在工件200之上以覆蓋第二區域20，從而暴露第一區域10及第三區域30。第二圖案化蝕刻遮罩236可為光阻層或光阻層及硬遮罩層的組合。硬遮罩層可包括氧化矽、氮化矽或其組合。在設置有第二圖案化蝕刻遮罩236的情況下，對工件200執行乾式蝕刻製程，其對於第一閘極結構220及第三閘極結構224的蝕刻比對於閘極間隔層230、CESL 232及ILD層234的蝕刻更快，如第27圖所示。在一些實施方式中，方框606的乾式蝕刻製程可包括含氯物質(例如BCl 3、SiCl 4、Cl 2)、含氟物質(例如CF 4或SF 6)、含溴物質(例如HBr)、氧氣(O 2)或氮氣(N 2)。在一些範例的乾式蝕刻製程中，三氯化硼(BCl 3)的流量可在約0的每分鐘標準立方公分(standard cubic centimeter per minute，SCCM)與約1000 SCCM之間，氯(Cl 2)的流量可在約0 SCCM之間與約1000 SCCM，溴化氫(HBr)的流量可在約0 SCCM與約400 SCCM之間，四氯化矽(SiCl 4)的流量可在約0 SCCM與約100 SCCM之間，氧氣(O 2)的流量可在約0 SCCM與約100 SCCM之間，氮氣(N 2)的流量可在約0 SCCM與約100 SCCM之間，四氟化碳(CF 4)的流量可在約0 SCCM與約100 SCCM，並且六氟化硫(SF 6)的流量可在約0 SCCM與約50 SCCM之間。在一些實施方式中，用於方框606的乾式蝕刻製程的射頻(radio frequency，RF)功率可在300 W與約1800 W之間，且用於乾式蝕刻製程的偏壓功率(bias power)可在約0 W與約100 W之間。如第27圖所示，方框606的凹蝕製程形成第一閘極凹部242在第一閘極結構220之上，並形成第三閘極凹部244在第三閘極結構224之上。在形成第一閘極凹部242及第三閘極凹部244之後，藉由例如灰化或選擇性蝕刻移除在第二區域20之上的第二圖案化蝕刻遮罩236。
在第28圖所示的一些實施例中，在方框606執行選擇性凹蝕，使得第一閘極凹部242及第三閘極凹部244比第二閘極凹部243更深。在第28圖中，第一閘極凹部242具有第一深度D1，第二閘極凹部243具有第二深度D2，且第三閘極凹部244具有第三深度D3。在所描繪的實施例中，第二深度D2小於第一深度D1或第三深度D3，且因為方框606的凹蝕是以實質上相同的速率來蝕刻n型功函數層210及p型功函數層212，故第一深度D1可非常相似於第三深度D3。相對地，由於較大的第一深度D1，使得第二閘極結構222的高度大於第一閘極結構220或第三閘極結構224的高度。在功函數層的消耗量方面，第一閘極結構220及第三閘極結構224受到額外的蝕刻。如此一來，第一閘極結構220中的諸如鋁的臨界電壓決定物質被消耗了更多。由於第一電晶體結構12與第二電晶體結構22均為n型電晶體結構，因此第一電晶體結構12可能會因為第一閘極結構220中的鋁的額外消耗而具有較高的臨界電壓。
參照第24圖及第29圖，方法600包括方框608，其中沉積蓋層250在第一閘極凹部242、第二閘極凹部243及第三閘極凹部244之上。方框608的操作與方框108的操作實質上相似，其中方框108是結合第6圖來一起描述。據此，為簡潔起見，省略了方框604的操作的詳細描述。第29圖相似於第6圖，且第6圖的描述可實質上適用於第29圖。如第29圖所示，第一閘極結構220及第三閘極結構224之上的蓋層250比第二閘極結構222之上的蓋層250更厚。
參照第24圖及第30圖，方法600包括方框610，其中形成源極/汲極接觸物260。方框610的操作與方框110的操作實質上相似，其中方框110是結合第7圖來一起描述。據此，為簡潔起見，省略了方框610的操作的詳細描述。第30圖相似於第7圖，且第7圖的描述可實質上適用於第30圖。如跨越第一閘極結構220、第二閘極結構222及第三閘極結構224的虛線所示，第二閘極結構222的閘極高度比第一閘極結構220的閘極高度及第三閘極結構224的閘極高度高了一閘極高度差E。
參照第31圖及第32圖，方法700包括方框702，其中工件200包括在第一區域10之上的第一電晶體結構12、在第二區域20之上的第二電晶體結構22及在第三區域30之上的第三電晶體結構32。第32圖所示的工件200在許多態樣上相似於第2圖所示的工件。然而，與第2圖中的工件200不同，第32圖中的工件200不包括形成在第一區域10、第二區域20及第三區域30的通道區204C之上的n型功函數層210或p型功函數層212。反之，第32圖中的工件200包括在第一區域10之上的第一閘極溝槽221、在第二區域20之上的第二閘極溝槽223及在第三區域30之上的第三閘極溝槽225。第一閘極溝槽221、第二閘極溝槽223及第三閘極溝槽225中的每一個均暴露設置在界面層207上的閘極介電層208。
參照第31圖及第33圖，方法700包括方框704，其中沉積偶極誘導層(dipole inducing)209在閘極介電層208之上。在一些實施例中，偶極誘導層209包括氧化鋁、氧化鋯、氧化鋅、氧化釔或氧化鑭。在這些材料中，氧化鋁及氧化鋯可產生偶極矩(dipole moment)從而降低p型裝置的臨界電壓，而氧化鋅、氧化釔或氧化鑭可產生偶極矩從而降低n型裝置的臨界電壓。可使用ALD、遠程電漿ALD (remote plasma ALD，RPALD)或CVD來沉積偶極誘導層209。在一些情況下，偶極誘導層209的厚度可在約10 Å與約60 Å之間。如第32圖所示，可共形地沉積偶極誘導層209在閘極介電層208、ILD層234、CESL 232及閘極間隔層230的表面之上。
參照第31圖及第34圖，方法700包括方框706，其中對工件200執行退火製程800。在一些實施例中，退火製程800包括在約500 °C與約900 °C之間的溫度，以引起從偶極誘導層209至閘極介電層208的擴散。退火製程800可為快速熱退火(rapid thermal anneal，RTA)製程、雷射尖峰退火製程(laser spike anneal process)、快閃退火製程(flash anneal process)或熔爐退火製程(furnace anneal process)。在執行退火製程800之後，閘極介電層208變成偶極閘極介電層208’。
參照第31圖及第34圖，方法700包括方框708，其中移除多餘的偶極誘導層209。在方框708中，為了給n型功函數層210及p型功函數層212騰出空間(to make room for)，在方框706的退火製程800之後移除多餘的偶極誘導層209。在一些實施例中，可使用乾式蝕刻製程或濕式蝕刻製程移除多餘的偶極誘導層209。過量的(excess)濕式蝕刻製程可包括使用磷酸。範例的乾式蝕刻製程可包括使用三氯化硼(BCl 3)、氯氣(Cl 2)或氮氣(N 2)。
參照第31圖及第35圖，方法700包括方框710，其中形成閘極電極在第一閘極溝槽221、第二閘極溝槽223及第三閘極溝槽225之上。在第35圖所示的一些實施例中，沉積n型功函數層210在第一閘極溝槽221及第二閘極溝槽223之上，並沉積p型功函數層212在第三閘極溝槽225之上。如此一來，第一閘極結構220及第二閘極結構222包括n型功函數層210，且第三閘極結構224包括p型功函數層212。n型功函數層210可包括鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭鋁(TaAlC)、碳化鈦鋁(TiAlC)、矽摻雜碳化鉭鋁(TaAlC:Si)、矽摻雜碳化鈦鋁(TiAlC:Si)或其組合。p型功函數層212可包括氮化鈦(TiN)、氮化鉭(TaN)、碳氮化鉭(TaCN)、碳氮化鎢(WCN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)或碳化鉭(TaC)。雖然未明確顯示出，但第一閘極結構220、第二閘極結構222及第三閘極結構224中的每一個更可包括在n型功函數層210或p型功函數層212之上的金屬填充層。金屬填充層可包括鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、其他難熔金屬或其他合適的金屬材料或其組合。金屬填充層及相應的功函數層可統稱為閘極電極。
參照第31圖、第36圖及第37圖，方法700包括方框712，其中使第二電晶體結構22的第二閘極結構222選擇性凹蝕。方框712的操作與方框104的操作實質上相似，其中方框104是結合第3圖及第4圖來一起描述。據此，為簡潔起見，省略了方框712的操作的詳細描述。第36圖及第37圖相似於第3圖及第4圖，且第3圖及第4圖的描述可實質上適用於第36圖及第37圖。要注意的是，第37圖中的第一閘極結構220、第二閘極結構222及第三閘極結構224均包括偶極閘極介電層208’。
參照第31圖及第38圖，方法700包括方框714，其中使第一電晶體結構12的第一閘極結構220、第二電晶體結構22的第二閘極結構222及第三電晶體結構32的第三閘極結構224全面性凹蝕，以形成第一閘極凹部242、第二閘極凹部243及第三閘極凹部244。方框714的操作與方框106的操作實質上相似，其中方框106是結合第5圖來一起描述。據此，為簡潔起見，省略了方框714的操作的詳細描述。與第5圖不同的是，第37圖中的第一閘極結構220、第二閘極結構222及第三閘極結構224均包括偶極閘極介電層208’。
參照第31圖及第39圖，方法700包括方框716，其中沉積蓋層250在第一閘極凹部242、第二閘極凹部243及第三閘極凹部244之上。方框716的操作與方框108的操作實質上相似，其中方框108是結合第6圖來一起描述。據此，為簡潔起見，省略了方框716的操作的詳細描述。第39圖相似於第6圖，且第6圖的描述可實質上適用於第39圖。
參照第31圖及第40圖，方法700包括方框718，其中形成源極/汲極接觸物260。方框718的操作與方框110的操作實質上相似，其中方框110是結合第7圖來一起描述。據此，為簡潔起見，省略了方框718的操作的詳細描述。第40圖相似於第7圖，且第7圖的描述可實質上適用於第40圖。如跨越第一閘極結構220、第二閘極結構222及第三閘極結構224的虛線所示，第二閘極結構222的閘極高度比第一閘極結構220的閘極高度及第三閘極結構224的閘極高度小於一閘極高度差E。在一些情況下，閘極高度差E可在約3 nm與約14 nm之間。
閘極高度及選擇性金屬層270的存在相對於n型功函數層210或p型功函數層212的影響可總結在第41圖及第42圖的折線圖(line charts)中。首先參照第41圖。當目的是提供具有不同臨界電壓的NMOS(亦即，n型FinFET或n型MBC電晶體)時，具有n型功函數層210的閘極結構的剩餘閘極高度與臨界電壓的降低成正比(proportional)。在n型功函數層210之上的選擇性金屬層270的存在具有增加臨界電壓的效果。當在閘極結構中使用p型功函數層212時，臨界電壓增加。當形成選擇性金屬層270在p型功函數層212之上時，NMOS的臨界電壓增加得更多。要注意的是，一般而言，使n型功函數層或p型功函數層凹蝕具有提高NMOS的臨界電壓的電位(level)的效果。
接著，參照第42圖。當目的是提供具有不同臨界電壓的PMOS(亦即，p型FinFET或p型MBC電晶體)時，具有p型功函數層212的閘極結構的剩餘閘極高度與臨界電壓的增加成正比。在p型功函數層212之上的選擇性金屬層270的存在具有降低臨界電壓的效果。當在閘極結構中使用n型功函數層210時，臨界電壓增加。當形成選擇性金屬層270在n型功函數層210之上時，PMOS的臨界電壓增加得更多。要注意的是，一般而言，使n型功函數層或p型功函數層的凹蝕具有降低PMOS的臨界電壓電位的效果。
雖然方法100、300、400、500、600及700中的操作描述了FinFET，但是應當理解的是，各種方法及製程可應用於MBC電晶體。舉例而言，第43圖顯示出了使用方法100形成的第一多橋通道(MBC)電晶體12’、第二MBC電晶體22’及第三MBC電晶體32’。第一MBC電晶體12’包括包繞(wrapping around)奈米結構2040中的每一個的第一MBC閘極結構2200。奈米結構2040垂直堆疊在第一區域10中的通道區204C之上。沿著Y方向，奈米結構2040在兩個MBC源極/汲極部件2060之間延伸。沿著Y方向，第一MBC閘極結構2200藉由複數個內部間隔部件2075與MBC源極/汲極部件2060間隔開。第二MBC電晶體22’包括包繞奈米結構2040中的每一個的第二MBC閘極結構2202。奈米結構2040垂直堆疊在第二區域20中的通道區204C之上。沿著Y方向，奈米結構2040在兩個MBC源極/汲極部件2060之間延伸。沿著Y方向，第二MBC閘極結構2202藉由複數個內部間隔部件2075與MBC源極/汲極部件2060間隔開。第三MBC電晶體32’包括包繞奈米結構2040中的每一個的第三MBC閘極結構2204。奈米結構2040垂直堆疊在第三區域30中的通道區204C之上。沿著Y方向，奈米結構2040在兩個MBC源極/汲極部件2060之間延伸。沿著Y方向，第三MBC閘極結構2204藉由複數個內部間隔部件2075與MBC源極/汲極部件2060間隔開。第一MBC閘極結構2200、第二MBC閘極結構2202及第三MBC閘極結構2204中的每一個包括包繞奈米結構2040中的每一個的閘極介電層208。如跨越第一MBC閘極結構2200、第二MBC閘極結構2202及第三MBC閘極結構2204的虛線所示，第二MBC閘極結構2202的閘極高度比第一MBC閘極結構2200的閘極高度及第三MBC閘極結構2204的閘極高度小了一閘極高度差E。在一些情況下，閘極高度差E可在約3 nm與約14 nm之間。
本揭露提供了許多不同的實施例。在一實施例中，提供了一種半導體結構。半導體結構包括基板、第一主動區、第二主動區及第三主動區、第一閘極結構、第二閘極結構、第三閘極結構、第一蓋層、第二蓋層及第三蓋層。第一主動區、第二主動區及第三主動區位於基板上方。第一閘極結構位於第一主動區的通道區之上。第二閘極結構位於第二主動區的通道區之上。第三閘極結構位第三主動區的通道區之上。第一蓋層位於第一閘極結構之上。第二蓋層位於第二閘極結構之上。第三蓋層位於第三閘極結構之上。第二閘極結構的高度小於第一閘極結構的高度或第三閘極結構的高度。
在一些實施例中，第一閘極結構及第二閘極結構包括n型功函數金屬層，且第三閘極結構包括p型功函數金屬層。在一些實施方式中，n型功函數金屬層包括TiAlC、TaAlC、矽摻雜TiAlC或矽摻雜TaAlC，且p型功函數金屬層包括TiN、TaN、WCN、TiSiN或TaSiN。在一些情況下，半導體結構更包括設置在第一閘極結構與第一蓋層之間的第一選擇性金屬層、設置在第二閘極結構與第二蓋層之間的第二選擇金屬層及設置在第二閘極結構與第二蓋層之間的第三選擇金屬層。第三閘極結構與第三蓋層之間。第一選擇金屬層、第二選擇金屬層及第三選擇金屬層包括Ti、Ta、Al、Mo、W、Co、Cu、Ru、Mo或Zr。在一些實施例中，第一蓋層、第二蓋層及第三蓋層包括氧化矽、氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、氧化鋁、矽酸鋯、矽酸鉿、氧化鉿或氧化鋯。在一些實施例中，半導體結構更包括設置在第一主動區與n型金屬功函數層之間的第一閘極介電層、以及設置在第三主動區與p型金屬功函數層之間的第二閘極介電層。在一些情況下，第一閘極介電層包括鑭、鋅或釔，且第二閘極介電層包括鋁或鋯。在一些實施例中，第三蓋層的厚度大於第一蓋層的厚度或第二蓋層的厚度。
在另一實施例中，提供了一種半導體結構的形成方法。半導體結構的形成方法包括：接收工件，其中工件包括：位於基板之上的第一主動區、第二主動區及第三主動區；位於第一主動區的通道區之上的第一閘極結構；位於第二主動區的通道區之上的第二閘極結構；以及位於第三主動區的通道區之上的第三閘極結構。使第二閘極結構選擇性凹蝕。在選擇性凹蝕之後，使第一閘極結構、第二閘極結構、及第三閘極結構凹蝕，以形成第一閘極凹部於第一閘極結構上方、形成第二閘極凹部於第二閘極結構上方、及形成第三閘極凹部於第三閘極結構上方。在凹蝕之後，沉積介電蓋層於第一閘極凹部、第二閘極凹部及第三閘極凹部之上。在沉積之後，平坦化工件以減少介電蓋層的厚度。
在一些實施例中，使第二閘極結構選擇性凹蝕的步驟包括：在第一閘極結構及第二閘極結構之上形成第一圖案化光阻層，以暴露第二閘極結構；以及使用第一圖案化光阻層作為蝕刻遮罩來蝕刻第二閘極結構。在一些實施方式中，第一閘極結構及第二閘極結構中的每一個包括n型功函數金屬層，且第三閘極結構包括p型功函數金屬層。在一些情況下，n型功函數金屬層包括TiAlC、TaAlC、矽摻雜TiAlC或矽摻雜TaAlC，而p型功函數金屬層包括TiN、TaN、WCN、TiSiN或TaSiN。在一些情況下，介電蓋層包括氧化矽、氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、氧化鋁、矽酸鋯、矽酸鉿、氧化鉿或氧化鋯。在一些實施例中，所述形成方法更包括在沉積介電蓋層之前，沉積選擇性金屬層在第一閘極凹部、第二閘極凹部及第三閘極凹部之上。選擇性金屬層包括Ti、Ta、Al、Mo、W、Co、Cu、Ru、Mo或Zr。在一些情況下，凹蝕的步驟包括使用BCl 3、Cl 2、HBr、SiCl 4、O 2、N 2、CF 4或SF 6。在一些實施方式中，凹蝕的步驟包括在約300 W與約1800 W之間的功率。在一些實施例中，凹蝕的步驟包括在約0 W與約100 W之間的偏壓功率。
在又一實施例中，提供了一種半導體結構的形成方法。半導體結構的形成方法包括：接收工件，其中工件包括：第一閘極結構、第二閘極結構及第三閘極結構。其中，第一閘極結構位於第一區域上方並包括第一功函數金屬層，第二閘極結構位於第二區域上方並包括第一功函數金屬層，且第三閘極結構位於第三區域上方並包括第二功函數金屬層。使第一閘極結構、第二閘極結構及第三閘極結構凹蝕，以形成第一閘極凹部、第二閘極凹部及第三閘極凹部。在凹蝕之後，沉積介電蓋層於第一閘極凹部、第二閘極凹部及第三閘極凹部之上。在沉積之後，平坦化工件以減少介電蓋層的厚度，其中，凹蝕的步驟包括更快地蝕刻第三閘極結構，使得第三閘極凹部比第一閘極凹部或第二閘極凹部更深。
在一些實施例中，第一功函數金屬層包括TiAlC、TaAlC、矽摻雜TiAlC或矽摻雜TaAlC，且第二功函數金屬層包括TiN、TaN、WCN、TiSiN或TaSiN。在一些情況下，該方法更可包括在沉積介電蓋層之前，沉積選擇性金屬層在第一閘極凹部、第二閘極凹部及第三閘極凹部之上。選擇性金屬層包括Ti、Ta、Al、Mo、W、Co、Cu、Ru、Mo或Zr。
以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神及範圍之下，做各式各樣的改變、取代及替換。
10:第一區域 100, 300, 400, 500, 600, 700:方法 102, 104, 106, 108, 110, 302, 304, 306, 308, 402, 404, 406, 408, 410, 402, 404, 506, 508, 510, 512, 602, 604, 606, 608, 610, 702, 704, 706, 708, 710, 712, 714, 716, 718:方框 12’:第一多橋通道電晶體 12:第一電晶體結構 20:第二區域 200:工件 202:基板 204:鰭片 2040:奈米結構 204C:通道區 204SD:源極/汲極區 206:源極/汲極部件 2060:多橋通道源極/汲極部件 207:界面層 2075:內部間隔部件 208:閘極介電層 209:偶極誘導層 210:n型功函數層 212:p型功函數層 22’:第二多橋通道電晶體 22:第二電晶體結構 220:第一閘極結構 2200:第一多橋通道閘極結構 2202:第二多橋通道閘極結構 2204:第三多橋通道閘極結構 221:第一閘極溝槽 222:第二閘極結構 223:第二閘極溝槽 224:第二閘極結構 225:第三閘極溝槽 230:閘極間隔層 232:接觸蝕刻停止層 234:層間介電層 235:第一圖案化蝕刻遮罩 236:第二圖案化蝕刻遮罩 240:前導凹部 242:第一閘極凹部 243:第二閘極凹部 244:第三閘極凹部 250:蓋層 256:矽化物層 258:金屬填充層 260:源極/汲極接觸物 270:選擇性金屬層 30:第三區域 32’:第三多橋通道電晶體 32:第三電晶體結構 800:退火製程 D1:第一深度 D2:第二深度 D3:第三深度 E:閘極高度差
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的部件。 第1圖是根據本揭露的各種實施例，顯示用於製造具有不同臨界電壓(threshold voltages)的電晶體的方法的流程圖。 第2圖至第7圖是根據本揭露的各種實施例，顯示與第1圖中的方法相關的工件在各個製程階段的局部剖面示意圖。 第8圖是根據本揭露的各種實施例，顯示用於製造具有不同臨界電壓的電晶體的方法的流程圖。 第9圖至第11圖是根據本揭露的各種實施例，顯示與第8圖中的方法相關的工件在各個製程階段的局部剖面示意圖。 第12圖是根據本揭露的各種實施例，顯示用於製造具有不同臨界電壓的電晶體的方法的流程圖。 第13圖到第16圖是根據本揭露的各種實施例，顯示與第12圖中的方法相關的工件在各個製程階段的局部剖面示意圖。 第17圖是根據本揭露的各種實施例，顯示用於製造具有不同臨界電壓的電晶體的方法的流程圖。 第18圖至第23圖是根據本揭露的各種實施例，顯示與第17圖中的方法相關的工件在各個製程階段的局部剖面示意圖。 第24圖是根據本揭露的各種實施例，顯示用於製造具有不同臨界電壓的電晶體的方法的流程圖。 第25圖至第30圖是根據本揭露的各種實施例，顯示與第24圖中的方法相關的工件在各個製程階段的局部剖面示意圖。 第31圖是根據本揭露的各種實施例，顯示用於製造具有不同臨界電壓的電晶體的方法的流程圖。 第32圖到第40圖是根據本揭露的各種實施例，顯示與第31圖中的方法相關的工件在各個製程階段的局部剖面示意圖。 第41圖顯示出總結了剩餘閘極高度及選擇性金屬層的存在對n型金屬氧化物電晶體(n-type metal oxide transistors， NMOS)的臨界電壓(Vts)的影響的折線圖。 第42圖顯示出總結了剩餘閘極高度及選擇性金屬層的存在對p型金屬氧化物電晶體(p-type metal oxide transistors，PMOS)的臨界電壓(Vts)的影響的折線圖。 第43圖代表性地顯示出本揭露的所有實施例如何容易地實施到MBC電晶體。
10:第一區域
20:第二區域
200:工件
202:基板
204:鰭片
204C:通道區
204SD:源極/汲極區
206:源極/汲極部件
210:n型功函數層
212:p型功函數層
220:第一閘極結構
222:第二閘極結構
224:第二閘極結構
232:接觸蝕刻停止層
250:蓋層
256:矽化物層
258:金屬填充層
260:源極/汲極接觸物
30:第三區域
E:閘極高度差

Claims (11)

  1. 一種半導體結構，包括：一基板；一第一主動區、一第二主動區及一第三主動區，位於該基板之上；一第一閘極結構，位於該第一主動區的一通道區之上；一第二閘極結構，位於該第二主動區的一通道區之上；一第三閘極結構，位於該第三主動區的一通道區之上；一第一蓋層，位於該第一閘極結構之上；一第二蓋層，位於該第二閘極結構之上；以及一第三蓋層，位於該第三閘極結構之上，其中，該第二閘極結構的高度小於該第一閘極結構的高度或該第三閘極結構的高度，其中，該第一閘極結構及該第二閘極結構包括一n型功函數金屬層，且該第三閘極結構包括一p型功函數金屬層。
  2. 如請求項1所述的半導體結構，更包括：一第一選擇性金屬層，設置於該第一閘極結構與該第一蓋層之間；一第二選擇性金屬層，設置於該第二閘極結構與該第二蓋層之間；以及一第三選擇性金屬層，設置於該第三閘極結構與該第三蓋層之間，其中，該第一選擇性金屬層、該第二選擇性金屬層及該第三選擇 性金屬層包括Ti、Ta、Al、Mo、W、Co、Cu、Ru、Mo或Zr。
  3. 如請求項1所述的半導體結構，更包括：一第一閘極介電層，設置於該第一主動區與該n型功函數金屬層之間；以及一第二閘極介電層，設置於該第三主動區與該p型功函數金屬層之間。
  4. 如請求項1所述的半導體結構，其中該第三蓋層的厚度大於該第一蓋層的厚度或該第二蓋層的厚度。
  5. 一種半導體結構的形成方法，包括：接收一工件，該工件包括：一第一主動區、一第二主動區及一第三主動區，位於一基板之上；一第一閘極結構，位於該第一主動區的一通道區之上，一第二閘極結構，位於該第二主動區的一通道區之上，以及一第三閘極結構，位於該第三主動區的一通道區之上；使該第二閘極結構選擇性凹蝕；在該選擇性凹蝕之後，使該第一閘極結構、該第二閘極結構及該第三閘極結構凹蝕，以形成一第一閘極凹部於該第一閘極結構之上、形成一第二閘極凹部於該第二閘極結構之上及形成一第三閘極凹部於該第三閘極結構之上；在該凹蝕之後，沉積一介電蓋層於該第一閘極凹部、該第二閘極凹部及該第三閘極凹部之上；以及 在該沉積之後，使該工件平坦化(planarizing)以減少該介電蓋層的厚度，其中，該第一閘極結構及該第二閘極結構中的每一個包括一n型功函數金屬層，且該第三閘極結構包括一p型功函數金屬層。
  6. 如請求項5所述的形成方法，其中使該第二閘極結構選擇性凹蝕包括：形成一圖案化光阻層在該第一閘極結構與該第二閘極結構之上，以(while)暴露該第二閘極結構；以及使用該圖案化光阻層作為蝕刻遮罩，蝕刻該第二閘極結構。
  7. 如請求項5所述的形成方法，更包括：在沉積該介電蓋層之前，沉積一選擇性金屬層於該第一閘極凹部、該第二閘極凹部及該第三閘極凹部之上，其中，該選擇性金屬層包括Ti、Ta、Al、Mo、W、Co、Cu、Ru、Mo或Zr。
  8. 如請求項5所述的形成方法，其中該凹蝕包括在約300W與約1800W之間的功率。
  9. 如請求項5所述的形成方法，其中該凹蝕包括在約0W與約100W之間的偏壓功率(bias power)。
  10. 一種半導體結構的形成方法，包括：接收一工件，該工件包括：一第一閘極結構，該第一閘極結構位於一第一區域之上並包括一第一功函數金屬層； 一第二閘極結構，該第二閘極結構位於一第二區域之上並包括該第一功函數金屬層；以及一第三閘極結構，該第三閘極結構位於一第三區域之上並包括一第二功函數金屬層；使該第一閘極結構、該第二閘極結構及該第三閘極結構凹蝕，以形成一第一閘極凹部、一第二閘極凹部及一第三閘極凹部；在該凹蝕之後，沉積一介電蓋層於該第一閘極凹部、該第二閘極凹部及該第三閘極凹部之上；以及在該沉積之後，使該工件平坦化以減少該介電蓋層的厚度，其中，該凹蝕包括更快地(faster)蝕刻該第三閘極結構，使得該第三閘極凹部比該第一閘極凹部或該第二閘極凹部更深(deeper)。
  11. 如請求項10所述的形成方法，更包括：在沉積該介電蓋層之前，沉積一選擇性金屬層於該第一閘極凹部、該第二閘極凹部及該第三閘極凹部之上，其中，該選擇性金屬層包括Ti、Ta、Al、Mo、W、Co、Cu、Ru、Mo或Zr。
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