TWI865111B

TWI865111B - 製作觸點插塞的方法

Info

Publication number: TWI865111B
Application number: TW112139847A
Authority: TW
Inventors: 李薰
Original assignee: 南亞科技股份有限公司
Priority date: 2023-10-18
Filing date: 2023-10-18
Publication date: 2024-12-01
Also published as: TW202518605A

Abstract

一種製作觸點插塞的方法，包括形成阻擋層在金屬層上；形成層間介電層在阻擋層上；形成第一介電層在層間介電層上；在第一介電層與層間介電層中形成第一開口；形成底層填充第一開口以及覆蓋於第一介電層上；執行複數個蝕刻製程，以移除底層並在第一介電層與該層間介電層中形成觸點開口；以及形成觸點插塞填充觸點開口。蝕刻製程包含閃爍蝕刻製程，閃爍蝕刻製程用以在移除底層之前，使底層在第一開口中具有段差。

Description

製作觸點插塞的方法

本發明是關於一種製作觸點插塞的方法。

在積體電路之製造中，觸點插塞(via)用於電耦接不同層的金屬層。這些觸點插塞形成製程包括：蝕刻一或多層介電層，以在介電層中形成觸點開口以暴露下層金屬層，將一或多層金屬填充至觸點開口中，及執行化學機械拋光(Chemical Mechanical Polish，CMP)製程以移除過量金屬。

然而，若是在蝕刻介電層以形成觸點開口的過程中蝕刻精度控制不佳，則會導致介電層的表面有碗狀凹陷甚至是籬笆狀突起的現象。這些現象會使得金屬填充能力受限，影響觸點插塞的電性。

本發明之一實施方式提供了一種製作觸點插塞的方法，包括形成阻擋層在金屬層上；形成層間介電層在阻擋層上；形成第一介電層在層間介電層上；在第一介電層與層間介電層中形成第一開口；形成底層填充第一開口以及覆蓋於第一介電層上；執行複數個蝕刻製程，以移除底層並在第一介電層與該層間介電層中形成觸點開口，其中蝕刻製程包含閃爍蝕刻製程，閃爍蝕刻製程用以在移除底層之前，使底層在第一開口中具有段差；以及形成觸點插塞填充觸點開口。

於一些實施例中，第一介電層、層間介電層與底層分別包含不同的材料。

於一些實施例中，段差為覆蓋於第一介電層上的底層的厚度的35~45%。

於一些實施例中，製作觸點插塞的方法更包含在底層上形成底部抗反射塗層，蝕刻製程包含第一道蝕刻製程，以部分移除底部抗反射塗層而暴露底層。

於一些實施例中，蝕刻製程包含第二道蝕刻製程，以部分移除底層而暴露第一介電層，其中底層仍有一部分填充於第一開口中且被第一介電層所圍繞。

於一些實施例中，蝕刻製程包含第三道蝕刻製程，以部分移除底層而使底層的頂表面介於第一介電層之頂表面與層間介電層之頂表面之間。

於一些實施例中，蝕刻製程包含第四道蝕刻製程，以部分移除第一介電層而暴露層間介電層，其中閃爍蝕刻製程為接續第四道蝕刻製程執行。

於一些實施例中，蝕刻製程包含第六道蝕刻製程，以在閃爍蝕刻製程之後部分移除層間介電層與底層，以在層間介電層中形成第二開口。

於一些實施例中，蝕刻製程包含第七道蝕刻製程，以移除底層，使第一開口與第二開口連通而作為觸點開口。

於一些實施例中，閃爍蝕刻製程的製程壓力為13~17mT，閃爍蝕刻製程的蝕刻氣體包含CO ₂，CO ₂的流量為360~440sccm。

由於在蝕刻第一介電層以及層間介電層時是分別採用不同的蝕刻製程，並且插入閃爍蝕刻製程，以預先製作段差於填充於第一開口中的底層和層間介電層之間做為緩衝，故經蝕刻的層間介電層得以具有較為平整的頂表面，觸點開口的輪廓也因此較為平整。

以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。

為了解決過去在蝕刻介電層以形成觸點開口的過程中蝕刻精度控制不佳所導致的介電層的表面有碗狀凹陷甚至是籬笆狀突起的現象，本發明之一實施方式提供了一種製作觸點插塞的方法，透過多段式蝕刻介電層的方式，改善觸點插塞的金屬填充能力。

參照第1圖至第25圖，其分別為本發明之一實施方式之製作觸點插塞的方式於不同製作階段的示意圖。首先，於第1圖中，包含在基板100上形成元件層110。基板100可以為矽基板，或者，基板100可包含另一元素半導體，諸如鍺；包括碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦、及銻化銦之化合物半導體；包括矽鍺、磷砷化鎵、磷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵、及鎵銦砷磷；或上述各者之組合。

在基板100上進行多道製程以提供不同的層進而形成各種積體電路元件的特徵於元件層110。為了便於說明起見，本揭露書中簡化了積體電路元件的特徵。元件層110包含有多個積體電路元件112，其可包含主動元件，如電晶體、開關元件等，及/或被動元件，如電阻器、電容器、電感器、轉換器等。

在一些實施例中，元件層110包含有連接至積體電路元件112的第一金屬層M1以及圍繞積體電路元件112以及第一金屬層M1的介電層114。第1圖中更包含在第一金屬層M1上接著形成阻擋層120，阻擋層120的材料為包含不同於介電層114的材料且可透過化學氣相沉積、電漿增強化學氣相沉積、原子層沉積沉積或任何適當的沉積技術來沉積。例如，介電層114的材料可以為二氧化矽，而阻擋層120的材料可以包含氮化矽等，以在介電層114與阻擋層120之間形成蝕刻選擇比。

接著，如第2圖所示，在阻擋層120上進一步形成層間介電層130，層間介電層130可以為未摻雜的矽酸鹽玻璃或摻雜的氧化矽，或任何適當的低介電常數介電材料（例如，介電常數低於二氧化矽的材料），並且可透過旋塗、化學氣相沉積、可流動化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術來沉積。在一些實施例中，層間介電層130的厚度約為450~550nm。

接著，如第3圖所示，進一步在層間介電層130上形成另一介電層140，且介電層140的材料不同於層間介電層130的材料。舉例而言，介電層140可包括四乙氧基矽烷(tetraethylorthosilicate; TEOS)氧化物，因此，在以下內文中，介電層140又被稱為TEOS層140。TEOS層140可透過旋塗、化學氣相沉積、可流動化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術來沉積，且TEOS層140的厚度小於層間介電層130的厚度。在一些實施例中，TEOS層140的厚度約為90~110nm。

接著，如第4圖所示，於TEOS層140上繼續形成底層(underlayer)150。在一些實施例中，底層150可以包括可圖案化的含碳材料，例如有機聚合物，如聚醯亞胺。在其他的實施例中，底層150可以包括適合的非光敏性可圖案化材料。底層150較佳為包括不同於TEOS層140以及層間介電層130的材料，使得底層150和TEOS層140以及層間介電層130可以在不同的蝕刻製程中分別進行蝕刻。在一些實施例中，可透過旋塗、化學氣相沉積、可流動化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術來形成底層150。在一些實施例中，底層150的厚度約為170~210nm。

接著，如第5圖所示，形成底部抗反射塗層 (bottom antireflective coating，BARC)160在底層150上。然後，如第6圖所示，形成光阻層170在底部抗反射塗層160上。設置在底層150和光阻層170之間的底部抗反射塗層160可以包括針對圖案化光阻層170選擇適當的有機材料。更具體而言，底部抗反射塗層160可以根據曝光光阻層170的輻射波長提供適合的抗反射性質。在一些實施例中，可以藉由旋塗塗佈形成底部抗反射塗層160，底部抗反射塗層160的厚度約為32~40nm。

光阻層170可以包括光敏材料。在一些實施例中，光阻層170可以包括不同於底層150的適合的光阻材料。例如，光阻層170可以包括環氧樹脂而底層150 是含碳層。在一些實施例中，光阻層170的厚度約為340~420nm。

接著，如第7圖所示，對光阻層170進行曝光顯影以圖案化光阻層170。更具體地說，圖案化光阻層170的步驟包含在光阻層170中形成第一開口O1並且暴露光阻層170下的底部抗反射塗層160。

接著，如第8圖所示，以圖案化的光阻層170(見第7圖)作為遮罩，繼續蝕刻以加深第一開口O1直至阻擋層120被暴露出來。在一些實施例中，蝕刻以加深第一開口O1為採用具有方向性的乾式蝕刻，如垂直方向上的離子轟擊。蝕刻以加深第一開口O1的過程中會移除一部分的底部抗反射塗層160(見第7圖)、一部分的底層150(見第7圖)、一部分的TEOS層140(見第7圖)以及一部分的層間介電層130(見第7圖)。並且，可以進一步執行清潔製程，使得殘留的底層150以及底部抗反射塗層160跟著圖案化的光阻層170一併被移除。

接著，如第9圖所示，再一次將底層150’回填進第一開口O1，並且底層150’會覆蓋於TEOS層140的上表面上。底層150’可以包括含碳材料或是適合的非光敏性可圖案化材料。在一些實施例中，可透過旋塗、化學氣相沉積、可流動化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術來形成底層150’。在一些實施例中，底層150’在TEOS層140的上表面上的厚度約為170~210nm。

接著，如第10圖及第11圖所示，再一次將底部抗反射塗層160’形成於底層150’上，以及再一次將光阻層170’形成於底部抗反射塗層160’ 上。底部抗反射塗層160’的材料可以相同或是不同於底部抗反射塗層160，光阻層170’的材料可以相同或是不同於光阻層170。

接著，如第12圖所示，對光阻層170’進行曝光顯影以圖案化光阻層170’。更具體地說，圖案化光阻層170’的步驟包含在光阻層170’中形成第二開口O2並且暴露光阻層170’下的底部抗反射塗層160’。須留意的是，第二開口O2的寬度大於第一開口O1的寬度，並且第二開口O2在基板100上的投影會涵蓋第一開口O1在基板100上的投影。待圖案化光阻層170’以暴露光阻層170’下的底部抗反射塗層160’之後，接續進行多道不完全相同的蝕刻製程，以形成所欲的觸點開口。

首先，如第13圖所示，進行第一道蝕刻製程以移除暴露於第二開口O2的該部分底部抗反射塗層160’，並暴露其下方的底層150’。第一道蝕刻製程可以為電漿蝕刻，其所使用的氣體可以包含氧跟氟。舉例而言，第一道蝕刻製程中所使用的蝕刻氣體可以包含O ₂、CHF ₃及CF ₄，其中O ₂的流量約為6~10sccm，CHF ₃的流量約為60~80sccm，而CF ₄的流量約為110~150sccm。第一道蝕刻製程的製程壓力約為90~110mT。在第一道蝕刻製程中，光阻層170仍覆蓋於底部抗反射塗層160’上，且僅有部分的光阻層170’在第一道蝕刻製程中跟著被移除。

接著，如第14圖所示，進行第二道蝕刻製程以移除暴露於第二開口O2的該部分底層150’，並暴露其下方的TEOS層140。第二道蝕刻製程可以為電漿蝕刻，並且第二道蝕刻製程的製程壓力可以小於第一道蝕刻製程的製程壓力，以在移除位在TEOS層140上方的該部分底層150’的同時，仍保留底層150’填充於第一開口O1中，且讓第一開口O1中的底層150’的頂表面大致上與TEOS層140的頂表面齊平。

在一些實施例中，第二道蝕刻製程所使用的氣體可以包含CO ₂，其中CO ₂的流量約為360~440sccm，第二道蝕刻製程的製程壓力約為13~17mT。在第二道蝕刻製程中，光阻層170’仍覆蓋於底部抗反射塗層160’上，且光阻層170’在第二道蝕刻製程中被移除的量略大於光阻層170’在第一道蝕刻製程中被移除的量。

接著，如第15圖所示，進行第三道蝕刻製程以凹陷填充於第一開口O1的該部分底層150’。第二道蝕刻製程可以為電漿蝕刻，其所使用的蝕刻氣體對於底層150’與其他的層，如TEOS層140、底部抗反射塗層160’以及光阻層170’之間具有明顯的蝕刻選擇比，以讓底層150’的蝕刻速率遠大於其他層的蝕刻速率。底層150’的凹陷量可以被控制，使得經凹陷的填充於第一開口O1的該部分底層150’的頂表面介於層間介電層130以及TEOS層140之間。即底層150’的頂表面高於層間介電層130的頂表面但是低於TEOS層140的頂表面。

在一些實施例中，第三道蝕刻製程所使用的氣體可以包含H ₂跟N ₂，其中H ₂的流量約為270~330sccm，N ₂的流量約為270~330sccm，第三道蝕刻製程的製程壓力約為13~17mT。在第三道蝕刻製程的過程中，光阻層170’覆蓋於底部抗反射塗層160’，且第三道蝕刻製程完成之後，仍有部分的光阻層170’覆蓋於底部抗反射塗層160’上。

接著，如第16圖所示，進行第四道蝕刻製程以移除暴露於第二開口O2的該部分TEOS層140。第四道蝕刻製程可以為電漿蝕刻，其所使用的蝕刻氣體對於各層之間的蝕刻選擇比較不明顯，以在移除暴露於第二開口O2的該部分TEOS層140的同時，光阻層170’ (見第15圖)跟底層150’也會被一起消耗。

在一些實施例中，第四道蝕刻製程所使用的氣體可以包含Ar、CHF ₃及CF ₄，其中Ar的流量約為270~330sccm，CHF ₃的流量約為45~55sccm，而CF ₄的流量約為45~55sccm。第四道蝕刻製程的製程壓力約為27~33mT。在第四道蝕刻製程完成之後，光阻層170’可以被完全消耗掉而暴露出底部抗反射塗層160’，且填充於第一開口O1中的底層150’的頂表面可能齊平於或是低於層間介電層130的頂表面。

接著，參照第17圖，進行第五道蝕刻製程，以再一次地凹陷底層150’而在填充於第一開口O1中的底層150’與層間介電層130之間形成足夠的段差T1。段差T1的高度(即填充於第一開口O1中的底層150’的頂表面與層間介電層130的頂表面之間的距離)約為底層150’(此處是指在底部抗反射塗層160’與TEOS層140之間的底層150’)之厚度T2的約35~45%，用以改善所製作的觸點開口的表面輪廓。更具體地說，若是段差T1的高度小於底層150’之厚度T2的35%，則後續經蝕刻的層間介電層130會出現籬笆狀突起的缺陷；若是段差T1的高度大於底層150’之厚度T2的45%，則後續經蝕刻的層間介電層130會出現碗狀凹陷的缺陷。

在一些實施例中，第五道蝕刻製程所持續的時間極短，因此又可以被稱為閃爍(flash)蝕刻製程。第五道蝕刻製程中所使用的氣體可以包含CO ₂，其中CO ₂的流量約為360~440sccm，第五道蝕刻製程的製程壓力約為13~17mT。

接著，如第18圖所示，進行第六道蝕刻製程以加深第二開口O2。第六道蝕刻製程包含以底部抗反射塗層160’(見第17圖)與其所覆蓋的底層150’以及TEOS層140作為遮罩，對層間介電層130以及填充於第一開口O1中的底層150’進行蝕刻。底部抗反射塗層160’也會在此第六道蝕刻製程中一併被消耗掉而讓其下方的底層150’被暴露出來。

由於TEOS層140以及層間介電層130是分別採用不同的蝕刻製程，並且在蝕刻TEOS層140的步驟與蝕刻層間介電層130的步驟之間插入閃爍蝕刻製程，以預先製作段差T1於填充於第一開口O1中的底層150’和層間介電層130之間做為緩衝，經蝕刻的層間介電層130得以具有較為平整的頂表面，且此頂表面不具有明顯的籬笆狀突起或是碗狀凹陷的缺陷。而填充於第一開口O1中的底層150’的頂表面可大致上與經蝕刻的層間介電層130的頂表面是連續的。

在一些實施例中，第六道蝕刻製程可以為較高壓力且低功率的電漿蝕刻，第六道蝕刻製程的製程壓力約為90~110mT，第六道蝕刻製程的功率約為360~440w。在一些實施例中，第六道蝕刻製程所使用的氣體可以包含Ar、N ₂、CF ₄，其中Ar的流量約為225~275sccm，N ₂的流量約為225~275sccm，CF ₄的流量約為270~330sccm。

接著，如第19圖所示，進行第七道蝕刻製程，第七道蝕刻製程又被稱為灰化(ash)製程，以將殘留的底層150’(見第18圖)給完全地移除，並將阻擋層120給暴露出來。第七道蝕刻製程包含將第一開口O1中的底層150’以及TEOS層140上方的底層150’給移除。在一些實施例中，第七道蝕刻製程所使用的氣體可以包含CO ₂，其中CO ₂的流量約為630~770sccm，第七道蝕刻製程的製程壓力約為63~77mT。

然後，如第20圖所示，進行第八道蝕刻製程，包含以層間介電層130與TEOS層140作為遮罩進行蝕刻以將暴露於第一開口O1的該部分阻擋層120移除，並將第一開口O1下方的第一金屬層M1給暴露出來。在一些實施例中，第八道蝕刻製程所使用的氣體可以包含N ₂跟CF ₄，其中N ₂的流量約為180~220sccm，CF ₄的流量約為270~330sccm，第八道蝕刻製程的製程壓力約為90~110mT。

至此，便可形成觸點開口180於層間介電層130中，並將第一金屬層M1暴露於觸點開口180，其中觸點開口180包含第一開口O1以及在第一開口O1上的第二開口O2，第一開口O1與第二開口O2是相互連通的。並且，第二開口O2的寬度大於第一開口O1的寬度，第二開口O2在基板100上的投影涵蓋第一開口O1在基板100上的投影。

如前所述，由於在蝕刻TEOS層140以及層間介電層130時是分別採用不同的蝕刻製程，並且在蝕刻TEOS層140的步驟與蝕刻層間介電層130的步驟之間插入閃爍蝕刻製程，以預先製作段差T1於填充於第一開口O1中的底層150’和層間介電層130之間做為緩衝，故經蝕刻的層間介電層130得以具有較為平整的頂表面，觸點開口180的輪廓也因此較為平整。

接著，參照第21圖，在觸點開口180中沉積阻障層190，阻障層190可以透過化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術共形地形成在觸點開口180的側壁以及第一金屬層M1上。阻障層190之功用在於防止後續填充的金屬材料擴散至層間介電層130中。在一些實施例中，阻障層190的材料包含Ta，阻障層190的厚度約為9~11nm。

接著，如第22圖所示，在觸點開口180中繼續沉積種子層200於阻障層190上，種子層200可以透過化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術共形地形成在阻障層190上。種子層200之功用在於讓後續填充的金屬材料更容易成長。在一些實施例中，種子層200的材料包含Cu，種子層200的厚度約為80~100nm。

接著，如第23圖所示，在觸點開口180中繼續沉積填充金屬210至填滿整個觸點開口180，填充金屬210可以透過化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積或任何適當的沉積技術填滿整個觸點開口180。在一些實施例中，填充金屬210的材料包含Cu，填充金屬210的厚度約為820~1000nm。填充金屬210在填滿整個觸點開口180之後，會有一定的部分覆蓋在TEOS層140上。

接著，如第24圖所示，進行如化學機械研磨(CMP)的平坦化製程，以移除TEOS層140(見第23圖)與其上的填充金屬210，並使得填充金屬210與層間介電層130的頂表面共平面。至此，便提供觸點插塞220設置於層間介電層130中並與下方的第一金屬層M1連接。觸點插塞220中包含多層金屬材料，如阻障層190、種子層200以及填充金屬210。觸點插塞220具有上部222以及下部224，其中上部222的寬度大於下部224的寬度。

而後，如第25圖所示，可以接著在如第24圖所示的結構上繼續沉積另一阻擋層230，並可以接續在阻擋層230上重複前述製作方法以製作其他的金屬層以及觸點插塞作為內連接(interconnection)結構，以作為與外部線路連接使用。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:基板 110:元件層 112:積體電路元件 114:介電層 120,230:阻擋層 130:層間介電層 140:介電層/TEOS層 150,150’:底層 160,160’:底部抗反射塗層 170,170’:光阻層 180:觸點開口 190:阻障層 200:種子層 210:填充金屬 220:觸點插塞 222:上部 224:下部 M1:第一金屬層 O1:第一開口 O2:第二開口 T1:段差 T2:厚度

為讓本發明之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖至第25圖分別為本發明之一實施方式之製作觸點插塞的方式於不同製作階段的示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:基板

110:元件層

112:積體電路元件

114:介電層

120:阻擋層

130:層間介電層

140:介電層/TEOS層

150’:底層

160’:底部抗反射塗層

M1:第一金屬層

O1:第一開口

O2:第二開口

T1:段差

T2:厚度

Claims

一種製作觸點插塞的方法，包括：形成一阻擋層在一金屬層上；形成一層間介電層在該阻擋層上；形成一第一介電層在該層間介電層上；在該第一介電層與該層間介電層中形成一第一開口；形成一底層填充該第一開口以及覆蓋於該第一介電層上；執行複數個蝕刻製程，以移除該底層並在該第一介電層與該層間介電層中形成一觸點開口，其中該些蝕刻製程包含一閃爍蝕刻製程，該閃爍蝕刻製程用以在移除該底層之前，使該底層在該第一開口中具有一段差；以及形成一觸點插塞填充該觸點開口。
如請求項1所述之製作觸點插塞的方法，其中該第一介電層、該層間介電層與該底層分別包含不同的材料。
如請求項1所述之製作觸點插塞的方法，其中該段差為覆蓋於該第一介電層上的該底層的厚度的35~45%。
如請求項1所述之製作觸點插塞的方法，更包含在該底層上形成一底部抗反射塗層，該些蝕刻製程包含一第一道蝕刻製程，以部分移除該底部抗反射塗層而暴露該底層。
如請求項4所述之製作觸點插塞的方法，其中該些蝕刻製程包含一第二道蝕刻製程，以部分移除該底層而暴露該第一介電層，其中該底層仍有一部分填充於該第一開口中且被該第一介電層所圍繞。
如請求項5所述之製作觸點插塞的方法，其中該些蝕刻製程包含一第三道蝕刻製程，以部分移除該底層而使該底層的一頂表面介於該第一介電層之一頂表面與該層間介電層之一頂表面之間。
如請求項6所述之製作觸點插塞的方法，其中該些蝕刻製程包含一第四道蝕刻製程，以部分移除該第一介電層而暴露該層間介電層，其中該閃爍蝕刻製程為接續該第四道蝕刻製程執行。
如請求項7所述之製作觸點插塞的方法，其中該些蝕刻製程包含一第六道蝕刻製程，以在該閃爍蝕刻製程之後部分移除該層間介電層與該底層，以在該層間介電層中形成一第二開口。
如請求項8所述之製作觸點插塞的方法，其中該些蝕刻製程包含一第七道蝕刻製程，以移除該底層，使該第一開口與該第二開口連通而作為該觸點開口。
如請求項1所述之製作觸點插塞的方法，其中該閃爍蝕刻製程的製程壓力為13~17mT，該閃爍蝕刻製程的蝕刻氣體包含CO ₂，CO ₂的流量為360~440sccm。