TWI864625B

TWI864625B - 半導體元件及其製造方法

Info

Publication number: TWI864625B
Application number: TW112108254A
Authority: TW
Inventors: 朱書燕; 丁國強; 葉松峯
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-12-27
Filing date: 2023-03-07
Publication date: 2024-12-01
Also published as: TW202427696A; CN221861640U; US20240213236A1

Abstract

一種半導體元件包含：第一半導體封裝包括位於第一半導體基底上的第一內連線結構、延伸穿過第一半導體基底並電性連接至第一內連線結構的基底穿孔以及直接接合至第一半導體封裝的第二半導體封裝；第二半導體封裝包括第二半導體基底及在第二半導體基底上的第二內連線結構。半導體元件更包含位於第二半導體封裝的與第一半導體封裝相對的表面上的矽層及附接至矽層的散熱結構。

Description

半導體元件及其製造方法

本發明的實施例是有關於一種積體電路封裝及其製造方法，特別是有關於一種包含散熱結構的半導體元件及其製造方法。

半導體行業歸因於進行中的各種電子組件(例如電晶體、二極體、電阻器、電容器等)的整合密度改良而經歷快速發展。整合密度主要的改良源自於最小特徵尺寸的不斷減小，其允許較多組件整合至給定區域中。隨著對於縮小的電子元件的需求增長，已出現對於更小且更創造性的半導體晶粒的封裝技術的需求。此等封裝系統之實例為疊層封裝(Package-on-Package；PoP)技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝的頂部上，以提供高水準的整合及組件密度。PoP技術通常能產生具有增強的功能性及印刷電路板(printed circuit board；PCB)上的小佔據面積的半導體元件。整合及組件密度之高水準可導致PoP元件內的產熱增加，其使得具創造性的封裝技術成為必要，所述技術整合改良的散熱特徵以維持這些PoP元件的增強功能性同時維持其小佔據面積。

根據一些實施例，一種半導體元件包括第一半導體封裝、直接接合至所述第一半導體封裝的第二半導體封裝、位於所述第二半導體封裝的與所述第一半導體封裝相對的側面上的矽層以及附接至所述矽層的散熱結構。第一半導體封裝包括位於第一半導體基底上的第一內連線結構以及延伸穿過所述第一半導體基底並電性連接至所述第一內連線結構的基底穿孔。第二半導體封裝包括第二半導體基底及所述第二半導體基底上的第二內連線結構。

根據一些實施例，一種製造半導體元件的方法包括在第一半導體晶粒上方形成第一接合層，所述第一半導體晶粒包括在第一半導體基底上的第一內連線結構；將第二半導體晶粒接合至所述第一接合層，所述第二半導體晶粒包括在第二半導體基底上的第二內連線結構；將所述第二半導體晶粒包封於密封體中；在所述第二半導體晶粒及所述密封體上方沉積絕緣緩衝層；在所述第二半導體晶粒及所述密封體的頂部表面上方形成第二接合層，其中所述第二接合層具有比所述絕緣緩衝層高的熱導率；以及將散熱結構的第三接合層直接接合至所述第二接合層，其中所述散熱結構包括矽基底上的所述第三接合層。

根據一些實施例，一種製造半導體元件的方法包括將第一半導體晶粒接合至第一載體基底，所述第一半導體晶粒包括第一內連線結構、位於所述第一內連線結構上方的第一半導體基底以及自所述第一內連線結構延伸穿過所述第一半導體基底的基底穿孔；將第二半導體晶粒接合至所述第一半導體晶粒，所述第二半導體晶粒包括第二內連線結構及位於所述第二內連線結構上方的第二半導體基底；將所述第二半導體晶粒包封於模製化合物中；在所述模製化合物及所述第二半導體晶粒上方沉積矽層；將第二載體基底接合至所述矽層；以及執行剝離製程以自所述第一半導體晶粒釋放所述第一載體基底。

101:第一載體基底

103:基礎基底

105:第一介電層

107:離型層

109:第一對準標記

111:第一接合層

201:第一半導體晶粒

203:第一半導體基底

205:第一內連線結構

207:第二接合層

209:基底穿孔

211:第一鈍化膜

213:第一接觸墊

215:第一內連線介電層

217:第一金屬化圖案

301:第一密封體

303:第一平坦化製程

401:隔離層

403:第一半導體元件

501:第三接合層

503:第二介電層

505:第一接合墊

505A:主動接合墊

505B:虛設接合墊

601:第二半導體元件

603:虛設晶粒

603A:虛設晶粒基底

603B:虛設晶粒接合層

605:第二半導體晶粒

607:第二密封體

609:第四接合層

611:第三介電層

613:第二接觸墊

615:第二內連線結構

617:第二內連線介電層

619:第二金屬化圖案

621:第二半導體基底

701:第一矽層

703:第二平坦化製程

801:第一氧化物層

901:第一載體結構

903:第二氧化物層

905:第二載體基底

1001:第一對準製程

1201:剝離製程

1301:第一開口

1401:第一UBM

1403:導電連接件

1405:第一PoP元件

1501:第一絕緣緩衝層

1601:第二矽層

1603:第三平坦化製程

1701:第二載體結構

1703:第一金屬層

1705:第三載體基底

1707:第一凹槽

1709:第三對準標記

1801:第二對準製程

1901:金屬矽化物

2101:第二PoP元件

2201:第二絕緣緩衝層

2301:第二金屬層

2401:第三載體結構

2403:第三金屬層

2405:第四載體基底

2407:第二凹槽

2409:第四對準標記

2501:第三對準製程

2801:第三PoP元件

T1:第一厚度

T2:第二厚度

T3:第三厚度

T4:第四厚度

T5:第五厚度

T6:第六厚度

T7:第七厚度

T8:第八厚度

TH1:第一組合厚度

TH2:第二組合厚度

TH3:第三組合厚度

當接合附圖閱讀時，自以下詳細描述最佳地理解本發明實施例的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增大或減小各種特徵的尺寸。

圖1示出在製造根據一些實施例的半導體封裝的中間步驟期間利用的含有對準標記特徵的第一載體基底的剖面圖。

圖2、圖3、圖4以及圖5示出根據一些實施例的在載體基底上方形成第一半導體元件的中間步驟的剖面圖。

圖6示出根據一些實施例的形成於第一半導體元件上方從而形成疊層封裝(PoP)元件的第二半導體元件的剖面圖。

圖7示出根據一些實施例的第一矽層在第二半導體元件上方的形成及第一矽層的薄化的剖面圖。

圖8示出根據一些實施例的氧化物層在第一矽層上方的形成的剖面圖。

圖9示出根據一些實施例的第一散熱結構的形成的剖面圖。

圖10示出根據一些實施例的氧化物層上方的第一散熱結構的對準的剖面圖。

圖11示出根據一些實施例的第一散熱結構至PoP元件的附接的剖面圖。

圖12示出根據一些實施例的第一載體基底的移除的剖面圖。

圖13及圖14示出根據一些實施例的形成用於PoP元件的外部接觸件的步驟的剖面圖。

圖15示出根據一些實施例的第一緩衝層在PoP元件上方的形成的剖面圖。

圖16示出根據一些實施例的第二矽層在第一緩衝層上方的形成及第二矽層的薄化的剖面圖。

圖17示出根據一些實施例的第二散熱結構的形成的剖面圖。

圖18及圖19示出根據一些實施例的第二散熱結構至PoP元件的對準及附接的剖面圖。

圖20及圖21示出根據一些實施例的第一載體基底的移除及用於PoP元件的外部接觸件的形成的剖面圖。

圖22示出根據一些實施例的第二緩衝層在PoP元件上方的形成的剖面圖。

圖23示出根據一些實施例的金屬接合層在第二緩衝層上方的形成的剖面圖。

圖24示出根據一些實施例的第三散熱結構的形成的剖面圖。

圖25及圖26示出根據一些實施例的第三散熱結構至PoP元件的對準及附接的剖面圖。

圖27及圖28示出根據一些實施例的第一載體基底的移除及用於PoP元件的外部接觸件的形成的剖面圖。

以下揭露內容提供用於實施本發明實施例的不同特徵的多個不同實施例或實例。以下描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸地形成之實施例，並且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。

此外，為易於描述，諸如「在......下方」、「低於」、「在......下部」、「高於」、「在......上部」及其類似者的空間相對術語在本文中可用於描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

根據一些實施例，堆疊晶粒(例如接合至第二晶粒的第一晶粒)及散熱結構(例如基底)接合至第二晶粒的背面。在一些實施例中，散熱結構使用氧化物對氧化物的接合組態而接合。在一些其他實施例中，散熱結構使用金屬對金屬接合組態而接合。在其他實施例中，散熱結構使用另一接合組態(例如介電質對介電質接合、半導體對半導體接合或類似接合)而接合。這些接合組態改良完成封裝中的散熱且改良散熱結構與第二晶粒之間的黏接。

在圖1中，示出第一載體基底101。在一些實施例中，第一載體基底101包括基礎基底103、在基礎基底103的頂部表面上方的第一介電層105、在第一介電層105上方的離型層107以及嵌入於離型層107內的第一對準標記109。另外，第一接合層111可沉積於離型層107的頂部表面上方，覆蓋第一對準標記109。第一載體基底101可隨後促進多個半導體元件(例如疊層封裝(PoP)元件)在第一載體基底101上的形成。

根據一些實施例，基礎基底103可包括矽(例如玻璃載體基底、陶瓷載體基底或類似物)。在一些實施例中，第一介電層105可包括氧化矽、氮化矽、氮氧化矽、聚合物或類似者，並且藉由物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)或類似者而沉積。在一些實施例中，離型層107可包括：環氧類熱離型材料，所述材料在加熱時損失其黏著特性，諸如光熱轉換(light-to-heat-conversion；LTHC)離型塗層；紫外線(ultra-violet；UV)膠，其在曝露於UV光時損失其黏著特性；或類似者。另外，第一對準標記109可包括第一導電材料。第一對準標記109設置於第一介電層105內且可促進後續結構(例如第一半導體晶粒201，參見圖2)在第一載體基底101上的準確置放。根據一些實施例，第一接合層111可包括含矽介電材料，諸如氧化矽、氮化矽、氮氧化矽或類似物，並且第一接合層111可使用合適的沉積製程來沉積，諸如CVD、PVD、ALD、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDPCVD)、下伏材料的氧化、這些製程的組合或類似者。視情況，可接著執行平坦化步驟以使第一接合層111的頂部表面齊平，使第一接合層111具有高平坦度。亦可採用其他材料及形成方法。

在圖2中，第一半導體晶粒201附接至第一載體基底101。在一些實施例中，第一半導體晶粒201包括第一半導體基底203上的第一內連線結構205。第一半導體晶粒201可藉由第二接合層207附接至第一載體基底101，使得第一內連線結構205面向第一載體基底101。

第一半導體晶粒201可為裸晶片半導體晶粒(例如未封裝的半導體晶粒)。舉例而言，第一半導體晶粒201可為邏輯晶粒(例如應用程式處理器(application processor；AP)、中央處理單元、微控制器等)、記憶體晶粒(例如動態隨機存取記憶體(dynamic random access memory；DRAM)晶粒、混合記憶體立方體(hybrid memory cube；HBC)、靜態隨機存取記憶體(static random access memory；SRAM)晶粒、寬頻輸入/輸出(wide input/output；wide IO)記憶體晶粒、磁阻式隨機存取記憶體(magnetoresistive random access memory；mRAM)晶粒、電阻式隨機存取記憶體(resistive random access memory；rRAM)晶粒等)、功率管理晶粒(例如功率管理積體電路(power management integrated circuit；PMIC)晶粒)、射頻(RF)晶粒、感測晶粒、微機電系統(micro-electro-mechanical-system；MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing；DSP)晶粒)、前端晶粒(例如類比前端(analog front-end；AFE)晶粒)、生物醫學晶粒或類似物。

第一半導體晶粒201可根據可適用的製造製程處理以在第一半導體晶粒201中形成積體電路。舉例而言，第一半導體晶粒201可包含第一半導體基底203，諸如經摻雜或未摻雜的矽或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。第一半導體基底203可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。

諸如電晶體、二極體、電容器、電阻器或類似物的元件可形成於第一半導體基底203中及/或其上，並可藉由包括一或多個第一內連線介電層215中的第一金屬化圖案217(例如導電線及通孔)的第一內連線結構205內連以形成一或多個積體電路。第一內連線介電層215可包括氧化矽、氮化矽、氮氧化矽、聚合物或類似物，並可藉由PVD、CVD、ALD或類似者而沉積。舉例而言，第一金屬化圖案217可為藉由鑲嵌製程形成於第一內連線介電層215中的導電特徵。

第一半導體晶粒201更包含基底穿孔(through substrate via；TSV)209，其可電性連接至第一內連線結構205中的金屬化圖案。TSV 209可包括導電材料(例如銅或類似物)且可自第一內連線結構205延伸至第一半導體基底203中。絕緣障壁層(未單獨示出)可形成於第一半導體基底203中的TSV 209的至少部分周圍。絕緣障壁層可包括例如氧化矽、氮化矽、氮氧化矽或類似物，並可用於實體地且電氣地隔離TSV 209與第一半導體基底203。在後續處理步驟中，第一半導體基底203可薄化以暴露出TSV 209(參見圖3)。在薄化之後，TSV 209提供自第一半導體基底203的背側至第一半導體基底203的前側的電性連接。

第一半導體晶粒201更包括第一接觸墊213，其允許對第一內連線結構205及第一半導體基底203上的元件進行外部連接。第一接觸墊213可包括電性連接至第一內連線結構205的金屬化圖案的銅、鋁(例如28K鋁)或另一導電材料。第一接觸墊213設置於可被稱為第一半導體晶粒201的主動側或前側上。第一半導體晶粒201的主動側/前側可指在第一半導體基底203上形成主動元件的一側。第一半導體晶粒201的背側可指與第一半導體基底203的主動側/前側相對的一側。

第一鈍化膜211設置於第一內連線結構205及第一接觸墊213上。第一鈍化膜211可包括氧化矽、氮氧化矽、氮化矽或類似物，其可藉由CVD、ALD、PVD或類似者而沉積。

第一半導體晶粒201可形成為較大晶圓的部分(例如連接至其他第一半導體晶粒201)。在一些實施例中，第一半導體晶粒201可在封裝之前彼此單體化。單體化製程可包含機械鋸割、雷射切割、電漿切割、其組合或類似者。在其他實施例中，第一半導體晶粒201在整合至半導體封裝中之後單體化。舉例而言，第一半導體晶粒201可經封裝同時仍作為晶圓的部分連接。

在一些實施例中，第二接合層207沉積於第一半導體晶粒201上，諸如第一鈍化層211上。第二接合層207可以類似方式且由與第一接合層111類似的材料形成。

在實施例中，第二接合層207藉由第一介電質對介電質接合製程(例如氧化物對氧化物接合)接合至第一接合層111。熔融接合可藉由先活化第一接合層111及/或第二接合層207，接著應用壓力、熱量及/或其他接合製程步驟以將第一接合層111結合至第二接合層207表面。活化第一接合層111及第二接合層207可使用例如乾式處理、濕式處理、電漿處理、暴露於H₂、暴露於N₂、暴露於O₂、這些的組合或類似者來執行。在使用濕式處理的實施例中，可使用例如RCA清潔製程。活化藉由例如允許在後續熔融接合製程中使用較低的壓力及溫度來輔助第一接合層111及第二接合層207的熔融接合。經過處理後，第一接合層111及/或第二接合層207之表面處的OH基團的數目增加。在活化第一接合層111及/或第二接合層207的表面之後，第一接合層111及第二接合層207可在相對低的溫度(例如室溫)下接觸在一起以形成弱鍵結。隨後，執行退火以加強弱鍵結及形成熔融接合。在退火期間，OH鍵中的H排出，從而在第一接合層之間形成Si-O-Si鍵，從而加強接合。

在圖3中，第一半導體晶粒201包封於第一密封體301中，並且對第一半導體晶粒201及第一密封體301執行第一平坦化製程303。在一些實施例中，第一密封體301可藉由壓縮模製、轉移模製或類似者而塗覆，並可形成於第一半導體晶粒201上方及周圍。第一密封體301可以液體或半液體形式而塗覆且隨後經固化。第一密封體301可為模製化合物。在形成第一密封體301之後，可執行第一平坦化製程303。在一些實施例中，第一平坦化製程303可移除第一密封體301在第一半導體晶粒201上方的部分，並可使第一半導體基底203薄化以暴露出TSV 209。第一平坦化製程303可為機械磨削或化學機械研磨(chemical-mechanical polish；CMP)製程，其中化學蝕刻劑及研磨劑用以進行反應且磨削掉第一密封體301的部分及第一半導體基底203的半導體材料。但可利用任何適合的平坦化製程。

在圖4中，可進一步移除第一半導體基底203的部分以形成凹槽。凹槽可經形成，使得第一半導體基底203的背面設置成比第一密封體301的頂部表面更低。凹槽隨後可由隔離層401填充。根據一些實施例，凹槽利用選擇性地蝕刻第一半導體基底203的蝕刻製程而形成於第一半導體基底203中，而無需顯著地蝕刻TSV 209或第一密封體301。因此，TSV 209可延伸於第一半導體基底203中的凹槽上方。在一些實施例中，隔離材料可形成於凹槽中從而形成隔離層401。隔離層401由介電材料形成。介電材料可為氧化物，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼摻磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)、正矽酸四乙酯(tetraethyl orthosilicate；TEOS)類氧化物或類似物，其可藉由合適的沉積製程形成，諸如CVD、ALD或類似者。亦可利用其他合適的介電材料，諸如低溫聚酰亞胺材料、聚苯并噁唑(polybenzoxazole；PBO)、密封體、其組合或類似物。隔離層401 可隔離TSV 209與第一半導體基底203的半導體材料。具有隔離層401的第一密封體301及第一半導體晶粒201在第一載體基底101上方形成第一半導體元件403。

在圖5中，第三接合層501形成於第一半導體元件403的背面表面上方及第一密封體301上，第三接合層501可包括第二介電層503及嵌入於第二介電層503內的第一接合墊505。在一些實施例中，第一接合墊505可包括導電材料，諸如銅或類似物。第一接合墊505中的一些可實體地且電性耦接至TSV 209。在實施例中，第二介電層503可包括含矽介電材料，諸如氧化矽、氮化矽、氮氧化矽或類似物，並且第三介電層611可使用合適的沉積製程沉積，諸如CVD、PVD、ALD、HDPCVD、這些的組合或類似者。視情況，可接著執行平坦化步驟以使第三接合層501的頂部表面齊平，使得第三接合層501具有高平坦度。亦可採用其他材料及形成方法。

根據一些實施例，第一接合墊505可形成於隔離層401及TSV 209上方。作為實例，為形成第一接合墊505，晶種層形成於隔離層401的頂部表面及TSV 209上方。在一些實施例中，晶種層為金屬層，其可為包括由不同材料形成的多個子層的單層或複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。隨後在晶種層上形成並圖案化光阻。光阻可藉由旋轉塗佈或類似者形成，並可曝露於光以用於圖案化。光阻的圖案對應於第一接合墊505。圖案化形成貫穿光阻的開口以暴露晶種層。導電材料形成於光阻的開口中及晶種層的經暴露部分上。導電材料可藉由諸如電鍍或化學鍍或類似者的鍍覆形成。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似物。隨後，移除光阻以及晶種層上未形成導電材料的部分。可藉由可接受灰化或剝離製程(諸如使用氧電漿或類似物)移除光阻。一旦移除光阻，則諸如藉由使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻)來移除晶種層的暴露部分。晶種層及導電材料的剩餘部分形成第一接合墊505。另外，第二介電層503可在形成第一接合墊505之後藉由旋轉塗佈、層壓、CVD、類似者或其組合形成。

在一些實施例中，第二介電層503在第一接合墊505之前形成。第二介電層503可藉由旋轉塗佈、層壓、CVD、類似者或其組合而形成於隔離層401上方。第一接合墊505可藉由在第二介電層503中形成凹槽(未單獨示出)而形成於第二介電層503中，例如蝕刻、碾磨、雷射技術、其組合或類似者。薄障壁層(未單獨示出)可共形地沉積於凹槽中，諸如藉由CVD、ALD、PVD、熱氧化、其組合或類似者。障壁層可由氧化物、氮化物、碳化物、其組合或類似物形成。第三導電材料可沉積於障壁層上方及凹槽中。第三導電材料可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合或類似者形成。第三導電材料的實例包含銅、鎢、鋁、銀、金、其組合或類似物。舉例而言，藉由CMP自第二介電層503的表面移除過量導電材料及障壁層。障壁層的剩餘部分及凹槽中的第三導電材料形成第一接合墊505。

根據一些實施例，第一接合墊505可包括主動接合墊505A以及虛設接合墊505B兩者。虛設接合墊505B與其他導電特徵電性隔離(包含第一半導體晶粒201及第二半導體晶粒605內的電路)，並且主動接合墊505A被主動地用於將其他導電特徵接合至第一接合墊505。虛設接合墊505B可用於在接合層內提供均勻的圖案密度。

在圖6中，第二半導體晶粒605及一或多個虛設晶粒603藉由第三接合層501附接至第一半導體元件403。

根據一些實施例，虛設晶粒603可置放成提供第二半導體元件601的結構支撐且減少翹曲或破裂，尤其在多個積體電路晶粒附接至第三接合層501時。虛設晶粒603可由具有適合的機械硬度或剛性的材料形成。在一些實施例中，虛設晶粒603可由半導體材料形成，所述半導體材料諸如矽、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、類似物或其組合。在一些實施例中，虛設晶粒603可由介電材料形成，所述介電材料諸如陶瓷材料、石英、另一電惰性材料、類似物或其組合。在一些實施例中，虛設晶粒603可為金屬或金屬合金，諸如錫鎳合金(例如「合金42」)或類似物。在一些實施例中，虛設晶粒603由兩種或多於兩種不同材料形成，諸如多個不同材料層。在一些實施例中，基於材料的機械硬度或剛性選擇虛設晶粒603的材料。

在一些實施例中，包含虛設晶粒603以用於改良第二半導體元件601中的均勻性，此可導致改良的平坦性。亦可包含虛設晶粒603以減少第二半導體元件601中的各種特徵當中的CTE不匹配。虛設晶粒603亦可充當散熱特徵。在此類實施例中，虛設晶粒603的材料可選擇為具有相對高熱導率(例如高於隨後沉積的第二密封體607的熱導率)。根據一些實施例，虛設晶粒603可基本上不含任何主動元件、功能電路或類似物。舉例而言，虛設晶粒603可包含虛設晶粒基底603A(例如塊狀矽基底)及虛設晶粒接合層603B。舉例而言，虛設晶粒接合層603B可用於使用熔融接合製程(諸如用於接合第一接合層111及第二接合層207的製程)將虛設晶粒603接合至第三接合層501。

第二半導體晶粒605可為裸晶片半導體晶粒(例如未封裝的半導體晶粒)。舉例而言，第二半導體晶粒605可為邏輯晶粒(例如AP、中央處理單元、微控制器等)、記憶體晶粒(例如DRAM晶粒、HBC、SRAM晶粒、wide IO記憶體晶粒、mRAM晶粒、rRAM)晶粒等)、功率管理晶粒(例如PMIC晶粒)、RF晶粒、感測晶粒、MEMS晶粒、訊號處理晶粒(例如DSP晶粒)、前端晶粒(例如AFE晶粒)、生物醫學晶粒或類似物。

第二半導體晶粒605可根據可適用的製造製程處理以在第二半導體晶粒605中形成積體電路。舉例而言，第二半導體晶粒605可包含第二半導體基底621，諸如經摻雜或未摻雜的矽，或絕緣層上半導體(SOI)基底的主動層。第二半導體基底621可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。

諸如電晶體、二極體、電容器、電阻器或類似物的元件可形成於第二半導體基底621中及/或其上，並可藉由包括一或多個第二內連線介電層617中的第二金屬化圖案619(例如導電線及通孔)的第二內連線結構615內連以形成一或多個積體電路。第二內連線介電層617可包括氧化矽、氮化矽、氮氧化矽、聚合物或類似物，並可藉由PVD、CVD、ALD或類似者沉積。舉例而言，第二金屬化圖案619可為藉由鑲嵌製程形成於第二內連線介電層617中的導電特徵。

第二半導體晶粒605更包括第二接觸墊613，其允許對第二內連線結構615及第二半導體基底621上的元件進行外部連接。第二接觸墊613可包括電性連接至第二內連線結構615的第二金屬化圖案619的銅、鋁(例如28K鋁)或另一導電材料。第二接觸墊613設置於可被稱為第二半導體晶粒605的主動側或前側上。第二半導體晶粒605的主動側/前側可指在第二半導體基底621上形成主動元件的一側。第二半導體晶粒605的背側可指與第二半導體基底621的主動側/前側相對的一側。

第二半導體晶粒605可形成為較大晶圓的部分(例如連接至其他第二半導體晶粒605)。在一些實施例中，第二半導體晶粒605可在封裝之前彼此單體化。單體化製程可包含機械鋸割、雷射切割、電漿切割、其組合或類似者。在其他實施例中，第二半導體晶粒605在整合至半導體封裝中之後單體化。舉例而言，第二半導體晶粒605可經封裝同時仍作為晶圓的部分連接。

根據一些實施例，第二半導體晶粒605藉由第四接合層609附接至第三接合層501。第二半導體晶粒605可在將虛設晶粒603附接至第三接合層501的同時、之前或之後附接至第三接合層501。第四接合層609可包含第三介電層611及第二接觸墊613。第三介電層611可包括含矽介電材料，諸如氧化矽、氮化矽、氮氧化矽或類似物，並且第三介電層611可使用合適的沉積製程(諸如CVD、PVD、ALD、HDPCVD、下伏材料的氧化、這些的組合或類似者)來沉積。第二接觸墊613可以與第一接合墊505類似的方式形成。視情況，可接著執行平坦化步驟以使第四接合層609的頂部表面齊平，使得第四接合層609具有高平坦度。亦可採用其他材料及形成方法。

在一些實施例中，第二半導體晶粒605藉由在第三接合層501與第四接合層609之間執行的介電質對介電質及金屬對金屬接合製程而接合至第三接合層501。在一些實施例中，介電質對介電質接合製程在第二介電層503與第三介電層611之間形成直接接合(例如諸如氧化物對氧化物接合的熔融接合)。另外，金屬對金屬接合製程可經由直接金屬對金屬接合將第三接合層501的第一接合墊505直接接合至第二半導體晶粒605的第二接觸墊613。因此，第一半導體晶粒201與第二半導體晶粒605之間的電性連接可由第一接合墊505至第二接觸墊613的實體連接提供。介電質對介電質接合製程可如下方式開始：對第二介電層503及第三介電層611中的任一者或兩者進行表面處理，從而促進第二介電層503與第三介電層611之間的介電質對介電質接合(例如諸如氧化物對氧化物接合)。所述表面處理可包含電漿處理。可在真空環境中執行電漿處理。在電漿處理後，表面處理可進一步包含對第二介電層503及第三介電層611中的任一者或兩者進行清潔製程(例如用去離子水或類似物沖洗)。接著，可繼續進行介電質對介電質及金屬對金屬接合製程，以將第二半導體晶粒605的第二接觸墊613對準至第三接合層501的第一接合墊505。接下來，介電質對介電質及金屬對金屬接合製程包含預接合步驟，在此期間，使第二半導體晶粒605與第三接合層501接觸。可在室溫(例如約21℃至約25℃之間)下執行預接合。介電質對介電質及金屬對金屬接合製程持續例如在約150℃至約400℃之間的溫度下執行退火達約0.5小時至約3小時之間的持續時間，使得第一接合墊505(例如銅)及第二接觸墊613(例如銅)彼此互相擴散，因此形成直接金屬對金屬接合。

另外，根據一些實施例，一或多個虛設晶粒603及第二半導體晶粒605藉由第二密封體607包封。第二密封體607可沉積於一或多個虛設晶粒603及第二半導體晶粒605上方，並且沉積於一或多個虛設晶粒603與第二半導體晶粒605之間的間隙中。第二密封體607可以與第一密封體301類似的方式形成，並可為模製化合物。在一些實施例中，第二密封體607可以與第一密封體301類似的方式薄化，使得一或多個虛設晶粒603、第二半導體晶粒605及第二密封體607共用第二半導體元件601的平坦頂部表面。

在圖7中，第一矽層701形成於第二半導體元件601上方。根據一些實施例，第一矽層701藉由使用CVD、HDPCVD、可流動CVD、旋轉塗佈或類似者在第二半導體元件601上方沉積矽而形成。第一矽層701藉由第二平坦化製程703平坦化。根據一些實施例，第二平坦化製程703可為機械磨削、CMP製程或類似者。第二平坦化製程703可將第一矽層701的厚度減小至在0.05微米至5微米範圍內的第一厚度T1。藉由將第一矽層701形成為具有上文所論述的第一厚度T1，第一矽層701可實現諸如所得結構中的充分散熱的優勢。

添加第一矽層701的添加改良隨後形成的PoP元件的散熱能力。第一矽層701的熱導率可允許來自由諸如第一半導體晶粒201、第二半導體晶粒605及隨後形成的PoP元件內的其他產熱結構的元件產生的熱量的改良散熱。因而，在一些實施例中，第一矽層701可形成為與第二半導體晶粒605的第二半導體基底621直接實體接觸。利用第一矽層701可允許更多大功率半導體晶粒併入至PoP元件中，同時在PoP元件內維持足夠溫度以便避免PoP元件內過熱。另外，利用第一矽層701可改良散熱，同時佔據較小的外型而允許更高密度封裝，同時改良或維持充分散熱以便降低PoP元件內過熱的風險。降低過熱PoP元件的風險是有利的，因為其可降低PoP元件內熱降解的風險及降低可由過熱所引起的PoP元件的功能性降低的風險。

在圖8中，第一氧化物層801形成於第一矽層701的頂部表面上方。第一氧化物層801可藉由CVD、ALD、PVD、熱氧化或類似者形成。第一氧化物層801可包括諸如氧化矽或類似物的氧化物材料。在一些實施例中，第一氧化物層801具有在0.05微米至3微米範圍內的第二厚度T2。藉由在第二厚度T2的範圍形成第一氧化物層801可實現優勢。舉例而言，第二厚度T2可夠薄以便不會使第二半導體元件601顯著地絕緣的同時仍提供充分的接合能力。

在圖9中，示出第一載體結構901，其中第二氧化物層903形成於第二載體基底905上方。根據一些實施例，第二載體基底905包括矽或類似物。第二氧化物層903可藉由CVD、ALD、PVD、熱氧化或類似者形成於第二載體基底905上方。第二氧化物層903可包括諸如氧化矽或類似物的氧化物材料。第二氧化物層903可具有在0.05微米至3微米範圍內的第三厚度T3。根據一些實施例，第一載體結構901可充當第二半導體元件601及第一半導體元件403的散熱結構。另外，第一載體結構901可具有比第二密封體603高的熱導率。藉由在第三厚度T3的範圍內形成第二氧化物層903可實現優勢。舉例而言，第三厚度T3可夠薄以便不會使第二半導體元件601顯著地絕緣的同時仍提供充分的接合能力。

在圖10中，執行第一對準製程1001以促進第一載體結構901至第一氧化物層801的附接。在實施例中，第一載體結構901的底部表面在將第一氧化物層801接合至第二氧化物層903之前對準於第一氧化物層801的頂部表面上方。在一些實施例中，第二對準標記(未單獨示出)可用以促進第一載體結構901至第一氧化物層801上的置放，使第一載體結構901與第二半導體元件601對準。在圖18及圖25中更詳細地描繪以與第一對準製程1001類似的方式利用對準標記的對準製程。

在圖11中，第一載體結構901藉由將第一氧化物層801接合至第二氧化物層903而附接至第二半導體元件601。根據一些實施例，第一氧化物層801藉由第二熔融接合製程(例如氧化物對氧化物接合)接合至第二氧化物層903。熔融接合可先藉由活化第一氧化物層801及/或第二氧化物層903，接著應用壓力、熱量及/或其他接合製程步驟以將第一氧化物層801結合至第二氧化物層903。活化第一氧化物層801及第二氧化物層903可藉由活化步驟執行，所述活化步驟例如可為乾式處理、濕式處理、電漿處理、暴露於H₂、暴露於N₂、暴露於O₂、這些的組合或類似者。在使用濕式處理的實施例中，可使用例如RCA清潔。在一些實施例中，在活化步驟之後，預接合步驟可藉由先將第一氧化物層801壓向第二氧化物層903。可在室溫(例如約21℃至約25℃之間)下執行預接合步驟。在一些實施例中，在活化步驟之後，可藉由例如在約150℃至約400℃之間的溫度下加熱第一氧化物層801及第二氧化物層903達約0.5小時至約8小時之間的持續時間來進行退火製程。在第二熔融接合製程之後，第一氧化物層801及第二氧化物層903具有在0.1微米至6微米範圍內的第一組合厚度TH1。藉由將第一氧化物層801接合至第二氧化物層903使得第一氧化物層801及第二氧化物層903具有上文所描述的第一組合厚度TH1可實現優勢，例如熔融接合的第一氧化物層801至第二氧化物層903可夠薄以便不會顯著地減少所得封裝中的散熱。已觀察到當接合的第一氧化物層801及第二氧化物層903的組合厚度大於以上範圍時，所得結構的散熱可能低得不能接受。

在圖12中，執行剝離製程1201以自第一半導體元件403移除第一載體基底101。在實施例中，剝離包含將諸如雷射光或紫外線(UV)光的光投影於離型層107上，使得離型層107分解且可移除第一載體基底101。

在圖13中，形成穿過第一接合層111、第二接合層207以及第一鈍化層211從而暴露出第一接觸墊213的第一開口1301。在一些實施例中，第一開口1301例如藉由蝕刻、碾磨、雷射技術、其組合或類似者形成，使得第一接觸墊213的底部表面被第一接合層111、第二接合層207以及第一鈍化層211暴露出來。

在圖14中，第一凸塊下金屬(under-bump metallization； UBM)1401形成於第一開口1301中且沿第一接合層111的主表面，並且導電連接件1403形成於第一UBM 1401上方。在一些實施例中，第一UBM 1401具有在第一接合層111的主表面上且沿所述主表面延伸的凸塊部分，並且具有延伸穿過第一接合層111、第二接合層207以及第一鈍化層211以實體地且電性耦接至第一接觸墊213的通孔部分。第一UBM 1401可由與第一接觸墊213相同的材料形成。在實施例中，導電連接件1403可為球柵陣列封裝(ball grid array；BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊、微凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold technique；ENEPIG)技術所形成的凸塊或類似物。導電連接件1403可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物或其組合。在一些實施例中，導電連接件1403藉由首先經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似者形成焊料層而形成。一旦焊料層已形成於結構上，則可執行回焊以便將材料塑形成所要的凸塊形狀。在另一實施例中，導電連接件1403包括藉由濺鍍、印刷、電鍍、化學鍍覆、CVD或類似者形成的金屬柱(諸如銅柱)。金屬柱可不具焊料且具有實質上豎直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似物或其組合，並可藉由鍍覆製程形成。

根據本揭露的一些實施例，在於第一UBM 1401上方形成導電連接件1403之後，形成第一PoP元件1405。在實施例中，第一PoP元件1405包括第一載體結構901，其支撐堆疊於第一半導體元件403上方的第二半導體元件601，其中第一載體結構901藉由第一氧化物層801與第二氧化物層903之間的氧化物對氧化物接合而附接至第二半導體元件601。

亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助3D封裝或3DIC元件的校驗測試。測試結構可包含例如形成於重佈線層中或形成在基底上的測試墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡以及類似者。可對中間結構以及最終結構執行校驗測試。另外，本文中所揭露的結構及方法可結合併入有對已知良好晶粒的中間驗證的測試方法而使用，以提高良率且降低成本。

此實施例可實現優勢。舉例而言，藉由將第一矽層701形成為第一厚度T1，並且將第一氧化物層801及第二氧化物層903形成為第一組合厚度TH1，第一PoP元件1405可實現改良的散熱，同時維持更小的外型以實現高密度封裝。此實施例的優勢可部分地歸因於所使用的材料的熱導率，例如在300K的溫度下，第一Si/SiO₂層及第二Si/SiO₂層的熱導率為約8W/(m．K)。第一厚度T1及第一組合厚度TH1允許以在約2W/(m．K)to約8W/(m．K)範圍內的速率自第一PoP元件1405散熱。

圖1至圖14示出製造根據一些實施例的第一PoP元件1405的剖面圖。亦可具有其他配置。舉例而言，圖15至圖21示出形成根據一些其他實施例的第二PoP元件2101的剖面圖。第二PoP元件2101可實質上類似於第一PoP元件1405，其中類似附圖標號指代由類似製程形成的類似元件。然而，在第二PoP元件2101中，類似於第一載體結構901的第二載體結構1701藉由金屬對矽的接合而接合至第二半導體元件601。

在圖15中，第二半導體元件601繪示為藉由第三接合層501附接至第一半導體元件403，第一半導體元件403由第一載體基底101支撐。如圖15中進一步示出，第一絕緣緩衝層1501形成於第二半導體元件601的與第一半導體元件403相對的頂部表面上方、虛設晶粒603上方以及第二密封體607上方。第一載體基底101、第一半導體元件403、第三接合層501以及第二半導體元件601可以類似方式且由與上文所論述類似的材料形成。第一絕緣緩衝層1501可包括氧化矽或類似物，並且第一絕緣緩衝層1501藉由CVD、ALD、PVD或類似者沉積。另外，第一絕緣緩衝層1501可形成為具有在0.05微米至3微米範圍內的第四厚度T4。已觀察到大於第四厚度T4的厚度可能導致散熱潛力降低。

在圖16中，第二矽層1601形成於第一絕緣緩衝層1501上方。根據一些實施例，第二矽層1601藉由使用CVD、HDPCVD、可流動CVD、旋轉塗佈或類似者在第一絕緣緩衝層1501上方沉積矽而形成。接著，第二矽層1601可藉由第三平坦化製程1603平坦化。根據一些實施例，第三平坦化製程1603可為機械磨削、CMP製程或類似者。第三平坦化製程1603可將第二矽層1601的厚度減小至0.05微米至3微米範圍內的第五厚度T5。藉由將第二矽層1601形成為具有上文所論述的第五厚度T5，第二矽層1601可實現優勢，諸如所得結構的充分散熱，並藉由改良的表面粗糙度來幫助增強接合品質。第一絕緣緩衝層1501可提供第二矽層1601與下伏元件晶粒之間的電性絕緣。

添加第二矽層1601的添加改良隨後形成的PoP元件的散熱能力。舉例而言，第二矽層1601的相對高熱導率(例如大於第一絕緣緩衝層1501)可允許來自由諸如第一半導體晶粒201、第二半導體晶粒605以及隨後形成的PoP元件內的其他產熱結構的元件產生的熱量的改良散熱。利用第一矽層701可允許更多大功率半導體晶粒併入至PoP元件中，同時在PoP元件內維持足夠的溫度以避免PoP元件內過熱。另外，利用第一矽層701可改良散熱，同時佔據較小的外型而允許更高密度封裝，同時改良或維持充分散熱以降低PoP元件內過熱的風險。降低過熱PoP元件的風險是有利的，因其可降低PoP元件內熱降解的風險以及降低可由過熱引起的PoP元件的功能性降低的風險。

在圖17中，示出第二載體結構1701，其中第一金屬層1703形成於第三載體基底1705上方。根據一些實施例，第三載體基底1705包括矽或類似物。根據一些實施例，在於第三載體基底1705上方形成第一金屬層1703之前，第一凹槽1707可形成於第三載體基底1705中。第一凹槽1707可形成於第三載體基底1705中，使得當在第三載體基底1705上方形成第一金屬層1703時，第三載體基底1705的頂部表面與第三載體基底1705中的第一凹槽1707的頂部表面之間的高度差形成第三對準標記1709。第三對準標記1709可用以促進將第二載體結構1701對準至第二半導體元件601。第一凹槽1707可藉由蝕刻、碾磨、雷射技術、其組合或類似者形成於第三載體基底1705中。根據一些實施例，第一金屬層1703可藉由濺鍍、印刷、電鍍、化學鍍覆、CVD或類似者形成於第三載體基底1705上方。在第一凹槽1707形成於第三載體基底1705中的實施例中，第一金屬層1703中的凹槽對應於第一凹槽1707而形成，這些凹槽形成第三對準標記1709。第三對準標記1709可在第一金屬層1703的沉積期間由於第一凹槽1707與第三載體基底1705的剩餘部分之間的高度差而形成。在實施例中，第一金屬層1703可包括諸如鎳、銅或類似物的金屬。在形成第一金屬層1703之後，第一金屬層1703可具有在0.05微米至3微米範圍內的第六厚度T6。根據一些實施例，第二載體結構1701可充當第二半導體元件601及第一半導體元件403的散熱結構。另外，第二載體結構1701可具有比第二密封體603更高的熱導率。藉由在第六厚度T6的範圍內形成第一金屬層1703可實現優勢。舉例而言，第六厚度T6可部分地歸因於第一金屬層1703的熱導率將改良的散熱提供至第二半導體元件601，同時仍提供充分的接合能力。

在圖18中，執行第二對準製程1801以促進第二載體結構1701至第二矽層1601的附接。在實施例中，第二載體結構1701的底部表面在將第一金屬層1703接合至第二矽層1601之前對準於第二矽層1601的頂部表面上方。在一些實施例中，第三對準標記1709可用以促進第二載體結構1701至第二矽層1601上的置放，使得第二載體結構1701與第二半導體元件601對準。

在圖19中，第二載體結構1701藉由將第一金屬層1703直接接合至第二矽層1601而附接至第二半導體元件601。因而，圖15至圖21的實施例，第二矽層1601亦可稱為接合層。根據一些實施例，第一金屬層1703藉由執行第一熱退火製程而接合至第二矽層1601。第一熱退火製程可在室溫(例如約20℃)至400℃的溫度下執行0.5小時至12小時的持續時間，使得第一金屬層 1703與第二矽層1601反應以形成金屬對矽接合。根據一些實施例，金屬對矽接合在第一金屬層1703與第二矽層1601之間的界面處形成金屬矽化物1901。在將第一金屬層1703接合至第二矽層1601之後，第一金屬層1703及第二矽層1601具有在1微米至6微米範圍內的第二組合厚度TH2。藉由將第一金屬層1703接合至第二矽層1601以使得第一金屬層1703及第二矽層1601具有第二組合厚度TH2，第一金屬層1703及第二矽層1601可提供第二半導體元件601與第二載體結構1701之間的改良的散熱及充分的接合強度。低於第二組合厚度TH2的厚度可能無法在第二半導體元件601與第二載體結構1701之間提供充分的接合，並且高於第二組合厚度TH2的厚度可能不必要地增加PoP元件的尺寸。

根據一些實施例，在將第二載體結構1701接合至第二半導體元件601之後，第一間隙可存在於第二矽層1601與第一金屬層1703之間。第一間隙在形成第二載體結構1701的第三對準標記1709及第二載體結構1701時在第一金屬層1703的沉積期間由於第一凹槽1707與第三載體基底1705的剩餘部分之間的高度差而形成，當接合至第二矽層1601的平坦表面時，第一間隙形成於第二矽層1601與第二載體結構1701之間的對應於第三對準標記1709的位置處。

在圖20中，執行剝離製程1201以自第一半導體元件403移除第一載體基底101。在實施例中，剝離包含將諸如雷射光或紫外線(UV)光的光投影於離型層107上，使離型層107分解並可移除第一載體基底101。

在圖21中，示出在第一UBM 1401及導電連接件1403 的形成之後的第二PoP元件2101。第一UBM 1401可以類似方式且由與上文關於圖14所論述類似的材料形成。導電連接件1403可以類似方式且由與上文關於圖14所論述類似的材料形成。在實施例中，第二PoP元件2101包括第二載體結構1701，其支撐堆疊於第一半導體元件403上方的第二半導體元件601，其中第二載體結構1701藉由將第一金屬層1703接合至第二矽層1601而附接至第二半導體元件601。

此實施例可實現優勢。舉例而言，藉由將第二矽層1601及第一金屬層1703形成為第二組合厚度TH2，第二PoP元件2101可實現改良的散熱，同時維持更小的外型以實現高密度封裝。此實施例的優勢可部分地歸因於所使用材料的相對高熱導率。舉例而言，在300K的溫度下，鎳的熱導率為約91W/(m．K)。第二組合厚度TH2允許以大於91W/(m．K)的速率自第二PoP元件2101散熱。

另外，圖22至圖28示出形成根據一些其他實施例的第三PoP元件2801的剖面圖。第三PoP元件2801可與第一PoP元件1405實質上類似，其中類似附圖標號指代由類似製程形成的類似元件。在第三PoP元件2801中，類似於第一載體結構901的第三載體結構2401藉由金屬對金屬接合而接合至第二半導體元件601。

在圖22中，第二半導體元件601繪示為藉由第三接合層501及形成於第二半導體元件601的與第一半導體元件403相對的頂部表面上方的第二絕緣緩衝層2201附接至第一半導體元件403，第一半導體元件403由第一載體基底101支撐。第一載體基底101、第一半導體元件403、第三接合層501以及第二半導體元件601可以類似方式且由與上文所論述類似的材料形成。

根據一些實施例，第二絕緣緩衝層2201可藉由CVD、ALD、PVD、熱氧化或類似者形成於第二半導體元件601的頂部表面上方。第二絕緣緩衝層2201可包括諸如氧化矽或類似物的氧化物材料。

在圖23中，第二金屬層2301形成於第二絕緣緩衝層2201的頂部表面上方。在實施例中，第二金屬層2301可藉由在第二絕緣緩衝層2201上方形成晶種層而形成，晶種層可為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及在鈦層上方的銅層。可使用例如PVD或類似者形成晶種層。第二金屬層2301可隨後藉由將金屬鍍覆至晶種層上來形成，鍍覆可為電鍍或無電鍍敷或類似者。金屬可為銅或類似物。在將金屬鍍覆至晶種層上之後，第二金屬層2301可具有在0.05微米至10微米範圍內的第七厚度T7。藉由在第七厚度T7的範圍內形成第二金屬層2301可實現優勢。舉例而言，第七厚度T7可部分地歸因於第二金屬層2301的熱導率將改良的散熱提供至第二半導體元件601，同時仍提供充分的接合能力。

在圖24中，示出第三載體結構2401，其中第三金屬層2403形成於第四載體基底2405上方。根據一些實施例，第四載體基底2405包括矽或類似物。根據一些實施例，在於第四載體基底2405上方形成第三金屬層2403之前，第二凹槽2407可形成於第四載體基底2405中。第二凹槽2407可形成於第四載體基底2405 中，使得當在第四載體基底2405上方形成第三金屬層2403時，第四載體基底2405的頂部表面與第四載體基底2405中的第二凹槽2407的頂部表面之間的高度差形成第四對準標記2409。第四對準標記2409可用以促進將第三載體結構2401對準至第二半導體元件601。第二凹槽2407可藉由蝕刻、碾磨、雷射技術、其組合或類似者形成於第四載體基底2405中。根據一些實施例，第三金屬層2403可藉由濺鍍、印刷、電鍍、化學鍍覆、CVD或類似者形成於第四載體基底2405上方。在第二凹槽2407形成於第四載體基底2405中的實施例中，第三金屬層2403中的凹槽對應於第二凹槽2407而形成，這些凹槽形成第四對準標記2409。在實施例中，第三金屬層2403可包括諸如銅或類似物的金屬。在形成第三金屬層2403之後，第三金屬層2403可具有在0.05微米至10微米範圍內的第八厚度T8。根據一些實施例，第三載體結構2401可充當第二半導體元件601及第一半導體元件403的散熱結構。另外，第三載體結構2401可具有比第二密封體603高的熱導率。藉由在第八厚度T8的範圍內形成第三金屬層2403可實現優勢。舉例而言，第八厚度T8可部分地歸因於第三金屬層2403的熱導率將改良的散熱提供至第二半導體元件601，同時仍提供充分的接合能力。

在圖25中，執行第三對準製程2501以促進第三載體結構2401至第二金屬層2301的附接。在實施例中，第三載體結構2401的底部表面在將第三金屬層2403接合至第二金屬層2301之前對準於第二金屬層2301的頂部表面上方。在一些實施例中，第四對準標記2409可用以促進第三載體結構2401至第二金屬層 2301上的置放，使得第三載體結構2401與第二半導體元件601對準。

在圖26中，第三載體結構2401藉由將第三金屬層2403接合至第二金屬層2301而附接至第二半導體元件601。根據一些實施例，第三金屬層2403藉由執行第二熱退火製程而接合至第二金屬層2301。第二熱退火製程可在室溫(例如約20℃)至400℃的溫度下執行0.5小時至12小時的持續時間，使得第三金屬層2403與第二金屬層2301反應，以在第三金屬層2403與第二金屬層2301之間形成金屬對金屬接合。在第二金屬層2301與第三金屬層2403之間形成金屬對金屬接合之後，第二金屬層2301及第三金屬層2403可具有在0.05微米至20微米範圍內的第三組合厚度TH3。具有第三組合厚度TH3的第二金屬層2301及第三金屬層2403可提供第二半導體元件601與第三載體結構2401之間的改良的散熱及充分的接合強度。低於第三組合厚度TH3的厚度可能無法提供第二半導體元件601與第三載體結構2401之間的充分接合，並且高於第三組合厚度TH3的厚度可能不必要地增加PoP元件的大小。

根據一些實施例，在將第三載體結構2401接合至第二半導體元件601之後，第二間隙可存在於第二金屬層2301與第三金屬層2403之間。第二間隙在形成第三載體結構2401的第四對準標記2409及第三載體結構2401時在第三金屬層2403的沉積期間由於第二凹槽2407與第四載體基底2405的剩餘部分之間的高度差而形成，當接合至第二金屬層2301的平坦表面時，第二間隙形成於第二金屬層2301與第三載體結構2401之間的對應於第四對準標記2409的位置處。

在圖27中，執行剝離製程1201以自第一半導體元件403移除第一載體基底101。在實施例中，剝離包含將諸如雷射光或紫外線(UV)光的光投影於離型層107上，使得離型層107分解並可移除第一載體基底101。

在圖28中，示出在第一UBM 1401及導電連接件1403的形成之後的第三PoP元件2801。第一UBM 1401可以類似方式且由與上文關於圖14所論述類似的材料形成。導電連接件1403可以類似方式且由與上文關於圖14所論述類似的材料形成。在實施例中，第三PoP元件2801包括支撐堆疊於第一半導體元件403上方的第二半導體元件601的第三載體結構2401，其中第三載體結構2401藉由將第三金屬層2403接合至第二金屬層2301而附接至第二半導體元件601。

此實施例可實現優勢。舉例而言，將第二金屬層2301及第三金屬層2403形成為第三組合厚度TH3，第三PoP元件2801可實現改良的散熱，同時維持更小的外型以實現高密度封裝。此實施例的優勢可部分地歸因於所使用材料的熱導率，例如在300K的溫度下，銅的熱導率為約400W/(m．K)。第三組合厚度TH3允許以大於400W/(m．K)的速率自第三PoP元件2801散熱。

實施例可實現優勢。本揭露的實施例在各種厚度及接合製程下利用各種材料以將第二半導體元件601黏附至各種載體結構，以改良所形成PoP元件的散熱能力。藉由選擇的材料及厚度以及接合方法，各種載體結構能取決於所形成PoP元件的熱需求而提供充分散熱，由此改良所形成PoP元件的效能及可靠性。

根據本揭露的一些實施例，一種半導體元件包含：第一半導體封裝，包含：第一內連線結構，位於第一半導體基底上；基底穿孔，延伸穿過第一半導體基底並電性連接至第一內連線結構；以及第二半導體封裝，直接接合至第一半導體封裝，第二半導體封裝包含第二半導體基底及在第二半導體基底上的第二內連線結構；矽層，位於第二半導體封裝的與第一半導體封裝相對的側面上；以及散熱結構，附接至矽層。在實施例中，矽層具有在1微米至6微米範圍內的厚度。在實施例中，更包含與矽層直接實體接觸的第一氧化物接合層；及與第一氧化物接合層直接實體接觸的第二氧化物接合層，所述第二氧化物接合層與散熱結構實體接觸。在實施例中，更包含直接接合至矽層的金屬接合層，所述金屬接合層與散熱結構直接實體接觸。在實施例中，第二半導體封裝更包含第二半導體基底上的絕緣緩衝層，所述絕緣緩衝層與矽層直接實體接觸。在實施例中，第二半導體封裝更包含多個虛設晶粒，所述虛設晶粒鄰近於第二半導體晶粒。在實施例中，第一半導體封裝藉由接合層直接接合至第二半導體封裝，所述接合層包含：將第一半導體晶粒電性耦接至第二半導體晶粒的接合墊及虛設襯墊。

根據本揭露的一些實施例，一種製造半導體元件的方法，包含：在第一半導體晶粒上方形成第一接合層，第一半導體晶粒包含在第一半導體基底上的第一內連線結構；將第二半導體晶粒接合至第一接合層，第二半導體晶粒包含在第二半導體基底上的第二內連線結構；將第二半導體晶粒包封於密封體中；在第二半導體晶粒及密封體上方沉積絕緣緩衝層；在第二半導體晶粒及密封體的頂部表面上方形成第二接合層，其中第二接合層具有比絕緣緩衝層高的熱導率；以及將散熱結構的第三接合層直接接合至第二接合層，其中散熱結構包含矽基底上的第三接合層。在實施例中，形成第二接合層包含在絕緣緩衝層上方沉積矽層及將第三接合層接合至矽層。在實施例中，將散熱結構的第三接合層接合至矽層包含在矽層與第三接合層之間形成金屬對矽接合。在實施例中，在於矽層與第三接合層之間形成金屬對矽接合之後，矽層及第三接合層具有在1微米至6微米之間的組合厚度。在實施例中，矽層具有在1微米至6微米範圍內的厚度。在實施例中，第二接合層包含第一金屬層，並且第三接合層包含第二金屬層，並且其中將第三接合層接合至第二接合層形成金屬對金屬接合。在實施例中，第一接合層包含主動接合墊及虛設接合墊，其中主動接合墊用於將第二半導體晶粒接合至第一接合層，並且主動接合墊將第一半導體晶粒電性耦接至第二半導體晶粒。

根據本揭露的一些實施例，一種製造半導體元件的方法包含：將第一半導體晶粒接合至第一載體基底，第一半導體晶粒包含：第一內連線結構；位於第一內連線結構上方的第一半導體基底；及自第一內連線結構延伸穿過第一半導體基底的基底穿孔；將第二半導體晶粒接合至第一半導體晶粒，第二半導體晶粒包含：第二內連線結構；及位於第二內連線結構上方的第二半導體基底；將第二半導體晶粒包封於模製化合物中；在模製化合物及第二半導體晶粒上方沉積矽層；將第二載體基底接合至矽層；以及執行剝離製程以自第一半導體晶粒釋放第一載體基底。在實施例中，更包含：在剝離製程之後，暴露出第一內連線結構的導電接觸墊；以及形成與導電接觸墊接觸的凸塊下金屬。在實施例中，將第二載體基底接合至矽層包含：在矽層上沉積第一氧化物層；在第二載體基底上沉積第二氧化物層；以及將第一氧化物層直接接合至第二氧化物層。在實施例中，將第二載體基底接合至矽層更包含在將第一氧化物層直接接合至第二氧化物層之前活化第一氧化物層的第一表面或活化第二氧化物層的第二表面。在實施例中，將第二半導體晶粒接合至第一半導體晶粒更包含將第二內連線結構的接觸墊接合至金屬接合墊，金屬接合墊與基底穿孔直接實體接觸且將第一半導體晶粒電性耦接至第二半導體晶粒。在實施例中，接合第二載體基底包含將金屬層直接接合至矽層，其中金屬層接觸第二載體基底。

前文概述若干實施例的特徵以使得所屬領域的技術人員可更佳地理解本揭露內容的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，並且所屬領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中進行作出改變、替代及更改。