TWI864481B

TWI864481B - 記憶體結構及其製造方法

Info

Publication number: TWI864481B
Application number: TW111142655A
Authority: TW
Inventors: 江玗潔; 呂增富; 蔡鎮宇
Original assignee: 南亞科技股份有限公司
Priority date: 2022-11-08
Filing date: 2022-11-08
Publication date: 2024-12-01
Also published as: TW202420564A

Abstract

一種記憶體結構包括半導體基板、字元線結構以及隔離結構。半導體基板具有溝槽。字元線結構位於半導體基板的溝槽中，且具有下閘極、包覆下閘極的阻擋層與位於阻擋層上的上閘極。下閘極的頂面為弧形，且頂面的邊緣低於頂面的中央。隔離結構位於半導體基板的溝槽中及字元線結構上。

Description

記憶體結構及其製造方法

本揭露是有關一種記憶體結構及一種記憶體結構的製造方法。

隨著科技越來越進步，積體電路晶片的尺寸也越來越小，其中積體電路晶片的內部包含許多半導體元件像是二極體、電晶體以及電容器等。一般而言，隨著電晶體的尺寸縮小，該元件的通道長度也會越變越小，因而引發短通道效應(Short channel effect)，其中該效應會導致更多的漏電流。除此之外，在金屬氧化物半導體場效電晶體(MOSFET)中，高參雜濃度的半導體會在閘極汲極重疊區產生強大的電場並引發漏電流，此現象被稱為閘極引發汲極漏電流(Gate Induce Drain Leakages; GIDL)。在記憶體單元電晶體中，雖可使用雙金屬(Dual Metal; DM)閘極來改善GIDL的問題，但通常閘極的材料包含具有功函數較低的多晶矽以及功函數較高的鎢，而多晶矽會使含有雙閘極的字元線電阻上升及導電性下降，使訊號傳遞速度下降。

本揭露之一技術態樣為一種記憶體結構。

根據本揭露之一些實施方式，一種記憶體結構包括半導體基板、字元線結構以及隔離結構。半導體基板具有溝槽。字元線結構位於半導體基板的溝槽中，且具有下閘極、包覆下閘極的阻擋層與位於阻擋層上的上閘極。下閘極的頂面為弧形，且頂面的邊緣低於頂面的中央。隔離結構位於半導體基板的溝槽中及字元線結構上。

在一些實施方式中，上述阻擋層具有第一部分與第二部分。第二部分位於上閘極與下閘極之間，且第一部分位於溝槽的底部與下閘極之間。第二部分沿下閘極的頂面設置而呈弧形。

在一些實施方式中，上述上閘極的底面接觸阻擋層的第二部分而呈弧形。

在一些實施方式中，上述上閘極的頂面與底面之間的距離在10奈米至100奈米的範圍中。

在一些實施方式中，上述上閘極的厚度從上閘極的中央往上閘極的邊緣逐漸增加。

在一些實施方式中，上述記憶體結構更包括絕緣層以及氧化層。絕緣層位於半導體基板的頂面上。氧化層位於字元線結構與半導體基板的溝槽的側壁之間並延伸至隔離結構與絕緣層之間，且接觸阻擋層與上閘極。

在一些實施方式中，上述下閘極與上閘極的材料不同。

本揭露之令一技術態樣為一種記憶體結構的製造方法。

根據本揭露之一些實施方式，一種記憶體結構的製造方法包括形成溝槽於半導體基板中；形成阻擋層的第一部分於半導體基板的溝槽中；形成下閘極於該半導體基板的該溝槽中與該阻擋層的第一部分上；蝕刻下閘極使下閘極的頂面為弧形，且頂面的邊緣低於該頂面的中央；形成阻擋層的第二部分於半導體基板的溝槽中與下閘極上，使下閘極由阻擋層包覆；形成上閘極於阻擋層的第二部分上，其中下閘極、阻擋層及上閘極定義出一字元線結構；以及形成隔離結構於半導體基板的溝槽中及字元線結構上。

在一些實施方式中，上述記憶體結構的製造方法構包括蝕刻上閘極，使上閘極的頂面與底面之間的距離在10 奈米至100 奈米的範圍中。

在一些實施方式中，上述蝕刻下閘極使下閘極的頂面為弧形是使用對金屬具有高選擇比的蝕刻劑。

在本揭露上述實施方式中，由於字元線結構的下閘極的頂面為弧形，且頂面的邊緣低於頂面的中央，阻擋層位於下閘極上，而上閘極位於阻擋層上，因此相較於傳統的雙金屬閘極設計，此字元線結構的下閘極的截面積更為增加而上閘極的截面積更為減少，使下閘極對於字元線結構的電阻的影響上升，且上閘極對於字元線結構的電阻的影響下降。在選用適當的材料作為下閘極(如鎢)與上閘極(如多晶矽)後，可以使字元線結構的電阻小於傳統雙金屬閘極字元線的電阻，使訊號傳遞速度增加。除此之外，上閘極仍可保有足夠厚的邊緣厚度，除了降低字元線結構的電阻，更可同時減少閘極引發汲極漏電流(Gate Induce Drain Leakages; GIDL)。因此，字元線結構可取代傳統的閘極設計，並可運用於記憶體單元的電晶體中，除了減少因電晶體元件縮小所導致的GIDL，也同時降低字元線的電阻並提升導電性，以提升訊號傳遞的速度。

以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。

諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。

第1圖繪示根據本揭露一實施方式之記憶體結構100的剖面圖。如圖所示，記憶體結構100包括半導體基板120、字元線結構140與隔離結構160。半導體基板120具有溝槽122，且溝槽122的底部呈弧形。字元線結構140位於半導體基板120的溝槽122中且具有下閘極141、阻擋層142與上閘極143。阻擋層142包覆下閘極141。上閘極143位於阻擋層142上。這樣的配置，阻擋層142可阻擋下閘極141與上閘極143接觸，進而避免產生下閘極141與上閘極143產生反應並形成化合物。此外，下閘極141的頂面144為弧形，且頂面144的邊緣低於頂面144的中央，使得下閘極141的截面積大於上閘極143的截面積，因此可更進一步地提升下閘極141對字元線結構140的電阻及導電性的影響。在本文中，下閘極141的截面積與上閘極143的截面積可分別在第1圖中以各自所在的花紋區域的面積表示。隔離結構160位於半導體基板120的溝槽122中及字元線結構140上。

在一些實施方式中，下閘極141的材料可為金屬，例如鎢，而上閘極143的材料可為具有低功函數(Work function)的多晶矽，此設計可用以減少閘極引發汲極漏電流(Gate Induce Drain Leakages; GIDL)。阻擋層142與隔離結構160的材料可為氮化物，舉例而言，阻擋層142的材料可為氮化鈦，而隔離結構160的材料可為氮化矽，但並不用以限制本揭露。

由於字元線結構140的下閘極141的頂面144為弧形，因此相較於傳統的雙金屬閘極設計，下閘極141的截面積更為增加，上閘極143的截面積更為減少，使下閘極141對於字元線結構140的電阻的影響上升，且上閘極143對於字元線結構140的電阻的影響下降。在選用適當的材料作為下閘極141(例如鎢的金屬)與上閘極143(例如多晶矽)後，可以使字元線結構140的電阻小於使用傳統雙金屬閘極設計的字元線的電阻，並增加導電性以提升訊號傳遞的速度。除此之外，由於上閘極143的邊緣厚度足夠厚，因此除了降低字元線結構140的電阻，更可同時保有減少GIDL的特性。字元線結構140可取代傳統的閘極設計，並可運用於記憶體單元的電晶體中，除了減少因電晶體元件縮小所導致的GIDL，更可降低字元線的電阻，使導電性以及訊號傳遞速度提升。

在本實施方式中，阻擋層142具有第一部分147與第二部分148。阻擋層142的第一部分147位於半導體基板120的溝槽122的底部的表面與下閘極141之間。阻擋層142的第二部分148位於上閘極143與下閘極141之間，且第二部分148沿著下閘極141的頂面144設置而呈弧形。阻擋層142可阻擋下閘極141與上閘極143接觸，進而避免產生下閘極141與上閘極143產生反應並形成化合物。在一些實施方式中，阻擋層142的材料與下閘極141及上閘極143的材料不同，阻擋層142的材料包括金屬氮化物，舉例而言，包括氮化鈦，但並不用以限制本揭露。

此外，上閘極143的底面接觸阻擋層142的第二部分148而呈弧形。在一些實施方式中，上閘極143的頂面與底面之間的距離D在10奈米至100奈米的範圍中，且上閘極143在垂直方向上的厚度從上閘極143的中央往上閘極143的邊緣逐漸增加。也就是說，上閘極143的頂面較弧形的底面平整，使上閘極143的厚度隨位置改變。由於上閘極143的邊緣厚度為最厚而中央為最薄，使得上閘極143比起傳統的層狀結構具有更小的截面積，藉此減小上閘極143對字元線結構140的電阻的影響。因此，在選擇適當的材料後(例如上閘極143為多晶矽，下閘極141為鎢)，可降低字元線結構140的電阻，此外，上閘極143仍具有足夠厚的邊緣，可用以減少GIDL。

在本實施方式中，記憶體結構100還可包括絕緣層180與氧化層190。絕緣層180位於半導體基板120的頂面上且鄰近半導體基板120的溝槽122。氧化層190位於字元線結構140與半導體基板120的溝槽122的側壁之間且延伸至隔離結構160與絕緣層180之間的位置。氧化層190接觸阻擋層142的第一部分147與上閘極143。氧化層190作為閘極介電質，半導體基板120作為基極，字元線結構140作為閘極，因此可形成金屬氧化物半導體(MOS)電容，為金屬氧化物半導體場效電晶體(MOSFET)中必要的結構。在一些實施方式中，氧化層190的材料包括二氧化矽，半導體基板120的材料包括矽，但並不用以限制本揭露。

在本實施方式中，字元線結構140的下閘極141的材料與上閘極143的材料不同。在一些實施方式中，下閘極141的材料可為金屬，包括鎢；上閘極143的材料可為具有低功函數的材料包括具有低功函數的多晶矽，舉例而言，N型雜質摻雜的多晶矽。如此一來，便可改善在傳統單金屬閘字元線中GIDL的問題，此字元線結構140可應用於MOSFET，也可更進一步地運用於記憶體單元的電晶體中，以減少因尺寸縮小而產生的GIDL，改善類比表現。除此之外，由於阻擋層142的第二部分148位於上閘極143與下閘極141之間，可阻擋下閘極141的材料與上閘極143的材料之間的交互作用，進而避免形成化合物(如矽化鎢)。

應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，記憶體結構100的製造方法。

第2圖至第7圖繪示第1圖之記憶體結構100的製造方法在中間階段的剖面圖。參閱第2圖，記憶體結構100的製造方法包括形成絕緣層180於半導體基板120的上表面、形成溝槽122於半導體基板120中以及形成氧化層190於溝槽122的表面、絕緣層180的側壁以及絕緣層180的頂面上。在一些實施方式中，氧化層190可藉由原子層沉積(Atomic layer deposition；ALD)或者透過原子層沉積與原位蒸氣(In-situ steam generation；ISSG)快速熱處理氧化形成。

同時參閱第3圖與第4圖，接著，可形成阻擋層142的第一部分147於半導體基板120的溝槽122中與絕緣層180上。然後，形成下閘極141於半導體基板120的溝槽122中與阻擋層142的第一部分147上。接著，蝕刻下閘極141使下閘極141的頂面144為弧形，且頂面144的邊緣低於頂面144的中央。此外，蝕刻阻擋層142的第一部分147，使阻擋層142的第一部分147不高於下閘極141的邊緣。在一些實施例中，下閘極141的材料與阻擋層142的第一部分147的材料為不同的金屬，可藉由使用對金屬具有高選擇比的蝕刻劑來蝕刻下閘極141與蝕刻阻擋層142的第一部分147，使該下閘極141的頂面144為弧形，並使阻擋層142的第一部分147不高於下閘極141的邊緣。

同時參閱第5圖與第6圖，接著可形成阻擋層142的第二部分148於半導體基板120的溝槽122中與下閘極141上，使下閘極141由阻擋層142的第一部分147與第二部分148包覆。阻擋層142的第一部分147與第二部分148可為相同材料因此未繪示交界面。阻擋層142的第一部分147與第二部分148可具有相同的厚度，且第二部分148呈弧形。然後，可形成上閘極143於半導體基板120的溝槽122中、阻擋層142的第二部分148與氧化層190上。由於阻擋層142的第二部分148將下閘極141與上閘極143隔開，因此可避免下閘極141的材料與上閘極143的材料交互作用而產生化合物。接著，可使用乾式蝕刻使上閘極143的頂面與底面之間的距離D在10 奈米至100 奈米的範圍中，隨後下閘極141、阻擋層142及上閘極143可定義出字元線結構140。由於上閘極143的底面為弧形，頂面較底面平坦，且上閘極143的厚度從中央往邊緣逐漸增加，與傳統的層狀閘極結構相較，上閘極143具有較小的截面積，使上閘極143的材料對字元線結構140的電阻影響較小。由於下閘極141的頂面144為弧形，相較於傳統的閘極結構，下閘極141具有較大的截面積，使下閘極141的材料(例如金屬)對字元線結構140的電阻影響較大。

同時參閱第1圖與第7圖，接著，可形成隔離結構160於半導體基板120的溝槽122中、字元線結構140上與氧化層190上，使隔離結構160填滿溝槽122且覆蓋絕緣層180與氧化層190，而得到第1圖的記憶體結構100。在後續製程中，可將絕緣層180上方的隔離結構160、氧化層190與絕緣層180透過化學機械研磨平坦化製程移除，使隔離結構160的頂面與氧化層190的頂面共平面。

前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。

100:記憶體結構 120:半導體基板 122:溝槽 140:字元線結構 141:下閘極 142:阻擋層 143:上閘極 144:頂面 147:第一部分 148:第二部分 160:隔離結構 180:絕緣層 190:氧化層 D:距離

當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。第1圖繪示根據本揭露一實施方式之記憶體結構的剖面圖。第2圖至第7圖繪示第1圖之記憶體結構的製造方法在中間階段的剖面圖。

100:記憶體結構

120:半導體基板

122:溝槽

140:字元線結構

141:下閘極

142:阻擋層

143:上閘極

144:頂面

147:第一部分

148:第二部分

160:隔離結構

180:絕緣層

190:氧化層

D:距離

Claims

一種記憶體結構，包括：一半導體基板，具有一溝槽；一字元線結構，位於該半導體基板的該溝槽中，具有一下閘極、包覆該下閘極的一阻擋層、及位於該阻擋層上的一上閘極，其中該上閘極的頂面與底面之間的距離在10奈米至100奈米的範圍中，其中該下閘極的一頂面為弧形且該頂面無水平部，且該頂面的邊緣低於該頂面的中央，且該上閘極的底面接觸該阻擋層而呈弧形；一隔離結構，位於該半導體基板的該溝槽中及該字元線結構上；以及一氧化層，位於該溝槽的一側壁上並接觸該字元線結構與該隔離結構，其中該氧化層的一上表面與該隔離結構的一上表面共平面。
如請求項1所述之記憶體結構，其中該阻擋層具有一第一部分與一第二部分，該第二部分於該上閘極與該下閘極之間，該第一部分於該溝槽的底部與該下閘極之間，且該第二部分沿該下閘極的該頂面設置而呈弧形。
如請求項1所述之記憶體結構，其中該阻擋層的材料包括氮化物。
如請求項1所述之記憶體結構，其中該上閘極的厚度從該上閘極的中央往該上閘極的邊緣逐漸增加。
如請求項1所述之記憶體結構，更包括：一絕緣層，位於該半導體基板的頂面上；其中該氧化層位於該字元線結構與該半導體基板的該溝槽的該側壁之間且延伸至該隔離結構與該絕緣層之間，且該氧化層接觸該阻擋層與該上閘極。
如請求項1所述之記憶體結構，其中該下閘極與該上閘極的材料不同。
一種記憶體結構的製造方法，包括：形成一溝槽於一半導體基板中；形成一氧化層於該溝槽中；形成一阻擋層的一第一部分於該半導體基板的該溝槽中；形成一下閘極於該半導體基板的該溝槽中與該阻擋層的該第一部分上；蝕刻該下閘極使該下閘極的一頂面為弧形，且該頂面無水平部，且該頂面的邊緣低於該頂面的中央；形成該阻擋層的一第二部分於該半導體基板的該溝槽中與該下閘極上，使該下閘極由該阻擋層包覆；形成一上閘極於該阻擋層的該第二部分上，使該上閘極的底面接觸該阻擋層而呈弧形；蝕刻該上閘極，使該上閘極的頂面與底面之間的距離在10奈米至100奈米的範圍中，其中該下閘極、該阻擋層及該上閘極定義出一字元線結構；形成一隔離結構於該半導體基板的該溝槽中及該字元線結構上，其中該氧化層位於該溝槽的一側壁上並接觸該字元線結構與該隔離結構；以及平坦化該隔離結構與該氧化層，使該氧化層的一上表面與該隔離結構的一上表面共平面。
如請求項7所述之記憶體結構的製造方法，其中蝕刻該下閘極使該下閘極的該頂面為弧形是使用對金屬具有高選擇比的蝕刻劑。