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TW201407788A - 半導體裝置的製造方法以及半導體裝置 - Google Patents

半導體裝置的製造方法以及半導體裝置 Download PDF

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TW201407788A
TW201407788A TW102128020A TW102128020A TW201407788A TW 201407788 A TW201407788 A TW 201407788A TW 102128020 A TW102128020 A TW 102128020A TW 102128020 A TW102128020 A TW 102128020A TW 201407788 A TW201407788 A TW 201407788A
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TW
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fin
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resist
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TW102128020A
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English (en)
Inventor
Fujio Masuoka
Hiroki Nakamura
Original Assignee
Unisantis Elect Singapore Pte
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

提供一種SGT的製造方法，包括：於矽基板上形成鰭狀矽層，於上述鰭狀矽層的周圍形成第一絕緣膜，於鰭狀矽層的上部形成柱狀矽層，上述柱狀矽層的寬度與鰭狀矽層的寬度相同；於柱狀矽層的周圍形成閘極絕緣膜，於閘極絕緣膜的周圍使金屬膜以及多晶矽膜成膜，上述多晶矽膜的膜厚薄於柱狀矽層的寬度，並形成用於形成閘極配線的第3抗蝕劑，藉由進行異向性蝕刻，從而形成閘極配線；堆積第4抗蝕劑，使柱狀矽層上部側壁的多晶矽膜露出，藉由蝕刻來去除露出的多晶矽膜，剝離第4抗蝕劑，藉由蝕刻去除上述金屬膜，而形成連接於閘極配線的閘極電極。

Description

半導體裝置的製造方法以及半導體裝置
本發明是有關於一種半導體裝置的製造方法以及半導體裝置。
半導體積體電路、尤其是使用了金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體(transistor)的積體電路正趨向高積體化。伴隨著該高積體化，其中所用的MOS電晶體的微細化已發展至奈米(nano)領域。當發展此種MOS電晶體的微細化時，存在下述問題，即：漏電流(leak current)的抑制變得困難，從而會因確保必要電流量的要求而無法輕易減小電路的佔有面積。為了解決此種問題，提出有環繞閘極電晶體(Surrounding Gate Transistor，以下稱作「SGT」)，其結構如下：相對於基板而沿垂直方向配置源極(source)、閘極(gate)、汲極(drain)，且閘極電極圍繞柱狀半導體層(例如參照專利文獻1、專利文獻2、專利文獻3)。
先前的SGT的製造方法中，形成在矽(silicon)柱之上 形成有氮化膜硬遮罩(hard mask)的矽柱，並形成了矽柱下部的擴散層之後，堆積閘極材料料，隨後對閘極材料料進行平坦化並進行回蝕(etch back)，而於矽柱與氮化膜硬遮罩的側壁形成絕緣膜側壁(side wall)。隨後，形成用於閘極配線的抗蝕劑圖案(resist pattern)，對閘極材料料進行了蝕刻(etching)之後，去除氮化膜硬遮罩，並於矽柱上部形成擴散層(例如參照專利文獻4)。
此種方法中，當矽柱間隔變窄時，必須將厚的閘極材料料堆積於矽柱間，有時會於矽柱間形成被稱作空隙(void)的孔。當形成空隙時，在回蝕後於閘極材料料中會出現孔。隨後為了形成絕緣膜側壁而堆積絕緣膜時，絕緣膜會堆積於空隙內。因此，閘極材料料加工困難。
因此，提出有於矽柱形成後形成閘極氧化膜，在堆積薄的多晶矽(polysilicon)後，形成覆蓋矽柱上部並用於形成閘極配線的抗蝕劑(resist)，對閘極配線進行蝕刻，隨後，堆積厚的氧化膜，使矽柱上部露出，將矽柱上部的薄的多晶矽去除，並藉由濕式蝕刻(wet etching)來去除厚的氧化膜(例如參照非專利文獻1)。
然而，並未提出用於在閘極電極中使用金屬的方法。而且，必須形成覆蓋矽柱上部並用於形成閘極配線的抗蝕劑，因此，必須覆蓋矽柱上部而非自我對齊製程(self-aligned process)。
而且，為了降低閘極配線與基板間的寄生電容，於先前的MOS電晶體中使用第1絕緣膜。例如，於鰭式場效電晶體(Fin Field-Effect Transistor，FINFET)(非專利文獻2)中，於1個鰭 (fin)狀半導體層的周圍形成第1絕緣膜，對第1絕緣膜進行回蝕，使鰭狀半導體層露出，從而降低閘極配線與基板間的寄生電容。因此，於SGT中，為了降低閘極配線與基板間的寄生電容，亦必須使用第1絕緣膜。再者，SGT除了鰭狀半導體層以外，還具有柱狀半導體層，因此需要用於形成柱狀半導體層的方法。
現有技術文獻 專利文獻
專利文獻1：日本專利特開平2-71556號公報
專利文獻2：日本專利特開平2-188966號公報
專利文獻3：日本專利特開平3-145761號公報
專利文獻4：日本專利特開2009-182317號公報
非專利文獻
非專利文獻1：B.Yang,K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo及D.L.Kwong,“垂直矽奈米線結構以及環繞閘極MOSFET(Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET)”, IEEE電子元件通訊(IEEE Electron Device Letters),VOL.29, NO.7, 2008年7月，pp791-794.
非專利文獻2：具有先進高介電常數/金屬閘極設計的高效能22/20奈米鰭式場效電晶體CMOS元件(High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme), IEDM2010 CC.Wu等人，27.1.1-27.1.4.
因此，本發明的目的在於提供一種SGT的製造方法及其結果獲得的SGT的結構，上述SGT的製造方法降低閘極配線與基板間的寄生電容，使用薄的閘極材料，並為金屬閘極，且為自我對齊製程。
本發明的半導體裝置的製造方法的特徵在於包括：第1步驟，於矽基板上形成鰭狀矽層，於上述鰭狀矽層的周圍形成第一絕緣膜，而於上述鰭狀矽層的上部形成柱狀矽層，其中，上述柱狀矽層的寬度與上述鰭狀矽層的寬度相同；第2步驟，於上述第1步驟之後，於上述柱狀矽層的周圍形成閘極絕緣膜，於上述閘極絕緣膜的周圍使金屬膜以及多晶矽膜成膜，並形成用於形成閘極配線的第3抗蝕劑，藉由進行異向性蝕刻，從而形成上述閘極配線，其中，上述多晶矽膜的膜厚薄於上述柱狀矽層的寬度；以及第3步驟，於上述第2步驟之後，堆積第4抗蝕劑，使上述柱狀矽層上部側壁的上述多晶矽膜露出，藉由蝕刻來去除露出的上述多晶矽膜，剝離上述第4抗蝕劑，藉由蝕刻去除上述金屬膜，而形成連接於上述閘極配線的閘極電極。
本發明中，上述第1步驟是：於矽基板上形成用於形成鰭狀矽層的第1抗蝕劑，對矽基板進行蝕刻，形成上述鰭狀矽層，去除上述第1抗蝕劑，於上述鰭狀矽層的周圍堆積第1絕緣膜，對上述第1絕緣膜進行回蝕，使上述鰭狀矽層的上部露出，以與上述鰭狀矽層正交的方式形成第2抗蝕劑，對上述鰭狀矽層進行 蝕刻，去除上述第2抗蝕劑，藉此，以上述鰭狀矽層與上述第2抗蝕劑正交的部分成為上述柱狀矽層的方式形成上述柱狀矽層。
本發明可更包括：第4步驟，於上述柱狀矽層的上部形成第1擴散層，於上述柱狀矽層的下部與上述鰭狀矽層的上部形成第2擴散層。
而且，本發明可更包括：第5步驟，於上述第1擴散層上、上述第2擴散層上及上述閘極配線上形成矽化物。
而且，本發明的半導體裝置的特徵在於包括：鰭狀矽層，形成於矽基板上；第1絕緣膜，形成於上述鰭狀矽層的周圍；柱狀矽層，是形成於上述鰭狀矽層上的柱狀矽層，且其寬度與上述鰭狀矽層的寬度相同；閘極絕緣膜，形成於上述柱狀矽層的周圍；閘極電極，包含形成於上述閘極絕緣膜周圍的金屬膜以及多晶矽膜的積層結構，其中，上述多晶矽膜的膜厚薄於上述柱狀矽層的寬度；閘極配線，連接於上述閘極電極，且沿與上述鰭狀矽層正交的方向延伸；第2擴散層，形成於上述鰭狀矽層的上部與上述柱狀矽層的下部；第1擴散層，形成於上述柱狀矽層的上部；形成於上述第2擴散層的上部的矽化物；以及 形成於上述第1擴散層的上部的矽化物。
而且，本發明中，上述閘極配線包含上述金屬膜與矽化物的積層結構。
根據本發明，可提供一種SGT的製造方法及其結果獲得的SGT的結構，上述SGT的製造方法降低閘極配線與基板間的寄生電容，使用薄的閘極材料，並為金屬閘極，且為自我對齊製程。鰭狀矽層、第1絕緣膜、柱狀矽層的形成是基於先前的FINFET的製造方法，因此可容易地形成。
而且，藉由第2步驟與第3步驟，實現了自我對齊製程，上述第2步驟是：於上述柱狀矽層的周圍形成閘極絕緣膜，於上述閘極絕緣膜的周圍使金屬膜以及多晶矽膜成膜，上述多晶矽膜的膜厚薄於上述柱狀矽層的寬度，並形成用於形成閘極配線的第3抗蝕劑，藉由進行異向性蝕刻，從而形成上述閘極配線；上述第3步驟是：於上述第2步驟之後，堆積第4抗蝕劑，使上述柱狀矽層上部側壁的上述多晶矽膜露出，藉由蝕刻來去除露出的上述多晶矽膜，剝離上述第4抗蝕劑，藉由蝕刻去除上述金屬膜，形成連接於上述閘極配線的閘極電極。由於為自我對齊製程，因此可實現高積體化。
而且，上述閘極配線包含上述金屬膜與矽化物的積層結構。由於矽化物與金屬膜為直接接觸，因此可實現低電阻化。
101‧‧‧矽基板
102‧‧‧第1抗蝕劑
103‧‧‧鰭狀矽層
104‧‧‧第1絕緣膜
105‧‧‧第2抗蝕劑
106‧‧‧柱狀矽層
107‧‧‧閘極絕緣膜
108‧‧‧金屬膜
109‧‧‧多晶矽膜
110‧‧‧第3抗蝕劑
111a‧‧‧閘極電極
111b‧‧‧閘極配線
112‧‧‧第4抗蝕劑
113‧‧‧第2擴散層
114‧‧‧第1擴散層
115‧‧‧氮化膜
116a、116b‧‧‧氮化膜側壁
117、118、119、120‧‧‧矽化物
121‧‧‧層間絕緣膜
122‧‧‧第5抗蝕劑
123、124、126‧‧‧接觸孔
125‧‧‧第6抗蝕劑
127、128、129‧‧‧接觸部
130‧‧‧金屬
131、132、133‧‧‧第7抗蝕劑
134、135、136‧‧‧金屬配線
140‧‧‧接觸阻擋層
x-x'、y-y'‧‧‧線
圖1(a)是本發明的半導體裝置的平面圖。圖1(b)是圖1(a)的x-x'線上的剖面圖。圖1(c)是圖1(a)的y-y'線上的剖面圖。
圖2(a)是本發明的半導體裝置的製造方法的平面圖。圖2(b)是圖2(a)的x-x'線上的剖面圖。圖2(c)是圖2(a)的y-y'線上的剖面圖。
圖3(a)是本發明的半導體裝置的製造方法的平面圖。圖3(b)是圖3(a)的x-x'線上的剖面圖。圖3(c)是圖3(a)的y-y'線上的剖面圖。
圖4(a)是本發明的半導體裝置的製造方法的平面圖。圖4(b)是圖4(a)的x-x'線上的剖面圖。圖4(c)是圖4(a)的y-y'線上的剖面圖。
圖5(a)是本發明的半導體裝置的製造方法的平面圖。圖5(b)是圖5(a)的x-x'線上的剖面圖。圖5(c)是圖5(a)的y-y'線上的剖面圖。
圖6(a)是本發明的半導體裝置的製造方法的平面圖。圖6(b)是圖6(a)的x-x'線上的剖面圖。圖6(c)是圖6(a)的y-y'線上的剖面圖。
圖7(a)是本發明的半導體裝置的製造方法的平面圖。圖7(b)是圖7(a)的x-x'線上的剖面圖。圖7(c)是圖7(a)的y-y'線上的剖面圖。
圖8(a)是本發明的半導體裝置的製造方法的平面圖。圖8(b)是圖8(a)的x-x'線上的剖面圖。圖8(c)是圖8(a)的y-y'線上的剖面圖。
圖9(a)是本發明的半導體裝置的製造方法的平面圖。圖9(b)是圖9(a)的x-x'線上的剖面圖。圖9(c)是圖9(a)的y-y'線上的剖面圖。
圖10(a)是本發明的半導體裝置的製造方法的平面圖。圖10(b)是圖10(a)的x-x'線上的剖面圖。圖10(c)是圖10(a)的y-y'線上的剖面圖。
圖11(a)是本發明的半導體裝置的製造方法的平面圖。圖11(b)是圖11(a)的x-x'線上的剖面圖。圖11(c)是圖11(a)的y-y'線上的剖面圖。
圖12(a)是本發明的半導體裝置的製造方法的平面圖。圖12(b)是圖12(a)的x-x'線上的剖面圖。圖12(c)是圖12(a)的y-y'線上的剖面圖。
圖13(a)是本發明的半導體裝置的製造方法的平面圖。圖13(b)是圖13(a)的x-x'線上的剖面圖。圖13(c)是圖13(a)的y-y'線上的剖面圖。
圖14(a)是本發明的半導體裝置的製造方法的平面圖。圖14(b)是圖14(a)的x-x'線上的剖面圖。圖14(c)是圖14(a)的y-y'線上的剖面圖。
圖15(a)是本發明的半導體裝置的製造方法的平面圖。圖 15(b)是圖15(a)的x-x'線上的剖面圖。圖15(c)是圖15(a)的y-y'線上的剖面圖。
圖16(a)是本發明的半導體裝置的製造方法的平面圖。圖16(b)是圖16(a)的x-x'線上的剖面圖。圖16(c)是圖16(a)的y-y'線上的剖面圖。
圖17(a)是本發明的半導體裝置的製造方法的平面圖。圖17(b)是圖17(a)的x-x'線上的剖面圖。圖17(c)是圖17(a)的y-y'線上的剖面圖。
圖18(a)是本發明的半導體裝置的製造方法的平面圖。圖18(b)是圖18(a)的x-x'線上的剖面圖。圖18(c)是圖18(a)的y-y'線上的剖面圖。
圖19(a)是本發明的半導體裝置的製造方法的平面圖。圖19(b)是圖19(a)的x-x'線上的剖面圖。圖19(c)是圖19(a)的y-y'線上的剖面圖。
圖20(a)是本發明的半導體裝置的製造方法的平面圖。圖20(b)是圖20(a)的x-x'線上的剖面圖。圖20(c)是圖20(a)的y-y'線上的剖面圖。
圖21(a)是本發明的半導體裝置的製造方法的平面圖。圖21(b)是圖21(a)的x-x'線上的剖面圖。圖21(c)是圖21(a)的y-y'線上的剖面圖。
圖22(a)是本發明的半導體裝置的製造方法的平面圖。圖22(b)是圖22(a)的x-x'線上的剖面圖。圖22(c)是圖22(a) 的y-y'線上的剖面圖。
圖23(a)是本發明的半導體裝置的製造方法的平面圖。圖23(b)是圖23(a)的x-x'線上的剖面圖。圖23(c)是圖23(a)的y-y'線上的剖面圖。
圖24(a)是本發明的半導體裝置的製造方法的平面圖。圖24(b)是圖24(a)的x-x'線上的剖面圖。圖24(c)是圖24(a)的y-y'線上的剖面圖。
圖25(a)是本發明的半導體裝置的製造方法的平面圖。圖25(b)是圖25(a)的x-x'線上的剖面圖。圖25(c)是圖25(a)的y-y'線上的剖面圖。
圖26(a)是本發明的半導體裝置的製造方法的平面圖。圖26(b)是圖26(a)的x-x'線上的剖面圖。圖26(c)是圖26(a)的y-y'線上的剖面圖。
圖27(a)是本發明的半導體裝置的製造方法的平面圖。圖27(b)是圖27(a)的x-x'線上的剖面圖。圖27(c)是圖27(a)的y-y'線上的剖面圖。
圖28(a)是本發明的半導體裝置的製造方法的平面圖。圖28(b)是圖28(a)的x-x'線上的剖面圖。圖28(c)是圖28(a)的y-y'線上的剖面圖。
圖29(a)是本發明的半導體裝置的製造方法的平面圖。圖29(b)是圖29(a)的x-x'線上的剖面圖。圖29(c)是圖29(a)的y-y'線上的剖面圖。
圖30(a)是本發明的半導體裝置的製造方法的平面圖。圖30(b)是圖30(a)的x-x'線上的剖面圖。圖30(c)是圖30(a)的y-y'線上的剖面圖。
圖31(a)是本發明的半導體裝置的製造方法的平面圖。圖31(b)是圖31(a)的x-x'線上的剖面圖。圖31(c)是圖31(a)的y-y'線上的剖面圖。
圖32(a)是本發明的半導體裝置的製造方法的平面圖。圖32(b)是圖32(a)的x-x'線上的剖面圖。圖32(c)是圖32(a)的y-y'線上的剖面圖。
圖33(a)是本發明的半導體裝置的製造方法的平面圖。圖33(b)是圖33(a)的x-x'線上的剖面圖。圖33(c)是圖33(a)的y-y'線上的剖面圖。
圖34(a)是本發明的半導體裝置的製造方法的平面圖。圖34(b)是圖34(a)的x-x'線上的剖面圖。圖34(c)是圖34(a)的y-y'線上的剖面圖。
以下，參照圖2(a)、圖2(b)、圖2(c)~圖34(a)、圖34(b)、圖34(c)，對本發明的實施方式的用於形成SGT結構的製造步驟進行說明。
首先，表示如下製造方法：於矽基板101上形成鰭狀矽層103，於鰭狀矽層103的周圍形成第1絕緣膜104，並於鰭狀矽層103的上部形成柱狀矽層106。如圖2(a)、圖2(b)、圖2(c) 所示，於矽基板101上形成第1抗蝕劑102，該第1抗蝕劑102用於形成鰭狀矽層。
如圖3(a)、圖3(b)、圖3(c)所示，對矽基板101進行蝕刻，形成鰭狀矽層103。此時是將抗蝕劑作為遮罩來形成鰭狀矽層，但亦可使用氧化膜或氮化膜之類的硬遮罩。
如圖4(a)、圖4(b)、圖4(c)所示，去除第1抗蝕劑102。
如圖5(a)、圖5(b)、圖5(c)所示，於鰭狀矽層103的周圍堆積第1絕緣膜104。作為第1絕緣膜，例如亦可使用由高密度電漿(plasma)而來的氧化膜或由低壓化學氣相堆積而來的氧化膜。
如圖6(a)、圖6(b)、圖6(c)所示，對第1絕緣膜104進行回蝕，使鰭狀矽層103的上部露出。至此為止，與專利文獻2的鰭狀矽層的製法相同。
如圖7(a)、圖7(b)、圖7(c)所示，以與鰭狀矽層103正交的方式，形成第2抗蝕劑105。鰭狀矽層103與抗蝕劑105正交的部分是成為柱狀矽層的部分。由於可使用線(line)狀的抗蝕劑，因此抗蝕劑於圖案形成後倒塌的可能性低，成為穩定的製程。
如圖8(a)、圖8(b)、圖8(c)所示，對鰭狀矽層103進行蝕刻。鰭狀矽層103與第2抗蝕劑105正交的部分成為柱狀矽層106。因而，柱狀矽層106的寬度與鰭狀矽層的寬度相同。從 而成為如下結構，即，於鰭狀矽層103的上部形成有柱狀矽層106，且於鰭狀矽層103的周圍形成有第1絕緣膜104的結構。
如圖9(a)、圖9(b)、圖9(c)所示，去除第2抗蝕劑105。
繼而，表示如下製造方法：於柱狀矽層106的周圍形成閘極絕緣膜107，於閘極絕緣膜107的周圍使金屬膜108以及多晶矽膜109成膜，多晶矽膜109的膜厚薄於柱狀矽層的寬度，並形成用於形成閘極配線111b的第3抗蝕劑110，藉由進行異向性蝕刻，從而形成閘極配線111b。
如圖10(a)、圖10(b)、圖10(c)所示，於柱狀矽層106的周圍形成閘極絕緣膜107，於閘極絕緣膜107的周圍使金屬膜108以及多晶矽膜109成膜。此時，使用薄的多晶矽膜109。因而，可防止於多晶矽膜中形成空隙。作為金屬膜108，可使用氮化鈦，但只要是用於半導體製造步驟且設定電晶體的臨限電壓(threshold voltage)的金屬，則亦可為其他金屬。作為閘極絕緣膜107，可使用氧化膜、氮氧化膜、高介電質膜等普遍用於半導體製造步驟的絕緣膜。
如圖11(a)、圖11(b)、圖11(c)所示，形成第3抗蝕劑110，該第3抗蝕劑110用於形成閘極配線111b。於本實施例中，以抗蝕劑高度高於柱狀矽層的方式進行記載。隨著閘極配線寬度變細，柱狀矽層上部的多晶矽變得容易露出。
抗蝕劑高度亦可變為低於柱狀矽層。
如圖12(a)、圖12(b)、圖12(c)所示，對多晶矽膜109與金屬膜108進行蝕刻。
形成閘極電極111a與閘極配線111b。此時，若柱狀矽層上部的抗蝕劑厚度薄，或者柱狀矽層上部的多晶矽露出，則在蝕刻過程中，柱狀矽層上部有時會受到蝕刻。此時，只要於形成柱狀矽層時，將該柱狀矽層的厚度設為所需的柱狀矽層高度與隨後在閘極配線蝕刻中削除的部分的高度之和即可。因而，本發明的製造步驟成為自我對齊製程。
如圖13(a)、圖13(b)、圖13(c)所示，剝離第3抗蝕劑。藉由以上內容，示出了如下製造方法：於柱狀矽層106的周圍形成閘極絕緣膜107，於閘極絕緣膜107的周圍使金屬膜108以及多晶矽膜109成膜，多晶矽膜109的膜厚薄於柱狀矽層的寬度，並形成用於形成閘極配線111b的第3抗蝕劑110，藉由進行異向性蝕刻，從而形成閘極配線111b。
繼而，表示如下製造方法：堆積第4抗蝕劑112，使柱狀矽層106上部側壁的多晶矽膜109露出，藉由蝕刻來去除露出的多晶矽膜109，剝離第4抗蝕劑112，藉由蝕刻去除金屬膜108，形成連接於閘極配線111b的閘極電極111a。
如圖14(a)、圖14(b)、圖14(c)所示，堆積第4抗蝕劑112，使柱狀矽層106上部側壁的多晶矽膜109露出。較佳為使用抗蝕劑回蝕。而且，亦可使用旋塗玻璃(spin-on-glass)等的塗佈膜。
如圖15(a)、圖15(b)、圖15(c)所示，藉由蝕刻來去除露出的多晶矽膜109。較佳為等向性乾式蝕刻(dry etching)。
如圖16(a)、圖16(b)、圖16(c)所示，剝離第4抗蝕劑112。
如圖17(a)、圖17(b)、圖17(c)所示，藉由蝕刻去除上述金屬膜108，使金屬膜108殘存於柱狀矽層106側壁。較佳為等向性蝕刻。
由柱狀矽層106的側壁的金屬膜108與多晶矽膜109，形成閘極電極111a。因而成為自我對齊製程。
藉由以上內容，示出了如下製造方法：堆積第4抗蝕劑112，使柱狀矽層106上部側壁的多晶矽膜109露出，藉由蝕刻來去除露出的多晶矽膜109，剝離第4抗蝕劑112，藉由蝕刻去除金屬膜108，形成連接於閘極配線111b的閘極電極111a。
繼而，表示如下製造方法：於柱狀矽層106的上部形成第1擴散層114，於柱狀矽層106的下部與鰭狀矽層103的上部形成第2擴散層113。
如圖18(a)、圖18(b)、圖18(c)所示，注入砷，形成第1擴散層114與第2擴散層113。於pMOS的情況下，注入硼或氟化硼。
如圖19(a)、圖19(b)、圖19(c)所示，堆積氮化膜115，並進行熱處理。
藉由以上內容，示出了如下製造方法：於柱狀矽層106 的上部形成第1擴散層114，於柱狀矽層106的下部與鰭狀矽層103的上部形成第2擴散層113。
繼而，表示如下製造方法：於第1擴散層114上、第2擴散層113上及閘極配線111b上，形成矽化物。
如圖20(a)、圖20(b)、圖20(c)所示，對氮化膜115進行蝕刻，形成氮化膜側壁116a、氮化膜側壁116b。
繼而，如圖21(a)、圖21(b)、圖21(c)所示，堆積金屬，進行熱處理，並去除未反應的金屬，藉此，於第1擴散層114上、第2擴散層113上及閘極配線111b上形成矽化物118、矽化物117、矽化物119。於閘極電極111a上部露出的情況下，於閘極電極111a上部形成矽化物120。
由於多晶矽膜109薄，因此閘極配線111b易成為金屬膜108與矽化物119的積層結構。由於矽化物119與金屬膜108為直接接觸，因此可實現低電阻化。
藉由以上內容，示出了如下製造方法：於第1擴散層114上、第2擴散層113上及閘極配線111b上，形成矽化物。
如圖22(a)、圖22(b)、圖22(c)所示，使氮化膜等接觸阻擋層(contact stopper)140成膜，而形成層間絕緣膜121。
如圖23(a)、圖23(b)、圖23(c)所示，形成第5抗蝕劑122，該第5抗蝕劑122用於形成接觸孔123、接觸孔124。
如圖24(a)、圖24(b)、圖24(c)所示，對層間絕緣膜121進行蝕刻，形成接觸孔123、接觸孔124。
如圖25(a)、圖25(b)、圖25(c)所示，剝離第5抗蝕劑122。
如圖26(a)、圖26(b)、圖26(c)所示，形成第6抗蝕劑125，該第6抗蝕劑125用於形成接觸孔126。
如圖27(a)、圖27(b)、圖27(c)所示，對層間絕緣膜121進行蝕刻，形成接觸孔126。
如圖28(a)、圖28(b)、圖28(c)所示，剝離第6抗蝕劑125。
如圖29(a)、圖29(b)、圖29(c)所示，對接觸孔123、接觸孔124、接觸孔126底部的接觸阻擋層140進行蝕刻，以將該接觸阻擋層140去除。
繼而，如圖30(a)、圖30(b)、圖30(c)所示，堆積金屬，形成接觸部(contact)127、接觸部128、接觸部129。
繼而，如圖31(a)、圖31(b)、圖31(c)所示，堆積用於金屬配線的金屬130。
繼而，如圖32(a)、圖32(b)、圖32(c)所示，形成第7抗蝕劑131、第7抗蝕劑132、第7抗蝕劑133，該第7抗蝕劑131、第7抗蝕劑132、第7抗蝕劑133用於形成金屬配線。
繼而，如圖33(a)、圖33(b)、圖33(c)所示，對金屬130進行蝕刻，形成金屬配線134、金屬配線135、金屬配線136。
繼而，如圖34(a)、圖34(b)、圖34(c)所示，剝離第7抗蝕劑131、第7抗蝕劑132、第7抗蝕劑133。
藉由以上內容，示出了一種SGT的製造方法，該SGT的製造方法降低閘極配線與基板間的寄生電容，使用薄的閘極材料，並為金屬閘極，且為自我對齊製程。
圖1(a)、圖1(b)、圖1(c)表示藉由上述製造方法而獲得的半導體裝置的結構。如圖1(a)、圖1(b)、圖1(c)所示，半導體裝置具有：鰭狀矽層103，形成於矽基板101上；第1絕緣膜104，形成於鰭狀矽層103的周圍；柱狀矽層106，形成於鰭狀矽層103上，且柱狀矽層106的寬度與上述鰭狀矽層103的寬度相同；閘極絕緣膜107，形成於柱狀矽層106的周圍；閘極電極111a，包含形成於閘極絕緣膜107周圍的金屬膜108以及多晶矽膜109的積層結構，且多晶矽膜109的膜厚薄於柱狀矽層106的寬度；閘極配線111b，連接於閘極電極111a，且沿與鰭狀矽層103正交的方向延伸；第2擴散層113，形成於鰭狀矽層103的上部與柱狀矽層106的下部；第1擴散層114，形成於柱狀矽層106的上部；矽化物117，形成於第2擴散層113的上部；以及矽化物118，形成於第1擴散層114的上部。
而且，閘極配線111b包含金屬膜108與矽化物119的積層結構。由於矽化物119與金屬膜108為直接接觸，因此可實現低電阻化。
再者，作為本發明，不脫離其廣義的精神與範圍而可採用各種實施方式以及變形。而且，上述實施方式是用於說明本發明的一實施例，並不限定本發明的範圍。
例如，於上述實施例中，將p型(包括p+型)與n型(包括n+型)分別設為相反的導電型的半導體裝置的製造方法、以及藉由該方法獲得的半導體裝置當然亦包含於本發明的技術範圍內。
103‧‧‧鰭狀矽層
106‧‧‧柱狀矽層
107‧‧‧閘極絕緣膜
108‧‧‧金屬膜
109‧‧‧多晶矽膜
111a‧‧‧閘極電極
111b‧‧‧閘極配線
127、129‧‧‧接觸部
134、135、136‧‧‧金屬配線
x-x'、y-y'‧‧‧線

Claims (6)

  1. 一種半導體裝置的製造方法，其特徵在於包括：第1步驟，於矽基板上形成鰭狀矽層，於上述鰭狀矽層的周圍形成第一絕緣膜，而於上述鰭狀矽層的上部形成柱狀矽層，其中，上述柱狀矽層的寬度與上述鰭狀矽層的寬度相同；第2步驟，於上述第1步驟之後，於上述柱狀矽層的周圍形成閘極絕緣膜，於上述閘極絕緣膜的周圍使金屬膜以及多晶矽膜成膜，並形成用於形成閘極配線的第3抗蝕劑，藉由進行異向性蝕刻，從而形成上述閘極配線，其中，上述多晶矽膜的膜厚薄於上述柱狀矽層的寬度；以及第3步驟，於上述第2步驟之後，堆積第4抗蝕劑，使上述柱狀矽層上部側壁的上述多晶矽膜露出，藉由蝕刻來去除露出的上述多晶矽膜，剝離上述第4抗蝕劑，藉由蝕刻去除上述金屬膜，而形成連接於上述閘極配線的閘極電極。
  2. 如申請專利範圍第1項所述的半導體裝置的製造方法，其中上述第1步驟是：於矽基板上形成用於形成鰭狀矽層的第1抗蝕劑，對矽基板進行蝕刻，形成上述鰭狀矽層，去除上述第1抗蝕劑，於上述鰭狀矽層的周圍堆積第1絕緣膜，對上述第1絕緣膜進行回蝕，使上述鰭狀矽層的上部露出，以與上述鰭狀矽層正交的方式形成第2抗蝕劑，對上述鰭狀矽層進行蝕刻，去除上述第2抗蝕劑，藉此，以上述鰭狀矽層與上述第2抗蝕劑正交的部分成為上述柱狀矽層 的方式形成上述柱狀矽層。
  3. 如申請專利範圍第1項所述的半導體裝置的製造方法，更包括：第4步驟，於上述柱狀矽層的上部形成第1擴散層，於上述柱狀矽層的下部與上述鰭狀矽層的上部形成第2擴散層。
  4. 如申請專利範圍第3項所述的半導體裝置的製造方法，更包括：第5步驟，於上述第1擴散層上、上述第2擴散層上及上述閘極配線上形成矽化物。
  5. 一種半導體裝置，其特徵在於包括：鰭狀矽層，形成於矽基板上；第1絕緣膜，形成於上述鰭狀矽層的周圍；柱狀矽層，是形成於上述鰭狀矽層上的柱狀矽層，且其寬度與上述鰭狀矽層的寬度相同；閘極絕緣膜，形成於上述柱狀矽層的周圍；閘極電極，包含形成於上述閘極絕緣膜周圍的金屬膜以及多晶矽膜的積層結構，其中，上述多晶矽膜的膜厚薄於上述柱狀矽層的寬度；閘極配線，連接於上述閘極電極，且沿與上述鰭狀矽層正交的方向延伸；第2擴散層，形成於上述鰭狀矽層的上部與上述柱狀矽層的下部；第1擴散層，形成於上述柱狀矽層的上部；形成於上述第2擴散層的上部的矽化物；以及 形成於上述第1擴散層的上部的矽化物。
  6. 如申請專利範圍第5項所述的半導體裝置，其中上述閘極配線包含上述金屬膜與矽化物的積層結構。
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