TWI863876B

TWI863876B - 半導體裝置

Info

Publication number: TWI863876B
Application number: TW113123460A
Authority: TW
Inventors: 荒井伸也; 田口雄太
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-06-20
Filing date: 2022-12-05
Publication date: 2024-11-21
Also published as: JP2024000319A; TW202517019A; CN117279379A; US20230411328A1; TWI847409B; TW202401791A; TW202442077A

Abstract

根據一實施例，一種半導體裝置包含：一第一晶片，其包含一基板；及一第二晶片，其在一第一表面處接合至該第一晶片。該第一晶片及該第二晶片之各者包含一元件區及包含一晶片端部之一端區。該第一晶片包含配置於該端區中之該第一表面上且處於一電未耦合狀態中之複數個第一電極。該第二晶片包含配置於該端區中之該第一表面上、處於一電未耦合狀態中且分別與該等第一電極接觸之複數個第二電極。

Description

半導體裝置

本文中描述之實施例大體上係關於一種半導體裝置。

一NAND快閃記憶體被稱為一半導體裝置。

一般而言，根據一項實施例，一種半導體裝置包含：一第一晶片，其包含一基板；及一第二晶片，其在一第一表面處接合至該第一晶片。該第一晶片及該第二晶片之各者包含一元件區及包含一晶片端部之一端區。該第一晶片包含配置於該端區中之該第一表面上且處於一電未耦合狀態中之複數個第一電極。該第二晶片包含配置於該端區中之該第一表面上、處於一電未耦合狀態中且分別與該等第一電極接觸之複數個第二電極。

在下文中，將參考附圖描述實施例。下文中提供之描述針對具有大致相同功能及組態之組件使用相同參考符號。可視需要省略一重複描述。下文將描述之實施例將給出實現實施例之技術理念之裝置及方法之實例。實施例之技術理念不將結構組件之材料、形狀、結構、配置等限於下文將描述之材料、形狀、結構、配置等。在不背離本發明之精神之情況下，可對實施例之技術理念作出各種修改。實施例及修改包含於所主張發明及其等效物之範疇內。 1. 第一實施例

將描述根據一第一實施例之一半導體裝置。作為半導體裝置之一實例，下文將描述三維堆疊之NAND快閃記憶體，其中記憶體胞元電晶體三維堆疊於一半導體基板上。 1.1 組態 1.1.1 半導體裝置之總體組態

首先，將參考圖1描述一半導體裝置1之一總體組態之一實例。圖1係展示半導體裝置1之一總體組態之一方塊圖。在圖1中，結構元件之間的一些耦合由箭頭指示；然而，結構元件之間的耦合不限於此。

半導體裝置1係例如三維堆疊之NAND快閃記憶體。三維堆疊之NAND快閃記憶體包含三維配置於一半導體基板上之複數個非易失性記憶體胞元電晶體。

如圖1中展示，半導體裝置1包含一陣列晶片10及一電路晶片20。半導體裝置1具有其中接合陣列晶片10與電路晶片20之一結構(下文稱為「接合結構」)。

陣列晶片10係其中提供一非易失性記憶體胞元電晶體陣列之一晶片。電路晶片20係其中提供控制陣列晶片10之電路之一晶片。本實施例之半導體裝置1藉由接合陣列晶片10與電路晶片20來形成。在下文中，除非另有指定，否則陣列晶片10及電路晶片20將各自簡稱為「晶片」。可提供複數個陣列晶片10。在此情況中，陣列晶片10可經接合以堆疊於電路晶片20上。

陣列晶片10包含一或多個記憶體胞元陣列11。記憶體胞元陣列11係其中三維配置非易失性記憶體胞元電晶體之一區。在圖1之實例中，陣列晶片10包含一個記憶體胞元陣列11。

電路晶片20包含一定序器21、一電壓產生器22、一列解碼器23及一感測放大器24。

定序器21係半導體裝置1之一控制電路。例如，定序器21耦合至電壓產生器22、列解碼器23及感測放大器24。接著，定序器21控制電壓產生器22、列解碼器23及感測放大器24。另外，定序器21基於一外部控制器之控制來控制整個半導體裝置1之操作。更明確言之，定序器21執行一寫入操作、一讀取操作、一擦除操作等。

電壓產生器22係產生用於寫入操作、讀取操作、擦除操作等之電壓之一電路。例如，電壓產生器22耦合至列解碼器23及感測放大器24。電壓產生器22將所產生之電壓供應至列解碼器23、感測放大器24等。

列解碼器23係解碼一列位址之一電路。列位址係用於指明記憶體胞元陣列11中一列方向上之互連件之一位址信號。列解碼器23基於解碼列位址之一結果向記憶體胞元陣列11供應自電壓產生器22施加之電壓。

感測放大器24係寫入及讀取資料之一電路。在一讀取操作中，感測放大器24感測自記憶體胞元陣列11讀取之資料。在一寫入操作中，感測放大器24向記憶體胞元陣列11供應對應於寫入資料之電壓。

接著，將描述記憶體胞元陣列11之一內部組態。記憶體胞元陣列11包含複數個區塊BLK。區塊BLK係例如其等之資料被成批擦除之一組複數個記憶體胞元電晶體。區塊BLK中之複數個記憶體胞元電晶體分別與列及行相關聯。在圖1之實例中，記憶體胞元陣列11包含區塊BLK0、BLK1及BLK2。

各區塊BLK包含複數個串單元SU。各串單元SU係例如在一寫入操作或讀取操作中被成批選擇之一組複數個NAND串。各NAND串包含串聯耦合之一組複數個記憶體胞元電晶體。在圖1之實例中，各區塊BLK包含4個串單元SU0至SU3。記憶體胞元陣列11中區塊BLK之數目及區塊BLK之各者中串單元SU之數目係任意的。 1.1.2 記憶體胞元陣列之電路組態

接著，將參考圖2描述記憶體胞元陣列11之一電路組態之一實例。圖2係記憶體胞元陣列11之一電路圖。圖2之實例展示一單一區塊BLK之一電路組態。

如圖2中展示，各串單元SU包含複數個NAND串NS。

NAND串NS之各者包含複數個記憶體胞元電晶體MC及選擇電晶體ST1及ST2。在圖2之實例中，各NAND串NS包含8個記憶體胞元電晶體MC0至MC7。包含於NAND串NS中之記憶體胞元電晶體MC之數目係任意的。

記憶體胞元電晶體MC之各者係非易失性儲存資料之記憶體元件。記憶體胞元電晶體MC之各者包含一控制閘極及一電荷儲存膜。記憶體胞元電晶體MC之各者可為一金屬-氧化物-氮化物-氧化物-矽(MONOS)類型或可為一浮動閘極(FG)類型。MONOS類型使用一絕緣層作為一電荷儲存膜。FG類型使用一導體作為一電荷儲存膜。在下文中，將描述其中記憶體胞元電晶體MC係MONOS類型之情況。

選擇電晶體ST1及ST2係開關元件。選擇電晶體ST1及ST2各自用於在各種操作中選擇一串單元SU。包含於NAND串NS中之選擇電晶體ST1及ST2之數目係任意的。各NAND串NS包含一或多個選擇電晶體ST1及一或多個選擇電晶體ST2就足夠了。

在各NAND串NS中，選擇電晶體ST2、記憶體胞元電晶體MC0至MC7及選擇電晶體ST1之電流路徑串聯耦合。選擇電晶體ST1之汲極耦合至對應位元線BL。選擇電晶體ST2之源極耦合至源極線SL。

包含於同一區塊BLK中之記憶體胞元電晶體MC0至MC7使其等之控制閘極分別共同耦合至字線WL0至WL7。更明確言之，例如，區塊BLK包含4個串單元SU0至SU3。接著，各串單元SU包含複數個記憶體胞元電晶體MC0。同一區塊BLK中之複數個記憶體胞元電晶體MC0使其等之控制閘極共同耦合至單一字線WL0。此同樣適用於記憶體胞元電晶體MC1至MC7。

一串單元SU中之複數個選擇電晶體ST1使其等之閘極共同耦合至一單一選擇閘極線SGD。更明確言之，串單元SU0中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD0。串單元SU1中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD1。串單元SU2中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD2。串單元SU3中之複數個選擇電晶體ST1之閘極共同耦合至一選擇閘極線SGD3。

同一區塊BLK中之複數個選擇電晶體ST2使其等之閘極共同耦合至一選擇閘極線SGS。一不同選擇閘極線SGS可提供給各串單元SU，類似於選擇閘極線SGD。

字線WL0至WL7、選擇閘極線SGD0至SGD3及選擇閘極線SGS各自耦合至列解碼器23。

各位元線BL共同耦合至包含於各區塊BLK中之各串單元SU中之一個NAND串NS。相同行位址經指派給耦合至一個位元線BL之複數個NAND串NS。各位元線BL耦合至感測放大器24。

源極線SL由例如複數個區塊BLK共用。

一個串單元SU中耦合至一共同字線WL之一組複數個記憶體胞元電晶體MC稱為例如一「胞元單元CU」。例如，寫入及讀取操作基於一胞元單元CU執行。 1.1.3 半導體裝置之接合結構

接著，將參考圖3描述半導體裝置1之一接合結構之一概況。圖3係展示半導體裝置1之接合結構之一概況之一透視圖。

如圖3中展示，陣列晶片10及電路晶片20各自包含配置於面向彼此之各自表面上之複數個接合墊BP。在接合結構中，陣列晶片10之一個接合墊BP與電路晶片20之一個接合墊BP接合在一起且形成一個接合墊BP。換言之，在陣列晶片10上形成接合墊BP之一電極(一導體)與在電路晶片20上形成接合墊BP之一電極(一導體)接合在一起，由此形成接合墊BP。

在以下描述中，由接合在一起之陣列晶片10及電路晶片20形成之一平面(下文稱為一「接合表面」)被定義為一XY平面。在XY平面上，彼此垂直之方向被定義為一X方向及一Y方向。大致垂直於XY平面且自陣列晶片10走向電路晶片20之一方向被定義為一Z1方向。大致垂直於XY平面且自電路晶片20走向陣列晶片10之一方向被定義為一Z2方向。除非另有指定，否則Z1及Z2方向將稱為Z方向。 1.1.4 半導體裝置之平面佈局

接著，將參考圖4描述半導體裝置1之一平面佈局之一實例。圖4係半導體裝置1之一平面圖。

如圖4中展示，半導體裝置1之平面佈局粗略包含一元件區ER、一壁區WR、一外周邊區OR及一切口區KR。此外，元件區ER包含一核心區CR及一周邊電路區PR。

元件區ER係其中提供構成半導體裝置1之元件(諸如記憶體胞元陣列11、定序器21、電壓產生器22、一列解碼器23及感測放大器24)之一區。

核心區CR係例如提供於元件區ER之一中心部分中之一矩形區。記憶體胞元陣列11配置於陣列晶片10之核心區CR中。列解碼器23及感測放大器24可配置於電路晶片20之核心區CR中。核心區CR可呈任何形狀且配置於任何區中。若半導體裝置1具有複數個記憶體胞元陣列11，則元件區ER可包含複數個核心區CR。

周邊電路區PR係例如包圍元件區ER中之核心區CR之外周邊之一方形環形區。例如，定序器21及電壓產生器22配置於周邊電路區PR中。替代地，用於將半導體裝置1耦合至一外部裝置之複數個外部連接端子配置於周邊電路區PR中。半導體裝置1經由外部連接端子執行與外部裝置之信號傳輸及接收。此外，半導體裝置1經由外部連接端子被提供來自外部之一電力供應。

壁區WR係例如經提供以便包圍元件區ER之外周邊之一方形環形區。壁區WR經提供有藉由將半導體裝置1之外周邊固定在相同電位(接地電位VSS)來使一電力供應線、一阱等之電位穩定之構件。例如，提供於壁區WR中之構件具有將靜電釋放至基板之一功能。因此，抑制可由靜電致使之元件破壞。

外周邊區OR係例如經提供以便包圍壁區WR之一方形環形區。複數個半導體裝置1形成於一晶圓上且在一分割程序中切成晶片。例如，在分割程序中，在半導體裝置1之一端部處可發生一層間絕緣膜等之一破裂或一剝離。外周邊區OR經提供以防止破裂或剝離到達半導體裝置1之內部。

切口區KR係例如經提供以包圍外周邊區OR之外周邊之一方形環形區。切口區KR係包含一晶片端部之一端區。切口區KR係提供於形成於晶圓上之半導體裝置1之間的一區。切口區KR在分割程序中切割，由此將形成於晶圓上之半導體裝置1切成晶片。例如，切口區KR經提供有例如在製造半導體裝置1時使用之對準標記及特性檢查圖案。實施例之切口區KR包含接合墊BP。切口區KR中之結構可藉由分割程序移除。 1.1.5 接合表面之平面佈局

將參考圖5描述接合表面之平面佈局之一實例。圖5係接合表面之一平面圖。在下文將參考之圖式中，在平面圖中，適當添加影線來促進圖式視覺化。應用於平面圖中之影線未必與帶影線組件之材料或特性相關。

如圖5中展示，元件區ER之接合表面包含一主動墊區AR及一虛設墊區DR。在圖5中展示之實例中，主動墊區AR係提供於元件區ER之中心附近之一矩形區。提供於元件區ER中之主動墊區AR之數目係任意的。主動墊區AR可配置於元件區ER之核心區CR及周邊電路區PR之兩者或任一者中。

主動墊區AR係其中配置接合墊BPa (形成接合墊BPa之電極)之一區。當操作半導體裝置1時，接合墊BPa用作一信號或一電力供應路徑。換言之，接合墊BPa係電耦合至一信號或一電力供應路徑之一主動墊。在圖5中展示之實例中，複數個接合墊BPa在主動墊區AR內部配置成一方形網格圖案。配置於一個主動墊區AR中之接合墊BPa之數目及放置係任意的。

虛設墊區DR係其中配置複數個接合墊BPdi之一區。虛設墊區DR對應於元件區ER之接合表面中除主動墊區AR之外的區。當操作半導體裝置1時，接合墊BPdi不用作一信號或一電力供應路徑。換言之，接合墊BPdi係未電耦合至一信號或一電力供應路徑之虛設墊。虛設墊處於一電未耦合狀態(一浮動狀態)中。例如，接合墊BPdi配置成不同於一方形網格圖案之一圖案。

在壁區WR中之接合表面上，配置接合墊BPw2及BPw3。例如，接合墊BPw2及BPw3用作將靜電自陣列晶片10側釋放至電路晶片20側之一放電路徑之一部分。接合墊BPw2及BPw3電耦合至放電路徑。例如，接合墊BPw2及BPw3之各者具有一大致方形環形。例如，接合墊BPw2經配置以包圍元件區ER。接合墊BPw3經配置以在與接合墊BPw2相距一距離處包圍接合墊BPw2。接合墊BPw2及BPw3未必具有一連續環形。

複數個接合墊BPdo配置於外周邊區OR中之接合表面上。當操作半導體裝置1時，接合墊BPdo不用作一信號或一電力供應路徑。換言之，接合墊BPdo係類似於接合墊BPdi之虛設墊。例如，接合墊BPdo配置成不同於一方形網格圖案之一圖案。

複數個接合墊BPdk配置於切口區KR之接合表面上。當操作半導體裝置1時，接合墊BPdk不用作一信號或一電力供應路徑。換言之，接合墊BPdk係類似於接合墊BPdi及BPdo之虛設墊。例如，接合墊BPdk配置成不同於一方形網格圖案之一圖案。稍後將描述接合墊BPdk之配置之細節。

接合墊BPdi、BPdo及BPdk之墊大小及配置圖案可相同或不同。除非另有指定，否則接合墊BPdi、BPdo及BPdk將稱為「接合墊」BPd。 1.1.6 切口區中接合表面之平面佈局

將參考圖6及圖7描述切口區KR中接合表面之平面佈局之細節。圖6係其上配置複數個半導體裝置1之晶圓之「平面圖。圖7係圖6中展示之切口區KR之一相交區R1中之一接合表面之一放大圖。

如圖6中展示，配置半導體裝置1及在分割程序之前在晶圓上插入於半導體裝置1之間的切口區KR。如圖7中展示，接合墊BPdk配置於排除對準圖案、特性檢查圖案等之切口區KR中之接合表面之整個區域上。在圖7中展示之實例中，接合墊BPd亦配置於各半導體裝置1之外周邊區OR與切口區KR之間的邊界上。然而，接合墊BPd未必配置於邊界上。 1.1.7 接合墊BPdk之配置圖案及覆蓋率

將參考圖8描述接合墊BPdk之一配置圖案及一覆蓋率。覆蓋率係接合表面之一區中由接合墊BP佔據之一面積與區之一面積之一比率。圖8係展示切口區KR中之接合表面上接合墊BPdk之一平面佈局之一實例之一平面圖。在圖8中展示之實例中，為了解釋簡單，切口區KR中之接合表面以一方形網格圖案分成各邊具有一長度L之一方形胞元。在此實例中，接合墊BPdk經配置以對應於一個方形胞元。然而，接合墊BPdk未必配置成對應於一個方形胞元。XY平面上接合墊BPdk之形狀未必係一方形。

如圖8中展示，例如，接合墊BPdk經配置以對應於一個方形胞元。在此情況中，接合墊BPdk之面積係L ²。在以下描述中，提供於陣列晶片10或電路晶片20之接合表面上構成接合墊BPdk之電極之面積被定義為接合表面上接合墊BPdk之面積。替代地，提供於陣列晶片10之接合表面上之電極及提供於電路晶片20之接合表面上之電極之接合面積可被定義為接合表面上接合墊BPdk之面積。

接合墊BPdk配置成一預定圖案。圖8展示其中15個接合墊BPdk配置於15×15個方形胞元之一單元區UKR中之圖案之一實例。在此情況中，相對於其中配置一參考接合墊BPdk之一方形胞元，另一接合墊BPdk配置於在X方向上移位之一第四位置及在Y方向上移位之一下一位置處之一方形胞元中，且又一接合墊BPd配置於在X方向上移位之一下一位置及在Y方向上移位之一第四位置處之一方形胞元中。換言之，接合墊BPdk經配置以在XY平面上形成三角形(或平行四邊形)網格。接合墊BPdk經配置以在不同於X方向及Y方向兩者之一A1方向及一A2方向上形成線。A1方向與A2方向形成小於90度之一角度θ。角度θ及A1方向及A2方向之各者上之兩個接合墊BPdk之間的距離根據覆蓋率來設計。例如，覆蓋率隨著角度θ或兩個接合墊BPdk之間的距離減小而增大。

在下文中，其中接合墊BP經配置以在XY平面上自X方向及Y方向移位元之圖案稱為一「交錯配置」。虛設墊區DR中之接合墊BPdi及外周邊區OR中之接合墊BPdo亦類似於接合墊BPdk般交錯。因此，虛設墊呈交錯配置。

例如，在製造半導體裝置1之一程序中，構成接合墊BP之電極(金屬材料)在陣列晶片10或電路晶片20之接合表面上藉由化學機械拋光(CMP)來拋光。此時，藉由CMP獲得之平坦性藉由虛設墊之交錯配置來比其中接合墊BP配置於X方向或Y方向上之一情況改良。此外，在用於接合其上形成陣列晶片10之一晶圓與其上形成電路晶片20之一晶圓之一接合程序中，接合自晶圓之一中心部分朝向一周邊部分進展。此時，接合進展率(接合速率)取決於接合表面係由一絕緣體或一金屬形成而變化。由於接合速率之變化藉由將虛設墊配置成交錯配置來減小，因此抑制一接合失效。

接著描述覆蓋率。接合墊BPdk之覆蓋率被計算為由接合墊BPdk佔據之面積與一單元區UKR之面積之一比率。切口區KR中接合表面上之接合墊BPdk之覆蓋率經設計為5%或更大至15%或更小。

例如，在接合表面之CMP中，包含接合墊BP及接合墊BP之間的絕緣膜之所有區中之拋光量隨著覆蓋率增大而增加。例如，若切口區KR中接合墊BPdk之覆蓋率小於5%，則切口區KR之所有區中之拋光量相對少於外周邊區OR之所有區中之拋光量。因此，一台階可能形成於接合表面上；即，切口區KR自外周邊區OR突出。若形成台階，則在接合程序中在外周邊區OR與切口區KR之間的邊界附近可能出現空隙，從而增加發生一接合失效之可能性。

若接合表面上切口區KR中之接合墊BPdk之覆蓋率大於15%，則構成切口區KR中之接合墊BPdk之金屬(電極)之比率增大。因此，當切口區KR在分割程序中用一刀片或類似者切割時，可能容易產生碎片且晶片切割可能很難。 1.1.8 半導體裝置之橫截面結構

接著，將參考圖9描述半導體裝置1之一橫截面結構之一實例。圖9係展示半導體裝置1之橫截面結構之一實例之一橫截面圖。

如圖9中展示，半導體裝置1具有其中接合陣列晶片10與電路晶片20之一接合結構。陣列晶片10包含一半導體層101、絕緣層102、111、112、113、114、115、117、118及121、互連層103、106、108及116、導體104、105、107、109、120及130、電極110、一表面保護層119及記憶體支柱MP。電極110包含電極110a、110di、110w2、110w3、110do及110dk。電路晶片20包含一半導體基板201、一N型雜質擴散區NW、一P型雜質擴散區PW、一電晶體TR、一閘極絕緣膜202、一閘極電極203、導體204、206、208及210、互連層205、207及209、電極211及絕緣層212及213。電極211包含電極211a、211di、211w2、211w3、211do及211dk。 1.1.8.1 陣列晶片之橫截面結構

隨後，將參考圖9描述陣列晶片10之一橫截面結構。 1.1.8.1.1 核心區之結構

首先，將描述陣列晶片10之核心區CR。陣列晶片10之核心區CR經提供有記憶體胞元陣列11及用於耦合記憶體胞元陣列11與電路晶片20之各種互連件。

半導體層101在X方向及Y方向上延伸。提供於核心區CR中之半導體層101用作源極線SL。半導體層101含有例如矽。在核心區CR中，複數個絕緣層102及複數個互連層103逐一交替堆疊於半導體層101在Z1方向上之一頂面上。在圖9之實例中，10個絕緣層102及10個互連層103逐一交替堆疊。換言之，在Z方向上彼此分離之複數個互連層103堆疊於電路晶片20與半導體層101之間。互連層103在X方向上延伸。複數個互連層103分別用作字線WL及選擇閘極線SGD及SGS。絕緣層102含有氧化矽(SiO)作為一絕緣材料。互連層103含有例如鎢(W)作為一導電材料。

複數個記憶體支柱MP提供於核心區CR中。一個記憶體支柱MP對應於一個NAND串NS。例如，記憶體支柱MP具有在Z方向上延伸之一圓柱形形狀。記憶體支柱MP穿透(穿過)絕緣層102及互連層103。各記憶體支柱MP在Z2方向上之一端部(底面)到達半導體層101。記憶體支柱MP包含在Z方向上延伸之一半導體層。記憶體支柱MP中半導體層之一部分與半導體層101接觸。稍後將描述記憶體支柱MP之結構之細節。

導體104提供於記憶體支柱MP之各者在Z1方向上之一頂面上。例如，導體104具有在Z方向上延伸之一圓柱形形狀。導體105提供於導體104在Z1方向上之一頂面上。例如，提供於核心區CR中之導體105具有在Z方向上延伸之一圓柱形形狀。此外，互連層106提供於導體105在Z1方向上之一頂面上。例如，核心區CR經提供有在X方向上並排配置且各自在Y方向上延伸之複數個互連層106。複數個記憶體支柱MP之各者經由導體104及105電耦合至複數個互連層106之任一者。記憶體支柱MP電耦合至之互連層106用作一位元線BL。導體104含有例如鎢。導體105及互連層106含有例如銅(Cu)。

導體107提供於互連層106在Z1方向上之一頂面上。例如，提供於核心區CR中之導體107具有在Z方向上延伸之一圓柱形形狀。導體108提供於導體107在Z1方向上之一頂面上。導體109提供於互連層108在Z1方向上之一頂面上。例如，提供於核心區CR中之導體109具有在Z方向上延伸之一圓柱形形狀。在核心區CR中，一電極110a提供於導體109在Z1方向上之一頂面上。電極110a與電路晶片20之電極211a接觸。電極110a及211a用作接合墊BPa。

核心區CR中之複數個互連層106之各者經由導體107、互連層108及導體109電耦合至電極110a之任一者。導體107及109、互連層108及電極110a含有例如銅作為導電材料。提供於互連層106與電極110a之間的互連層之數目係任意的。

儘管圖9中未繪示，然除電耦合記憶體支柱MP (及互連層106)及電路晶片20之上述電極110a之外，核心區CR亦包含電耦合互連層103及電路晶片20之一額外電極110a。

絕緣層111經提供以便覆蓋絕緣層102、互連層103、記憶體支柱MP、導體104、導體105、互連層106、導體107、互連層108及導體109。絕緣層112提供於絕緣層111在Z1方向上之一頂面上。電極110a提供於相同於絕緣層112之層中。絕緣層112與電路晶片20之絕緣層213接觸。其中絕緣層112與絕緣層213彼此接觸之平面對應於接合表面。

絕緣層113及114堆疊於半導體層101在Z2方向上之一頂面上。接著，絕緣層115經提供以便覆蓋半導體層101及絕緣層113及114。絕緣層113及115含有例如氧化矽作為一絕緣材料。針對絕緣層114，使用具有防止金屬(例如Cu)氧化之一功能之一絕緣材料。絕緣層114含有例如碳氮化矽(SiCN)或氮化矽(SiN)。可省略絕緣層114。

互連層116提供於絕緣層115在Z2方向上之一頂面上。提供於核心區CR中之互連層116在其中移除半導體層101上之絕緣層113至115之一區中與半導體層101接觸。提供於核心區CR中之互連層116與半導體層101接觸，藉此用作電耦合半導體層101 (源極線SL)與電路晶片20之一互連層之一部分。互連層116含有例如鋁(Al)。

絕緣層117提供於互連層116在Z2方向上之一頂面上。絕緣層118提供於絕緣層117在Z2方向上之一頂面上。接著，表面保護層119提供於絕緣層118在Z2方向上之一頂面上。絕緣層117及118及表面保護層119經提供以便覆蓋元件區ER、壁區WR及外周邊區OR之一內周邊部分。即，在外周邊區OR之一外周邊部分及切口區KR中，移除絕緣層117及118及表面保護層119。絕緣層117含有例如氧化矽作為一絕緣材料。絕緣層118含有例如氮化矽作為具有一低透水性之一絕緣材料。表面保護層119含有例如一樹脂材料，諸如聚醯亞胺。 1.1.8.1.2 周邊電路區之結構

接著，將描述陣列晶片10之周邊電路區PR。陣列晶片10之周邊電路區PR包含其處提供一外部連接端子之一外部連接端子區BR。在外部連接端子區BR中，移除絕緣層117及118及表面保護層119以暴露互連層116之一部分。用作一外部連接端子之互連層116耦合至導體130。例如，導體130具有在Z方向上延伸之一圓柱形形狀。在Z1方向上，導體130經由導體105、互連層106、導體107、互連層108及導體109電耦合至電極110a中之任何者。換言之，周邊電路區PR包含電極110a以將電路晶片20電耦合至一外部裝置。

複數個電極110di提供於相同於核心區CR及周邊電路區PR中之虛設墊區DR中之絕緣層112之層中。電極110di之各者與電路晶片20之對應電極211di接觸。電極110di及211di用作接合墊BPdi。複數個電極110di與陣列晶片10中之記憶體胞元陣列11及各種互連件及電路晶片20中之半導體基板201及各種互連件電絕緣。換言之，電極110di係虛設電極。

絕緣層121提供於周邊電路區PR中之半導體層101內部。絕緣層121具有由含有氧化矽之一層、含有氮化矽之一層及含有氧化矽之一層形成之三層結構。周邊電路區PR中之半導體層101不用作一源極線SL。 1.1.8.1.3 壁區之結構

接著，將描述陣列晶片10之壁區WR。陣列晶片10之壁區WR經提供有壁結構W及用於將壁結構W耦合至電路晶片20之各種互連件。壁結構W包含例如壁結構W_1、W_2、W_3及W_4。壁結構W_1至W_4分別包含導體120_1至120_4。

將參考圖10描述導體120_1至120_4之一平面佈局。圖10係展示導體120_1至120_4之平面佈局之一實例之一平面圖。為了解釋簡單，自圖10省略除導體120_1至120_4之外的元件。如圖10中展示，例如，導體120_1至120_4在XY平面上各自具有一大致方形環形。導體120_1至120_4彼此不接觸。只要導體120_1至120_4呈環形，則其等可不係方形環形。導體120_1經提供以便包圍元件區ER (周邊電路區PR)。導體120_2經提供以便包圍導體120_1。導體120_3經提供以便包圍導體120_2。導體120_4經提供以便包圍導體120_3。

如圖9中展示，導體120_1至120_4各自在Z方向上延伸。例如，導體120_1及120_4之各者在Z2方向上之一個端部與絕緣層115接觸。導體120_1及120_4在Z2方向上之端部可與半導體層101或互連層116接觸或可在絕緣層111內部。例如，在已自其移除半導體層101及絕緣層113至115之區中，導體120_2及120_3之各者在Z2方向上之一個端部與互連層116接觸。

提供於壁區WR中之互連層116與提供於核心區CR中之互連層116及提供於周邊電路區PR中之互連層116電絕緣。提供於壁區WR中之互連層116由表面保護層119等覆蓋。

導體120_1及120_4之各者在Z1方向上之一個端部未耦合至導體105。導體120_2在Z1方向上之一個端部經由導體105、互連層106、導體107、互連層108及導體109電耦合至電極110w2。電極110w2與電路晶片20之電極211w2接觸。類似地，導體120_3在Z1方向上之一個端部經由導體105、互連層106、導體107、互連層108及導體109電耦合至電極110w3。電極110w3與電路晶片20之電極211w3接觸。

電耦合至導體120_2之導體105、互連層106、導體107、互連層108、導體109、電極110w2及電極211w2可形成包圍元件區ER之一方形環形。例如，在XY平面上，電耦合至導體120_2之互連層108具有大於電耦合至導體120_2之互連層106之寬度之一寬度。

電耦合至導體120_3之導體105、互連層106、導體107、互連層108、導體109、電極110w3及電極211w3可各自形成包圍電耦合至導體120_2之導體105、互連層106、導體107、互連層108、導體109、電極110w2及電極211w2之一方形環形。例如，在XY平面上，電耦合至導體120_3之互連層108具有大於電耦合至導體120_3之互連層106之寬度之一寬度。電極110w2及211w2用作接合墊BPw2。電極110w3及211w3用作接合墊BPw3。 1.1.8.1.4 外周邊區之結構

接著，將描述陣列晶片10之外周邊區OR。在陣列晶片10之外周邊區OR中，複數個電極110do提供於相同於絕緣層112之層中。電極110do之各者與電路晶片20之對應電極211do接觸。電極110do及211do用作接合墊BPdo。複數個電極110do與陣列晶片10中之各種互連件及電路晶片20中之各種互連件電絕緣。換言之，電極110do係虛設電極。

提供於外周邊區OR中之半導體層101與提供於核心區CR中之半導體層101及提供於周邊電路區PR中之半導體層101電絕緣。在下文中，在其中將明確識別提供於外周邊區OR中之半導體層101之一情況中，其被表示為半導體層101_1。半導體層101_1之至少一部分未由表面保護層119覆蓋(保護)。即，半導體層101_1之至少一部分在Z方向上未提供於電路晶片20與表面保護層119之間。換言之，外周邊區OR之一部分未受表面保護層119表面保護。

在半導體層101_1在Z2方向上之一頂面上，提供在Z2方向上延伸之複數個突出部分PT。突出部分PT例如穿透絕緣層113。突出部分PT在Z2方向上之頂面與絕緣層114接觸。提供於半導體層101_1內部且在Z方向上與突出部分PT重疊之絕緣層121之一部分被移除且藉由半導體層101_1分離。突出部分PT在陣列晶片10之製造程序期間使陣列晶片10之基板(未展示)上之半導體層101接地。例如，突出部分PT用於抑制由於半導體層101在幹蝕刻期間充電而發生電弧。可不提供突出部分PT。 1.1.8.1.5 切口區之結構

接著，將描述陣列晶片10之切口區KR。在陣列晶片10之切口區KR中，複數個電極110dk形成於相同於絕緣層112之層中。電極110dk之各者與電路晶片20之對應電極211dk接觸。電極110dk及211dk用作接合墊BPdk。複數個電極110dk與陣列晶片10中之各種互連件及電路晶片20中之各種互連件電絕緣。換言之，電極110dk係虛設電極。

切口區KR不包含半導體層101及互連層116及保護此等層之表面保護層119。 1.1.8.2 電路晶片之橫截面結構

接著，將描述電路晶片20之一橫截面結構。

在元件區ER (核心區CR及周邊電路區PR)中，複數個電晶體TR提供於半導體基板201在Z2方向上之一頂面上。電晶體TR用作定序器21、電壓產生器22、列解碼器23、感測放大器24等中之元件。電晶體TR各自包含閘極絕緣膜202、閘極電極203及形成於半導體基板201中之源極及汲極(未展示)。閘極絕緣膜202提供於半導體基板201在Z2方向上之一頂面上。閘極電極203提供於閘極絕緣膜202在Z2方向上之一頂面上。

閘極絕緣膜202及閘極電極203未提供於壁區WR及外周邊區OR中。不用作電晶體TR之一部分之閘極絕緣膜202及閘極電極203提供於切口區KR中。切口區KR中不用作電晶體TR之一部分之閘極絕緣膜202及閘極電極203用於例如形成一對準標記。切口區KR與外周邊區OR之間的邊界可由不用作電晶體TR之一部分之閘極電極203之端部定義。

在元件區ER中，導體204提供於閘極電極203、源極及汲極在Z2方向上之頂面上。在壁區WR中，導體204提供於提供於半導體基板201中之N型雜質擴散區NW及提供於半導體基板201中之P型雜質擴散區PW在Z2方向上之頂面上。

互連層205提供於導體204在Z2方向上之一頂面上。導體206提供於互連層205在Z2方向上之一頂面上。互連層207提供於導體206在Z2方向上之一頂面上。導體208提供於互連層207在Z2方向上之一頂面上。互連層209提供於導體208在Z2方向上之一頂面上。導體210提供於互連層209在Z2方向上之一頂面上。例如，提供於元件區ER中之導體204、206、208及210各自具有在Z方向上延伸之一圓柱形形狀。提供於壁區WR中之導體204、206、208及210及互連層205、207及209形成例如包圍元件區ER之一方形環形。提供於壁區WR中之N型雜質擴散區NW及P型雜質擴散區PW可類似地形成一方形環形，或可經提供以形成沿著一方形環形彼此分離以便包圍元件區ER之複數個區。提供於電路晶片20中之互連層之數目係任意的。

絕緣層212提供於半導體基板201在Z2方向上之一頂面上。絕緣層212經提供以便覆蓋電晶體TR、導體204、互連層205、導體206、互連層207、導體208、互連層209及導體210。絕緣層213提供於絕緣層212在Z2方向上之一頂面上。

電極211a在提供於元件區ER中之主動墊區AR中之導體210在Z2方向上之一頂面上提供於相同於絕緣層213之層中。電極211di在元件區ER中之虛設墊區DR中提供於相同於絕緣層213之層中。電極211w2及211w3在提供於壁區WR中之導體210在Z2方向上之一頂面上提供於相同於絕緣層213之層中。電極211w2具有包圍元件區ER之一方形環形。電極211w3具有包圍電極211w2之一方形環形。在外周邊區OR中，電極211do提供於相同於絕緣層213之層中。在切口區KR中，電極211dk提供於相同於絕緣層213之層中。複數個電極211di、211do及211dk與陣列晶片10中之各種互連件及電路晶片20中之各種互連件電絕緣。換言之，電極211di、211do及211dk係虛設電極。

閘極電極203、導體204、206、208及210、互連層205、207及209及電極211a、211di、211do、211w2、211w3及211dk由導電材料組成，且可含有金屬材料、p型或n型半導體等。電極211a、211di、211do、211w2、211w3及211dk含有例如銅。閘極絕緣膜202、絕緣層212及絕緣層213含有例如氧化矽作為一絕緣材料。

在圖9中展示之實例中，陣列晶片10之導體120_2經由電極110w2及211w2電耦合至電路晶片20之半導體基板201中之P型雜質擴散區PW。陣列晶片10中之導體120_3經由電極110w3及211w3電耦合至電路晶片20之半導體基板201中之N型雜質擴散區NW。導體120_3可電耦合至P型雜質擴散區PW，且導體120_2可電耦合至N型雜質擴散區NW。 1.1.9 接合墊之橫截面結構

接著，將參考圖11描述接合墊BP之一橫截面結構。圖11係展示接合墊BP之一橫截面結構之一實例之一橫截面圖。圖11展示包含於切口區KR中之接合墊BPdk中之電極110dk及211dk之一實例。與接合墊BPdk相關之以下解釋亦適用於接合墊BPa、BPdi、BPw2、BPw3及BPdo。

如圖11中展示，在接合陣列晶片10及電路晶片20之程序期間，電極110dk耦合至電極211dk。在圖11中展示之實例中，接合表面上電極110dk之面積與電極211dk之面積大致相等。在此一情況中，若銅用於電極110dk及電極211dk中，則電極110dk中之銅及電極211dk中之銅可聯合，其使銅部分之間的邊界難以觀察。然而，接合位置可藉由觀察接合在一起之電極110dk及211dk之形狀由於接合未對準及一銅障壁金屬未對準(在一側面上產生一不連續部分)而變形來確認。

在其中電極110dk及211dk藉由鑲嵌方法形成之一情況中，其等之各自側面具有一錐形形狀。因此，其中電極110dk及211dk接合在一起之部分處一橫截面沿著Z方向之形狀係不具有一直側壁之一非矩形形狀。

此外，若電極110dk及211dk接合在一起，則障壁金屬覆蓋形成此等接合在一起之電極110dk及211dk之銅之底面、側面及頂面。相比之下，在使用銅之一般互連層中，具有防止銅氧化之一功能之一絕緣層(SiN或SiCN等)提供於Cu之頂面上，且未提供障壁金屬。因此，即使沒有發生接合未對準，然可區分接合與一般互連層。 1.1.10 記憶體胞元陣列之橫截面結構

接著，將參考圖12描述記憶體胞元陣列11之一橫截面結構之一實例。圖12係展示記憶體胞元陣列11之一橫截面結構之一實例之一橫截面圖。圖12展示包含於記憶體胞元陣列11中之兩個記憶體支柱MP。

如圖12中展示，例如，半導體層101包含三個半導體層101a、101b及101c。半導體層101b提供於半導體層101a在Z1方向上之一頂面上。半導體層101c提供於半導體層101b在Z1方向上之一頂面上。例如，半導體層101b藉由替換提供於半導體層101a與半導體層101c之間的絕緣層121來形成。半導體層101a至101c含有例如矽。此外，半導體層101a至101c含有磷(P)作為一半導體雜質。

在半導體層101在Z1方向上之一頂面上，10個絕緣層102及10個互連層103逐一交替堆疊。在圖12之實例中，10個互連層103自離半導體層101更近之側依序用作一選擇閘極線SGS、字線WL0至WL7及一選擇閘極線SGD。可提供用作選擇閘極線SGS或選擇閘極線SGD之複數個互連層103。例如，氮化鈦(TiN)/鎢(W)之一堆疊結構可用作互連層103之一導電材料。在此情況中，氮化鈦經形成以便覆蓋鎢。氮化鈦用作一障壁層以抑制鎢氧化或用作一黏附層以在藉由例如一化學氣相沈積(CVD)來沈積鎢時改良鎢之黏附。互連層103可含有一高介電常數材料，諸如氧化鋁(AlO)。在此情況中，高介電常數材料經形成以便覆蓋導電材料。例如，在互連層103之各者中，高介電常數材料經提供以便與提供於各互連層103上方及下方之絕緣層102及記憶體支柱MP之側面接觸。接著，氮化鈦經提供以便與高介電常數材料接觸。接著，提供鎢來與氮化鈦接觸且填充各互連層103之內部。

絕緣層111提供於用作選擇閘極線SGD之互連層103在Z1方向上之一頂面上。

複數個記憶體支柱MP提供於記憶體胞元陣列11中。記憶體支柱MP各自具有在Z方向上延伸之一大致圓柱形形狀。記憶體支柱MP各自穿透10個互連層103。各記憶體支柱MP之底面到達半導體層101。記憶體支柱MP可各自具有其中複數個支柱在Z方向上連接之一結構。

接著，將描述記憶體支柱MP之一內部組態。記憶體支柱MP包含一區塊絕緣膜140、一電荷儲存膜141、一穿遂絕緣膜142、一半導體膜143、一核心膜144及一蓋膜145。

區塊絕緣膜140、電荷儲存膜141及穿遂絕緣膜142自外側依序堆疊於記憶體支柱MP之側面及Z2方向上之底面之一部分上。明確言之，在相同於半導體層101b之層中及其附近，移除記憶體支柱MP之側面上之區塊絕緣膜140、電荷儲存膜141及穿遂絕緣膜142。半導體膜143經提供以便與穿遂絕緣膜142之側面及底面及半導體層101b接觸。半導體膜143係其中將形成記憶體胞元電晶體MC及選擇電晶體ST1及ST2之通道之一區。半導體膜143之內部填充有核心膜144。在記憶體支柱MP在Z1方向上之頂部上，蓋膜145形成於半導體膜143及核心膜144之頂端上。蓋膜145之側面與穿遂絕緣膜142接觸。半導體膜143及蓋膜145兩者含有例如矽。導體104提供於蓋膜145在Z1方向上之一頂面上。導體105提供於導體104在Z1方向上之一頂面上。導體105耦合至互連層106。

圖13係展示記憶體支柱MP之一橫截面結構之一實例之沿著圖12中之線XI-XI截取之一橫截面圖。更明確言之，圖13展示包含互連層103之一層中之記憶體支柱MP之一橫截面結構。

在包含互連層103之橫截面中，核心膜144提供於例如記憶體支柱MP之中心處。半導體膜143包圍核心膜144之側面。穿遂絕緣膜142包圍半導體膜143之側面。電荷儲存膜141包圍穿遂絕緣膜142之側面。區塊絕緣膜140包圍電荷儲存膜141之側面。互連層103包圍區塊絕緣膜140之側面。

半導體膜143用作記憶體胞元電晶體MC0至MC7及選擇電晶體ST1及ST2之一通道(電流路徑)。穿遂絕緣膜142及區塊絕緣膜140兩者含有例如氧化矽。電荷儲存膜141具有累積電荷之一功能。電荷儲存膜141含有例如氮化矽。

記憶體支柱MP與分別用作字線WL0至WL7之互連層103組合形成記憶體胞元電晶體MC0至MC7。類似地，記憶體支柱MP與用作選擇閘極線SGD之互連層103組合形成選擇電晶體ST1。記憶體支柱MP與用作選擇閘極線SGS之互連層103組合形成選擇電晶體ST2。使用此等組件，記憶體支柱MP各自能夠用作一個NAND串NS。 1.2 本實施例之有利效應

第一實施例可提高半導體裝置1之製造良率。下文將描述此效應。

根據此實施例之組態，半導體裝置1包含切口區KR中接合表面上之接合墊BPdk。切口區KR中接合表面上之接合墊BPdk之覆蓋率經設計為5%或更大至15%或更小。藉由將覆蓋率設置為5%或更大，可在CMP程序中在陣列晶片10與電路晶片20之接合表面上抑制切口區KR與外周邊區OR之間的一台階形成。可減少在接合陣列晶片10與電路晶片20之程序中發生接合失效。此外，藉由將覆蓋率設置為15%或更小，可抑制在分割程序中發生一晶片切割失效。因此，可提高半導體裝置1之製造良率。

另外，根據此實施例之組態，虛設墊可配置成交錯配置。因此，可抑制CMP中接合表面上之平坦性降低及接合程序中發生一接合失效。 1.3 第一實施例之修改

接著，下文將描述第一實施例之三種修改。在下文中，將主要解釋與第一實施例之差異。 1.3.1 第一修改

首先，將參考圖14描述第一實施例之一第一修改。在下文描述之第一修改中，接合墊BPw2及BPw3之形狀不同於第一實施例之形狀。圖14係接合表面之一平面圖。

如圖14中展示，接合墊BPw2未必具有一連續環形。例如，複數個接合墊BPw2可配置成一環形。類似地，複數個接合墊BPw3可配置成一環形。接合墊BPw2及BPw3之兩者或任一者可不具有一連續環形。 1.3.2 第二修改

接著，將參考圖15描述一第二修改。在下文描述之第二修改中，切口區KR中接合表面上之接合墊BPdk之佈局不同於第一實施例之佈局。圖15係切口區KR之一相交區R1中之接合表面之一放大圖。

如圖15中展示，分割程序之前複數個半導體裝置1之間的切口區KR中之接合表面包含其中未配置接合墊BPdk之一中心部分中之一區SR及區SR與其中配置接合墊BPdk之外周邊區OR之間的一區QR。區SR對應於在分割程序中由一刀片切割之一區。較佳地，區SR具有大於刀片之寬度之一寬度Ws。形成區SR可抑制在晶片切割期間發生失效。

圖16係其中複數個半導體裝置1用比區SR之寬度薄之一刀片切成晶片之一情況中之半導體裝置1之接合表面之一平面圖。

如圖16中展示，在包含晶片端部之切口區KR中，接合墊BPdk配置於其中不形成晶片切割表面之區QR中。另一方面，接合墊BPdk未配置於位於鄰近於晶片切割表面之一最外邊緣中之區SR中。換言之，區QR係其中配置電極110dk及211dk (接合墊BPdk)之一電極配置區。區SR係包圍電極配置區且其中未配置電極(接合墊BPdk)之一最外邊緣區。 1.3.3 第三修改

接著，將描述第一實施例之一第三修改。在下文描述之第三修改中，一止裂器提供於外周邊區OR中。 1.3.3.1 接合表面之平面佈局

首先，將參考圖17及圖18描述接合表面之平面佈局之一實例。圖17係接合表面之一平面圖。圖18係切口區KR之相交區R1中之一接合表面之一放大圖。

如圖17及圖18中展示，一接合墊BPw5及複數個接合墊BPdo配置於外周邊區OR中。例如，接合墊BPw5具有一大致方形環形。類似於第一實施例之第一修改中之接合墊BPw2及BPw3，接合墊BPw5未必具有一連續環形。例如，接合墊BPw5經配置以便包圍壁區WR。接合墊BPdo可或可不配置於壁區WR之接合墊BPw3與接合墊BPw5之間。接合墊BPdo配置於接合墊BPw5與切口區KR中之接合表面之間。 1.3.3.2 半導體裝置之橫截面結構

接著，將描述半導體裝置1之一橫截面結構之一實例。圖19係展示半導體裝置1之橫截面結構之一實例之一橫截面圖。

如圖19中展示，核心區CR、周邊電路區PR、壁區WR及切口區KR之結構相同於圖9中展示之第一實施例之結構。

陣列晶片10之外周邊區OR經提供有壁結構W_5及W_6及用於將壁結構W_5耦合至電路晶片20之各種互連件。壁結構W_5及W_6分別包含導體120_5及120_6。提供於外周邊區OR中之壁結構W之數目不限於2。

當一絕緣層之一破裂、剝離等在一分割程序中發生於半導體裝置1之一端部處時，壁結構W_5及W_6用作一止裂器，其阻止破裂或剝離到達元件區ER。此外，壁結構W_5及W_6亦阻止水等自半導體裝置1之端部滲透至內部。例如，藉由在外周邊區OR (已自其移除表面保護層119等之區)中提供壁結構W_5及W_6，已自半導體裝置1之端部發展之破裂或濕氣等被引導至外周邊區OR中之半導體裝置1上方(即，外部)。為了促進將破裂或濕氣等引導至半導體裝置1外部，自外周邊區OR之一外周邊部分移除絕緣層117及118及表面保護層119。

接著，將參考圖20描述導體120_1至120_6之一平面佈局。圖20係展示導體120_1至120_6之平面佈局之一實例之一平面圖。為了解釋簡單，自圖20省略除導體120_1至120_6之外的元件。

如圖20中展示，例如，導體120_5及120_6在XY平面上各自具有一大致方形環形。導體120_5及120_6彼此不接觸。只要導體120_5及120_6呈環形，則其可不係方形。導體120_5經提供以便包圍壁區WR。導體120_6經提供以便包圍導體120_5。

如圖19中展示，導體120_5及120_6各自在Z方向上延伸。例如，導體120_5及120_6之各者在Z2方向上之一個端部與絕緣層115接觸。導體120_5及120_6在Z2方向上之端部可在絕緣層111內部。導體120_5在Z1方向上之一個端部經由導體105、互連層106、導體107、互連層108、導體109及電極110w5電耦合至電路晶片20之電極211w5。導體120_6在Z1方向上之一個端部未耦合至導體105。

電耦合至導體120_5之導體105、互連層106、導體107、互連層108、導體109、電極110w5及電極211w5可形成包圍壁區WR之一方形環形。電極110w5及211w5用作接合墊BPw5。

在電路晶片20之外周邊區OR中，提供於相同於絕緣層213之層中之電極211w5經由導體210、互連層209、導體208、互連層207、導體206、互連層205及導體204耦合至半導體基板201。 2. 第二實施例

接著，將描述一第二實施例。在第二實施例中，將描述一元件區ER中接合墊BPa之配置。在下文中，將主要解釋與第一實施例之差異。 2.1 半導體裝置之平面組態

首先，將參考圖21描述一半導體裝置1之一平面組態之一實例。圖21係半導體裝置1之一平面圖。在圖21之實例中，部分展示接合墊BP來解釋各區。

如圖21中展示，一周邊電路區PR包含一內區PiR及一外區PoR。內區PiR包圍一核心區CR。例如，內區PiR係一方形環形區。外區PoR係插入於內區PiR與一壁區WR之間的一區。外區PoR包圍內區PiR。例如，外區PoR係一方形環形區。用於將電力供應至半導體裝置1之一外部連接端子提供於外區PoR中。外區PoR具有一寬度Wp。外區PoR係自壁區WR (更明確言之，自接合墊BPw2)朝向半導體裝置1之中心具有寬度Wp之一區。寬度Wp係例如30 μm或更小。

主動墊區AR1及AR2及虛設墊區DAR及DR提供於包含核心區CR、內區PiR及外區PoR之一元件區ER中之一接合表面上。

更明確言之，核心區CR及內區PiR中之接合表面包含主動墊區AR1及虛設墊區DAR。接合墊BPa配置於主動墊區AR1中。虛設墊區DAR包圍主動墊區AR1。例如，虛設墊區DAR係一方形環形區。接合墊BPdi配置於虛設墊區DAR中。

主動墊區AR2提供於外區PoR中之接合表面上。在主動墊區AR2中，配置共同耦合至一個外部連接端子(電力供應端子)之至少三個接合墊BPa。換言之，主動墊區AR2中之複數個接合墊BPa共同耦合至電力供應端子且用作一電力供應路徑。主動墊區AR2周圍沒有提供虛設墊區DAR。

在此實施例中，排除主動墊區AR1及AR2及虛設墊區DAR之元件區ER中之接合表面上之區稱為虛設墊區DR。

主動墊區AR1中接合墊BPa之覆蓋率大於主動墊區AR2中接合墊BPa之覆蓋率。主動墊區AR1中接合墊BPa之覆蓋率約等於虛設墊區DAR中接合墊BPdi之覆蓋率。主動墊區AR1中接合墊BPa之覆蓋率及虛設墊區DAR中接合墊BPdi之覆蓋率高於虛設墊區DR中接合墊BPdi之覆蓋率。

主動墊區AR2中接合墊BPa之覆蓋率經設計為小於鄰近虛設墊區DR中接合墊BPdi之覆蓋率之±5%。換言之，在元件區ER中，在其中主動墊區AR2提供於與接合墊BPw2 (壁區WR)相距30 μm內之一情況中，主動墊區AR2中接合墊BPa之覆蓋率被認為小於虛設墊區DR中接合墊BPdi之覆蓋率之±5%。

在此實施例中，自接合墊BPw2具有寬度Wp (30 μm)或更小之區稱為一外區PoR。配置於外區PoR中之主動墊區AR2中之接合墊BPa之覆蓋率經設計為小於虛設墊區DR中接合墊BPdi之覆蓋率之±5%。例如，若接合墊BPa之覆蓋率係外區PoR中接合墊BPdi之覆蓋率之±5%或更大，則外周邊區OR與元件區ER之間的台階可在接合表面之CMP期間增加。此外，切口區KR與元件區ER之間的台階可增加。因此，增加在接合程序中發生一接合失效之可能性。 2.2 接合表面之平面佈局之特定實例

將參考圖22描述接合表面之一平面佈局之一特定實例。圖22係接合表面之一平面圖。

如圖22中展示，複數個有效墊區AR1提供於核心區CR及周邊電路區PR之內區PiR中。複數個虛設墊區DAR經提供以包圍各自主動墊區AR1。在圖22中展示之實例中，核心區CR中之接合表面經提供有包含配置成一3×7配置之一接合墊BPa (電極110a及211a)之主動墊區AR1及包含呈一1×2配置之接合墊BPa之一主動墊區AR1。內區PiR中之接合表面經提供有包含呈一1×2配置之接合墊BPa之一主動墊區AR1。在各主動墊區AR1中，複數個接合墊BPa配置成一方形網格圖案。類似於接合墊BPa，包圍主動墊區AR1之虛設墊區DAR中之接合墊BPdi (電極110di及211di)配置成一方形網格圖案。

複數個有效墊區AR2提供於周邊電路區PR之外區PoR中。在圖22中展示之實例中，外區PoR中之接合表面經提供有包含配置成一1×3配置之接合墊BPa (電極110a及211a)之一主動墊區AR2、包含配置成一8×3配置之接合墊BPa之一主動墊區AR2及包含呈一2×8配置之接合墊BPa之一主動墊區AR2。在各主動墊區AR2中，配置於區內部之複數個接合墊BPa經耦合為處於一相等電位。在各主動墊區AR2中，複數個接合墊BPa配置成一方形網格圖案。主動墊區AR2中之接合墊BPa之間的距離長於主動墊區AR1中之接合墊BPa之間的距離。

在包含核心區CR、內區PiR及外區PoR之元件區ER中之虛設墊區DR中，接合墊BPdi (電極110di及211di)配置成交錯配置。

類似於第一實施例，壁區WR經提供有接合墊BPw2及BPw3。例如，接合墊BPw2及BPw3各自具有類似於第一實施例之一大致方形環形結構。如同第一實施例之第一修改，接合墊BPw2及BPw3可或可不具有一連續環結構。

在外周邊區OR中，複數個接合墊BPdo配置成交錯配置。

在此實施例中，在切口區KR中沒有提供接合墊BPdk。 2.3 接合墊BPa之配置圖案及覆蓋率

接著，將描述接合墊BPa之一配置圖案及覆蓋率。 2.3.1 主動墊區AR1中接合墊BPa之配置圖案及覆蓋率

首先，將參考圖23描述主動墊區AR1中接合墊BPa之一配置圖案及一覆蓋率。圖23係展示主動墊區AR1中之接合墊BPa及虛設墊區DAR中之接合墊BPdi之一平面佈局之一實例之一平面圖。在圖23中展示之實例中，為了解釋簡單，元件區ER以一方形網格圖案分成各邊具有一長度L之方形胞元。在此實例中，一接合墊BPa經配置以對應於一個方形胞元。然而，接合墊BPa未必配置成對應於一個方形胞元。

如圖23中展示，例如，接合墊BPa經配置以對應於一個方形胞元。在此情況中，接合墊BPa之面積係L ²。XY平面上接合墊BPa之形狀未必係一方形。

在5個胞元乘5個胞元(5L×5L)之主動墊區AR1中，例如，9個接合墊BPa以一3×3方形網格圖案每隔兩個胞元配置。在圖23中展示之實例中，接合墊BPa每隔一定間隔配置，然配置不限於此。由於接合墊BPa之配置取決於互連層之配置及耦合至其之接觸插塞之配置，因此接合墊BPa未必每隔一定間隔配置。

類似地，在包圍主動墊區AR1之虛設墊區DAR中，40個接合墊BPdi以一方形網格圖案每隔一個胞元配置。

主動墊區AR1中接合墊BPa之覆蓋率被計算為例如由接合墊BPa佔據之面積與主動墊區AR1之面積之一比率。虛設墊區DAR中接合墊BPdi之覆蓋率被計算為例如由接合墊BPdi佔據之面積與虛設墊區DAR之面積之一比率。 2.3.2 主動墊區AR2中接合墊BPa之配置圖案及覆蓋率

接著，將參考圖24描述主動墊區AR2中接合墊BPa之一配置圖案及一覆蓋率。圖24係展示主動墊區AR2中一接合墊BPa之一平面佈局之一實例之一平面圖。

如圖24中展示，在11個胞元乘11個胞元(11L×11L)之主動墊區AR2中，例如，9個接合墊BPa以一3×3方形網格圖案每隔五個胞元配置。在圖24中展示之實例中，類似於圖23之實例，接合墊BPa每隔一定間隔配置，然配置不限於此。接合墊BPa未必每隔一定間隔配置。

主動墊區AR2中接合墊BPa之覆蓋率被計算為例如由接合墊BPa佔據之面積與主動墊區AR2之面積之一比率。 2.4 半導體裝置之橫截面結構

接著，將描述半導體裝置1之一橫截面結構之一實例。圖25係展示半導體裝置1之橫截面結構之一實例之一橫截面圖。

如圖25中展示，核心區CR、壁區WR及外周邊區OR之結構相同於圖9中展示之第一實施例之結構。

將描述陣列晶片10之周邊電路區PR。陣列晶片10之外區PoR包含為一電力供應提供之一外部連接端子區BR。複數個導體130耦合至用作一外部連接端子之一互連層116。例如，耦合至互連層116之導體130在Z1方向上耦合至一個互連層106。互連層106經由複數組導體107、一互連層108及一導體109電耦合至複數個電極110a。電極110a分別與電路晶片20之對應電極211a接觸。共同耦合至一個互連層116之複數個接合墊BPa配置於一單一主動墊區AR2中。

在電路晶片20之外區PoR中，對應於單一主動墊區AR2之複數個電極211a經由各自導體210共同耦合至例如一個互連層209。互連層209經由一導體208、一互連層207、一導體206、一互連層205及一導體204電耦合至一半導體基板201。

在此實施例中，切口區KR不包含上文參考圖9描述之第一實施例之電極110dk及211dk。 2.5 本實施例之有利效應

使用本實施例之組態，配置於自壁區WR之接合墊BPw2之寬度Wp (30 μm)或更小內之外區PoR中之接合墊BPa之覆蓋率可經設計為小於虛設墊區DR中接合墊BPdi之覆蓋率之±5%。因此，可減少接合表面上元件區ER與外周邊區OR或切口區KR之間的台階，且可抑制在接合程序中發生一接合失效。因此，可提高半導體裝置1之製造良率。 2.6 第二實施例之修改

接著，將參考圖26描述第二實施例之一修改。圖26係接合表面之一平面圖。

如圖26中展示，接合墊BPdk可配置於切口區KR中，類似於第一實施例。在此修改中，可獲得相同於第一實施例之有利效應。 3. 修改等

根據上述實施例，半導體裝置(1)包含：一第一晶片(20)，其包含一基板(201)；及一第二晶片(10)，其在一第一表面(接合表面)處接合至第一晶片。第一晶片及第二晶片之各者包含一元件區(ER)及包含一晶片端部之一端區(KR)。第一晶片包含配置於端區中之第一表面上且處於一電未耦合狀態中之複數個第一電極(211dk)。第二晶片包含配置於端區中之第一表面上、處於一電未耦合狀態中且分別與第一電極接觸之複數個第二電極(110dk)。

半導體裝置1之製造良率可藉由應用上述實施例來提高。

實施例不限於上述態樣，而係可依各種方式修改。

此外，上述實施例中之術語「耦合」亦包含與插入於其等之間的其他組件(諸如一電晶體及一電阻器)之間接耦合狀態。

雖然已描述特定實施例，然此等實施例僅供例示且不意欲限制本發明之範疇。實際上，本文中描述之新穎裝置及方法可依各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中描述之實施例作出各種省略、替代及形式改變。隨附發明申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。相關申請案之交叉參考

本申請案係基於且主張2022年6月20日申請之日本專利申請案第2022-099042號之優先權權利，該日本專利申請案之全部內容以引用方式併入本文中。

1: 半導體裝置 10: 陣列晶片 11: 記憶體胞元陣列 20: 電路晶片 21: 定序器 22: 電壓產生器 23: 列解碼器 24: 感測放大器 101, 101a至101c: 半導體層 101_1: 半導體層 102, 111至115, 117, 118, 121, 212, 213: 絕緣層 103, 106, 108, 116, 205, 207, 209: 互連層 104, 105, 107, 109, 120, 120_1至120_6, 130, 204, 206, 208, 210: 導體 110, 110a, 110di, 110dk, 110do, 110w2, 110w3, 110w5, 211, 211a, 211di, 211dk, 211do, 211w2, 211w3, 211w5: 電極 119: 表面保護層 140: 區塊絕緣膜 141: 電荷儲存膜 142: 穿遂絕緣膜 143: 半導體膜 144: 核心膜 145: 蓋膜 201: 半導體基板 202: 閘極絕緣膜 203: 閘極電極 AR, AR1, AR2: 主動墊區 BL: 位元線 BLK: 區塊 BLK0: 區塊 BLK1: 區塊 BLK2: 區塊 BP, BPa, BPdi, BPdk, BPdo, BPw2, BPw3, BPw5: 接合墊 CR: 核心區 CU: 胞元單元 DAR, DR: 虛設墊區 ER: 元件區 KR: 切口區 L: 長度 MC0至MC7: 記憶體胞元電晶體 MP: 記憶體支柱 NS: NAND串 NW: N型雜質擴散區 OR: 外周邊區 PiR: 內區 PoR: 外區 PR: 周邊電路區 PT: 突出部分 PW: P型雜質擴散區 R1: 相交區 SGD: 選擇閘極線 SGD0至SGD3: 選擇閘極線 SGS: 選擇閘極線 SL: 源極線 ST1: 選擇電晶體 ST2: 選擇電晶體 SU0至SU3: 串單元 TR: 電晶體 UKR: 單元區 W_1至W_4: 壁結構 WL0至WL7: 字線 WR: 壁區 θ: 角度

圖1係展示根據一第一實施例之一半導體裝置之一總體組態之一方塊圖。

圖2係包含於根據第一實施例之半導體裝置中之一記憶體胞元陣列之一電路圖。

圖3係展示根據第一實施例之半導體裝置之一接合結構之一概況之一透視圖。

圖4係根據第一實施例之半導體裝置之一平面圖。

圖5係根據第一實施例之半導體裝置之一接合表面之一平面圖。

圖6係其中配置根據第一實施例之複數個半導體裝置之一半導體晶圓之一平面圖。

圖7係圖6中展示之切口區之一相交區中之一接合表面之一放大圖。

圖8係展示根據第一實施例之半導體裝置中之切口區中之一接合表面上之接合墊之一平面佈局之一實例之一平面圖。

圖9係展示根據第一實施例之半導體裝置之一橫截面結構之一實例之一橫截面圖。

圖10係展示根據第一實施例之半導體裝置中之導體120_1至120_4之一平面佈局之一實例之一平面圖。

圖11係展示根據第一實施例之半導體裝置中之接合墊之一橫截面結構之一實例之一橫截面圖。

圖12係展示根據第一實施例之半導體裝置中之一記憶體胞元陣列之一橫截面結構之一實例之一橫截面圖。

圖13係沿著圖12中之線XI-XI截取之一橫截面圖。

圖14係根據第一實施例之一第一修改之半導體裝置之一接合表面之一平面圖。

圖15係根據第一實施例之一第二修改之半導體裝置中之切口區之一相交區中之一接合表面之一放大圖。

圖16係根據第一實施例之第二修改之半導體裝置之一接合表面之一平面圖。

圖17係根據第一實施例之一第三修改之半導體裝置之一接合表面之一平面圖。

圖18係根據第一實施例之第三修改之半導體裝置中之切口區之一相交區中之一接合表面之一放大圖。

圖19係展示根據第一實施例之第三修改之半導體裝置之一橫截面結構之一實例之一橫截面圖。

圖20係展示根據第一實施例之第三修改之半導體裝置中之導體120_1至120_6之一平面佈局之一實例之一平面圖。

圖21係根據一第二實施例之一半導體裝置之一平面圖。

圖22係根據第二實施例之半導體裝置之一接合表面之一平面圖。

圖23係展示根據第二實施例之半導體裝置中一主動墊區AR1中之接合墊BPa及一虛設墊區DAR中之接合墊BPdi之一平面佈局之一實例之一平面圖。

圖24係展示根據第二實施例之半導體裝置中之一主動墊區AR2中之接合墊BPa之一平面佈局之一實例之一平面圖。

圖25係展示根據第二實施例之半導體裝置之一橫截面結構之一實例之一橫截面圖。

圖26係根據第二實施例之一修改之半導體裝置之一接合表面之一平面圖。

1: 半導體裝置 AR: 主動墊區 Bpa, Bpdi, BPdk, Bpdo, BPw2, BPw3: 接合墊 DR: 虛設墊區 ER: 元件區 KR: 切口區 OR: 外周邊區 WR: 壁區

Claims

一種半導體裝置，其包括：第一晶片，其包含基板；及第二晶片，其在第一表面與上述第一晶片接合；上述第一晶片及上述第二晶片之各者包含：元件區、及於與上述基板之表面正交之第一方向觀察時包圍上述元件區之第一環形區，上述第一晶片於上述第一環形區中包含：第一環形電極，其配置於上述第一表面，且與上述基板電性連接；及第二環形電極，其與上述第一環形電極分離而配置於上述第一表面，且與上述基板電性連接，上述第二晶片於第一環形區中包含：第三環形電極，其配置於上述第一表面，且與上述第一環形電極相接；及第四環形電極，其與上述第三環形電極分離而配置於上述第一表面，且與上述第二環形電極相接，上述第一環形電極具有於上述第一方向觀察時將上述元件區之外周連續地包圍之環形形狀，上述第二環形電極具有於上述第一方向觀察時將上述第一環形電極之外周連續地包圍之環形形狀，上述第三環形電極具有於上述第一方向觀察時將上述元件區之外周連續地包圍之環形形狀，上述第四環形電極具有於上述第一方向觀察時將上述第三環形電極之外周連續地包圍之環形形狀。
如請求項1之半導體裝置，其中上述第二晶片於上述第一環形區中進一步包含：第一導電體，其於上述第一方向觀察時，將上述元件區包圍，且與上述第三環形電極電性連接；第二導電體，其於上述第一方向觀察時與上述第一導電體分離而將上述第一導電體包圍，且與上述第四環形電極電性連接。
如請求項2之半導體裝置，其中上述第一導電體具有於上述第一方向觀察時將上述元件區之外周連續地包圍之環形形狀，上述第二導電體具有於上述第一方向觀察時將上述第一導電體之外周連續地包圍之環形形狀。
如請求項2之半導體裝置，其中上述第一導電體之一端與上述第二導電體之一端電性連接。
如請求項1之半導體裝置，其中上述第一環形電極係與設置於上述基板之第一導電類型之第一擴散區電性連接，上述第二環形電極係與設置於上述基板之與上述第一導電類型不同之第二導電類型之第二擴散區電性連接。
如請求項1之半導體裝置，其中上述第一晶片進一步包含：於上述元件區設置之列解碼器及感測放大器，上述第二晶片進一步包含：於上述元件區設置而與上述列解碼器及上述感測放大器電性連接之記憶體胞元陣列。
一種半導體裝置，其包括：第一晶片，其包含基板；及第二晶片，其在第一表面與上述第一晶片接合；上述第一晶片及上述第二晶片之各者包含：元件區、包含晶片端部之端區、及自與上述基板之表面正交之第一方向觀察時配置於上述元件區與上述端區之間之第一環形區，上述第一晶片於上述端區中包含：複數個第一電極，其等配置於上述第一表面，為電性未連接狀態，上述第一晶片於上述第一環形區中包含：第一環形電極，其配置於上述第一表面，且與上述基板電性連接；及第二環形電極，其與上述第一環形電極分離而配置於上述第一表面，且與上述基板電性連接，上述第二晶片於上述端區中包含：複數個第二電極，其等配置於上述第一表面，為電性未連接狀態，且與上述複數個第一電極分別相接，上述第二晶片於上述第一環形區中包含：第三環形電極，其配置於上述第一表面，且與上述第一環形電極相接；及第四環形電極，其與上述第三環形電極分離而配置於上述第一表面，且與上述第二環形電極相接，上述第一環形電極具有於上述第一方向觀察時將上述元件區之外周連續地包圍之環形形狀，上述第二環形電極具有於上述第一方向觀察時將上述第一環形電極之外周連續地包圍之環形形狀，上述第三環形電極具有於上述第一方向觀察時將上述元件區之外周連續地包圍之環形形狀，上述第四環形電極具有於上述第一方向觀察時將上述第三環形電極之外周連續地包圍之環形形狀。
如請求項7之半導體裝置，其中相對於上述端區之上述第一表面之面積，上述複數個第一電極所佔之面積的比例係5%以上且係15%以下。
如請求項7之半導體裝置，其中上述端區包含：電極配置區，其中配置上述複數個第一電極及上述複數個第二電極；及最外邊緣區，其於上述第一方向觀察時將上述電極配置區包圍，且未配置有任何電極。
如請求項7之半導體裝置，其中上述端區包含：於上述基板上設置之閘極絕緣膜及於上述閘極絕緣膜之上設置之閘極電極。
如請求項7之半導體裝置，其中上述第一晶片進一步包含：於上述元件區設置之列解碼器及感測放大器，且上述第二晶片進一步包含：於上述元件區設置而與上述列解碼器及上述感測放大器電性連接之記憶體胞元陣列。
如請求項7之半導體裝置，其中上述第二晶片於上述第一環形區中進一步包含：第一導電體，其於上述第一方向觀察時，將上述元件區包圍，且與上述第三環形電極電性連接，第二導電體，其於上述第一方向觀察時與上述第一導電體分離而將上述第一導電體包圍，且與上述第四環形電極電性連接。
如請求項12之半導體裝置，其中上述第一導電體具有於上述第一方向觀察時將上述元件區之外周連續地包圍之環形形狀；上述第二導電體具有於上述第一方向觀察時將上述第一導電體之外周連續地包圍之環形形狀。
如請求項12之半導體裝置，其中上述第一導電體之一端係與上述第二導電體之一端電性連接。
如請求項7之半導體裝置，其中上述第一環形電極係與設置於上述基板之第一導電類型之第一擴散區電性連接；上述第二環形電極係與設置於上述基板之與上述第一導電類型不同之第二導電類型之第二擴散區電性連接。