TWI834241B

TWI834241B - 記憶裝置

Info

Publication number: TWI834241B
Application number: TW111130066A
Authority: TW
Inventors: 川西絢子; 荒井伸也
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-03-24
Filing date: 2022-08-10
Publication date: 2024-03-01
Also published as: US20230307387A1; CN116867274A; US12388031B2; JP7757223B2; US20250293181A1; JP2023141616A; TW202339225A

Abstract

一般而言，根據一項實施例，一種記憶裝置包含：一第一晶片及一第二晶片，其等在被劃分為一第一區域、環繞該第一區域之一第二區域及環繞該第二區域之一第三區域之一第一表面上彼此接觸。該第一晶片包含：一基板，其包含一第一導電類型之一第一擴散區域及一第二導電類型之一第二擴散區域；一第一電極單元，其包含環繞該第一區域之一連續導體；及一第二電極單元，其環繞該第一區域同時與該第一電極單元間隔開。該第二晶片包含：一第一互連層；一第三電極單元，其包含環繞該第一區域之一連續導體並與該第一電極單元接觸；一第四電極單元，其環繞該第一區域同時與該第三電極單元間隔開並與該第二電極單元接觸；一第一壁單元，其與該第一互連層接觸，包含環繞該第一區域之一連續導體，並經由該第三電極單元及該第一電極單元電耦合至該第一擴散區域；及一第二壁單元，其與該第一互連層接觸，環繞該第一區域同時與該第一壁單元間隔開，並經由該第四電極單元及該第二電極單元電耦合至該第二擴散區域。由該第一電極單元及該第二電極單元覆蓋之一面積與該第二區域之一第一比率以及由該第三電極單元及該第四電極單元覆蓋之一面積與該第二區域之一第二比率之各者為3%至40%。

Description

記憶裝置

本文所描述之實施例大體上係關於一記憶裝置。

一NAND快閃記憶體被稱為能夠以一非揮發性方式在其中儲存資料之一記憶裝置。在諸如一NAND快閃記憶體之一記憶裝置中，一三維記憶結構用於更高之整合度及更大之容量。

根據該實施例，可改良記憶裝置之良率。

1:記憶系統

2:記憶控制器

3:記憶裝置

10:記憶胞元陣列

11:命令暫存器

12:位址暫存器

13:定序器

14:驅動器模組

15:列解碼器模組

16:感測放大器模組

100:記憶晶片

101:半導體層

101a:半導體層

101b:半導體層

101c:半導體層

101_1:半導體層

102:絕緣層

103:互連層

104:導體

105:導體

106:互連層

107:導體

108:互連層

108_2:互連層

108_3:互連層

109:導體

110:電極

110a:電極

110d:電極

110d_2:電極

110i:電極

110o:電極

111:絕緣層

112:絕緣層

113:絕緣層

114:絕緣層

115:絕緣層

116:互連層

117:絕緣層

118:絕緣層

119:表面保護層

120:導體

120_1-120_5:導體

121:絕緣層

140:塊絕緣膜

141:電荷儲存膜

142:隧道絕緣膜

143:半導體膜

144:芯膜

145:蓋膜

200:CMOS晶片

201:半導體基板

202:閘極絕緣膜

203:閘極電極

204:導體

205:互連層

206:導體

207:互連層

208:導體

209:互連層

210:導體

211:電極

211c:電極

211i:電極

211o:電極

211d:電極

211d':電極

212:絕緣層

213:絕緣層

ADD:位址資訊

AR:主動墊區域

BLK:區塊

BLK0:區塊

BLKn:區塊

BL0-BLm:位元線

BP:接合墊

BPa:接合墊

BPc:接合墊

BPi:接合墊

BPo:接合墊

BPd':接合墊

BPd_2:接合墊

BPd_2":接合墊

BPd_3:接合墊

BPd_3":接合墊

BAd:區塊位址

CAd:行位址

CMD:命令

CU:胞元單元

DAT:寫入資料

D2:寬度

D3:寬度

DCR:放電墊區域

IDR:內部虛設墊區域

KR:切口區域

MP:記憶柱

MT0-MT7:記憶胞元電晶體

NS:NAND串

NW:N型雜質擴散區域

ODR:外部虛設墊區域

P:距離

P0:距離

P':距離

PT:突出部分

PW:P型雜質擴散區域

PAd:頁位址

SGS:選擇閘極線

SGD0:選擇閘極線

SL:源極線

ST1:選擇電晶體

ST2:選擇電晶體

SU0:串單元

SU1:串單元

SU2:串單元

SU3:串單元

SU4:串單元

TR:電晶體

UDCR:單元區域

UDCR1:單元區域

UDCR2:單元區域

UODR:單元區域

W_1-W_4:壁結構

W_2":壁結構

W_3:壁結構

W_3":壁結構

WL0-WL7:字線

XI:線

圖1係繪示根據一第一實施例之包含一記憶裝置之一記憶系統之一組態之一實例之一方塊圖。

圖2係繪示根據第一實施例之包含在記憶裝置中之一記憶胞元陣列之一電路組態之一實例之一電路圖。

圖3係提供根據第一實施例之記憶裝置之一接合結構之一概述之一透視圖。

圖4係繪示根據第一實施例之記憶裝置之接合墊之一平面佈局之一實例之一平面圖。

圖5係繪示根據第一實施例之記憶裝置之一放電墊區域中之接合墊之一平面佈局之一實例之一平面圖。

圖6係繪示根據第一實施例之記憶裝置之一外部虛設墊區域中之接合墊之一平面佈局之一實例之一平面圖。

圖7係繪示根據第一實施例之記憶裝置之一截面結構之一實例之一截面圖。

圖8係繪示根據第一實施例之記憶裝置之放電墊區域中之壁結構及接合墊之一部分之一平面佈局之一實例之一平面圖。

圖9係繪示根據第一實施例之記憶裝置之接合墊之一截面結構之一實例之一截面圖。

圖10係繪示根據第一實施例之記憶裝置之記憶胞元陣列之一截面結構之一實例之一截面圖。

圖11係沿圖10中之一線XI-XI獲取之一截面圖，其繪示根據第一實施例之記憶裝置之一記憶柱之一截面結構之一實例。

圖12係繪示根據一第二實施例之一記憶裝置之一接合墊之一截面結構之一第一實例之一截面圖。

圖13係繪示根據第二實施例之記憶裝置之一接合墊之一截面結構之一第二實例之一截面圖。

圖14係繪示根據一第三實施例之一記憶裝置之一放電墊區域中之壁結構及接合墊之一部分之一平面佈局之一第一實例之一平面圖。

圖15係繪示根據第三實施例之記憶裝置之放電墊區域中之接合墊之一平面佈局之一第一實例之一平面圖。

圖16係繪示根據第三實施例之記憶裝置之放電墊區域中之壁結構及接合墊之一部分之一平面佈局之一第二實例之一平面圖。

圖17係繪示根據第三實施例之記憶裝置之放電墊區域中之接合墊之一平面佈局之一第二實例之一平面圖。

圖18係繪示根據一第一修改之一記憶裝置之接合墊之一平面佈局之一實例之一平面圖。

圖19係繪示根據第一修改之記憶裝置之一截面結構之一實例之一截面圖。

圖20係繪示根據一第二修改之一記憶裝置之一截面結構之一實例之一截面圖。

下面將參考附圖描述實施例。圖中之尺寸及比率不一定與實際尺寸及比率相同。

在以下描述中，具有實質上相同之功能及組態之組件由相同之參考符號表示。在某些部分中，具有類似組態之組件由相同之參考符號表示，當其等彼此明確區分時，在其等端部處具有不同的字元或數字。

1.第一實施例

1.1 組態

1.1.1 記憶系統之組態

圖1係繪示根據一第一實施例之包含一記憶裝置之一記憶系統之一組態之一實例之一方塊圖。記憶系統1係經組態以連接至一外部主機裝置(未繪示)之一儲存裝置。例如，記憶系統1係一記憶卡，諸如一SD^TM卡、一通用快閃記憶體儲存裝置(UFS)或一固態磁碟機(SSD)。記憶系統1包含一記憶控制器2及一記憶裝置3。

例如，記憶控制器2包含一積體電路，諸如一系統單晶片(SoC)。記憶控制器2回應於來自主機裝置之一請求控制記憶裝置3。例如，明確言之，記憶控制器2將由主機裝置請求寫入之資料寫入記憶裝置3中。此外，記憶控制器2自記憶裝置3讀取由主機裝置請求讀取之資料，並將資料傳輸至主機裝置。

記憶裝置3係一非揮發性記憶。例如，記憶裝置3係一NAND快閃記憶體。記憶裝置3以一非揮發性方式在其中儲存資料。

記憶控制器2與記憶裝置3之間之通信符合例如一單資料速率(SDR)介面、一切換雙資料速率(DDR)介面或一開放NAND快閃記憶體介面(ONFI)。

1.1.2 記憶裝置之組態

隨後，將參考圖1中所繪示之方塊圖描述根據第一實施例之記憶裝置之一內部組態。例如，記憶裝置3包含一記憶胞元陣列10、一命令暫存器11、一位址暫存器12、一定序器13、一驅動器模組14、一列解碼器模組15及一感測放大器模組16。

記憶胞元陣列10包含複數個區塊BLK0至BLKn(n係1或大於1之一整數)。包含在記憶胞元陣列10中之區塊BLK之數量可係一個。區塊BLK係複數個記憶胞元之一集合。例如，區塊BLK用作一資料擦除單元。此外，在記憶胞元陣列10中提供複數個位元線及複數個字線。例如，使記憶胞元之各者對應於一位元線及一字線。稍後將描述記憶胞元陣列10之一詳細組態。

命令暫存器11在其中儲存由記憶裝置3自記憶控制器2接收之一命令CMD。例如，命令CMD包含用於致使定序器13執行一讀取操作、一寫入操作、一擦除操作等之一命令。

位址暫存器12在其中儲存由記憶裝置3自記憶控制器2接收之位址資訊ADD。例如，位址資訊ADD包含一區塊位址BAd、一頁位址PAd及一行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用於選擇區塊BLK、一字線及一位元線。

定序器13控制整個記憶裝置3之操作。例如，定序器13根據保持在命令暫存器11中之命令CMD控制驅動器模組14、列解碼器模組15、感測放大器模組16等，以執行一讀取操作、一寫入操作、一擦除操作等。

驅動器模組14產生在一讀取操作、一寫入操作、一擦除操作等中使用之一電壓。然後，例如，驅動器模組14基於儲存在位址暫存器12中之頁位址PAd，將產生之電壓施加至對應於一所選擇之字線之一信號線。

列解碼器模組15基於儲存在位址暫存器12中之區塊位址BAd選擇記憶胞元陣列10中之區塊BLK中之一對應一者。然後，例如，列解碼器模組15將施加至對應於所選擇之字線之信號線之電壓傳送至所選擇之區塊BLK之所選擇之字線上。

感測放大器模組16根據在一寫入操作中自記憶控制器2接收之寫入資料DAT將一所要電壓施加至各位元線。此外，在一讀取操作中，感測放大器模組16基於位元線之電壓判定儲存在記憶胞元中之資料，並將一判定結果作為讀取資料DAT傳送至記憶控制器2。

1.1.3 記憶胞元陣列之電路組態

圖2係繪示根據第一實施例之包含在記憶裝置中之記憶胞元陣列之一電路組態之一實例之一電路圖。圖2繪示包含在記憶胞元陣列10中之複數個區塊BLK中之一個區塊BLK。如圖2中所繪示，例如，區塊BLK包含五個串單元SU0至SU4。

各串單元SU包含分別對應於位元線BL0至BLm(m係1或大於1之一整數)之複數個NAND串NS。位元線BL之數量可係一個。例如，各NAND串NS包含記憶胞元電晶體MT0至MT7以及選擇電晶體ST1及ST2。各記憶胞元電晶體MT包含一控制閘及一電荷儲存單元，並以一非揮發性方式儲存資料。選擇電晶體ST1及ST2之各者用於在各種操作期間選擇串單元SU。

在各NAND串NS中，記憶胞元電晶體MT0至MT7串聯耦合。選擇電晶體ST1之一汲極耦合至其對應之位元線BL。選擇電晶體ST2之一源極耦合至串聯耦合之記憶胞元電晶體MT0至MT7之一端。選擇電晶體ST2之一汲極耦合至串聯耦合之記憶胞元電晶體MT0至MT7之另一端。選擇電晶體ST2之一源極耦合至一源極線SL。

在同一區塊BLK中，記憶胞元電晶體MT0至MT7之控制閘分別耦合至字線WL0至WL7。串單元SU0至SU4中之選擇電晶體ST1之閘極分別耦合至選擇閘極線SGD0至SGD4。複數個選擇電晶體ST2之閘極耦合至一選擇閘極線SGS。

將不同的行位址分別分配至位元線BL0至BLm。各位元線BL由複數個區塊BLK中被分配相同行位址之NAND串NS共用。為區塊BLK之各者提供字線WL0至WL7。例如，源極線SL由複數個區塊BLK共用。

在一個串單元SU中耦合至公共字線WL之複數個記憶胞元電晶體MT之集合被稱為例如一胞元單元CU。例如，包含各者在其中儲存一位元資料之記憶胞元電晶體MT之胞元單元CU之儲存容量被界定為「一頁資料」。胞元單元CU可具有兩頁資料或更多之一儲存容量，此取決於儲存在記憶胞元電晶體MT中之資料之位元數。

注意，根據第一實施例之包含在記憶裝置3中之記憶胞元陣列10之電路組態不限於上文所描述之組態。例如，其可經設計使得包含在各區塊BLK中之串單元SU之數量係一自由選擇之數量。其可經設計使得包含在各NAND串NS中之記憶胞元電晶體MT之數量以及選擇電晶體 ST1及ST2之數量之各者係一自由選擇之數量。

1.1.4 記憶裝置之接合結構

接下來，將提供根據第一實施例之記憶裝置之一接合結構之一概述。

1.1.4.1 接合結構之概述

如圖3中所繪示的，記憶裝置3包含一記憶晶片100及一CMOS晶片200。記憶晶片100包含對應於記憶胞元陣列10之一結構。例如，CMOS晶片200包含對應於命令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16之結構。

此外，記憶晶片100及CMOS晶片200之各者包含複數個接合墊BP。記憶裝置3由經由複數個接合墊BP接合之記憶晶片100及CMOS晶片200形成。

在下文中，在其中接合記憶晶片100與CMOS晶片200之一表面(接合表面)被稱為一XY平面。在XY平面中彼此垂直之方向被界定為一X方向及一Y方向。此外，實質上垂直於XY平面並自記憶晶片100朝向CMOS晶片200之方向被界定為一Z1方向。實質上垂直於XY平面並自CMOS晶片200朝向記憶晶片100之一方向被界定為一Z2方向。既不限於Z1方向亦不限於Z2方向之一方向被稱為一Z方向。

1.1.4.2 接合墊之平面佈局

接下來，將描述根據第一實施例之記憶裝置之接合墊之一平面佈局。圖4係繪示根據第一實施例之記憶裝置之接合墊之一平面佈局之一實例之一平面圖。

如圖4中所繪示的，例如，記憶裝置3之記憶晶片100與CMOS晶片200之間之接合表面被劃分為一主動墊區域AR、一內部虛設墊區域IDR、一放電墊區域DCR、一外部虛設墊區域ODR及一切口區域KR。此外，根據接合墊BP在接合表面中配置之區域，將接合墊劃分為接合墊BPa、BPi、BPd及BPo。接合墊BPd包含接合墊BPd_2及BPd_3。

主動墊區域AR係沿Z方向觀察時定位在記憶裝置3之中心中之一矩形區域。主動墊區域AR之數量及形狀可以一自由選擇之方式設計。在主動墊區域AR中，配置接合墊BPa。接合墊BPa係在啟動記憶裝置3時用作一信號或一電力供應之一路徑之一導體。例如，接合墊Bpa包含複數個電極，其各自具有一矩形形狀。例如，包含在接合墊BPa中之複數個電極以一正方形網格圖案配置。

內部虛設墊區域IDR係一矩形環區域，其在沿Z方向觀察時定位在放電墊區域DCR內且環繞主動墊區域AR之圓周。在內部虛設墊區域IDR中，配置接合墊BPi。接合墊BPi係定位在放電墊區域DCR內之一導體，且在啟動記憶裝置3時不用作一信號或一電力供應之一路徑。例如，接合墊BPi包含複數個電極，其各自具有一矩形形狀。例如，包含在接合墊BPi中之複數個電極以不同於一正方形網格圖案之一圖案配置。

放電墊區域DCR係在沿Z方向觀察時環繞內部虛設墊區域IDR之圓周之一矩形環區域。在放電墊區域DCR中，配置接合墊BPd_2及BPd_3。接合墊BPd_2及BPd_3之各者係用作一放電路徑之一導體，其用於將在更靠近記憶晶片100之一側上產生之靜電消散至更靠近CMOS晶片200之一側。例如，接合墊BPd_2及BPd_3之各者包含一連續電極。包含在接合墊BPd_2中之電極具有環繞接合墊BPa及BPi之一矩形環形狀。包含在接合墊BPd_3中之電極具有環繞接合墊BPd_2之一矩形環形狀，同時與接合墊BPd_2間隔開。

外部虛設墊區域ODR係在沿Z方向觀察時環繞放電墊區域DCR之圓周之一矩形環區域。在外部虛設墊區域ODR中，配置接合墊BPo。接合墊BPo係位於放電墊區域DCR外部之一導體，並且在啟動記憶裝置3時不用作一信號或一電力供應之一路徑。例如，接合墊BPo包含複數個電極，其各自具有一矩形形狀。例如，包含在接合墊BPo中之複數個電極以不同於一方形網格圖案之一圖案配置。注意，包含在接合墊BPo中之複數個電極之配置圖案可等於或不同於包含在接合墊BPi中之複數個電極之配置圖案。

切口區域KR係在沿Z方向觀察時環繞外部虛設墊區域ODR之圓周之一矩形環區域。切口區域KR與一半導體基板之最外邊緣接觸。在切口區域KR中，不提供接合墊。例如，在切口區域KR中，提供在記憶裝置3之製造期間使用之一對準標記或類似物。在切口區域KR中形成一結構主體之一部分可藉由將形成在一晶圓上之複數個記憶裝置3切割成晶片之一切割程序來移除。

1.1.4.3 接合墊之覆蓋率

接下來，將描述根據第一實施例之記憶裝置之一接合墊之一覆蓋率。接合墊BP在接合表面之一某個區域中之一覆蓋率係由配置在某個區域中之接合墊BP覆蓋之一面積與某個區域之一比率。

1.1.4.3.1 放電墊區域中之覆蓋率

圖5係繪示根據第一實施例之記憶裝置之放電墊區域中之接合墊之一平面佈局之一實例之一平面圖。圖5繪示配置在圖4中所繪示之放電墊區域DCR中之接合墊BPd_2及BPd_3之一部分。

如圖5中所繪示的，接合墊BPd_2及BPd_3分別具有寬度D2及D3。寬度D2及D3可彼此相等或不同。例如，寬度D2及D3等於或大於0.1微米(μm)且等於或小於1.0微米。

例如，放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率計算為由接合墊BPd_2及BPd_3覆蓋之面積與一單元區域UDCR之面積之一比率。例如，單元區域UDCR係一矩形區域，其具有穿過接合墊BPd_2中之各位置之寬度D2之中心之一線及穿過接合墊BPd_3中之各位置之寬度D3之中心之一線作為兩個對置側。在單元區域UDCR中連接接合墊BPd_2之寬度D2之中心與接合墊BPd_3之寬度D3之中心之側之一長度被界定為一距離P。如圖5中所繪示的，例如，在其中接合墊BPd_2及BPd_3之各者具有一矩形環形狀之一情況下，放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率表達為(D2/2+D3/2)/P。例如，其經設計使得放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率等於或大於3%且等於或小於40%。若放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率小於3%，則接合墊可能不能令人滿意地用作用於將在更靠近記憶晶片100之一側上產生之靜電消散至更靠近CMOS晶片200之一側之一放電路徑，此係非所要的。若放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率大於40%，則存在在記憶晶片100與CMOS晶片200之接合程序中不能令人滿意地抑制一接合失敗之可能性，此係非所要的。

1.1.4.3.2 外部虛設墊區域中之覆蓋率

圖6係繪示根據第一實施例之記憶裝置之外部虛設墊區域中之接合墊之一平面佈局之一實例之一平面圖。圖6繪示包含在配置在圖4中所繪示之外部虛設墊區域ODR中之接合墊BPo中之複數個電極之一部分。另外，在圖6中，為了便於描述，外部虛設墊區域ODR被繪示為被劃分成各自在一方形網格圖案中具有L之一側之胞元。

如圖6中所繪示的，在外部虛設墊區域ODR中，包含在接合墊BPo中之一電極與一單元一一對應地配置。注意，包含在接合墊BPo中之一電極之面積可等於或不同於一胞元之面積(=L²)。

例如，在外部虛設墊區域ODR中，包含在接合墊BPo中之複數個電極以一預定圖案配置。圖6之實例展示其中15個電極配置在15×15個胞元之一單元區域UODR中之一圖案。在此種情況下，相對於其中配置有一參考電極之一胞元，更多之電極配置在沿X方向及Y方向分別相距四個胞元及一個胞元之一胞元中，且配置在沿X方向及Y方向分別相距一個胞元及四個胞元之一胞元中。

例如，在外部虛設墊區域ODR中之接合墊BPo之覆蓋率被計算為由接合墊BPo覆蓋之面積與單元區域UODR之面積之一比率。例如，在圖6之實例中，其經設計使得外部虛設墊區域ODR中之接合墊BPo之覆蓋率等於或大於3%且等於或小於20%。此外，較佳地，其經設計使得外部虛設墊區域ODR中之接合墊BPo之覆蓋率等於或大於放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率之1/3且等於或小於該覆蓋率之2/3。在其中不滿足上文所提及之規定之一情況下，存在在記憶晶片100與CMOS晶片200之接合程序中不能令人滿意地抑制一接合失敗之可能性，此係非所要的。

1.1.4.3.3 主動墊區域及內部虛設墊區域中之覆蓋率

例如，其經設計使得接合墊BPa在主動墊區域AR中之覆蓋率等於或小於25%(更明確言之，例如，16%)。

較佳地，例如，內部虛設墊區域IDR中之接合墊BPi之覆蓋率在主動墊區域AR中之接合墊BPa之覆蓋率與放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率之間。

1.1.5 記憶裝置之截面結構

接下來，將描述根據第一實施例之記憶裝置之一截面結構。圖7係繪示根據第一實施例之記憶裝置之一截面結構之一實例之一截面圖。

如圖7中所繪示，記憶晶片100包含一半導體層101、絕緣層102、111、112、113、114、115、117、118及121、互連層103、106、108及116、導體104、105、107、109及120、一電極110，一表面保護層119及一記憶柱MP。電極110包含電極110a、110i、110d及110o。CMOS晶片200包含一半導體基板201、一N型雜質擴散區域NW、一P型雜質擴散區域PW、一電晶體TR、一閘極絕緣膜202、一閘極電極203、導體204、206、208及210、互連層205、207及209、一電極211以及絕緣層212及213。電極211包含電極211a、211i、211d及211o。

1.1.5.1 記憶晶片之截面結構

首先，將描述記憶晶片100之結構。

1.1.5.1.1 主動墊區域之結構

將描述記憶晶片100之主動墊區域AR。在記憶晶片100之主動墊區域AR中，提供記憶胞元陣列10及用於連接記憶胞元陣列10與CMOS晶片200之各種互連件。換言之，記憶晶片100之主動墊區域AR包含其中提供記憶胞元陣列10之一記憶區域。

半導體層101沿X方向及Y方向延伸。在主動墊區域AR中提供之半導體層101用作源極線SL。例如，半導體層101含有矽。在主動墊區域AR中，堆疊複數個絕緣層102及複數個互連層103，以便在位於Z1方向上之半導體層101之上表面上逐個交替。在圖7之實例中，堆疊10個絕緣層102及10個互連層103以便逐個交替。換言之，在CMOS晶片200與半導體層101之間提供複數個堆疊之互連層103，同時沿Z方向與CMOS晶片200及半導體層101間隔開。互連層103沿X方向延伸。互連層103用作字線WL以及選擇閘極線SGD及SGS。絕緣層102含有氧化矽(SiO)作為一絕緣材料。例如，互連層103含有鎢(W)作為一導電材料。

在主動墊區域AR中提供複數個記憶柱MP。記憶柱MP對應於NAND串NS。例如，記憶柱MP具有沿Z方向延伸之一圓柱形形狀。記憶柱MP穿透(穿過)複數個絕緣層102及複數個互連層103。位於Z2方向上之記憶柱MP之端部(底部表面)到達半導體層101。記憶柱MP包含一半導體層。記憶柱MP中之半導體層之一部分與半導體層101接觸。稍後將提供記憶柱MP之結構細節。

在位於Z1方向上之記憶柱MP之上表面上提供導體104。例如，導體104具有沿Z方向延伸之一圓柱形形狀。在位於Z1方向上之導體104之上表面上提供導體105。例如，主動墊區域AR中提供之導體105具有沿Z方向延伸之一圓柱形形狀。此外，在位於Z1方向上之導體105之上表面上提供互連層106。例如，在主動墊區域AR中，提供沿X方向配置且各自沿Y方向延伸之複數個互連層106。複數個記憶柱MP之各者經由導體104及105電耦合至複數個互連層106中之任一者。耦合至記憶柱MP之互連層106用作位元線BL。例如，導體104含有鎢。例如，導體105及互連層106含有銅(Cu)。

在位於Z1方向上之互連層106之上表面上提供導體107。例如，在主動墊區域AR中提供之導體107具有沿Z方向延伸之一圓柱形形狀。在位於Z1上方向之導體107之上表面上提供互連層108。在位於Z1方向上之互連層108之上表面上提供導體109。例如，主動墊區域AR中提供之導體109具有沿Z方向延伸之一圓柱形形狀。在主動墊區域AR中，在位於Z1方向上之導體109之上表面上提供電極110a。電極110a電耦合至CMOS晶片200之電極211a。電極110a及211a用作接合墊BPa。

主動墊區域AR中之複數個互連層106之各者經由導體107、互連層108及導體109電耦合至電極110a中之任一者。例如，導體107及109、互連層108及電極110a含有銅作為一導電材料。注意，在互連層106與電極110a之間提供之互連層之數量係自由選擇的。

注意，在主動墊區域AR中，除了上文所描述之電極110a之外，提供電耦合互連層103與CMOS晶片200之電極110a，電耦合外部裝置與CMOS晶片200之電極110a及其類似者，儘管在圖7中省略此等電極之繪示。

提供絕緣層111以覆蓋絕緣層102、互連層103、記憶柱MP、導體104、導體105、互連層106、導體107、互連層108及導體109。在位於Z1方向上之絕緣層111之上表面上提供絕緣層112。複數個電極110a與絕緣層112提供在同一層中。絕緣層112與CMOS晶片200之絕緣層213接觸。

絕緣層113及114堆疊在位於Z2方向上之半導體層101之上表面上。然後，提供絕緣層115以覆蓋半導體層101以及絕緣層113及114。例如，絕緣層113及115含有氧化矽作為一絕緣材料。對於絕緣層114，使用具有作為針對金屬(例如，銅)之一抗氧化劑之一功能之一絕緣材料。例如，絕緣層114含有碳化矽(SiCN)或氮化矽(SiN)。注意，可省略絕緣層114。

在位於Z2方向上之絕緣層115之上表面上提供互連層116。在主動墊區域AR中提供之互連層116在其中移除半導體層101上之絕緣層113至115之一區域中與半導體層101接觸。提供在主動墊區域AR中之與半導體層101接觸之互連層116由此用作電連接半導體層101(源極線SL)與CMOS晶片200之一互連層之一部分。例如，互連層116含有鋁(Al)。

在位於Z2方向上之互連層116之上表面上提供絕緣層117。在位於Z2方向上之絕緣層117之上表面上提供絕緣層118。然後，在位於Z2方向之絕緣層118之上表面上提供表面保護層119。例如，絕緣層117含有氧化矽作為一絕緣材料。例如，絕緣層118含有氮化矽作為具有低透水性之一絕緣材料。例如，表面保護層119含有一樹脂材料，諸如聚醯亞胺。

1.1.5.1.2 內部虛設墊區域之結構

接下來，將描述記憶晶片100之內部虛設墊區域IDR。

在內部虛設墊區域IDR中，複數個電極110i與絕緣層112提供在同一層中。複數個電極110i之各者與其CMOS晶片200之對應電極211i接觸。電極110i及211i用作接合墊BPi。複數個電極110i與記憶胞元陣列10及記憶晶片100中之各種互連件以及CMOS晶片200中之半導體基板201及各種互連件電絕緣。

在內部虛設墊區域IDR中提供之半導體層101內提供絕緣層121。內部虛設墊區域IDR中提供之半導體層101不用作源極線SL。

1.1.5.1.3 放電墊區域之結構

接下來，將描述記憶晶片100之放電墊區域DCR。

在放電墊區域DCR中，提供用於連接壁結構W與CMOS晶片200之一壁結構W及各種互連件。例如，壁結構W包含壁結構W_1、W_2、W_3及W_4。壁結構W_1至W_4分別包含導體120_1至120_4。

當沿Z方向觀察時，導體120_1具有環繞主動墊區域AR及內部虛設墊區域IDR之一矩形環形狀。當沿Z方向觀察時，導體120_2具有環繞導體120_1之一矩形環形狀。當沿Z方向觀察時，導體120_3具有環繞導體120_2之一矩形環形狀。當沿Z方向觀察時，導體120_4具有環繞導體120_3之一矩形環形狀。

導體120_1至120_4之各者沿Z方向延伸。例如，位於Z2方向上之導體120_1及120_4之各者之端部與絕緣層115接觸。位於Z2方向上之導體120_1及120_4之端部可與半導體層101或互連層116接觸，或可位於絕緣層111內。例如，位於Z2方向上之導體120_2及120_3之各者之端部與其中半導體層101及絕緣層113至115被移除之一區域中之互連層116接觸。

注意，放電墊區域DCR中提供之互連層116與在主動墊區域AR中提供之互連層116及內部虛設墊區域IDR中提供之互連層116電絕緣。在放電墊區域DCR中提供之互連層116覆蓋有表面保護層119等。

位於Z1方向上之導體120_1及120_4之各者之端部未耦合至導體105。位於Z1方向上之導體120_2之端部及位於Z1方向上之導體 120_3之端部分別經由不同的導體105、不同的互連層106、不同的導體107、不同的互連層108、不同的導體109及不同的電極110d電耦合至CMOS晶片200之電極211d。

在下文中，當需要識別時，電耦合至導體120_2之互連層108以及電極110d及211d將分別被稱為一互連層108_2以及電極110d_2及211d_2。當需要識別時，互連層108以及電連接至導體120_3之電極110d及211d將分別被稱為一互連層108_3以及電極110d_3及211d_3。

例如，當沿Z方向觀察時，電耦合至電極211d_2之導體105、互連層106、導體107、互連層108_2、導體109及電極110d_2各自具有環繞主動墊區域AR及內部虛設墊區域IDR之一矩形環形狀。此外，例如，當沿Z方向觀察時，具有一環形形狀之互連層108_2之寬度大於以相同方式具有一環形形狀之互連層106之寬度。例如，當沿Z方向觀察時，電耦合至電極211d_3之導體105、互連層106、導體107、互連層108_3、導體109及電極110d_3之各者各具有環繞電耦合至電極211d_2之導體105、互連層106、導體107、互連層108_2、導體109及電極110d_2之一矩形環形狀。此外，例如，當沿Z方向觀察時，具有一環形形狀之互連層108_3之寬度大於以相同方式具有一環形形狀之互連層106之寬度。電極110d_2及211d_2用作接合墊BPd_2。電極110d_3及211d_3用作接合墊BPd_3。

耦合至互連層108_2中之導體109之一部分比耦合至互連層108_2中之導體107之一部分更靠近內部虛設墊區域IDR定位。因此，當沿Z方向觀察時，耦合至互連層108_2之上及下表面之導體107與導體109彼此不重疊。因此，接合墊BPd_2比導體120_2更靠近內部虛設墊區域IDR 定位。同時，耦合至互連層108_3中之導體109之一部分比耦合至互連層108_3中之導體107之一部分更靠近外部虛設墊區域ODR定位。因此，當沿Z方向觀察時，耦合至互連層108_3之上及下表面之導體107與導體109彼此不重疊。因此，接合墊BPd_3比導體120_3更靠近外部虛設墊區域ODR定位。因此，接合墊BPd_2與接合墊BPd_3之間之距離P大於導體120_2與導體120_3之間之一距離P0。

圖8係繪示根據第一實施例之記憶裝置之放電墊區域中之壁結構及接合墊之一部分之一平面佈局之一實例之一平面圖。圖8繪示壁結構W_2(導體120_2)及W_3(導體120_3)以及接合墊BPd_2及BPd_3之一平面佈局之一實例。

如圖8中所繪示的，提供壁結構W_2以便在沿Z方向觀察時環繞接合墊BPd_2。提供壁結構W_3以便在沿Z方向觀察時環繞壁結構W_2。提供接合墊BPd_3以便在沿Z方向觀察時環繞壁結構W_3。如上文所描述的，由於接合墊BPd_2與接合墊BPd_3之間之距離P比壁結構W_2與壁結構W_3之間之距離P0長，放電墊區域DCR中之接合墊BPd_2及接合墊BPd_3之覆蓋率可減小。注意，在放電墊區域DCR中，藉由與互連層108之寬度相比增加互連層106之寬度，可使接合墊BPd_2與接合墊BPd_3之間之距離P比導體120_2與導體120_3之間之距離P0長，以區分耦合至其上及下表面之導體105及導體107之位置。

1.1.5.1.4 外部虛設墊區域之結構

接下來，返回參考圖7，將描述記憶晶片100之外部虛設墊區域ODR。

在外部虛設墊區域ODR中，複數個電極110o與絕緣層112 提供在同一層中。複數個電極110o之各者與其CMOS晶片200之對應電極211o接觸。電極110o及211o用作接合墊BPo。複數個電極110o與記憶晶片100中之各種互連件及CMOS晶片200中之各種互連件電絕緣。

在外部虛設墊區域ODR中提供之半導體層101與在主動墊區域AR中提供之半導體層101及在內部虛設墊區域IDR中提供之半導體層101電絕緣。在下文中，當需要識別時，在外部虛設墊區域ODR中提供之半導體層101將被稱為一半導體層101_1。半導體層101_1之至少一部分未被表面保護層119覆蓋(保護)。換言之，半導體層101_1之至少一部分未沿Z方向提供在CMOS晶片200與表面保護層119之間。

在位於Z2方向上之半導體層101_1之上表面上提供在Z2方向上延伸之複數個突出部分PT。例如，突出部分PT穿透絕緣層113。位於Z2方向上之突出部分PT之上表面與絕緣層114接觸。在半導體層101_1內提供之絕緣層121中，當沿Z方向觀察時與突出部分PT重疊之一部分被半導體層101_1劃分。在記憶晶片100之製造程序中，例如，突出部分PT用於將半導體層101接地至記憶晶片100之一基板(未繪示)以抑制由於半導體層101在乾蝕刻期間之充電而引起之電弧。注意，突出部分PT可省略。

1.1.5.1.5 切口區域之結構

接下來，將描述記憶晶片100之切口區域KR。

在切口區域KR中，不提供電極110。此外，在切口區域KR中，未提供半導體層101、互連層116及保護其等之表面保護層119。

1.1.5.2 CMOS晶片之截面結構

接下來，將描述CMOS晶片200之一截面結構。

在主動墊區域AR中，在位於Z2方向上之半導體基板201之上表面上提供複數個電晶體TR。電晶體TR用作命令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15及感測放大器模組16之元件。電晶體TR包含在半導體基板201上形成之閘極絕緣膜202、閘極電極203以及一源極及一汲極(未繪示)。在位於Z2方向上之半導體基板201之上表面上提供閘極絕緣膜202。在位於Z2方向上之閘極絕緣膜202之上表面上提供閘極電極203。

在內部虛設墊區域IDR、放電墊區域DCR及外部虛設墊區域ODR中未提供閘極絕緣膜202及閘極電極203。另一方面，在切口區域KR中，提供不用作電晶體TR之一部分之閘極絕緣膜202及閘極電極203。例如，在切口區域KR中不用作電晶體TR之一部分之閘極絕緣膜202及閘極電極203用於形成一對準標記。在某些情況下，不用作電晶體TR之一部分之閘極電極203之端部界定切口區域KR與外部虛設墊區域ODR之間之一邊界。

在主動墊區域AR中，在閘極電極203、源極及汲極之位於Z2方向之上表面上提供導體204。在主動墊區域AR中提供之導體204具有沿Z方向延伸之一圓柱形形狀。在放電墊區域DCR中，導體204耦合在提供於半導體基板201中之N型雜質擴散區域NW及提供於半導體基板201中之P型雜質擴散區域PW之位於Z2方向之上表面上。

在位於Z2方向上之導體204之上表面上提供互連層205。在位於Z2方向上之互連層205之上表面上提供導體206。在位於Z2方向上之導體206之上表面上提供互連層207。在位於Z2方向上之互連層207之上表面上提供導體208。在位於Z2方向上之導體208之上表面上提供互連層209。在位於Z2方向上之互連層209之上表面上提供導體210。例如，在主動墊區域AR中提供之導體204、206、208及210各自具有沿Z方向延伸之一圓柱形形狀。例如，當沿Z方向觀察時，在放電墊區域DCR中提供之導體204、206、208及210以及互連層205、207及209各自具有環繞主動墊區域AR及內部虛設墊區域IDR之一矩形環形狀。在放電墊區域DCR中提供之N型雜質擴散區域NW及P型雜質擴散區域PW各自可以與上文所描述之層相同之方式具有一矩形環形狀，或可被提供以包含複數個區域，其等經配置以環繞主動墊區域AR及內部虛設墊區域IDR，同時沿一矩形環形狀彼此間隔開。注意，CMOS晶片200中之互連層數係自由選擇的。

在位於Z2方向上之半導體基板201之上表面上提供絕緣層212。提供絕緣層212以覆蓋電晶體TR、導體204、互連層205、導體206、互連層207、導體208、互連層209及導體210。在位於Z2方向上之絕緣層212之上表面上提供絕緣層213。

在主動墊區域AR中之導體210之位於Z2方向上之上表面上，電極211a與絕緣層213提供在同一層中。在內部虛設墊區域IDR中，電極211i與絕緣層213提供在同一層中。在外部虛設墊區域ODR中，電極211o與絕緣層213提供在同一層中。複數個電極211i及211o與記憶晶片100中之各種互連件及CMOS晶片200中之各種互連件電絕緣。在放電墊區域DCR中之導體210之位於Z2方向上之上表面上，電極211d_2及211d_3與絕緣層213提供在同一層中。當沿Z方向觀察時，電極211d_2具有環繞主動墊區域AR及內部虛設墊區域IDR之一矩形環形狀。當沿Z方向觀察時，電極211d_3具有環繞電極211d_2之一矩形環形狀。

閘極電極203、導體204、206、208及210、互連層205、207及209以及電極211a、211i、211d及211o由一導電材料製成，且可含有一金屬材料、一p型半導體、一n型半導體等。例如，電極211a、211i、211d及211o含有銅。例如，閘極絕緣膜202、絕緣層212及絕緣層213含有氧化矽作為一絕緣材料。

在圖7之實例中，記憶晶片100之導體120_2經由電極110d_2及211d_2電耦合至CMOS晶片200之半導體基板201之P型雜質擴散區域PW。記憶晶片100之導體120_3經由電極110d_3及211d_3電耦合至CMOS晶片200之半導體基板201之N型雜質擴散區域NW。替代地，導體120_3可電耦合至P型雜質擴散區域PW，且導體120_2可電耦合至N型雜質擴散區域NW。

1.1.6 接合墊之截面結構

接下來，將描述接合墊BP之一截面結構。

圖9係繪示根據第一實施例之記憶裝置之一接合墊之一截面結構之一實例之一截面圖。圖9之實例展示包含在放電墊區域DCR之接合墊BPd中之電極110d及211d(即，電極110d_2及211d_2，或電極110d_3及211d_3)。注意，與以下關於接合墊BPd之描述相同之描述適用於接合墊BPa、BPi及BPo。

如圖9中所繪示的，在記憶晶片100與CMOS晶片200之接合程序中，電極110d耦合至電極211d。在圖9之實例中，接合表面上之電極110d之面積與電極211d之面積實質上彼此相等。在此種情況下，當銅用於電極110d及電極211d時，電極110d之銅與電極211d之銅結合在一起，此可使得難以識別電極之銅之間之一邊界。然而，由於接合中之未對準及銅障壁金屬之未對準(在側表面中出現不連續部分)，可藉由電極110d與電極211d之一接合形狀之變形來識別接合。

此外，在其中電極110d及211d藉由一鑲嵌方法形成之一情況下，側表面之各者具有一錐形形狀。為此，電極110d與電極211d接合之一部分沿Z方向之一截面具有帶有非線性側壁之一非矩形形狀。

另外，當電極110d與電極211d彼此接合時，形成電極之銅之一底部表面、側表面及一上表面覆蓋有一障壁金屬。與此相反，在使用銅之一典型互連層中，在銅之上表面上提供具有作為針對銅之一抗氧化劑功能之一絕緣層(氮化矽、碳氮化矽等)，且不提供障壁金屬。因此，即使沒有發生接合中之未對準，亦可與一典型之互連層區分開。

1.1.7 記憶胞元陣列之截面結構

圖10係繪示根據第一實施例之記憶裝置之記憶胞元陣列之一截面結構之一實例之一截面圖。圖10繪示包含在記憶胞元陣列10中之兩個記憶柱MP。

如圖10中所繪示的，例如，半導體層101包含三個半導體層101a、101b及101c。在位於Z1方向上之半導體層101a之上表面上提供半導體層101b。在位於Z1方向上之半導體層101b之上表面上提供半導體層101c。例如，半導體層101b藉由替換在半導體層101a與半導體層101c之間提供之絕緣層121而形成。例如，半導體層101a至101c含有矽。此外，例如，半導體層101a至101c含有磷(P)作為一半導體之一雜質。

在位於Z1方向上之半導體層101之上表面上，堆疊10個絕緣層102及10個互連層103以便逐個交替。在圖10之實例中，10個互連層103分別自更靠近半導體層101之側起依次用作選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD。注意，可提供用作選擇閘極線SGS及SGD之複數個互連層103。例如，氮化鈦(TiN)/鎢(W)之一層狀結構可用作互連層103之一導電材料。在此種情況下，形成氮化鈦以覆蓋鎢。例如，氮化鈦具有作為用於抑制鎢之氧化之一障壁層或作為用於在藉由化學氣相沉積(CVD)沉積鎢時改良鎢之黏附性之一黏附層之一功能。此外，互連層103可含有一高介電常數材料，諸如氧化鋁(AlO)。在此種情況下，形成高介電常數材料以覆蓋導電材料。例如，在互連層103之各者中，提供一高介電常數材料，以便與互連層103上方及下方提供之絕緣層102以及記憶柱MP之側表面接觸。然後，提供氮化鈦以便與高介電常數材料接觸。然後，提供鎢以便與氮化鈦接觸並埋入互連層103中。

在用作選擇閘極線SGD之互連層103之位於Z1方向上之上表面上提供絕緣層111。

在記憶胞元陣列10中提供複數個記憶柱MP。記憶柱MP各自具有沿Z方向延伸之一實質上圓柱形形狀。記憶柱MP穿透10個互連層103。記憶柱MP之底部表面到達半導體層101。注意，記憶柱MP可具有其中複數個柱沿Z方向連接之一結構。

接下來，將描述記憶柱MP之一內部組態。記憶柱MP包含一塊絕緣膜140、一電荷儲存膜141、一隧道絕緣膜142、一半導體膜143、一芯膜144及一蓋膜145。

在記憶柱MP中位於Z2方向上之側表面及底部表面之一部分上，自外部以此順序堆疊塊絕緣膜140、電荷儲存膜141及隧道絕緣膜142。更明確言之，在與半導體層101b相同之層中及其附近，移除記憶柱MP之側表面上之塊絕緣膜140、電荷儲存膜141及隧道絕緣膜142。提供半導體膜143以便與隧道絕緣膜142之側表面及底部表面及半導體層101b接觸。半導體膜143係其中形成記憶胞元電晶體MT以及選擇電晶體ST1及 ST2之溝道之一區域。芯膜144埋入半導體膜143中。在位於Z1方向上之記憶柱MP之上部中，在半導體膜143及芯膜144之上端處提供蓋膜145。蓋膜145之側表面與隧道絕緣膜142接觸。例如，蓋膜145含有矽。在位於Z1方向上之蓋膜145之上表面上提供導體104。在位於Z1方向上之導體104之上表面上提供導體105。導體105耦合至互連層106。

圖11係沿圖10中之一線XI-XI獲取之一截面圖，其繪示根據第一實施例之記憶裝置之記憶柱之一截面結構之一實例。更明確言之，圖11繪示包含互連層103之一層中之記憶柱MP之一截面結構。

在包含互連層103之截面中，例如，在記憶柱MP之中心中提供芯膜144。半導體膜143環繞芯膜144之側表面。隧道絕緣膜142環繞半導體膜143之側表面。電荷儲存膜141環繞隧道絕緣膜142之側表面。塊絕緣膜140環繞電荷儲存膜141之側表面。互連層103環繞塊絕緣膜140之側表面。

半導體膜143用作記憶胞元電晶體MT0至MT7以及選擇電晶體ST1及ST2之溝道(電流路徑)。例如，隧道絕緣膜142及塊絕緣膜140之各者含有氧化矽。電荷儲存膜141具有在其中儲存電荷之一功能。例如，電荷儲存膜141含有氮化矽。

將記憶柱MP與用作字線WL0至WL7之互連層103組合，從而形成記憶胞元電晶體MT0至MT7。同樣地，將記憶柱MP與用作選擇閘極線SGD之互連層103組合，從而形成選擇電晶體ST1。將記憶柱MP與用作選擇閘極線SGS之互連層103組合，從而形成選擇電晶體ST2。因此，記憶柱MP之各者可用作NAND串NS。

1.2 第一實施例之效果

根據第一實施例，可改良記憶裝置3之良率。此種效果將在下面描述。

記憶晶片100與CMOS晶片200之間之接合表面被劃分為主動墊區域AR、內部虛設墊區域IDR、放電墊區域DCR、外部虛設墊區域ODR及切口區域KR。在放電墊區域DCR中，提供電耦合壁結構W_2與P型雜質擴散區域PW之接合墊BPd_2及電耦合壁結構W_3與N型雜質擴散區域NW之接合墊BPd_3。接合墊BPd_2及壁結構W_2之各者包含環繞內部虛設墊區域IDR及主動墊區域AR之一連續導體。接合墊BPd_3及壁結構W_3之各者包含環繞接合墊BPd_2及壁結構W_2之一連續導體。其經設計使得放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率等於或大於3%且等於或小於40%。此可防止放電墊區域DCR中之覆蓋率與其相鄰區域中之覆蓋率之間之一差異過大。因此，在諸如在記憶晶片100及CMOS晶片200之各者中形成接合表面之一程序中之化學機械拋光(CMP)之一程序中，可防止歸因於放電墊區域DCR中之侵蝕之一水平高度差異之發生。因此，可減少記憶晶片100與CMOS晶片200之接合程序中之一接合失敗之發生。

更明確言之，接合墊BPd_2與接合墊BPd_3之間之距離P比導體120_2與導體120_3之間之距離P0長。與其中距離P與距離P0相等之一情況相比，此可減小放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率，同時滿足關於壁結構W_1至W_4之規定。

此外，注意，壁結構W_2包含電耦合互連層116與P型雜質擴散區域PW之導體120_2。壁結構W_3包含電耦合互連層116與N型雜質擴散區域NW之導體120_3。導體120_2及120_3具有沿Z方向之一長(深)結構。為了形成具有一足夠準確長度之導體120_2及120_3，所要同時形成包含導體120_1之壁結構W_1及包含導體120_4之壁結構W_4，其經配置使得導體120_2及120_3插入在其等之間。

然而，分配給壁結構W_1至W_4之形成之區域係有限的。為此，在其中距離P與距離P0相等之一情況下，存在接合墊BPd_2及BPd_3之覆蓋率在放電墊區域DCR中不能令人滿意地抑制一接合失敗之發生之可能性。同時，在經分配用於在更靠近CMOS晶片200之側上形成P型雜質擴散區域PW及N型雜質擴散區域NW之一區域中留下相對大之餘量。

根據第一實施例，當沿Z方向觀察時，與接合墊BPd_2重疊之互連層108_2之一部分比與導體120_2重疊之一部分更靠近內部虛設墊區域IDR定位。當沿Z方向觀察時，與接合墊BPd_3重疊之互連層108_3之一部分比與導體120_3重疊之一部分更靠近外部虛設墊區域ODR定位。此可使距離P比距離P0長，同時滿足關於壁結構W_1至W_4之規定。

此外，在外部虛設墊區域ODR中，形成與半導體基板201電絕緣之接合墊BPo。其經設計使得外部虛設墊區域ODR中之接合墊BPo之覆蓋率等於或大於3%且等於或小於20%。替代地，在記憶晶片100及CMOS晶片200之各者中，其經設計使得外部虛設墊區域ODR中之接合墊BPo之覆蓋率等於或大於放電墊區域DCR中之接合墊BPd_2及BPd_3之覆蓋率之1/3且等於或小於該覆蓋率之2/3。此可使在具有一0%之覆蓋率之切口區域KR與具有一相對較大之覆蓋率之放電墊區域DCR之間之一覆蓋率梯度平緩。因此，可防止歸因於放電墊區域DCR、外部虛設墊區域ODR及切口區域KR中之侵蝕之一水平高度差異之發生。因此，可減少在記憶晶片100與CMOS晶片200之接合程序中之一接合失敗之發生。

2.第二實施例

接下來，將描述根據一第二實施例之記憶裝置3。根據第二實施例之記憶裝置3與根據第一實施例之記憶裝置3之不同之處在於：更靠近記憶晶片100之側上之接合墊BP之面積與更靠近CMOS晶片200之側上之接合墊BP之面積彼此不同。在以下描述中，將省略類似於第一實施例之組態之一組態之描述，且將主要描述不同於第一實施例之組態之一組態。

2.1 接合墊之截面結構

圖12係繪示根據第二實施例之記憶裝置之一接合墊之一截面結構之一第一實例之一截面圖。圖13係繪示根據第二實施例之記憶裝置之一接合墊之一截面結構之一第二實例之一截面圖。圖12及圖13對應於第一實施例中之圖9。圖12之實例展示包含在放電墊區域DCR中之一接合墊BPd'中之電極110d及211d'(即，電極110d_2及211d_2'，或電極110d_3及211d_3')。圖13之實例展示包含在放電墊區域DCR中之接合墊BPd'中之電極110d'及211d(即，電極110d_2'及211d_2，或電極110d_3'及211d_3)。

在圖12中所展示之第一實例中，電極211d被電極211d'替換。接合表面中之電極211d'之面積小於接合表面中之電極110d之面積。

在圖13中所展示之第二實例中，電極110d被電極110d'替換。接合表面中之電極110d'之面積小於接合表面中之電極211d之面積。

2.2 第二實施例之效果

根據第二實施例，在放電墊區域DCR中，更靠近記憶晶片100之側上之接合表面中之接合墊BPd'之面積不同於更靠近CMOS晶片 200之側上之接合表面中之接合墊BPd'之面積。此防止一小面積電極自接合表面中之一大面積電極延伸出來，儘管在接合程序期間記憶晶片100與CMOS晶片200之間可能未對準。

此外，可進一步減小放電墊區域DCR中之接合表面中之小面積電極之覆蓋率。此防止歸因於放電墊區域DCR中之侵蝕之一水平高度差異之發生。因此，可減少記憶晶片100與CMOS晶片200之接合程序中之一接合失敗之發生。

3.第三實施例

接下來，將描述根據一第三實施例之記憶裝置3。根據第三實施例之記憶裝置3與根據第一實施例之記憶裝置3之不同之處在於：放電墊區域DCR中之側中之至少一者上之一接合墊不具有一矩形環形狀。在以下描述中，將省略類似於第一實施例之組態之一組態之描述，且將主要描述不同於第一實施例之組態之一組態。

3.1 接合墊之平面佈局

首先，將描述一第一實例。第一實例係關於其中放電墊區域DCR之內側上之一接合墊不具有一矩形環形狀之一情況。

圖14係繪示根據第三實施例之記憶裝置之放電墊區域中之壁結構及接合墊之一部分之一平面佈局之第一實例之一平面圖。圖15係繪示根據第三實施例之記憶裝置之放電墊區域中之接合墊之一平面佈局之第一實例之一平面圖。圖14及圖15分別對應於第一實施例中之圖8及圖5。

如圖14中所繪示的，在放電墊區域DCR中，配置接合墊BPd_2"及BPd_3。然後，記憶晶片100進一步提供有對應於接合墊BPd_2"之壁結構W_2"及對應於接合墊BPd_3之壁結構W_3。

接合墊BPd_2"包含複數個矩形導體，其等經配置以環繞主動墊區域AR及內部虛設墊區域IDR，同時彼此間隔開。壁結構W_2"包含複數個矩形導體，當沿Z方向觀察時，其等經配置以環繞接合墊BPd_2"，同時彼此間隔開。

壁結構W_3具有環繞壁結構W_2"之一矩形環形狀。當沿Z方向觀察時，接合墊BPd_3具有環繞壁結構W_3之一矩形環形狀。

接合墊BPd_2"與接合墊BPd_3之間之距離P比壁結構W_2"與壁結構W_3之間之一距離P0長。

如圖15中所繪示的，例如，放電墊區域DCR中之接合墊BPd_2"及BPd_3之覆蓋率計算為由接合墊BPd_2"及BPd_3覆蓋之面積與一單元區域UDCR1之面積之一比率。例如，單元區域UDCR1係一矩形區域，其具有穿過接合墊BPd_2"中之各位置之寬度D2之中心之一線及穿過接合墊BPd_3中之各位置之寬度D3之中心之一線作為兩個對置側。例如，在形成單元區域UDCR1之矩形區域中，沿穿過接合墊BPd_2"中之各位置之寬度D2之中心之線之側之兩端分別位於在接合墊BPd_2"中之兩個鄰近電極之中心中。例如，其經設計使得放電墊區域DCR中之接合墊BPd_2"及BPd_3之覆蓋率等於或大於3%且等於或小於40%。

接下來，將描述一第二實例。第二實例係關於其中放電墊區域DCR中外側上之一接合墊不具有一矩形環形狀之一情況。

圖16係繪示根據第三實施例之記憶裝置之放電墊區域中之壁結構及接合墊之一部分之一平面佈局之一第二實例之一平面圖。圖17係繪示根據第三實施例之記憶裝置之放電墊區域中之接合墊之一平面佈局之第二實例之一平面圖。圖16及圖17分別對應於第一實施例中之圖8及圖 5。

如圖16中所繪示的，接合墊BPd_2及BPd_3"配置在放電墊區域DCR中。然後，進一步提供對應於接合墊BPd_2之壁結構W_2跨對應於接合墊BPd_3"之一壁結構W_3"。

接合墊BPd_2具有環繞主動墊區域AR及內部虛設墊區域IDR之一矩形環形狀。當沿Z方向觀察時，壁結構W_2具有環繞接合墊BPd_2之一矩形環形狀。

壁結構W_3"包含複數個矩形導體，其等經配置以環繞壁結構W_2，同時彼此間隔開。接合墊BPd_3"包含複數個矩形導體，當沿Z方向觀察時，其等經配置以環繞壁結構W_3"，同時彼此間隔開。

接合墊BPd_2與接合墊BPd_3"之間之距離P比壁結構W_2與壁結構W_3"之間之一距離P0長。

如圖17中所繪示的，例如，放電墊區域DCR中之接合墊BPd_2及BPd_3"之覆蓋率計算為由接合墊BPd_2及BPd_3"覆蓋之面積與一單元區域UDCR2之面積之一比率。例如，單元區域UDCR2係一矩形區域，其具有穿過接合墊BPd_2中之各位置之寬度D2之中心之一線及穿過接合墊BPd_3"中之各位置之寬度D3之中心之一線作為兩個對置側。例如，在形成單元區域UDCR2之矩形區域中，沿穿過接合墊BPd3"中之各位置之寬度D3之中心之線之側之兩端分別位於在接合墊BPd3"中之兩個鄰近電極之中心中。例如，其經設計使得放電墊區域DCR中之接合墊BPd_2及BPd_3"之覆蓋率等於或大於3%且等於或小於40%。

3.2 第三實施例之效果

根據第三實施例之第一實例，接合墊BPd_2"包含複數個矩形導體，當沿Z方向觀察時，其等經配置以環繞主動墊區域AR及內部虛設墊區域IDR，同時彼此間隔開。根據第三實施例之第二實例，接合墊BPd_3"包含複數個矩形導體，當沿Z方向觀察時，其等經配置以環繞壁結構W_3"，同時彼此間隔開。與其中接合墊BPd_2及BPd_3之各者形成為一連續導體之一情況相比，此可進一步減小放電墊區域DCR中接合墊BPd之覆蓋率。此防止歸因於放電墊區域DCR中之侵蝕之一水平高度差異之發生。因此，可減少記憶晶片100與CMOS晶片200之接合程序中之一接合失敗之發生。

4.修改

4.1 第一修改

在上文已描述之第一實施例、第二實施例及第三實施例中，已描述其中在比壁結構W_1至W_4更靠近切口區域KR之側上沒有形成進一步之壁結構之情況。然而，本發明不限於此。例如，可在比壁結構W_1至W_4更靠近切口區域KR之側上形成一額外壁結構。

圖18係繪示根據一第一修改之一記憶裝置之接合墊之一平面佈局之一實例之一平面圖。圖18對應於第一實施例中之圖4。

如圖18中所繪示的，在外部虛設墊區域ODR中，除了接合墊BPo之外，亦可配置一接合墊BPc。例如，接合墊BPc包含一連續電極。包含在接合墊BPc中之電極具有環繞接合墊BPd_3之一矩形環形狀。注意，接合墊BPo之至少一部分可配置在接合墊BPd_3與接合墊BPc之間。接合墊BPo之至少一部分可配置在接合墊BPc與切口區域KR之間。

圖19係繪示根據第一修改之記憶裝置之一截面結構之一實例之一截面圖。圖19對應於第一實施例中之圖7。

如圖19中所繪示的，外部虛設墊區域ODR提供有在記憶晶片100中提供之一壁結構W_5及耦合壁結構W_5與半導體基板201之各種互連件。壁結構W_5包含一導體120_5。

當沿Z方向觀察時，導體120_5具有環繞導體120_4之一矩形環形狀。導體120_5沿Z方向延伸。例如，位於Z2方向上之導體120_5之一端部與比一半導體層101_1更靠近切口區域KR之側上之絕緣層115接觸。亦即，當沿Z方向觀察時，導體120_5定位在未覆蓋有表面保護層119之一區域中。導體120_5經由其對應之導體105、其對應之互連層106、其對應之導體107、其對應之互連層108、其對應之導體109及其對應之電極110c電耦合至CMOS晶片200之一電極211c。電極110c及211c對應於接合墊BPc。亦即，當沿Z方向觀察時，電極110c及211c分別具有環繞電極110d_3及211d_3之矩形環形狀。電極211c經由其對應之導體210、其對應之互連層209、其對應之導體208、其對應之互連層207、其對應之導體206、其對應之互連層205及其對應之導體204電耦合至半導體基板201。

例如，當沿Z方向觀察時，電耦合導體120_5與電極110c之導體105、互連層106、導體107、互連層108及導體109之各者具有一矩形環形狀。例如，當沿Z方向觀察時，電耦合半導體基板201與電極211c之導體210、互連層209、導體208、互連層207、導體206、互連層205及導體204之各者具有一矩形環形狀。

利用上文所描述之組態，壁結構W_5及耦合壁結構W_5與半導體基板201之各種互連件可用作在切割程序中防止發生在記憶裝置3之一端部中之一可能之裂縫、分離或類似物傳播至主動墊區域AR之一額外壁結構(裂縫止擋件)之一部分。因此，可改良記憶裝置3之良率。

4.2 第二修改

此外，在上文已描述之第一實施例、第二實施例、第三實施例及第一修改中，已描述其中當沿Z方向觀察時，壁結構W_2及W_3分別不與接合墊BPd_2及BPd_3重疊之情況。然而，本發明不限於此。例如，壁結構W_2及W_3可經組態以分別與接合墊BPd_2及BPd_3重疊。此外，可省略壁結構W_1及W_4中之至少一者。下面，將主要描述不同於第一修改之組態之一組態。將省略類似於第一修改之組態之一組態之描述。

圖20係繪示根據一第二修改之一記憶裝置之一截面結構之一實例之一截面圖。圖20對應於第一修改中之圖19。

如圖20中所繪示的，放電墊區域DCR提供有在記憶晶片100中提供之壁結構W_1至W_3及耦合壁結構W_1至W_3與半導體基板201之各種互連件。未提供圖19中所繪示之壁結構W_4。

當沿Z方向觀察時，壁結構W_2、接合墊BPd_2及連接壁結構W_2與接合墊BPd_2之導體105、互連層106、導體107、互連層108_2及導體109彼此重疊。換言之，壁結構W_2、接合墊BPd_2及耦合壁結構W_2與接合墊BPd_2之導體105、互連層106、導體107、互連層108_2以及導體109作為一個整體沿Z方向配置而不沿XY平面彎曲。

同樣地，當沿Z方向觀察時，壁結構W_3、接合墊BPd_3及耦合壁結構W_3與接合墊BPd_3之導體105、互連層106、導體107、互連層108_3及導體109彼此重疊。換言之，壁結構W_3、接合墊BPd_3及耦合壁結構W_3與接合墊BPd_3之導體105、互連層106、導體107、互連層108_3及導體109作為一個整體沿Z方向配置而不相對於XY平面彎曲。

此使得壁結構W_2與壁結構W_3之間之距離及接合墊 BPd_2與接合墊BPd_3之間之距離實質上彼此相等，即，等於一距離P'。

根據第二修改，由於省略壁結構W_4，關於經分配用於壁結構W_1至W_3之形成之一區域之規定被放寬。此可確保接合墊BPd_2與接合墊BPd_3之間之距離P'，同時滿足關於覆蓋率之規定，而不會彎曲壁結構W_2與接合墊BPd_2之間之結構及壁結構W_3與接合墊BPd_3之間之結構之各者。

此外，在第二修改中，提供壁結構W_5。因此，壁結構W_5亦可用作省略之壁結構W_4之一替代物。因此，可減少省略壁結構W_4對壁結構W_2及W_3之形成之影響。

雖然已描述本發明之一些實施例，但此等實施例已作為實例呈現，並不意欲限制本發明之範疇。此等新穎之實施例可以各種其他形式實施，且可在不脫離本發明之主旨之情況下進行各種省略、替換及修改。此等實施例及其修改包含在本發明之範疇及要點中，並包含在請求項中所描述之本發明及其等效範疇中。

相關申請案的交叉參考

本申請案基於並主張2022年3月24日申請之第2022-048021號日本專利申請案之優先權，該申請案之全部內容以引用之方式併入本文中。

3: 記憶裝置 AR: 主動墊區域 BP0: 接合墊 BPa: 接合墊 BPd_2: 接合墊 BPd_3: 接合墊 BPi: 接合墊 DCR: 放電墊區域 IDR: 內部虛設墊區域 ODR: 外部虛設墊區域 KR: 切口區域

Claims

一種記憶裝置，其包括一第一晶片及一第二晶片，其等在被劃分為一第一區域、環繞該第一區域之一第二區域及環繞該第二區域之一第三區域之一第一表面上彼此接觸，其中該第一晶片包含：一基板，其包含一第一導電類型之一第一擴散區域及不同於該第一導電類型之一第二導電類型之一第二擴散區域；一第一電極單元，其包含在該第二區域中環繞該第一區域之一連續導體；及一第二電極單元，其環繞該第一區域同時在該第二區域中與該第一電極單元間隔開，該第二晶片包含：一第一互連層；一第三電極單元，其包含在該第二區域中環繞該第一區域之一連續導體並與該第一電極單元接觸；一第四電極單元，其環繞該第一區域同時在該第二區域中與該第三電極單元間隔開並與該第二電極單元接觸；一第一壁單元，其與該第一互連層接觸，包含環繞該第一區域之一連續導體，並經由該第三電極單元及該第一電極單元電耦合至該第一擴散區域；及一第二壁單元，其與該第一互連層接觸，環繞該第一區域同時與該第一壁單元間隔開，並經由該第四電極單元及該第二電極單元電耦合至該第二擴散區域，且由該第一電極單元及該第二電極單元覆蓋之一面積與該第二區域之一第一比率以及由該第三電極單元及該第四電極單元覆蓋之一面積與該第二區域之一第二比率之各者等於或大於3%且等於或小於40%。
如請求項1之記憶裝置，其中該第三電極單元與該第四電極單元之間之一距離比該第一壁單元與該第二壁單元之間之一距離長。
如請求項1之記憶裝置，其中該第二電極單元、該第四電極單元及該第二壁單元之各者包含環繞該第一區域之一連續導體。
如請求項1之記憶裝置，其中該第二電極單元、該第四電極單元及該第二壁單元之各者包含複數個導體，該等導體經配置以環繞該第一區域同時彼此間隔開。
如請求項1之記憶裝置，其中該第一表面中之該第一電極單元之一面積與該第一表面中之該第三電極單元之一面積實質上相同。
如請求項1之記憶裝置，其中該第一表面中之該第一電極單元之一面積不同於該第一表面中之該第三電極單元之一面積。
如請求項1之記憶裝置，其中該第一晶片進一步包含提供於該第三區域中之一第五電極單元，該第二晶片進一步包含提供於該第三區域中並與該第五電極單元接觸之一第六電極單元，且該第五電極單元及該第六電極單元與該基板電絕緣。
如請求項7之記憶裝置，其中由該第五電極單元覆蓋之一面積與該第三區域之一第三比率以及由該第六電極單元覆蓋之一面積與該第三區域之一第四比率之各者等於或大於3%且等於或小於20%。
如請求項7之記憶裝置，其中由該第五電極單元覆蓋之一面積與該第三區域之一第三比率等於或大於該第一比率之三分之一且等於或小於該第一比率之三分之二，且由該第六電極單元覆蓋之一面積與該第三區域之一第四比率等於或大於該第二比率之三分之一且等於或小於該第二比率之三分之二。
如請求項1之記憶裝置，其中該第一晶片進一步包含提供於該第三區域中之一第七電極單元，且該第二晶片進一步包含：一第八電極單元，其提供於該第三區域中並與該第七電極單元接觸；及一第三壁單元，其環繞該第二區域並經由該第八電極單元及該第七電極單元電耦合至該基板。
如請求項1之記憶裝置，其中該第一區域被劃分為一第四區域及環繞該第四區域之一第五區域，該第一晶片進一步包含：一第九電極單元，其提供於該第四區域中；及一第十電極單元，其提供於該第五區域中，該第二晶片進一步包含：一第十一電極單元，其提供於該第四區域中並與該第九電極單元接觸；及一第十二電極單元，其提供於該第五區域中並與該第十電極單元接觸，該第九電極單元及該第十一電極單元電耦合至該基板，且該第十電極單元及該第十二電極單元與該基板電絕緣。
如請求項11之記憶裝置，其中該第二晶片進一步包含經由該第十一電極單元及該第九電極單元電耦合至該基板之一記憶胞元陣列。
如請求項1之記憶裝置，其中該第一電極單元及該第二電極單元之各者沿其中配置該第一電極單元及該第二電極單元之一方向具有0.1微米或更大及1.0微米或更小之一寬度。
一種記憶裝置，其包括一第一晶片及一第二晶片，其等在被劃分為一第一區域、環繞該第一區域之一第二區域及環繞該第二區域之一第三區域之一第一表面上彼此接觸，其中該第一晶片包含：一基板，其包含一第一導電類型之一第一擴散區域及不同於該第一導電類型之一第二導電類型之一第二擴散區域；一第一電極單元，其在該第二區域中環繞該第一區域；及一第二電極單元，其環繞該第一區域同時在該第二區域中與該第一電極單元間隔開，該第二晶片包含：一第一互連層；一第三電極單元，其在該第二區域中環繞該第一區域並與該第一電極單元接觸；一第四電極單元，其環繞該第一區域同時在該第二區域中與該第三電極單元間隔開並與該第二電極單元接觸；一第一壁單元，其與該第一互連層接觸，環繞該第一區域，並經由該第三電極單元及該第一電極單元電耦合至該第一擴散區域；及一第二壁單元，其與該第一互連層接觸，環繞該第一區域同時與該第一壁單元間隔開，並經由該第四電極單元及該第二電極單元電耦合至該第二擴散區域，且該第三電極單元與該第四電極單元之間之一距離比該第一壁單元與該第二壁單元之間之一距離長。
如請求項14之記憶裝置，其中該第一晶片進一步包含提供於該第三區域中之一第五電極單元，該第二晶片進一步包含提供於該第三區域中並與該第五電極單元接觸之一第六電極單元，且該第五電極單元及該第六電極單元與該基板電絕緣。
如請求項15之記憶裝置，其中由該第一電極單元及該第二電極單元覆蓋之一面積與該第二區域之一第一比率以及由該第三電極單元及該第四電極單元覆蓋之一面積與該第二區域之一第二比率之各者等於或大於3%且等於或小於40%。
如請求項16之記憶裝置，其中由該第五電極單元覆蓋之一面積與該第三區域之一第三比率以及由該第六電極單元覆蓋之一面積與該第三區域之一第四比率之各者等於或大於3%且等於或小於20%。
如請求項16之記憶裝置，其中由該第五電極單元覆蓋之一面積與該第三區域之一第三比率等於或大於該第一比率之三分之一且等於或小於該第一比率之三分之二，且由該第六電極單元覆蓋之一面積與該第三區域之一第四比率等於或大於該第二比率之三分之一且等於或小於該第二比率之三分之二。
如請求項14之記憶裝置，其中該第一晶片進一步包含提供於該第三區域中之一第七電極單元，且該第二晶片進一步包含：一第八電極單元，其提供於該第三區域中並與該第七電極單元接觸；及一第三壁單元，其環繞該第二區域並經由該第八電極單元及該第七電極單元電耦合至該基板。
如請求項14之記憶裝置，其中該第二晶片進一步包含：一第一導體，其包含當沿與該第一表面相交之一第一方向觀察時與該第一壁單元重疊之一第一部分及與該第三電極單元重疊之一第二部分；一第二導體，其在該第一方向上延伸並耦合在該第一壁單元與該第一部分之間；一第三導體，其在該第一方向上延伸並耦合在該第三電極單元與該第二部分之間；一第四導體，其包含當沿該第一方向觀察時與該第二壁單元重疊之一第三部分及與該第四電極單元重疊之一第四部分；一第五導體，其在該第一方向上延伸並耦合在該第二壁單元與該第三部分之間；及一第六導體，其在該第一方向上延伸並耦合在該第四電極單元與該第四部分之間，該第二部分比該第一部分更靠近該第一區域定位，且該第四部分比該第三部分更靠近該第三區域定位。