[go: up one dir, main page]

TWI814055B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI814055B
TWI814055B TW110130310A TW110130310A TWI814055B TW I814055 B TWI814055 B TW I814055B TW 110130310 A TW110130310 A TW 110130310A TW 110130310 A TW110130310 A TW 110130310A TW I814055 B TWI814055 B TW I814055B
Authority
TW
Taiwan
Prior art keywords
contact
conductive layer
source line
memory device
layer
Prior art date
Application number
TW110130310A
Other languages
English (en)
Other versions
TW202236626A (zh
Inventor
久保田吉博
岩崎太一
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202236626A publication Critical patent/TW202236626A/zh
Application granted granted Critical
Publication of TWI814055B publication Critical patent/TWI814055B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

根據一實施例，一種半導體記憶裝置包含一基板、一源極線、複數個字線、一柱及一第一觸點部分。該等字線沿一第一方向彼此間隔開。該柱之一底部部分到達該源極線。該第一觸點部分設置於該基板上。該第一觸點部分連接於該源極線與該基板之間。該第一觸點部分之一內部或其中包含於該源極線中之一導電層與該第一觸點部分接觸之一部分包含充當一個二極體之一部分。充當該二極體之該部分沿自該源極線朝向該基板之一反向方向被電連接。

Description

半導體記憶裝置
本文中所闡述之實施例一般而言係關於一種半導體記憶裝置。
已知存在能夠以一非揮發性方式儲存資料之一NAND型快閃記憶體。
一般而言，根據一項實施例，一種半導體記憶裝置包含一基板、一源極線、複數個字線、一柱及一第一觸點部分。該源極線設置於該基板上面。該等字線設置於該源極線上面。該等字線沿與該基板之一表面相交之一第一方向彼此間隔開。該柱經設置以沿該第一方向延伸。該柱之一底部部分到達該源極線。該柱與該等字線之間的相交部分中之每一者充當一記憶胞元。該第一觸點部分設置於該基板上。該第一觸點部分連接於該源極線與該基板之間。該第一觸點部分之一內部或其中包含於該源極線中之一導電層與該第一觸點部分接觸之一部分包含充當一個二極體之一部分。充當該二極體之該部分沿自該源極線朝向該基板之一反向方向被電連接。
根據該實施例之該半導體記憶裝置，可提高該半導體記憶裝置之一良率。
在下文中，將參考圖式闡述實施例。每一實施例例示用於體現本發明之一技術理念之一裝置或方法。圖式係示意性或概念性的，且每一圖式之尺寸及比例並不總是與實際情況相同。本發明之技術理念並非由構成元件之形狀、結構、配置及諸如此類規定。
注意，在以下說明中，具有實質上相同之功能及組態之構成元件由相同符號標示。構成一參考符號之在一字符之後的一數字用於在由包含相同字符之一參考符號指代且具有類似組態之元件之間進行區分。當沒必要在由包含相同字符之一參考符號指示之元件之間進行區分時，此等元件中之每一者由僅包含字符之參考符號指代。
[1]第一實施例 下文中，將闡述根據一第一實施例之一半導體記憶裝置1。
[1-1]半導體記憶裝置1之組態 [1-1-1]半導體記憶裝置1之總體組態 圖1係圖解說明根據第一實施例之半導體記憶裝置1之一組態實例的一方塊圖。半導體記憶裝置1係能夠以一非揮發性方式儲存資料之一NAND型快閃記憶體，且可由一外部記憶控制器2控制。如圖1中所圖解說明，半導體記憶裝置1包含例如一記憶胞元陣列10、一命令暫存器11、一位址暫存器12、一定序器13、一驅動器模組14、一列解碼器模組15，及一感測放大器模組16。
記憶胞元陣列10包含複數個區塊BLK0至BLKn (n係1或更大之一整數)。每一區塊BLK係能夠以一非揮發性方式儲存資料之一組複數個記憶胞元且用作例如一資料抹除單位。此外，記憶胞元陣列10設置有複數個位元線及複數個字線。每一記憶胞元與例如一個位元線及一個字線相關聯。稍後將闡述記憶胞元陣列10之一詳細組態。
命令暫存器11保持由半導體記憶裝置1自記憶控制器2接收之一命令CMD。命令CMD包含例如用以致使定序器13執行一讀取操作、一寫入操作、一抹除操作及諸如此類之一指令。
位址暫存器12保持由半導體記憶裝置1自記憶控制器2接收之位址資訊ADD。位址資訊ADD包含例如一區塊位址BAd、一頁位址PAd及一行位址CAd。舉例而言，區塊位址BAd、頁位址PAd及行位址CAd分別用於選擇區塊BLK、字線及位元線。
定序器13控制整個半導體記憶裝置1之操作。舉例而言，定序器13基於保持於命令暫存器11中之命令CMD而控制驅動器模組14、列解碼器模組15、感測放大器模組16及諸如此類，且執行讀取操作、寫入操作、抹除操作及諸如此類。
驅動器模組14產生在讀取操作、寫入操作、抹除操作或諸如此類中使用之一電壓。另外，驅動器模組14基於例如保持於位址暫存器12中之頁位址PAd而將一所產生電壓施加至對應於一選定字線之一信號線。
列解碼器模組15基於保持於位址暫存器12中之區塊位址BAd而選擇記憶胞元陣列10中之一對應一個區塊BLK。然後，列解碼器模組15將例如施加至對應於選定字線之信號線之電壓傳送至選定區塊BLK中之選定字線。
在寫入操作中，感測放大器模組16取決於自記憶控制器2接收之寫入資料DAT而將一所要電壓施加至每一位元線。此外，在讀取操作中，感測放大器模組16基於位元線之電壓判定儲存於記憶胞元中之資料，且讀取一判定結果並將其作為讀取資料DAT傳送至記憶控制器2。
上文所闡述之半導體記憶裝置1及記憶控制器2可藉由其一組合構成一個半導體裝置。此一半導體裝置之實例包含一記憶卡(諸如一SD TM卡)、一固態硬碟(SSD)及諸如此類。
[1-1-2]記憶胞元陣列10之電路組態 圖2係圖解說明包含於根據第一實施例之半導體記憶裝置1中的記憶胞元陣列10之一電路組態之一實例的一電路圖。圖2圖解說明包含於記憶胞元陣列10中之區塊BLK中之一個區塊BLK。如圖2中所圖解說明，區塊BLK包含例如五個串單元SU0至SU4。
每一串單元SU包含分別與位元線BL0至BLm (m係1或更大之一整數)相關聯之複數個NAND串NS。每一NAND串NS包含例如記憶胞元電晶體MT0至MT7，以及選擇電晶體STD及STS。每一記憶胞元電晶體MT包含一控制閘極及一電荷儲存層，且以一非揮發性方式保持資料。選擇電晶體STD及STS中之每一者用於在各種操作期間選擇串單元SU。
在每一NAND串NS中，記憶胞元電晶體MT0至MT7係串聯連接的。選擇電晶體STD之汲極連接至相關聯之每一位元線BL。選擇電晶體STD之源極連接至串聯連接在一起之記憶胞元電晶體MT0至MT7之一端。選擇電晶體STS之汲極連接至串聯連接之記憶胞元電晶體MT0至MT7之另一端。選擇電晶體STS之源極連接至一源極線SL。
在同一區塊BLK中，記憶胞元電晶體MT0至MT7之控制閘極分別連接至字線WL0至WL7。串單元SU0中之選擇電晶體STD之閘極連接至一選擇閘極線SGD0。串單元SU1中之選擇電晶體STD之閘極連接至一選擇閘極線SGD1。串單元SU2中之選擇電晶體STD之閘極連接至一選擇閘極線SGD2。串單元SU3中之選擇電晶體STD之閘極連接至一選擇閘極線SGD3。串單元SU4中之選擇電晶體STD之閘極連接至一選擇閘極線SGD4。選擇電晶體STS之閘極連接至一選擇閘極線SGS。
不同行位址分別指派給位元線BL0至BLm。每一位元線BL由區塊BLK當中同一行位址被指派給的NAND串NS共用。字線WL0至WL7中之每一者係針對每一區塊BLK設置。舉例而言，源極線SL在區塊BLK當中共用。
一個串單元SU中之連接至一共同字線WL之一組記憶胞元電晶體MT被稱為例如一胞元單元CU。舉例而言，包含各自儲存1位元資料之記憶胞元電晶體MT之胞元單元CU之一儲存容量被定義為「1頁資料」。胞元單元CU可具有2頁資料或更多之一儲存容量，此取決於儲存於記憶胞元電晶體MT中之資料位元之數目。
注意，包含於根據第一實施例之半導體記憶裝置1中之記憶胞元陣列10之電路組態不限於上文所闡述之組態。舉例而言，包含於每一區塊BLK中之串單元SU之數目、包含於每一NAND串NS中之記憶胞元電晶體MT之數目以及包含於每一NAND串NS中之選擇電晶體STD及STS之數目可係自由選擇的。
[1-1-3]記憶胞元陣列10之結構 下文中，將闡述包含於根據實施例之半導體記憶裝置1中之記憶胞元陣列10之結構的一實例。注意，在下文參考之圖式中，一X方向對應於字線WL之一延伸方向，一Y方向對應於位元線BL之一延伸方向，且一Z方向對應於相對於用於形成半導體記憶裝置1之一半導體基板20之一表面之垂直方向。在平面圖中，適當地添加陰影以使圖更容易觀看。添加至平面圖之陰影不必與將陰影添加到的一構成元件之一材料及特性相關。在剖面圖中，適當地省略對組態之圖解以使圖更容易觀看。
(半導體記憶裝置1之平面佈局) 圖3係圖解說明根據第一實施例之半導體記憶裝置1之一平面佈局之一實例的一平面圖。如圖3中所圖解說明，半導體記憶裝置1之平面佈局被分隔成例如核心區域CR1、CR2、CR3及CR4、一壁區域WR、一切口區域KR、一觸點區域C3T，以及一端區域ER。
核心區域CR1、CR2、CR3及CR4中之每一者係例如設置於半導體基板20之一中心部分中之一矩形區域。核心區域CR1、CR2、CR3及CR4配置成例如一矩陣。具體而言，核心區域CR1與CR2沿Y方向彼此相鄰。核心區域CR3與CR4沿Y方向彼此相鄰。核心區域CR1及CR2沿X方向與核心區域CR3及CR4相鄰。記憶胞元陣列10配置於每一核心區域CR中。核心區域CR之形狀及數目可係自由設計的。每一核心區域CR至少由壁區域WR環繞係足夠的。
壁區域WR係經設置以環繞核心區域CR1至CR4之外周邊之一方環區域。稍後將闡述之密封部件ESn及ESp配置於壁區域WR中。壁區域WR可經設置以共同環繞核心區域CR，或可針對每一核心區域CR而設置。諸如列解碼器模組15及感測放大器模組16等周邊電路配置於由壁區域WR環繞之一區域中。注意，周邊電路包含經配置以沿Z方向與記憶胞元陣列10重疊之部分。
觸點區域C3T係由壁區域WR環繞且除核心區域CR1至CR4之外的一區域。在觸點區域C3T中，舉例而言，配置有用於將記憶胞元陣列10連接至周邊電路之一觸點。舉例而言，列解碼器模組15經由設置於觸點區域C3T中之觸點電連接至記憶胞元陣列10中之一佈線線路(字線WL或諸如此類)。
切口區域KR係經設置以環繞壁區域WR之外周邊之一方環區域，且與半導體基板20之最外周邊接觸。切口區域KR設置有例如在半導體記憶裝置1之製造期間使用之一對準標記、一護環及諸如此類。切口區域KR中之一結構可藉由將形成於一晶圓上之複數個半導體記憶裝置1切割成晶片之一切分製程而移除。
端區域ER係位於切口區域KR與壁區域WR之間的一區域。切口區域KR與壁區域WR經由端區域ER間隔開。
圖4係圖解說明根據第一實施例之半導體記憶裝置1之核心區域CR中之一平面佈局之一實例的一平面圖。圖4圖解說明與包含於記憶胞元陣列10中之四個區塊BLK0至BLK3對應之區域。如圖4中所圖解說明，舉例而言，核心區域CR沿X方向分隔成一記憶區域MA以及聯結區域HA1及HA2。另外，記憶胞元陣列10包含複數個狹縫SLT及SHE。
記憶區域MA包含NAND串NS。記憶區域MA沿X方向由聯結區域HA1及HA2夾在中間。聯結區域HA1及HA2中之每一者係用於經堆疊佈線線路(例如，字線WL以及選擇閘極線SGD及SGS)與列解碼器模組15之間的連接之一區域。
狹縫SLT包含沿X方向延伸之部分且係沿Y方向配置。每一狹縫SLT沿X方向橫越記憶區域MA以及聯結區域HA1及HA2。此外，每一狹縫SLT具有例如使得一絕緣體或一板狀觸點被掩埋之一結構。另外，每一狹縫SLT分隔經由狹縫SLT彼此相鄰之佈線線路(例如，字線WL0至WL7以及選擇閘極線SGD及SGS)。
狹縫SHE包含沿X方向延伸之部分且係沿Y方向配置。在此實例中，四個狹縫SHE配置於毗鄰之狹縫SLT之間的空間中之每一者中。每一狹縫SHE沿X方向橫越記憶區域MA，並且每一狹縫SHE之一端包含於聯結區域HA1中且另一端包含於聯結區域HA2中。此外，每一狹縫SHE具有例如使得一絕緣體被掩埋之一結構。另外，每一狹縫SHE分隔經由狹縫SHE彼此相鄰之佈線線路(至少，選擇閘極線SGD)。
在上文所闡述之記憶胞元陣列10之平面佈局中，由狹縫SLT隔開之區域中之每一者對應於一個區塊BLK。此外，由狹縫SLT及SHE隔開之區域中之每一者對應於一個串單元SU。另外，在記憶胞元陣列10中，舉例而言，圖4中所圖解說明之佈局係沿Y方向重複地配置。
注意，包含於根據第一實施例之半導體記憶裝置1中之記憶胞元陣列10之平面佈局不限於上文所闡述之佈局。舉例而言，配置於相互相鄰之狹縫SLT之間的狹縫SHE之數目可係自由設計的。形成於相互相鄰之狹縫SLT之間的串單元SU之數目可基於配置於相互相鄰之狹縫SLT之間的狹縫SHE之數目而改變。
(記憶區域MA中半導體記憶裝置1之結構) 圖5係圖解說明根據第一實施例之半導體記憶裝置1之記憶區域MA中之一平面佈局之一實例的一平面圖。圖5圖解說明包含一個區塊BLK (亦即，串單元SU0至SU4)之一區域。如圖5中所圖解說明，半導體記憶裝置1進一步包含例如記憶區域MA中之複數個記憶柱MP、複數個觸點CV及複數個位元線BL。此外，每一狹縫SLT包含一觸點LC以及間隔件SP。
記憶柱MP中之每一者充當例如一個NAND串NS。記憶柱MP以例如24列之一交錯圖案配置於兩個毗鄰之狹縫SLT之間的一區域中。另外，舉例而言，自圖紙之上部側計數，第五列中之記憶柱MP、第十列中之記憶柱MP、第15列中之記憶柱MP及第20列中之記憶柱MP中之每一者與一個狹縫SHE重疊。
位元線BL包含沿Y方向延伸之部分且係沿X方向配置。每一位元線BL經配置以與每一串單元SU之至少一個記憶柱MP重疊。在此實例中，兩個位元線BL經配置以與一個記憶柱MP重疊。和記憶柱MP重疊的位元線BL中之一個位元線BL與記憶柱MP經由觸點CV電連接。
舉例而言，在和狹縫SHE接觸之記憶柱MP與位元線BL之間省略觸點CV。換言之，在和兩個不同選擇閘極線SGD接觸之記憶柱MP與位元線BL之間省略觸點CV。毗鄰之狹縫SLT之間的記憶柱MP、狹縫SHE及諸如此類之數目及配置不限於參考圖5所闡述之組態，且可在適當之情況下被改變。與每一記憶柱MP重疊之位元線BL之數目可被設計成任何數目。
觸點LC係具有經設置以沿X方向延伸之一部分之一導體。間隔件SP係設置於觸點LC之側表面上之絕緣體。觸點LC由間隔件SP夾在中間。觸點LC藉由間隔件SP與沿Y方向毗鄰於觸點LC之導體(例如，字線WL0至WL7，以及選擇閘極線SGD及SGS)隔開且絕緣。間隔件SP係例如一個氧化物膜。
圖6係沿著圖5之一線VI-VI截取之一剖面圖，圖6圖解說明根據第一實施例之半導體記憶裝置1之記憶區域MA中之剖面結構的一實例。如圖6中所圖解說明，半導體記憶裝置1進一步包含例如記憶區域MA中之半導體基板20、導電層21至25，及絕緣層30至37。下文中，將闡述記憶區域MA中半導體記憶裝置1之結構之細節。
半導體基板20係例如一P型半導體基板。絕緣層30設置於半導體基板20上。絕緣層30包含對應於列解碼器模組15、感測放大器模組16及諸如此類之一電路。舉例而言，絕緣層30可包含導電層40至43及觸點C0至C2。導電層40經由一閘極絕緣膜設置於半導體基板20上。導電層40充當設置於記憶胞元陣列10下方之一電晶體之一閘極電極。複數個觸點C0設置於導電層40及半導體基板20中之每一者上。設置於半導體基板20上之觸點C0連接至設置於半導體基板20上之一雜質擴散區域(未圖解說明)。導電層41設置於觸點C0上。觸點C1設置於導電層41上。導電層42設置於觸點C1上。觸點C2設置於導電層42上。導電層43設置於觸點C2上。
絕緣層31設置於絕緣層30上。絕緣層31含有例如氮化矽。絕緣層31防止在例如用於形成記憶胞元陣列10之一經堆疊結構之一熱製程中產生之氫進入設置於半導體基板20上之一電晶體。絕緣層31可稱為一阻障膜。
絕緣層32設置於絕緣層31上。導電層21設置於絕緣層32上。導電層21形成為沿著例如XY平面延伸之一板形狀且用作源極線SL。導電層21含有例如經磷摻雜之矽。
絕緣層33設置於導電層21上。導電層22設置於絕緣層33上。導電層22形成為沿著例如XY平面延伸之一板形狀且用作選擇閘極線SGS。導電層22含有例如鎢。
絕緣層34與導電層23交替地堆疊於導電層22上。導電層23形成為沿著例如XY平面延伸之一板形狀。經堆疊導電層23用作按自半導體基板20側之經命名次序之字線WL0至WL7。導電層23含有例如鎢。
絕緣層35設置於最上部導電層23上。導電層24設置於絕緣層35上。導電層24形成為沿著例如XY平面延伸之一板形狀且用作選擇閘極線SGD。導電層24含有例如鎢。
絕緣層36設置於導電層24上。導電層25設置於絕緣層36上。導電層25形成為沿例如Y方向延伸之一線形狀且用作一位元線BL。具體而言，在未圖解說明之一區域中，複數個導電層25係沿著X方向配置。導電層25含有例如銅。
絕緣層37設置於導電層25上。絕緣層37包含用於將記憶胞元陣列10連接至列解碼器模組15及感測放大器模組16之一電路及諸如此類。舉例而言，絕緣層37可包含導電層44及45。導電層44設置於為比導電層25高之一層級之一層中且與導電層25間隔開。導電層45設置於為比導電層44高之一層級之一層中且與導電層44間隔開。
記憶柱MP中之每一者經設置以沿Z方向延伸且穿透絕緣層33至35及導電層22至24。記憶柱MP之一底部部分到達導電層21。其中記憶柱MP與導電層22相交之一部分充當選擇電晶體STS。其中記憶柱MP與一個導電層23相交之一部分充當一個記憶胞元電晶體MT。其中記憶柱MP與導電層24相交之一部分充當選擇電晶體STD。
另外，記憶柱MP中之每一者包含例如一核心部件50、一半導體層51，及一經堆疊膜52。核心部件50經設置以沿Z方向延伸。舉例而言，核心部件50之上部端包含於為比導電層24高之一層級之一層中，且核心部件50之下部端包含於其中設置有導電層21之一佈線層中。半導體層51覆蓋核心部件50之周邊。半導體層51之一部分經由記憶柱MP之側表面與導電層21接觸。經堆疊膜52覆蓋半導體層51之側表面及底部表面，除了其中半導體層51與導電層21彼此接觸之一部分。核心部件50含有一絕緣體，諸如氧化矽。半導體層51含有例如矽。
一柱狀觸點CV設置於記憶柱MP中之半導體層51上。在所圖解說明之區域中，繪示對應於六個記憶柱MP當中之兩個記憶柱MP之兩個觸點CV。在記憶區域MA中，不與狹縫SHE重疊且不連接至觸點CV之記憶柱MP連接至未圖解說明之一區域中之一觸點CV。
觸點CV之一上部部分與一個導電層25 (亦即，一個位元線BL)接觸。一個觸點CV連接至由狹縫SLT及SHE隔開之空間中之每一者中之一個導電層25。具體而言，設置於相互相鄰之狹縫SLT及SHE之間的記憶柱MP及設置於兩個相互相鄰之狹縫SHE之間的記憶柱MP電連接至導電層25中之每一者。
狹縫SLT包含沿著例如XZ平面設置之一部分且分隔導電層22至24及絕緣層33至35。狹縫SLT中之觸點LC係沿著狹縫SLT設置。觸點LC之上部端之一部分與絕緣層36接觸。觸點LC之下部端與導電層21接觸。觸點LC用作例如源極線SL之一部分。間隔件SP至少設置於觸點LC與導電層22至24之間。觸點LC藉由間隔件SP與導電層22至24隔開且絕緣。
狹縫SHE包含沿著例如XZ平面設置之一部分且至少分隔導電層24。狹縫SHE之上部端與絕緣層36接觸。狹縫SHE之下部端與絕緣層35接觸。狹縫SHE含有一絕緣體，諸如氧化矽。狹縫SHE之上部端與狹縫SLT之上部端可對準或可不對準。此外，狹縫SHE之上部端與記憶柱MP之上部端可對準或可不對準。
下文中，其中設置有導電層41、42及43之佈線層分別稱為「D0」、「D1」及「D2」。連接至半導體基板20之觸點C0及設置於觸點C0上之導電層41、觸點C1…及…稱為「觸點部分CP」。其中設置有導電層25、44及45之佈線層分別稱為「M0」、「M1」及「M」。
圖7係沿著圖6之一線VII-VII截取之一剖面圖，圖7圖解說明根據第一實施例之半導體記憶裝置1中之記憶柱MP之剖面結構的一實例。圖7圖解說明平行於半導體基板20之表面且包含導電層23之一層中之記憶柱MP之剖面結構。如圖7中所圖解說明，經堆疊膜52包含例如一穿隧絕緣膜53、一絕緣膜54，及一阻擋絕緣膜55。
在包含導電層23之一剖面中，核心部件50設置於記憶柱MP之一中心部分中。半導體層51環繞核心部件50之側表面。穿隧絕緣膜53環繞半導體層51之側表面。絕緣膜54環繞穿隧絕緣膜53之側表面。阻擋絕緣膜55環繞絕緣膜54之側表面。導電層23環繞阻擋絕緣膜55之側表面。穿隧絕緣膜53及阻擋絕緣膜55中之每一者含有例如氧化矽。絕緣膜54含有例如氮化矽。
在上文所闡述之記憶柱MP中之每一者中，半導體層51用作記憶胞元電晶體MT0至MT7以及選擇電晶體STD及STS之一通道(電流路徑)。絕緣膜54用作記憶胞元電晶體MT之一電荷儲存層。半導體記憶裝置1可藉由接通記憶胞元電晶體MT0至MT7以及選擇電晶體STD及STS而致使一電流經由記憶柱MP在位元線BL與觸點LC之間流動。
(聯結區域HA1及觸點區域C3T中半導體記憶裝置1之結構) 圖8係圖解說明根據第一實施例之半導體記憶裝置1之聯結區域HA1及觸點區域C3T中之一平面佈局之一實例的一平面圖。圖8圖解說明聯結區域HA1以及記憶區域MA及觸點區域C3T之一部分中與相互相鄰之區塊BLKe及BLKo對應之一區域。「BLKe」對應於一偶數編號之區塊BLK。「BLKo」對應於一奇數編號之區塊BLK。
如圖8中所圖解說明，半導體記憶裝置1包含聯結區域HA1中之複數個觸點CC及觸點區域C3T中之複數個觸點C3。觸點CC連接至設置於記憶胞元陣列10中之導電層22至24中之任一者。觸點C3用於例如觸點CC與列解碼器模組15之間的連接。
另外，在聯結區域HA1中，選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD中之每一者包含不與一上部佈線層(導電層)重疊之一部分(平台部分)。在此實例中，提供選擇閘極線SGD之複數個平台部分。
在聯結區域HA1中，不與上部佈線層重疊之部分之形狀類似於一台階、一平台、一邊緣石或諸如此類之形狀。具體而言，分別在選擇閘極線SGS與字線WL0之間、字線WL0與字線WL1之間、…、字線WL6與字線WL7之間及字線WL7與選擇閘極線SGD之間設置有高差。在此實例中，沿X方向具有一高差之一階梯結構由選擇閘極線SGS之一端部分、字線WL0至WL7之端部分及選擇閘極線SGD之一端部分形成。
在其中聯結區域HA1與區塊BLKe重疊之一區域中，複數個觸點CC分別設置於選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD0至SGD4之平台部分上。此外，在其中聯結區域HA1與區塊BLKo重疊之一區域中，省略了用於經堆疊佈線線路之觸點CC。
儘管省略了圖解，但在其中聯結區域HA2與區塊BLKo重疊之一區域中，複數個觸點CC分別設置於選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD0至SGD4之平台部分上。此外，在其中聯結區域HA2與區塊BLKe重疊之一區域中，省略了用於經堆疊佈線線路之觸點CC。
具體而言，在根據第一實施例之半導體記憶裝置1中，聯結區域HA2中區塊BLKo之一平面佈局類似於其中聯結區域HA1中區塊BLKe之結構沿X方向及Y方向中之每一者反轉之一佈局。聯結區域HA2中區塊BLKe之一平面佈局類似於其中聯結區域HA1中區塊BLKo之結構沿X方向及Y方向中之每一者反轉之一佈局。
圖9係沿著圖8之一線IX-IX截取之一剖面圖，圖9圖解說明根據第一實施例之半導體記憶裝置1之聯結區域HA1及觸點區域C3T中之剖面結構的一實例。如圖9中所圖解說明，半導體記憶裝置1進一步包含觸點區域C3T中之一導電層27。與記憶胞元陣列10對應之一經堆疊佈線結構之一端部分藉由選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD中之每一者之端部分設置成一階梯圖案。
觸點CC分別設置於選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD之平台部分上。一個導電層26設置於每一觸點CC上。舉例而言，導電層26與導電層25包含於同一佈線層中。一觸點V0設置於導電層26上。圖9圖解說明觸點V0當中對應於選擇閘極線SGS之觸點V0。導電層44設置於觸點V0上。
觸點C3設置於導電層43上且穿透絕緣層31、32及36。導電層27設置於觸點C3上。圖9圖解說明若干組導電層27及觸點C3當中與選擇閘極線SGS相關聯之一組導電層27及觸點C3。導電層27與導電層26包含於同一佈線層中。觸點V0設置於與選擇閘極線SGS相關聯之導電層27上。導電層44設置於觸點V0上。
藉此，對應於選擇閘極線SGS之導電層22經由一組觸點CC及C3電連接至設置於比絕緣層31低之一層中之一電晶體。類似於導電層22，包含於與記憶胞元陣列10對應之經堆疊佈線結構中之導電層23及24中之每一者亦經由一組觸點CC及C3電連接至設置於比絕緣層31低之一層中之一電晶體。具體而言，選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD0至SGD4中之每一者經由對應一組觸點CC及C3電連接至列解碼器模組15。
注意，半導體記憶裝置1具有其中可將一電壓自安置於聯結區域HA1或HA2中之至少一者中之觸點CC施加至選擇閘極線SGS、字線WL0至WL7及選擇閘極線SGD0至SGD4中之每一者之一組態係足夠的。觸點CC可連接至聯結區域HA1及聯結區域HA2中之每一者中之每一佈線層。在此情形中，舉例而言，將一電壓自聯結區域HA1中之觸點CC及聯結區域HA2中之觸點CC中之每一者施加至字線WL。此外，聯結區域HA可插入記憶區域MA之一中間部分中。在此情形中，舉例而言，字線WL經由穿透記憶胞元陣列10之經堆疊佈線結構之一觸點電連接至設置於比絕緣層31低之一層中之一電晶體。
(包含源極線SL之半導體記憶裝置1之組態) 圖10係圖解說明包含根據第一實施例之半導體記憶裝置1之源極線SL的一佈線層中之一組態之一實例的一平面圖。圖10圖解說明與圖3中所圖解說明之根據第一實施例之半導體記憶裝置1之平面佈局相同之區域。如圖10中所圖解說明，半導體記憶裝置1包含一導電部分DP、複數個分隔部分KC，以及包含源極線SL之佈線層中之密封部件ESn及ESp。
導電部分DP設置於例如核心區域CR、壁區域WR及切口區域KR之整個表面上。導電部分DP用作抑制在半導體記憶裝置1之製造期間發生之電弧作用之影響之一電流路徑。核心區域CR中之導電部分DP亦用作源極線SL之一部分。導電部分DP包含例如複數個橋接部分BRo及複數個橋接部分BRi。
舉例而言，橋接部分BRo經設置以沿Y方向延伸。在橋接部分BRo中，核心區域CR1中之導電部分DP與壁區域WR中之導電部分DP連接在一起，且壁區域WR中之導電部分DP與切口區域KR中之導電部分DP連接在一起。在當前實例中，兩個橋接部分BRo係與核心區域CR1及CR3中之每一者相關聯地設置。在橋接部分BRo中，其中核心區域CR中之導電部分DP與壁區域WR中之導電部分DP連接在一起之一部分和其中壁區域WR中之導電部分DP與切口區域KR中之導電部分DP連接在一起之一部分之間的配置可係自由設計的。
舉例而言，橋接部分BRi經設置以沿Y方向延伸。在橋接部分BRi中，沿Y方向彼此相鄰之核心區域CR中之導電部分DP被連接。在當前實例中，兩個橋接部分BRi設置於核心區域CR1與CR2之間。類似地，兩個橋接部分BRi設置於核心區域CR3與CR4之間。連接至橋接部分BRi之兩個核心區域CR中之至少一者直接或間接連接至橋接部分BRo係較佳的。
注意，至少一個橋接部分BRo或BRi較佳地連接至每一核心區域CR。連接至每一核心區域CR之橋接部分BR之數目可係自由設計的。在整個半導體記憶裝置1中，設置連接壁區域WR中之導電部分DP與切口區域KR中之導電部分DP之至少一個部分係足夠的。
分隔部分KC經設置以分別與橋接部分BR重疊且分隔橋接部分BR之導電部分DP。經由分隔部分KC彼此毗鄰之導電部分DP藉由分隔部分KC彼此絕緣。在此實例中，分隔部分KC設置於其中橋接部分BRo與觸點區域C3T重疊之一部分及其中橋接部分BRi與觸點區域C3T重疊之一部分中之每一者處。具體而言，分隔部分KC使連接至密封部件ESn及ESp之導電部分DP與安置於核心區域CR中之導電部分DP絕緣，且使藉由橋接部分BRi連接之兩個核心區域CR之導電部分DP彼此絕緣。設置於一個橋接部分BR中之分隔部分KC之數目可係一或多個。分隔部分KC可稱為一「切割口」。
密封部件ESn係能夠將在壁區域WR內部及外部產生之正電荷釋放至半導體基板20之一結構。密封部件ESp係能夠將在壁區域WR內部及外部產生之負電荷釋放至半導體基板20之一結構。密封部件ESn及ESp中之每一者以在壁區域WR中環繞核心區域CR1至CR4之外周邊的一方式設置成一方環形狀。密封部件ESp環繞密封部件ESn之外周邊且與密封部件ESn間隔開。舉例而言，密封部件ESn及ESp中之每一者分隔設置於壁區域WR中之導電部分DP且與導電部分DP電絕緣。
另外，密封部件ESn及ESp中之每一者可抑制濕氣或諸如此類自壁區域WR之外部滲透至核心區域CR中。密封部件ESn及ESp中之每一者可抑制在半導體記憶裝置1之一層間絕緣膜(舉例而言，四乙氧基矽烷(TEOS))中產生之應力。此外，密封部件ESn及ESp中之每一者亦可用作一止裂件。具體而言，密封部件ESn及ESp中之每一者可在於一晶片之周邊部分中發生一裂縫時抑制裂縫到達半導體記憶裝置1之內部，在該晶片上在切分製程中形成半導體記憶裝置1。密封部件ESn及ESp中之每一者可稱為一「邊緣密封件」或一「止裂件」。
圖11係沿著圖10之一線XI-XI截取之一剖面圖，圖11圖解說明根據第一實施例之半導體記憶裝置1之記憶區域MA、觸點區域C3T及壁區域WR中之剖面結構之一實例。圖11包含沿著橋接部分BR之一剖面。如圖11中所圖解說明，半導體記憶裝置1進一步包含一導電層60、一絕緣層61及一導電層62。半導體記憶裝置1包含觸點區域C3T中之一導電層70、一間隔件80及一觸點C3P。半導體記憶裝置1包含壁區域WR中之兩組導電層71、72、73、90、91及92以及觸點C0W、C1W、C2W、C3W、V0W及V1W。半導體基板20包含一N型雜質擴散區域NW及一P型雜質擴散區域PW。
導電層60設置於絕緣層32上。絕緣層61設置於導電層60上。導電層62設置於絕緣層61上。導電層62之上部表面與導電層21之上部表面對準。一組導電層60、絕緣層61及導電層62設置於與源極線SL相同之高度處。該組導電層60、絕緣層61及導電層62之一平面形狀對應於導電部分DP之一平面形狀。在記憶區域MA與觸點區域C3T之間的邊界附近，導電層60與導電層21電連接在一起且被連續地設置。在記憶區域MA與觸點區域C3T之間的邊界附近，導電層62與導電層21電連接在一起且被連續地設置。導電層62用作導電部分DP。導電層62係例如矽。
導電層70包含於佈線層D2中。觸點C3P設置於導電層70上。觸點C3P分隔絕緣層31及32、導電層60、絕緣層61、導電層62以及絕緣層36。觸點C3P係沿著XZ平面延伸之一板狀導體。間隔件80係設置於觸點C3P之側表面上之絕緣體。觸點C3P由間隔件80夾在中間。觸點C3P藉由間隔件80與沿Y方向毗鄰於觸點C3P之導體(例如，導電層60及導電層62)隔開且絕緣。間隔件80係例如一個氧化矽膜。一組觸點C3P及間隔件80對應於分隔部分KC。分隔部分KC至少使相互相鄰之導體絕緣係足夠的，且分隔部分KC可不包含觸點C3P。
導電層71、72、73、90、91及92分別包含於佈線層D0、D1、D2、M0、M1及M2中。觸點C0W設置於半導體基板20上。導電層71設置於觸點C0W上。觸點C1W設置於導電層71上。導電層72設置於觸點C1W上。觸點C2W設置於導電層72上。導電層73設置於觸點C2W上。觸點C3W設置於導電層73上。一組觸點C0W、C1W、C2W及C3W以及導電層71、72及73分隔絕緣層30。此外，觸點C3W分隔絕緣層31及32、導電層60、絕緣層61、導電層62以及絕緣層36。觸點C3W之上部表面與觸點C3P之上部表面對準。觸點C3W及C3P之上部表面之高度大於記憶柱MP之上部表面之高度。間隔件81係設置於觸點C3W之側表面上之絕緣體。觸點C3W由例如間隔件81夾在中間。觸點C3W藉由例如間隔件81與毗鄰於觸點C3W之絕緣層36隔開。間隔件81係例如一個氧化矽膜。
導電層90、91及92分別包含於佈線層M0、M1及M2中。導電層90設置於觸點C3W上。觸點V0W設置於導電層90上。導電層91設置於觸點V0W上。觸點V1W設置於導電層91上。導電層92設置於觸點V1W上。一組觸點V0W及V1W以及導電層90、91及92分隔絕緣層37。
在未圖解說明之一區域中，一組觸點C0W、C1W、C2W、C3W、V0W及V1W以及導電層71、72、73、90、91及92包含沿Y方向延伸之一部分。另外，該組觸點C0W、C1W、C2W、C3W、V0W及V1W以及導電層71、72、73、90、91及92包含沿X方向延伸之一部分。藉此，該組觸點C0W、C1W、C2W、C3W、V0W及V1W以及導電層71、72、73、90、91及92設置成例如一方環形狀且環繞核心區域CR。
觸點C0W、C1W、C2W、C3W、V0W及V1W中之每一者係例如一金屬。一組導電層71、72、73、90、91及92以及觸點C0W、C1W、C2W、C3W、V0W及V1W對應於密封部件ESn或ESp。對應於密封部件ESn之該組導電層71、72、73、90、91及92以及觸點C0W、C1W、C2W、C3W、V0W及V1W連接至半導體基板20之N型雜質擴散區域NW。對應於密封部件ESp之該組導電層71、72、73、90、91、及92以及觸點C0W、C1W、C2W、C3W、V0W及V1W連接至半導體基板20之P型雜質擴散區域PW。密封部件ESn及ESp中之每一者可被視為核心區域CR與切口區域KR之間的一壁。
注意，密封部件ESn連接至至少N型雜質擴散區域NW係足夠的。若N型雜質擴散區域NW具有一充足區作為一放電路徑，則N型雜質擴散區域NW可不必設置成一方環形狀。N型雜質擴散區域NW形成於例如半導體基板20之一P型井區域中。類似地，密封部件ESp連接至至少P型雜質擴散區域PW係足夠的。若P型雜質擴散區域PW具有一充足區作為一放電路徑，則P型雜質擴散區域PW可不必設置成一方環形狀。P型雜質擴散區域PW形成於例如半導體基板20之一P型井區域中。
此外，根據第一實施例之半導體記憶裝置1包含核心區域CR中(例如，記憶區域MA中)之至少一個放電路徑觸點部分DCP。放電路徑觸點部分DCP包含一觸點ACP。觸點ACP設置於電連接源極線SL與半導體基板20之一路徑上。觸點ACP與導電層21接觸。觸點ACP可電連接至導電層60及62，且觸點ACP電連接至至少記憶區域MA中之源極線SL係足夠的。
圖12係圖解說明包含根據第一實施例之半導體記憶裝置之放電路徑觸點部分DCP及觸點部分CP之剖面結構之一實例的一剖面圖。如圖12中所圖解說明，絕緣層30包含一個氧化物膜301、一個氮化物膜302以及絕緣層303、304、305及306。放電路徑觸點部分DCP包含例如觸點C0、C1、C2及ACP以及導電層41、42及43。觸點部分CP包含例如觸點C0、C1及C2以及導電層41、42及43。
氧化物膜301、氮化物膜302以及絕緣層303、304、305及306按經命名次序設置於半導體基板20上。絕緣層31設置於絕緣層306上。氧化物膜301、氮化物膜302及絕緣層303包含於半導體基板20之表面與佈線層D0之一上部端之間的一層中。氧化物膜301及氮化物膜302保護構成周邊電路之電晶體。絕緣層304包含於觸點C1之一下部端與佈線層D1之一上部端之間的一層中。絕緣層305包含於觸點C2之一下部端與佈線層D2之一上部端之間的一層中。絕緣層306包含於佈線層D2之一上部端與絕緣層31之一下部端之間的一層中。
放電路徑觸點部分DCP之觸點C0包含半導體層100及110以及一導電層120。在放電路徑觸點部分DCP中，半導體層100設置於半導體基板20上。半導體層110設置於半導體層100上。導電層120設置於半導體層110上。舉例而言，半導體層100之上部端之高度大於由觸點C0穿透的氮化物膜302之彼部分之高度。
半導體層100係一磊晶層或一多晶矽層。半導體層110以一低濃度摻雜有P型雜質(例如，硼)。半導體層110具有與半導體層100相同之晶體結構，且如同半導體層100，含有處於一低濃度之P型雜質(例如，硼)。此外，半導體層110含有處於一高濃度之N型雜質(例如，砷或磷)。藉此，一PN接面二極體形成於半導體層100與半導體層110之間。另外，自半導體層100朝向半導體層110之一方向對應於PN接面二極體之一前向方向，且自半導體層110朝向半導體層100之一方向對應於PN接面二極體之一反向方向。
注意，摻雜於半導體層100中之P型雜質之濃度較佳地在10 14(原子/立方釐米)至10 16(原子/立方釐米)之一範圍內。摻雜於半導體層110中之N型雜質之濃度較佳地係10 20(原子/立方釐米)或更大。形成有此結構之PN接面二極體可增加一耗乏層寬度，且可增加一擊穿電壓。注意，若PN接面二極體之耗乏層寬度可藉由由半導體層100及110形成之一雜質濃度梯度來適當地設計，則半導體層100可含有處於一高濃度之P型雜質，且半導體層110可含有處於一高濃度之N型雜質。
導電層41設置於導電層120上。觸點C1設置於導電層41上。導電層42設置於觸點C1上。觸點C2設置於導電層42上。導電層43設置於觸點C2上。觸點ACP設置於導電層43上。觸點ACP穿透導電層21以及絕緣層31、32及306。觸點ACP之側表面在包含導電層21之層之高度處與導電層21接觸。注意，當觸點ACP穿透導電層60及62時，觸點ACP之側表面在包含導電層21之層之高度處與導電層60及62接觸。觸點ACP充當源極線SL與觸點C0中之PN接面二極體之間的電流路徑之一部分。
觸點部分CP中之觸點C0包含例如一導電層120。觸點部分CP中之導電層120設置於半導體基板20上且與導電層41接觸。放電路徑觸點部分DCP中之導電層120及觸點部分CP中之導電層120含有例如鎢。取決於製造方法，導電層120及導電層41可整體地設置於放電路徑觸點部分DCP中，且導電層120及導電層41可整體地設置於觸點部分CP中。觸點部分CP之其他結構與放電路徑觸點部分DCP之結構相同，除了觸點部分CP不包含觸點ACP。
[1-2]半導體記憶裝置1之製造方法 [1-2-1]形成觸點C0及導電層41之方法 圖13係圖解說明用於製造根據第一實施例之半導體記憶裝置1之一方法之一實例的一流程圖，且圖13圖解說明與形成觸點C0及導電層41相關之製造步驟之一實例。圖14至圖20係圖解說明在根據第一實施例之半導體記憶裝置1之製造期間之剖面結構之一實例的剖面圖。圖14至圖20中之每一者圖解說明其中形成一個放電路徑觸點部分DCP及一個觸點部分CP之一區域。如圖13中所圖解說明，觸點C0及導電層41之形成步驟包含步驟S10至S16。
首先，如圖14中所圖解說明，藉由步驟S10之一製程，形成一個氧化物膜301、一個氮化物膜302及一絕緣層303。具體而言，在半導體基板20上形成在周邊電路中使用之一電晶體或諸如此類。然後，由氧化物膜301及氮化物膜302覆蓋且保護經形成電晶體。此外，將絕緣層303埋入由電晶體或諸如此類形成之一階梯狀部分中，且將絕緣層303之上部表面平坦化。
接下來，如圖15中所圖解說明，藉由步驟S11之一製程，形成一孔HC0a。在形成孔HC0a時，首先，藉由例如光微影形成在孔HC0a之一部分中具有一開口之一遮罩REG1。然後，執行使用遮罩REG1之一各向異性蝕刻製程。使用例如RIE (反應性離子蝕刻)作為各向異性蝕刻製程。孔HC0a穿透絕緣層303、氮化物膜302及氧化物膜301，且在孔HC0a之一底部部分處暴露出半導體基板20之一表面。孔HC0a之形狀對應於放電路徑觸點部分DCP之觸點C0之形狀。在形成孔HC0a之後，移除遮罩REG1。
隨後，如圖16中所圖解說明，藉由步驟S12之一製程，在孔HC0a之底部部分處形成一半導體層100。當半導體層100係一多晶矽層時，首先以填充孔HC0a之一方式形成一半導體膜。此後，藉由執行一回蝕製程，將孔HC0a中之半導體層100處理為具有一所要高度。當半導體層100係一磊晶層時，藉由基於在孔HC0a之底部部分處暴露出的半導體基板20之彼部分之磊晶生長形成半導體層100。另外，在步驟S12之製程中，在半導體層100中以一低濃度摻雜P型雜質(例如，硼)。藉由步驟S12之製程形成之半導體層100之高度對應於參考圖12所闡述之半導體層100及110之總高度。
接下來，如圖17中所圖解說明，藉由步驟S13之一製程，執行使用N型雜質之一離子植入製程。在離子植入製程中，將N型雜質(例如，砷、磷)植入在孔HC0a中暴露的半導體層100之彼部分中。其中藉由步驟S13之製程植入N型雜質之部分充當一N型半導體層110。
在以上步驟之後，如圖18中所圖解說明，藉由步驟S14之一製程，形成一孔HC0b。在形成孔HC0b時，首先，藉由例如光微影，形成在孔HC0b之一部分中具有一開口之一遮罩REG2。然後，執行使用遮罩REG2之一各向異性蝕刻製程。使用例如RIE作為各向異性蝕刻製程。孔HC0b穿透絕緣層303、氮化物膜302及氧化物膜301，且在孔HC0b之一底部部分處暴露出半導體基板20之一表面。孔HC0b之形狀對應於觸點部分CP之觸點C0之形狀。在形成孔HC0b之後，移除遮罩REG2。
接下來，如圖19中所圖解說明，藉由步驟S15之一製程，在絕緣層303之一上部部分上形成一佈線層D0之一圖案。在形成佈線層D0之圖案時，首先，例如藉由光微影，形成在佈線層D0之圖案之一部分中具有一開口之一遮罩REG3。遮罩REG3之開口包含其中佈線層D0之圖案與孔HC0a重疊之一部分及其中佈線層D0之圖案與孔HC0b重疊之一部分。然後，執行使用遮罩REG3之一各向異性蝕刻製程。使用例如RIE作為各向異性蝕刻製程。在此蝕刻製程中，將佈線層D0之圖案轉印至絕緣層303之上部部分上，且蝕刻孔HC0a之上部部分及孔HC0b之上部部分中之每一者之一部分。在形成佈線層D0之圖案之後，移除遮罩REG3。注意，藉由步驟S15之製程，可在不影響半導體記憶裝置1之操作之一範圍內蝕刻在孔HC0a中暴露的半導體層110之表面及在孔HC0b中暴露的半導體基板20之表面中之每一者。
隨後，如圖20中所圖解說明，藉由步驟S16之一製程，執行孔HC0a及孔HC0b之一填充製程。具體而言，首先，以填充孔HC0a及孔HC0b之一方式形成一導體。藉由例如CVD (化學汽相沈積)形成此導體。另外，藉由CMP (化學機械拋光)移除在孔HC0a及孔HC0b外部形成之一導體。藉此，在放電路徑觸點部分DCP中，在孔HC0a中連續地形成對應於導電層120之一部分及對應於導電層41之一部分。在觸點部分CP中，在孔HC0b中連續地形成對應於導電層120之一部分及對應於導電層41之一部分。以此方式按批次形成觸點C0之導體及佈線層D0中之導體之一方法亦稱作「雙鑲嵌方法」。
藉由上文所闡述之製造步驟，在放電路徑觸點部分DCP中形成對應於觸點C0及導電層41之結構，且在觸點部分CP中形成對應於觸點C0及導電層41之結構。注意，上文所闡述之製造步驟僅係實例，且另一製程可插入該等製造步驟之間，並且製造步驟之次序可被改變，只要不發生問題即可。在當前實例中，圖解說明其中使用雙鑲嵌方法來形成觸點C0及導電層41之情形，但導電層120與導電層41可在不同步驟中形成。
[1-2-2]用於形成觸點ACP及記憶胞元陣列10之方法 圖21係圖解說明用於製造根據第一實施例之半導體記憶裝置1之一方法之一實例的一流程圖，且圖21圖解說明與形成觸點ACP及記憶胞元陣列10相關之製造步驟之一實例。圖22至圖32係圖解說明在根據第一實施例之半導體記憶裝置1之製造期間之剖面結構之一實例的剖面圖。圖22至圖32中之每一者圖解說明與圖11中所圖解說明之半導體記憶裝置1之剖面結構相同之區域，且包含其中形成密封部件ESn及ESp以及分隔部分KC之一區域。如圖21中所圖解說明，形成觸點ACP及記憶胞元陣列10之步驟包含步驟S20至S33。
首先，如圖22中所圖解說明，藉由步驟S20之一製程，形成一源極線部分SLP及一個氮化物膜65。源極線部分SLP係用於形成源極線SL之一經堆疊結構。簡而言之，形成佈線層D0至D2之一結構，且形成一絕緣層30，並且此後在絕緣層30上按經命名次序形成絕緣層31及32、一導電層60、一絕緣層63以及一犧牲部件64。然後，移除設置在記憶區域MA外部之絕緣層63及犧牲部件64，且按經命名次序形成一絕緣層61及一導電層62。此時，在對應於分隔部分KC之一部分處且在對應於密封部件ESn及ESp之一部分處移除犧牲部件64係足夠的。絕緣層63可保留於觸點區域C3T及壁區域WR中。絕緣層61之高度在記憶區域MA與觸點區域C3T及壁區域WR之間可係一致的或可並非係一致的。一組導電層60、絕緣層63、犧牲部件64、絕緣層61及導電層62對應於源極線部分SLP。然後，在導電層62上形成氮化物膜65。
接下來，如圖23中所圖解說明，藉由步驟S21之一製程，形成穿透源極線部分SLP之一孔HCP。在形成孔HCP時，首先，藉由例如光微影，形成在與放電路徑觸點部分DCP重疊之一部分中具有一開口之一遮罩REG4。然後，執行使用遮罩REG4之一各向異性蝕刻製程，且形成孔HCP。使用例如RIE作為各向異性蝕刻製程。孔HCP穿透氮化物膜65、導電層62、絕緣層61、犧牲部件64、絕緣層63及導電層60，且在孔HCP之一底部部分處暴露出絕緣層32之一表面。在形成孔HCP之後，移除遮罩REG4。注意，在步驟S21之製程中，在未圖解說明之一區域中，移除在核心區域CR之周邊處設置於與源極線部分SLP相同之高度處之層(導電層62、絕緣層61、導電層60)，除了橋接部分BR。
隨後，如圖24中所圖解說明，藉由步驟S22之一製程，在孔HCP中形成一個氧化物膜66。舉例而言，首先以填充孔HCP之一方式形成氧化物膜66。此後，藉由執行一回蝕製程或CMP，形成其中氧化物膜66保留於孔HCP中之一結構。注意，在步驟S22之製程中，在未圖解說明之一區域中，亦在核心區域CR之周邊之彼部分中形成氧化物膜66，在該部分中藉由步驟S21之製程移除了設置於與源極線部分SLP相同之高度處之層。
接下來，如圖25中所圖解說明，藉由步驟S23之一製程，蝕刻孔HCP之一底部部分以到達佈線層D2。具體而言，首先，藉由例如光微影，形成在與放電路徑觸點部分DCP重疊之一部分中具有一開口之一遮罩REG5。然後，執行使用遮罩REG5之一各向異性蝕刻製程，且孔HCP之底部部分到達設置於佈線層D2中之導電層43。換言之，在孔HCP之底部部分中暴露出導電層43之一表面。使用例如RIE作為各向異性蝕刻製程。在此步驟完成之後，移除遮罩REG5。
隨後，如圖26中所圖解說明，藉由步驟S24之一製程，形成一導體67。以填充至少孔HCP之一方式形成導體67。舉例而言，使用CVD來形成導體67。
接下來，如圖27中所圖解說明，藉由步驟S25之一製程，移除在孔HCP外部之導體67。舉例而言，使用一回蝕製程來移除在孔HCP外部之導體67。
隨後，如圖28中所圖解說明，藉由步驟S26之一製程，移除氮化物膜65。在移除氮化物膜65時，可執行一各向同性蝕刻製程，可執行一各向異性蝕刻製程，或者可執行CMP。
接下來，藉由步驟S27之一製程，形成一經堆疊佈線部分之犧牲部件SM。具體而言，絕緣層與犧牲部件SM交替地堆疊於導電層62上。此後，儘管省略圖解，但例如藉由重複一減薄製程及一蝕刻製程而在聯結區域HA1及HA2中之每一者中形成犧牲部件SM之一階梯結構。此時，移除形成於觸點區域C3T及壁區域WR中之每一者中之犧牲部件SM。然後，以一絕緣層36-1填充由犧牲部件SM之階梯結構形成之一高差。此後，藉由例如CMP將絕緣層36-1之一表面平坦化。
隨後，如圖29中所圖解說明，藉由步驟S28之一製程，形成記憶柱MP。具體而言，首先，藉由光微影或諸如此類，形成在對應於記憶柱MP之一區域中具有一開口之一遮罩。藉由使用該遮罩之各向異性蝕刻，形成穿透絕緣層36-1、經堆疊犧牲部件SM、導電層62、絕緣層61、犧牲部件64及絕緣層63之一孔。在該孔之底部處，暴露出導電層60之一部分。然後，在該孔之側表面及底部表面上按經命名次序形成經堆疊膜52 (亦即，阻擋絕緣膜55、絕緣膜54及穿隧絕緣膜53)、半導體層51及核心部件50。然後，移除設置於該孔之上部部分中之核心部件50之一部分，且在其中移除了核心部件50之一部分中形成半導體層51。
接下來，藉由步驟S29之一製程，形成狹縫SLT。具體而言，儘管省略圖解，但首先，形成覆蓋記憶柱MP之一上部部分之一保護膜。下文中，一組此保護膜及絕緣層36-1稱為「絕緣層36-2」。然後，藉由光微影或諸如此類，形成其中對應於狹縫SLT之一區域被開口之一遮罩。藉由使用該遮罩之一各向異性蝕刻製程，形成分隔絕緣層36-2、經堆疊犧牲部件SM、導電層62及絕緣層61之狹縫SLT。在狹縫SLT之底部部分處，暴露出犧牲部件64。
接下來，如圖30中所圖解說明，藉由步驟S30之一製程，執行一替代製程。在替代製程中，按次序執行源極線部分SLP之一替代製程及經堆疊佈線線路之一替代製程。
在源極線部分SLP之替代製程中，例如藉由濕式蝕刻經由狹縫SLT選擇性地移除犧牲部件64。隨後，例如藉由濕式蝕刻，經由狹縫SLT選擇性地移除源極線部分SLP之絕緣層61及63以及記憶柱MP之側表面上經堆疊膜52之一部分。然後，將一導體(例如，矽)埋入形成於源極線部分SLP中之一空間中。藉此，由該導體形成導電層21，且導電層60及62以及導電層21與記憶柱MP中之半導體層51電連接。
在經堆疊佈線線路之替代製程中，藉由利用熱磷酸或諸如此類之濕式蝕刻經由狹縫SLT選擇性地移除經堆疊犧牲部件SM。然後，將一導體埋入已經由狹縫SLT自其移除了犧牲部件SM之一空間中。舉例而言，在此製造步驟中使用CVD來形成導體。此後，藉由一回蝕製程移除形成於狹縫SLT內部之導體，且使形成於毗鄰之佈線層中之導體隔開。藉此，形成充當選擇閘極線SGS之導電層22、各自充當字線WL之導電層23及充當選擇閘極線SGD之導電層24。在此步驟中形成之導電層22至24可含有一阻障金屬。在此情形中，在移除犧牲部件SM之後形成導體時，舉例而言，形成一個氮化鈦膜作為一阻障金屬，且然後形成鎢。
接下來，如圖31中所圖解說明，藉由步驟S31之一製程，在狹縫SLT中形成間隔件SP及觸點LC。具體而言，首先，藉由CVD或諸如此類形成對應於間隔件SP之一絕緣膜。不僅在狹縫SLT之側表面上而且在狹縫SLT之底部部分上形成絕緣膜。隨後，執行一回蝕製程，且移除形成於狹縫SLT之底部部分上之絕緣膜。藉此，在狹縫SLT之底部部分處暴露出導電層21。然後，將一導體埋入狹縫SLT中，且移除在狹縫SLT外部之導體。形成於狹縫SLT中之導體對應於觸點LC。此後，當在絕緣層36-2上形成一絕緣層時，形成圖11中所圖解說明之絕緣層36之結構。
隨後，藉由步驟S32之一製程，在壁區域WR及分隔部分KC中形成狹縫。具體而言，藉由光微影或諸如此類，形成其中對應於分隔部分KC之一區域、對應於密封部件ESn之一區域及對應於密封部件ESp之一區域被開口之一遮罩。藉由使用該遮罩之一各向異性蝕刻製程，在對應於分隔部分KC之區域、對應於密封部件ESn之區域及對應於密封部件ESp之區域中之每一者中形成狹縫。該狹縫分隔絕緣層36、導電層62、絕緣層61、導電層60、絕緣層32及31以及絕緣層30之一部分，且在每一狹縫之底部部分處暴露出導電層70或73之一表面。
接下來，如圖32中所圖解說明，藉由步驟S33之一製程，在於步驟S32中形成之狹縫中形成間隔件80及81以及觸點C3P及C3W。具體而言，首先，藉由CVD或諸如此類形成對應於間隔件80及81之一絕緣膜。不僅在於步驟S32中形成之狹縫中之每一者之側表面上而且在其一底部部分上形成絕緣膜。隨後，執行一回蝕製程，且移除形成於狹縫中之每一者之底部部分上之絕緣膜。藉此，在狹縫之底部部分處暴露出導電層70或73。然後，將一導體埋入狹縫中之每一者中，且移除在狹縫外部之導體。形成於壁區域WR中之狹縫中之導體對應於觸點C3W。形成於觸點區域C3T中之狹縫中之導體對應於觸點C3P。
藉由上文所闡述之製造步驟，形成觸點ACP及記憶胞元陣列10。另外，形成其中形成有密封部件ESn及ESp之結構，且對應於導電部分DP之導電層60及62藉由間隔件80分隔。注意，上文所闡述之製造步驟僅係實例，另一製程可插入該等製造步驟之間，且製造步驟之次序可被改變，只要不發生問題即可。
[1-3]第一實施例之有利效應 根據上文所闡述之第一實施例之半導體記憶裝置1，可提高半導體記憶裝置1之一良率。下文中，將闡述根據第一實施例之半導體記憶裝置1之有利效應之細節。
在其中記憶胞元係例如三維堆疊之一半導體記憶裝置之一製造製程中，在其中犧牲部件與絕緣部件交替地堆疊之一結構中形成一記憶孔，且在記憶孔中形成對應於記憶胞元及諸如此類之一半導體部件及諸如此類。在形成記憶孔之一蝕刻製程中，隨著蝕刻進行，正電荷在記憶孔之底部部分中累積，且記憶孔之底部部分所到達之一導體(例如，源極線SL)可被充正電。然後，帶正電之導體與帶負電之晶圓之間的一偏壓差變大，且由於該偏壓差而可能在導體與晶圓之間發生電弧作用。特定而言，在高縱橫比記憶孔及狹縫之處理期間可能發生此電弧作用。
相比而言，根據第一實施例之半導體記憶裝置1在高縱橫比蝕刻製程中包含至少一種放電路徑且抑制電弧作用之發生。圖33係圖解說明在根據第一實施例之半導體記憶裝置1之製造期間之剖面結構之一實例的一剖面圖，且圖解說明其中在形成狹縫SLT時在狹縫SLT之底部部分中發生正電荷之一情形。如圖33中所圖解說明，根據第一實施例之半導體記憶裝置1在高縱橫比蝕刻製程中包含兩種放電路徑(第一及第二放電路徑)。
第一放電路徑係其中源極線部分SLP中之導電層62與切口區域KR中之導電層62電連接之一部分(導電部分DP)。導電部分DP經設置以與例如晶圓(半導體基板20)之一斜面部分接觸。藉此，在例如高縱橫比蝕刻製程中，在狹縫SLT之底部部分中累積之正電荷可經由與晶圓之斜面部分接觸之導電部分DP而放電至半導體基板20。注意，當切口區域KR中之導電層62與核心區域CR (例如，記憶區域MA)中之導電層62具有相同電位時或當各核心區域CR中之導電層62具有相同電位時，半導體記憶裝置1無法被控制。出於此原因，在不再需要對電弧作用之對抗措施之後(例如，在處理狹縫SLT之後)，切口區域KR中之導電層62與核心區域CR中之導電層62之間或者各核心區域CR中之導電層62之間藉由分隔部分KC彼此電分隔。
第二放電路徑係其中源極線部分SLP中之導電層60及62電連接至核心區域CR (例如，記憶區域MA)中之半導體基板20之一部分(放電路徑觸點部分DCP)。放電路徑觸點部分DCP包含觸點C0，該觸點包含沿自導電層62側朝向半導體基板20之一反向方向連接之一個二極體結構(半導體層100及110)。在高縱橫比蝕刻製程中，施加至設置於放電路徑觸點部分DCP中之二極體之一電壓Varc大於一擊穿電壓Vz ((1) Varc ＞ Vz)。藉此，在例如高縱橫比蝕刻製程中，在狹縫SLT之底部部分中累積之正電荷可經由形成於放電路徑觸點部分DCP中之二極體而放電至半導體基板20。注意，儘管源極線SL與半導體基板20係經由放電路徑觸點部分DCP連接，但半導體記憶裝置1之一操作電壓Vop小於擊穿電壓Vz ((2) Vop ＜ Vz)。具體而言，放電路徑觸點部分DCP中之二極體在半導體記憶裝置1之操作期間處於一關斷狀態，且切斷源極線SL與半導體基板20之間的電流路徑。因此，源極線SL與半導體基板20之間經由放電路徑觸點部分DCP之連接可在裝運半導體記憶裝置1時保留。
如上文已闡述，根據第一實施例之半導體記憶裝置1在高縱橫比蝕刻製程中包含源極線SL與半導體基板20之間經由晶圓之斜面部分之第一放電路徑及經由放電路徑觸點部分DCP之第二放電路徑。因此，在高縱橫比蝕刻製程中，根據第一實施例之半導體記憶裝置1可抑制源極線SL與半導體基板20之間的一偏壓差，且可抑制電弧作用之發生。因此，根據第一實施例之半導體記憶裝置1可抑制由於電弧作用之影響導致之一缺陷之發生，且可提高良率。
注意，當導電層62形成為與晶圓之斜面部分接觸時，導電層62包含晶圓之周邊部分中之一彎曲部分。存在導電層62之此一彎曲部分在於半導體記憶裝置1之製造製程中所包含之一平坦化步驟中發生過拋光時被分隔之一可能性。以此方式，存在第一放電路徑無法用於抑制電弧作用之一可能性。另一方面，在第二放電路徑中使用之放電路徑觸點部分DCP設置於位於比壁區域WR更向內之處之核心區域CR (記憶區域MA)附近，且因此該放電路徑不會由於平坦化步驟中之過拋光而被分隔。因此，根據第一實施例之半導體記憶裝置1包含至少放電路徑觸點部分DCP作為至少一種放電路徑係足夠的。
具體而言，在第一實施例中，闡述其中藉由使用第一放電路徑及第二放電路徑而抑制電弧作用之發生之情形。然而，可省略第一放電路徑。若半導體記憶裝置1至少利用與第二放電路徑相關之結構，則可抑制電弧作用之發生。此外，在省略第一放電路徑之情況下，可使與形成分隔部分KC相關之成本保持較低，且可使半導體記憶裝置1之製造成本保持較低。
另外，放電路徑觸點部分DCP可安置於切口區域KR中。在放電路徑觸點部分DCP設置於核心區域CR及切口區域KR中之每一者中之情況下，可抑制在核心區域CR中發生之電弧作用及在切口區域KR中發生之電弧作用兩者。在此情形中，由於核心區域CR中之導電層62與切口區域KR中之導電層62之間的連接並非係不可或缺的，因此可省略分隔部分KC。
此外，如上文所闡述，第一實施例中之放電路徑觸點部分DCP在觸點C0中包含充當二極體之半導體層100及110。因此，在第一實施例中之放電路徑觸點部分DCP中，由於源極線SL與半導體基板20之間的反向連接之二極體形成為第二放電路徑，因此與其中在半導體基板20中形成一雜質擴散區域之情形相比，安裝區可減小且接面電容可減小。接面電容之減小可抑制由於一接面導致之一洩漏電流，且可改良半導體記憶裝置1之操作特性。
[1-4]第一實施例之修改方案 根據上文所闡述之第一實施例之半導體記憶裝置1可以各種方式修改。下文中，將關於與第一實施例之不同點闡述第一實施例之一第一修改方案及一第二修改方案。
[1-4-1]第一實施例之第一修改方案 圖34係圖解說明包含根據第一實施例之第一修改方案之一半導體記憶裝置1之一放電路徑觸點部分DCP的剖面結構之一實例的一剖面圖，且圖解說明一個放電路徑觸點部分DCP。如圖34中所圖解說明，在放電路徑觸點部分DCP中，充當導電層21 (源極線SL)與半導體基板20之間的一中繼件之觸點及佈線層之數目可在層之間不同。在當前實例中，半導體基板20與導電層41由四個觸點C0連接，導電層41與導電層42由一個觸點C1連接，導電層42與導電層43由一個觸點C2連接，且導電層43與導電層21由四個觸點連接。
在此情形中，根據第一實施例之第一修改方案之半導體記憶裝置1亦可獲得與第一實施例中相同之有利效應。另外，連接半導體基板20與導電層21之觸點數目之增加可提高放電路徑觸點部分DCP使在導電層21中累積之正電荷放電至半導體基板20之效率。此外，由於用於連接半導體基板20與導電層21之觸點數目在一特定佈線層中減少，特定佈線層中之佈線佈局之難度可降低。注意，設置於一個放電路徑觸點部分DCP中之觸點C0、C1、C2及ACP之數目可係自由設計的。
[1-4-2]第一實施例之第二修改方案 圖35係圖解說明包含根據第一實施例之第二修改方案之一半導體記憶裝置1之一放電路徑觸點部分DCP的剖面結構之一實例的一剖面圖，且圖解說明一個放電路徑觸點部分DCP。如圖35中所圖解說明，在放電路徑觸點部分DCP中，半導體基板20與導電層21之間的連接可藉由一個觸點ACP達成。具體而言，排除PN接面二極體，放電路徑觸點部分DCP之彼部分可由沿Z方向延伸之一個導電部件形成。在此情形中，半導體層100及110形成於觸點ACP之一底部部分中。形成於觸點ACP之底部部分中之半導體層100及110之結構與第一實施例中所闡述之設置於放電路徑觸點部分DCP之觸點C0中之半導體層100及110之結構相同。
在此情形中，根據第一實施例之第二修改方案之半導體記憶裝置1亦可獲得與第一實施例中相同之有利效應。
[2]第二實施例 根據一第二實施例之一半導體記憶裝置1具有使得PN接面二極體形成於連接至半導體基板20之一觸點部分與包含於源極線SL中之導電層60及62之間的接觸部中之一結構。下文中，將關於與第一實施例之不同點闡述根據第二實施例之半導體記憶裝置1。
[2-1]包含源極線SL之佈線層中半導體記憶裝置1之結構 圖36係圖解說明包含根據第二實施例之半導體記憶裝置之源極線SL的一佈線層中之一平面佈局之一實例的一平面圖。圖36圖解說明與圖3中所圖解說明之根據第一實施例之半導體記憶裝置1之平面佈局相同之區。如圖36中所圖解說明，根據第二實施例之半導體記憶裝置1具有使得分別以複數個二極體部分DI替代根據第一實施例之半導體記憶裝置1中之複數個分隔部分KC之一結構。
複數個二極體部分DI經設置以與複數個橋接部分BR重疊，且分隔橋接部分BR之導電部分DP。在當前實例中，二極體部分DI分別設置於其中橋接部分BRo與觸點區域C3T重疊之一部分中及其中橋接部分BRi與觸點區域C3T重疊之一部分中。與二極體部分DI之一側接觸之導電部分DP及與二極體部分DI之另一側接觸之導電部分DP經由各自沿一反向方向連接之PN接面二極體連接至半導體基板20。設置於一個橋接部分BR中之二極體部分DI之數目可係一或多個。
圖37係圖解說明根據第二實施例之半導體記憶裝置1中之橋接部分BR之一平面佈局之一實例的一平面圖，且圖解說明橋接部分BRo與BRi之間的一共同結構。如圖37中所圖解說明，包含於橋接部分BR中之二極體部分DI包含一插塞(觸點) 200以及半導體層210及220。注意，一導電部分DP1對應於設置於藉由所圖解說明之橋接部分BR連接之相互相鄰之區域中之一者中之導電部分DP。一導電部分DP2對應於設置於藉由所圖解說明之橋接部分BR連接之相互相鄰之區域中之另一者中之導電部分DP。導電部分DP對應於導電層21，或該組導電層60及62。
插塞200設置於導電部分DP1與導電部分DP2之間。插塞200包含沿Z方向延伸之一部分，且電連接至半導體基板20。
半導體層210設置於導電部分DP1與插塞200之間，且與導電部分DP1及插塞200中之每一者接觸。換言之，插塞200經由半導體層210連接至導電部分DP1。半導體層210係含有P型雜質之P型多晶矽。導電部分DP1係例如含有N型雜質之N型多晶矽。因此，在導電部分DP1與半導體層210之間的一接觸部中形成一PN接面。另外，導電部分DP1與半導體層210之間的接觸部充當沿自導電部分DP1朝向插塞200之一反向方向連接之一PN接面二極體。
半導體層220設置於導電部分DP2與插塞200之間，且與導電部分DP2及插塞200中之每一者接觸。換言之，插塞200經由半導體層220連接至導電部分DP2。半導體層220係含有P型雜質之P型多晶矽。導電部分DP2係例如含有N型雜質之N型多晶矽。因此，在導電部分DP2與半導體層220之間的一接觸部中形成一PN接面。另外，導電部分DP2與半導體層220之間的接觸部充當沿自導電部分DP2朝向插塞200之一反向方向連接之一PN接面二極體。
注意，摻雜於用於源極線SL之導電層60及62中之N型雜質之濃度較佳地例如小於10 20(原子/立方釐米)。摻雜於半導體層210及220中之P型雜質之濃度較佳地係10 20(原子/立方釐米)或更大。形成有此結構之PN接面二極體可增加一耗乏層寬度，且可增加一擊穿電壓。注意，若PN接面二極體之耗乏層寬度可藉由由半導體層210及220以及導電層60及62形成之一雜質濃度梯度來適當地設計，則半導體層210及220以及導電層60及62中之每一者可具有其他濃度設計。插塞200可連接至形成於半導體基板20之一表面部分中之一雜質擴散區域。半導體層210及220可分別被視為包含於導電部分DP1及DP2 (導電層60及62)中之結構。
圖38係沿著圖36之一線XXXVIII-XXXVIII截取之一剖面圖，圖38圖解說明根據第二實施例之半導體記憶裝置1之記憶區域MA、觸點區域C3T及壁區域WR中之剖面結構之一實例。如圖38中所圖解說明，根據第二實施例之半導體記憶裝置1具有使得省略且以二極體部分DI替代根據第一實施例之半導體記憶裝置1中之分隔部分KC之一結構。
二極體部分DI連接至放電路徑觸點部分DCP。第二實施例中之放電路徑觸點部分DCP包含觸點C0、C1及C2，導電層41、42及43，以及插塞(觸點) 200。觸點C0、C1及C2以及導電層41、42及43之配置類似於第一實施例中之放電路徑觸點部分DCP中之配置。
插塞200設置於導電層43上。插塞200穿透例如導電層62、絕緣層61、導電層60、絕緣層32及31以及絕緣層30之一部分。插塞200之側表面在設置導電層21之高度處與半導體層210及220以及絕緣層61接觸。插塞200之上部表面與例如導電層62之上部表面對準。
在當前實例中，觸點區域C3T中由半導體層210以及導電層60及62形成之PN接面二極體形成於插塞200與記憶區域MA之間。觸點區域C3T中由半導體層220以及導電層60及62形成之PN接面二極體形成於插塞200與壁區域WR之間。
[2-2]半導體記憶裝置1之製造方法 圖39係圖解說明用於製造根據第二實施例之半導體記憶裝置1之一方法之一實例的一流程圖，且圖解說明與形成二極體部分DI相關之製造步驟之一實例。圖40至圖48係圖解說明在根據第二實施例之半導體記憶裝置1之製造期間之剖面結構之一實例的剖面圖。圖40至圖48中之每一者圖解說明其中形成一個放電路徑觸點部分DCP及一個狹縫DPS之一區域。狹縫DPS對應於導電層62、絕緣層61及導電層60之分隔部分(核心區域分隔部分)，其在結合第一實施例中所闡述之步驟S21之說明中有提及。如圖39中所圖解說明，二極體部分DI之形成製程包含步驟S40至S48。
首先，如圖40中所圖解說明，藉由步驟S40之一製程，形成源極線部分SLP、設置於與源極線部分SLP相同之高度處之一組導電層62、絕緣層61及導電層60以及設置於其上之氮化物膜65。步驟S40之製程與例如第一實施例中所闡述之步驟S20之製程相同。
接下來，如圖41中所圖解說明，藉由步驟S41之一製程，形成穿透該組導電層62、絕緣層61及導電層60之一孔HCP。步驟S41之製程與例如第一實施例中所闡述之步驟S21之製程相同。圖41圖解說明其中對應於孔HCP之一部分及對應於狹縫DPS一之部分被開口之一遮罩REG6。狹縫DPS對應於在核心區域CR之周邊處分隔該組導電層62、絕緣層61及導電層60之一區域。孔HCP及狹縫DPS分隔氮化物膜65、導電層62、絕緣層61及導電層60中之每一者，且在孔HCP及狹縫DPS之底部部分處暴露出絕緣層32之一表面。在形成孔HCP及狹縫DPS之後，移除遮罩REG6。
隨後，如圖42中所圖解說明，藉由步驟S42之一製程，執行使用P型雜質之一離子植入製程。具體而言，首先，藉由光微影，形成在孔HCP之一部分中具有一開口之一遮罩REG7。然後，使用遮罩REG7，執行使用P型雜質之一離子植入製程，且將P型雜質植入在孔HCP之側壁上暴露出之導電層60及62中之每一者中。其中將P型雜質植入導電層60及62中之該部分之一個側表面充當半導體層210，且其另一側表面充當半導體層220。換言之，例如藉由將P型雜質植入形成於在與源極線部分SLP相同之高度處之該組層中之N型導電層(半導體層)中，分別在記憶區域MA側及壁區域WR側上形成對應於二極體部分DI之PN接面二極體。在離子植入製程完成之後，移除遮罩REG7。
接下來，如圖43中所圖解說明，藉由步驟S43之一製程，形成一個氧化物膜66。以填充孔HCP及狹縫DPS之一方式形成氧化物膜66。
隨後，如圖44中所圖解說明，藉由步驟S44之一製程，對氧化物膜66執行一回蝕製程。若執行步驟S44之製程，則形成於氮化物膜65之上部表面上之氧化物膜66被移除。然後，舉例而言，將形成於孔HCP中之氧化物膜66之上部表面、形成於狹縫DPS中之氧化物膜66之上部表面及導電層62之上部表面處理為對準。注意，步驟S43及S44之製程類似於例如第一實施例中所闡述之步驟S22之製程。
接下來，如圖45中所圖解說明，藉由步驟S45之一製程，蝕刻孔HCP之底部部分以到達佈線層D2。步驟S45之製程類似於例如第一實施例中所闡述之步驟S23之製程。設置所圖解說明之一遮罩REG8使得與孔HCP重疊之一部分被開口。另外，藉由使用遮罩REG8之一各向異性蝕刻製程，在孔HCP之底部部分處暴露出放電路徑觸點部分DCP之導電層43之表面。在步驟S45之製程完成之後，移除遮罩REG8。
隨後，如圖46中所圖解說明，藉由步驟S46之一製程，形成一導體67。步驟S46之製程類似於例如第一實施例中所闡述之步驟S24之製程。以填充孔HCP之一方式形成導體67。
接下來，如圖47中所圖解說明，藉由步驟S47之一製程，移除在孔HCP外部之導體67。步驟S47之製程類似於例如第一實施例中所闡述之步驟S25之製程。藉由此製程，形成其中導體67保留於孔HCP中之一結構。保留於孔HCP中的導體67之彼部分對應於插塞(觸點) 200。插塞200與半導體層210及220中之每一者接觸。
在以上步驟之後，如圖48中所圖解說明，藉由步驟S48之一製程，移除氮化物膜65。步驟S48之製程類似於例如第一實施例中所闡述之步驟S26之製程。
藉由上文所闡述之製造步驟，形成二極體部分DI。具體而言，形成其中形成於導電層60及62與半導體層210之間的接觸部中之PN接面二極體沿一反向方向連接至插塞200之一結構。類似地，形成其中形成於導電層60及62與半導體層220之間的接觸部中之PN接面二極體沿一反向方向連接至插塞200之一結構。注意，上文所闡述之製造步驟僅係實例，且另一製程可插入該等製造步驟之間，並且製造步驟之次序可被改變，只要不發生問題即可。
[2-3]第二實施例之有利效應 圖49係圖解說明在根據第二實施例之半導體記憶裝置1之製造期間之剖面結構之一實例的一剖面圖，且圖解說明其中在形成狹縫SLT時在狹縫SLT之底部部分中發生正電荷之一情形。另外，圖49圖解說明其中犧牲部件SM與絕緣層之經堆疊結構亦形成於橋接部分BR及切口區域KR兩者中且狹縫SLT形成於切口區域KR中之一情形。如圖49中所圖解說明，根據第二實施例之半導體記憶裝置1具有使得在橋接部分BR中設置放電路徑觸點部分DCP來代替第一實施例中之分隔部分KC之一結構。放電路徑觸點部分DCP包含插塞(觸點) 200，該插塞分隔設置於橋接部分BR中與源極線部分SLP相同之高度處之層且電連接至包含於源極線部分SLP中之導電層60及62。
此外，在根據第二實施例之半導體記憶裝置1中，放電路徑觸點部分DCP中之插塞200經由二極體結構連接至記憶區域MA中之導電層60及62且連接至切口區域KR中之導電層60及62 (二極體部分DI)。具體而言，放電路徑觸點部分DCP之插塞200與導電層60及62之間的連接部包含沿自記憶區域MA側朝向插塞200之一反向方向連接之二極體結構(半導體層210以及導電層60及62)及沿自切口區域KR側朝向插塞200之一反向方向連接之二極體結構(半導體層220以及導電層60及62)。
因此，在高縱橫比蝕刻製程中，在切口區域KR中發生之正電荷經由切口區域KR側上之二極體結構流動至放電路徑觸點部分DCP中且放電至半導體基板20 (切口放電路徑)。類似地，在高縱橫比蝕刻製程中，在核心區域CR (記憶區域MA)中發生之正電荷經由記憶區域MA側上之二極體結構流動至放電路徑觸點部分DCP中且放電至半導體基板20 (核心放電路徑)。
藉此，如同第一實施例，在高縱橫比蝕刻製程中，根據第二實施例之半導體記憶裝置1可抑制源極線SL與半導體基板20之間的一偏壓差，且可抑制電弧作用之發生。因此，如同第一實施例，根據第二實施例之半導體記憶裝置1可抑制由於電弧作用之影響導致之一缺陷之發生，且可提高良率。
注意，如同第一實施例，在根據第二實施例之半導體記憶裝置1中，在高縱橫比蝕刻製程中，施加至核心區域CR側上之二極體結構之電壓Varc大於擊穿電壓Vz ((1) Varc ＞ Vz)，且半導體記憶裝置1之操作電壓Vop小於擊穿電壓Vz ((2) Vop ＜ Vz)。因此，在根據第二實施例之半導體記憶裝置1中，源極線SL與半導體基板20之間經由放電路徑觸點部分DCP之連接可在裝運半導體記憶裝置1時保留。
[2-4]第二實施例之修改方案 根據上文所闡述之第二實施例之半導體記憶裝置1可以各種方式修改。下文中，將關於與第二實施例之不同點闡述第二實施例之一第一修改方案、一第二修改方案、一第三修改方案及一第四修改方案。
[2-4-1]第二實施例之第一修改方案 圖50係圖解說明根據第二實施例之一第一修改方案之一半導體記憶裝置中之一橋接部分之一平面佈局之一實例的一平面圖。如圖50中所圖解說明，在橋接部分BR中，複數個二極體部分DI可連接彼此相鄰之導電部分DP1及DP2。在此實例中，橋接件BR包含二極體部分DI1、DI2及DI3。
第二實施例之第一修改方案中之二極體部分DI1、DI2及DI3中之每一者之結構與第二實施例中所闡述之二極體部分DI之結構相同。另外，二極體部分DI1、DI2及DI3中之每一者之半導體層210連接至導電部分DP1，且二極體部分DI1、DI2及DI3中之每一者之半導體層220連接至導電部分DP2。注意，在第二實施例之第一修改方案中，包含於橋接部分BR中之二極體部分DI之數目可係兩個或更多個。第二實施例之第一修改方案中之二極體部分DI可被視為其中第二實施例中所闡述之二極體部分DI被分隔之一結構。
圖51係沿著圖50之一線LI-LI截取之一剖面圖，圖51圖解說明根據第二實施例之第一修改方案之半導體記憶裝置1中之一放電路徑觸點部分DCP之剖面結構的一實例。如圖51中所圖解說明，在第二實施例之第一修改方案中，二極體部分DI1、DI2及DI3中之每一者具有使得觸點C0、導電層41、觸點C1、導電層42、觸點C2、導電層43及插塞200沿Z方向連接之一結構。在此情形中，根據第二實施例之第一修改方案之半導體記憶裝置1亦可獲得與第二實施例中相同之有利效應，且可提高放電路徑觸點部分DCP之效能。
[2-4-2]第二實施例之第二修改方案 圖52係圖解說明根據第二實施例之一第二修改方案之一半導體記憶裝置1中之一放電路徑觸點部分DCP之剖面結構之一實例的一剖面圖。如圖52中所圖解說明，在第二實施例之第二修改方案中，連接至半導體基板20之觸點C0之數目(例如，一個)小於對應於二極體部分DI1、DI2及DI3之插塞200之數目(三個插塞)。以此方式，連接至導電層60及62之插塞200之數目可大於連接至半導體基板20之觸點C0之數目。
在此情形中，電路可形成於半導體基板20上以及佈線層D0及D1中之每一者中以便與其中形成二極體部分DI1、DI2及DI3之部分重疊。換言之，在根據第二實施例之第二修改方案之半導體記憶裝置1中，可使電弧作用之放電路徑之數目比第二實施例中大，且電路可安置於放電路徑觸點部分DCP附近。
[2-4-3]第二實施例之第三修改方案 圖53係圖解說明根據第二實施例之一第三修改方案之一半導體記憶裝置1中之一放電路徑觸點部分DCP之剖面結構之一實例的一剖面圖。如圖53中所圖解說明，在第二實施例之第三修改方案中，連接至半導體基板20之觸點C0之數目(例如，五個)大於對應於二極體部分DI1、DI2及DI3之插塞200之數目(三個插塞)。以此方式，連接至導電層60及62之插塞200之數目可小於連接至半導體基板20之觸點C0之數目。
在此情形中，自二極體部分DI1、DI2及DI3至半導體基板20之電流路徑之數目增加。藉此，根據第二實施例之第三修改方案之半導體記憶裝置1可提高放電路徑觸點部分DCP之放電能力，且可比第二實施例中更加抑制電弧作用之影響。
[2-4-4]第二實施例之第四修改方案 圖54係圖解說明根據第二實施例之一第四修改方案之一半導體記憶裝置1中之一放電路徑觸點部分DCP之剖面結構之一實例的一剖面圖。如圖54中所圖解說明，在第二實施例之第四修改方案中，連接至半導體基板20之觸點C0之數目(例如，一個)小於對應於二極體部分DI1、DI2及DI3之插塞200之數目(三個插塞)。此外，設置於比佈線層D2低之層中之觸點C0、C1及C2係以不與二極體部分DI1、DI2及DI3重疊之一方式安置。以此方式，在放電路徑觸點部分DCP中，觸點C0、C1及C2與插塞200可不沿Z方向對準。
在此情形中，可使設置於放電路徑觸點部分DCP附近之電晶體之佈局更容易。換言之，根據第二實施例之第四修改方案之半導體記憶裝置1可提高半導體基板20之電路系統佈局之自由度，且可減小半導體記憶裝置1之晶片區。注意，在第二實施例之第四修改方案中，觸點C0之安置區域相對於插塞200之安置區域發生位移係足夠的。觸點C0之數目與插塞200之數目可相等，或者觸點C0之數目可大於插塞200之數目。
[3]其他 在以上實施例中，設置於半導體記憶裝置1中之密封部件ESn及ESp之數目不限於實施例中所闡述之數目。半導體記憶裝置1包含至少一組密封部件ESn及ESp係足夠的。可設置兩個或更多個密封部件ESn。複數個密封部件ESn可彼此毗鄰。可設置兩個或更多個密封部件ESp。複數個密封部件ESp可彼此毗鄰。導電層92及諸如此類可在彼此毗鄰之兩個或更多個密封部件ESn之間共用。導電層92及諸如此類可在彼此毗鄰之兩個或更多個密封部件ESp之間共用。
另外，密封部件ESn及ESp中之每一者具有至少一方環壁狀結構係足夠的，且包含於密封部件ESn及ESp中之每一者中之觸點及導電層之數目可係其他數目。使用例如一金屬材料(諸如鈦、氮化鈦或鎢)作為用作包含於密封部件ESn及ESp中之導電層及觸點之一材料。除此之外，各種金屬材料可用於密封部件ESn及ESp。作為對抗來自外部之靜電或諸如此類之一措施，將密封部件ESn安置於最外周邊上係較佳的。
在第一實施例中，分隔部分KC可不必包含觸點C3P。分隔部分KC使至少記憶區域MA中之導電層62及60與壁區域WR中之導電層62及60絕緣係足夠的。舉例而言，在步驟S32中，當將形成於分隔部分KC中之狹縫設計成比形成於壁區域WR中之狹縫薄時，分隔部分KC可僅由一絕緣體組成。
在以上實施例中，記憶柱MP可具有使得兩個或更多個記憶柱MP沿Z方向連接在一起之一結構。在此情形中，在本說明書之說明中使用之術語「高縱橫比蝕刻製程」對應於與到達源極線SL之柱對應之孔或諸如此類之蝕刻製程。此外，記憶柱MP可具有使得對應於選擇閘極線SGD之一柱與對應於字線WL之一柱連接在一起之一結構。記憶柱MP與位元線BL、觸點CC與導電層26及觸點C3與導電層27可各自藉由沿Z方向連接在一起之複數個觸點來連接。一導電層可插入至複數個觸點之一連接部分中。此亦適用於其他觸點。
在用於以上實施例中之說明之圖式中，例示其中記憶柱MP沿Z方向具有同一直徑之情形；然而，實施例不限於此。舉例而言，記憶柱MP可具有一錐形形狀或一倒錐形形狀，或者可具有其中中間部分鼓起之一形狀(弓形形狀)。類似地，狹縫SLT及SHE中之每一者可具有一錐形形狀或一倒錐形形狀，或者可具有一弓形形狀。類似地，觸點C0W、C1W、C2W、C3W、C3P、V0W及V1W中之每一者可具有一錐形或倒錐形形狀，或者可具有一弓形形狀。此外，在以上實施例中，例示其中記憶柱MP以及觸點CC及C3之剖面結構係圓形之情形；然而，此等剖面結構可係橢圓形的且可設計成任何形狀。
在以上實施例中，狹縫SLT及SHE中之每一者之內部可包含單一或複數個類型之絕緣體。在此情形中，舉例而言，用於源極線SL (導電層21)之一觸點設置於例如聯結區域HA中。在本說明書中，狹縫SLT之一位置係基於例如觸點LC之一位置而指定的。當狹縫SLT由一絕緣體組成時，狹縫SLT之位置可由狹縫SLT中之一縫隙或在替代製程期間保留於狹縫SLT中之一材料指定。
注意，關於本說明書中之「方環」，一目標構成元件形成為一環形形狀同時至少包含沿彼此相交之方向延伸之部分係足夠的。此外，「方環」可形成為具有傾斜地形成之一拐角部分，且可包含其中一側並非以一直線形成之一部分。「方環」較佳地係一完全環形，但環形部分之一部分可被中斷。若密封部件ESn及ESp具有實質上環形結構，則可獲得以上實施例中所闡述之密封部件ESn及ESp之有利效應。「環形」不限於一圓，而且包含一方環。「直徑」指示一孔或諸如此類在平行於半導體基板之表面之一剖面中之內部直徑。「寬度」指示一構成元件沿例如X方向或Y方向之寬度。「側壁」指示狹縫之一個側表面部分及另一側表面部分。
在本說明書中，「連接」指示電連接之一狀態，且不排除例如經由另一元件之一連接。若與藉由電連接之相同操作係可能的，則術語「電連接」可指示經由一絕緣體之一連接。另外，在本說明書中，術語「連接」亦適用於藉由分隔部分KC分隔之一部分。具體而言，當一第一結構與一第二結構連接且一分隔部分設置於第一結構與第二結構之間時，第一結構與第二結構係絕緣的。術語「柱狀」指示設置於在半導體記憶裝置1之製造製程中形成之孔中之一結構。術語「相同層結構」意指至少層之形成次序相同係足夠的。
在本說明書中，「P型井區域」指示含有P型雜質之半導體基板20之一區域。「N型雜質擴散區域」指示其中半導體基板20摻雜有N型雜質之一區域。「P型雜質擴散區域」指示其中半導體基板20摻雜有P型雜質之一區域。「半導體層」可稱為「導電層」。「PN接面二極體」可簡稱為「二極體」。
在本說明書中，「區域」可被視為半導體基板20所包含之一組態。舉例而言，當將半導體基板20界定為包含記憶區域MA及聯結區域HA時，記憶區域MA及聯結區域HA分別與半導體基板20上面之不同區域相關聯。「高度」對應於例如量測目標組態與半導體基板20之間沿Z方向之一距離。作為「高度」之一參考，可使用除半導體基板20之外的一組態。「平面位置」指示一平面佈局中一結構元件之一位置。
雖然已闡述某些實施例，但此等實施例已僅以實例方式呈現，且並不意欲限制本發明之範疇。實際上，本文中所闡述之新穎實施例可以各種其他形式來體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效內容涵蓋如將歸屬於本發明之範疇及精神內之此類形式或修改。
相關申請案之交叉參考 本申請案基於並主張2021年3月8日提出申請之日本專利申請案第2021-36304號之優先權權益，該日本專利申請案之全部內容以引用方式併入本文中。
1:半導體記憶裝置 2:外部記憶控制器/記憶控制器 10:記憶胞元陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21:導電層 22:導電層 23:導電層/經堆疊導電層/最上部導電層 24:導電層 25:導電層 26:導電層 27:導電層 30:絕緣層 31:絕緣層 32:絕緣層 33:絕緣層 34:絕緣層 35:絕緣層 36:絕緣層 36-1:絕緣層 36-2:絕緣層 37:絕緣層 40:導電層 41:導電層 42:導電層 43:導電層 44:導電層 45:導電層 50:核心部件 51:半導體層 52:經堆疊膜 53:穿隧絕緣膜 54:絕緣膜 55:阻擋絕緣膜 60:導電層 61:絕緣層 62:導電層 63:絕緣層 64:犧牲部件 65:氮化物膜 66:氧化物膜 67:導體 70:導電層 71:導電層 72:導電層 73:導電層 80:間隔件 81:間隔件 90:導電層 91:導電層 92:導電層 100:半導體層 110:半導體層/N型半導體層 120:導電層 200:插塞/觸點 210:半導體層 220:半導體層 301:氧化物膜 302:氮化物膜 303:絕緣層 304:絕緣層 305:絕緣層 306:絕緣層 ACP:觸點 ADD:位址資訊 BAd:區塊位址 BL:位元線 BL0- BLm:位元線 BLK:區塊 BLK0:區塊 BLK3:區塊 BLKe:區塊/偶數編號之區塊 BLKn:區塊 BLKo:區塊/奇數編號之區塊 BR:橋接部分 BRi:橋接部分 BRo:橋接部分 C0:觸點 C0W:觸點 C1:觸點 C1W:觸點 C2:觸點 C2W:觸點 C3P:觸點 C3T:觸點區域 C3W:觸點 CAd:行位址 CC:觸點 CMD:命令 CP:觸點部分 CR:核心區域 CR1:核心區域 CR2:核心區域 CR3:核心區域 CR4:核心區域 CU:胞元單元 CV:觸點/柱狀觸點 D0:佈線層 D1:佈線層 D2:佈線層 DAT:寫入資料/讀取資料 DCP:放電路徑觸點部分 DI:二極體部分 DI1:二極體部分 DI2:二極體部分 DI3:二極體部分 DP:導電部分 DP1:導電部分 DP2:導電部分 DPS:狹縫 ER:端區域 ESn:密封部件 ESp:密封部件 HA1:聯結區域 HA2:聯結區域 HC0a:孔 HC0b:孔 HCP:孔 IX-IX:線 KC:分隔部分 KR:切口區域 LC:觸點 LI-LI:線 M0:佈線層 M1:佈線層 M2:佈線層 MA:記憶區域 MP:記憶柱 MT0-MT7:記憶胞元電晶體 NS:NAND串 NW:N型雜質擴散區域 PAd:頁位址 PW:P型雜質擴散區域 REG1:遮罩 REG2:遮罩 REG3:遮罩 REG4:遮罩 REG5:遮罩 REG6:遮罩 REG7:遮罩 REG8:遮罩 S10:步驟 S11:步驟 S12:步驟 S13:步驟 S14:步驟 S15:步驟 S16:步驟 S20:步驟 S21:步驟 S22:步驟 S23:步驟 S24:步驟 S25:步驟 S26:步驟 S27:步驟 S28:步驟 S29:步驟 S30:步驟 S31:步驟 S32:步驟 S33:步驟 S40:步驟 S41:步驟 S42:步驟 S43:步驟 S44:步驟 S45:步驟 S46:步驟 S47:步驟 S48:步驟 SGD:選擇閘極線 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGD4:選擇閘極線 SGS:選擇閘極線 SHE:狹縫 SL:源極線 SLP:源極線部分 SLT:狹縫 SM:犧牲部件/經堆疊犧牲部件 SP:間隔件 STD:選擇電晶體 STS:選擇電晶體 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 SU4:串單元 V0:觸點 V0W:觸點 V1W:觸點 Varc:電壓 VI-VI:線 VII-VII:線 Vop:操作電壓 Vz:擊穿電壓 WL0-WL7:字線 WR:壁區域 XI-XI:線 XXXVIII-XXXVIII:線
圖1係圖解說明根據一第一實施例之一半導體記憶裝置之一總體組態之一實例的一方塊圖； 圖2係圖解說明包含於根據第一實施例之半導體記憶裝置中的一記憶胞元陣列之一電路組態之一實例的一電路圖； 圖3係圖解說明根據第一實施例之半導體記憶裝置之一平面佈局之一實例的一平面圖； 圖4係圖解說明根據第一實施例之半導體記憶裝置之一核心區域中之一平面佈局之一實例的一平面圖； 圖5係圖解說明根據第一實施例之半導體記憶裝置之一記憶區域中之一平面佈局之一實例的一平面圖； 圖6係沿著圖5之一線VI-VI截取之一剖面圖，圖6圖解說明根據第一實施例之半導體記憶裝置之記憶區域中之剖面結構的一實例； 圖7係沿著圖6之一線VII-VII截取之一剖面圖，圖7圖解說明根據第一實施例之半導體記憶裝置中之一記憶柱之剖面結構的一實例； 圖8係圖解說明根據第一實施例之半導體記憶裝置之一聯結(hookup)區域及一觸點區域中之一平面佈局之一實例的一平面圖； 圖9係沿著圖8之一線IX-IX截取之一剖面圖，圖9圖解說明根據第一實施例之半導體記憶裝置之聯結區域及觸點區域中之剖面結構的一實例； 圖10係圖解說明包含根據第一實施例之半導體記憶裝置之一源極線的一佈線層中之一平面佈局之一實例的一平面圖； 圖11係沿著圖10之一線XI-XI截取之一剖面圖，圖11圖解說明根據第一實施例之半導體記憶裝置之記憶區域、觸點區域及一壁區域中之剖面結構的一實例； 圖12係圖解說明包含根據第一實施例之半導體記憶裝置之一放電路徑觸點部分及一觸點部分的剖面結構之一實例的一剖面圖； 圖13係圖解說明用於製造根據第一實施例之半導體記憶裝置之一方法之一實例的一流程圖； 圖14至圖20係圖解說明在根據第一實施例之半導體記憶裝置之製造期間之剖面結構之一實例的剖面圖； 圖21係圖解說明用於製造根據第一實施例之半導體記憶裝置之一方法之一實例的一流程圖； 圖22至圖32係圖解說明在根據第一實施例之半導體記憶裝置之製造期間之剖面結構之一實例的剖面圖； 圖33係圖解說明在根據第一實施例之半導體記憶裝置之製造期間之剖面結構之一實例的一剖面圖； 圖34係圖解說明包含根據第一實施例之一第一修改方案之一半導體記憶裝置之一放電路徑觸點部分的剖面結構之一實例的一剖面圖； 圖35係圖解說明包含根據第一實施例之一第二修改方案之一半導體記憶裝置之一放電路徑觸點部分的剖面結構之一實例的一剖面圖； 圖36係圖解說明包含根據一第二實施例之一半導體記憶裝置之一源極線的一佈線層中之一平面佈局之一實例的一平面圖； 圖37係圖解說明根據第二實施例之半導體記憶裝置中之一橋接部分之一平面佈局之一實例的一平面圖； 圖38係沿著圖36之一線XXXVIII-XXXVIII截取之一剖面圖，圖38圖解說明根據第二實施例之半導體記憶裝置之記憶區域、觸點區域及壁區域中之剖面結構的一實例； 圖39係圖解說明用於製造根據第二實施例之半導體記憶裝置之一方法之一實例的一流程圖； 圖40至圖48係圖解說明在根據第二實施例之半導體記憶裝置之製造期間之剖面結構之一實例的剖面圖； 圖49係圖解說明在根據第二實施例之半導體記憶裝置之製造期間之剖面結構之一實例的一剖面圖； 圖50係圖解說明根據第二實施例之一第一修改方案之一半導體記憶裝置中之一橋接部分之一平面佈局之一實例的一平面圖； 圖51係沿著圖50之一線LI-LI截取之一剖面圖，圖51圖解說明根據第二實施例之第一修改方案之半導體記憶裝置中之一放電路徑觸點部分之剖面結構的一實例； 圖52係圖解說明根據第二實施例之一第二修改方案之一半導體記憶裝置中之一放電路徑觸點部分之剖面結構之一實例的一剖面圖； 圖53係圖解說明根據第二實施例之一第三修改方案之一半導體記憶裝置中之一放電路徑觸點部分之剖面結構之一實例的一剖面圖；及 圖54係圖解說明根據第二實施例之一第四修改方案之一半導體記憶裝置中之一放電路徑觸點部分之剖面結構一之實例的一剖面圖。
20:半導體基板
21:導電層
22:導電層
23:導電層/經堆疊導電層/最上部導電層
24:導電層
25:導電層
30:絕緣層
31:絕緣層
32:絕緣層
36:絕緣層
37:絕緣層
41:導電層
42:導電層
43:導電層
60:導電層
61:絕緣層
62:導電層
70:導電層
71:導電層
72:導電層
73:導電層
80:間隔件
81:間隔件
90:導電層
91:導電層
92:導電層
ACP:觸點
BL:位元線
C0:觸點
C0W:觸點
C1:觸點
C1W:觸點
C2:觸點
C2W:觸點
C3P:觸點
C3T:觸點區域
C3W:觸點
CV:觸點/柱狀觸點
D0:佈線層
D1:佈線層
D2:佈線層
DCP:放電路徑觸點部分
DP:導電部分
ESn:密封部件
ESp:密封部件
KC:分隔部分
M0:佈線層
M1:佈線層
M2:佈線層
MA:記憶區域
MP:記憶柱
NW:N型雜質擴散區域
PW:P型雜質擴散區域
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
SLT:狹縫
V0W:觸點
V1W:觸點
WL0-WL7:字線
WR:壁區域
XI-XI:線

Claims (17)

  1. 一種半導體記憶裝置，其包括：一基板；一源極線，其設置於該基板上面；複數個字線，其設置於該源極線上面，該等字線沿與該基板之一表面相交之一第一方向彼此間隔開；一柱，其經設置以沿該第一方向延伸，該柱之一底部部分到達該源極線，且該柱與該等字線之間的相交部分中之每一者充當(functioning as)一記憶胞元；及一第一觸點部分，其設置於該基板上，該第一觸點部分連接於該源極線與該基板之間，其中該第一觸點部分之一內部或其中包含於該源極線中之一導電層與該第一觸點部分接觸之一部分包含充當一個二極體之一部分，充當該二極體之該部分沿自該源極線朝向該基板之一反向方向被電連接，該第一觸點部分包含該基板上之一第一半導體層及該第一半導體層上之一第二半導體層，該第一半導體層含有P型雜質，該第二半導體層含有N型雜質，且一組該第一半導體層及該第二半導體層充當該二極體，該第一半導體層係一磊晶層。
  2. 如請求項1之半導體記憶裝置，其中 該第一半導體層之一P型雜質濃度在1014(原子/立方釐米)至1016(原子/立方釐米)之一範圍內，且該第二半導體層之一N型雜質濃度係1020(原子/立方釐米)或更大。
  3. 如請求項1之半導體記憶裝置，其中該第一觸點部分包含：該基板上之一第一觸點，該二極體包含於該第一觸點之一內部中；該第一觸點上之一第一佈線線路；及該第一佈線線路上面之一第二觸點，該第二觸點電連接於該第一佈線線路與該源極線之間。
  4. 如請求項3之半導體記憶裝置，其中該源極線與該基板經由該等第一觸點中之一或多者及該等第二觸點中之一或多者電連接，且該等第一觸點之一數目與該等第二觸點之一數目係不同的，該等第一觸點及該等第二觸點用於連接該源極線與該基板。
  5. 如請求項1之半導體記憶裝置，其中該第一觸點部分進一步包含該第二半導體層上之一導電部件，該導電部件之一側表面與該源極線接觸。
  6. 如請求項1之半導體記憶裝置，其中包含於該源極線中之該導電層包含一組含有P型雜質之一半導體層及 含有N型雜質之一半導體層作為充當該二極體之該部分，含有該P型雜質之該半導體層與該第一觸點部分接觸。
  7. 如請求項6之半導體記憶裝置，其中該第一觸點部分包含：該基板上之一第一觸點；該第一觸點上之一第一佈線線路；及該第一佈線線路上面之一第二觸點，該第二觸點電連接於該第一佈線線路與該源極線之間，且該第二觸點之一側表面與含有該P型雜質之該半導體層接觸。
  8. 一種半導體記憶裝置，其包括：一基板，其包含一第一核心區域及經設置以環繞該第一核心區域之一外周邊之一第一區域；一第一源極線，其設置於該第一核心區域中在該基板上面之一第一層中；複數個第一字線，其設置於該第一核心區域中及該第一源極線上面，該等第一字線沿與該基板之一表面相交之一第一方向彼此間隔開；一第一柱，其經設置以在該第一核心區域中沿該第一方向延伸，該第一柱之一底部部分到達該第一源極線，且該第一柱與該等第一字線之間的相交部分中之每一者充當一記憶胞元；一外周邊導電層，其包含於該第一區域中在該第一層中且經設置以環繞該第一核心區域；及 一第一插塞，其經設置以分隔包含於該第一源極線中之一導電層與該外周邊導電層，該第一插塞電連接於該第一源極線與該基板之間，其中包含於該第一源極線中之該導電層包含位於與該第一插塞之一接觸部中之一第一二極體，該第一二極體沿自該第一源極線朝向該第一插塞之一反向方向被電連接。
  9. 如請求項8之半導體記憶裝置，其中包含於該第一源極線中之該導電層包含一第一半導體層及一第二半導體層，該第一半導體層與該第一插塞接觸，且該第二半導體層設置於該第一半導體層與該第一柱之間，該第一半導體層含有P型雜質，該第二半導體層含有N型雜質，且一組該第一半導體層及該第二半導體層充當該第一二極體。
  10. 如請求項9之半導體記憶裝置，其中該第一插塞電連接於該外周邊導電層與該基板之間，該外周邊導電層包含一第三半導體層及一第四半導體層，該第三半導體層與該第一插塞接觸，且該第四半導體層設置成與該第一插塞分開且與該第三半導體層接觸，該第三半導體層含有P型雜質，該第四半導體層含有N型雜質，且一組該第三半導體層及該第四半導體層充當一第二二極體。
  11. 如請求項10之半導體記憶裝置，其中該第一半導體層及該第三半導體層中之每一者之一P型雜質濃度小於1020(原子/立方釐米)，且該第二半導體層及該第四半導體層中之每一者之一N型雜質濃度係1020(原子/立方釐米)或更大。
  12. 如請求項10之半導體記憶裝置，其進一步包括：一第二源極線；複數個第二字線；一第二柱；及一第二插塞，其中該基板進一步包含不同於該第一核心區域之一第二核心區域，該第二核心區域由該第一區域環繞，該第二源極線設置於該第二核心區域中在該基板上面之該第一層中，該等第二字線設置於該第二核心區域中及該第二源極線上面，該等第二字線沿該第一方向彼此間隔開，該第二柱經設置以在該第二核心區域中沿該第一方向延伸，該第二柱之一底部部分到達該第二源極線，且該第二柱與該等第二字線之間的相交部分中之每一者充當一記憶胞元，該第二插塞經設置以分隔包含於該第一源極線中之該導電層與包含於該第二源極線中之一導電層，該第二插塞電連接於該第一源極線與該基板之間及該第二源極線與該基板之間， 包含於該第一源極線中之該導電層包含位於與該第二插塞之一接觸部中之一第三二極體，該第三二極體沿自該第一源極線朝向該第二插塞之一反向方向被電連接，且包含於該第二源極線中之該導電層包含位於與該第二插塞之一接觸部中之一第四二極體，該第四二極體沿自該第二源極線朝向該第二插塞之一反向方向被電連接。
  13. 如請求項8之半導體記憶裝置，其中複數個該等第一二極體平行地安置於其中包含於該第一源極線中之該導電層與該外周邊導電層被分隔之一位置處。
  14. 如請求項13之半導體記憶裝置，其中該第一插塞與該等各別第一二極體相關聯地被分隔，且該等經分隔第一插塞獨立地電連接至該基板。
  15. 如請求項13之半導體記憶裝置，其進一步包括：至少一個第一觸點，其設置於該基板上，該至少一個第一觸點電連接於該基板與該第一插塞之間；及一第一佈線線路，其電連接於該至少一個第一觸點與該第一插塞之間，其中該第一插塞與該等各別第一二極體相關聯地被分隔，且該至少一個第一觸點之一數目小於該等經分隔第一插塞之一數目。
  16. 如請求項13之半導體記憶裝置，其進一步包括：複數個第一觸點，其設置於該基板上，該等第一觸點電連接於該基板與該第一插塞之間；及一第一佈線線路，其電連接於該等第一觸點中之至少一者與該第一插塞之間，其中該第一插塞與該等各別第一二極體相關聯地被分隔，且該等第一觸點之一數目大於該等經分隔第一插塞之一數目。
  17. 如請求項8之半導體記憶裝置，其進一步包括：至少一個第一觸點，其設置於該基板上，該至少一個第一觸點電連接於該基板與該第一插塞之間，其中該至少一個第一觸點之一平面位置相對於該第一插塞之一平面位置發生位移。
TW110130310A 2021-03-08 2021-08-17 半導體記憶裝置 TWI814055B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-036304 2021-03-08
JP2021036304A JP2022136608A (ja) 2021-03-08 2021-03-08 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202236626A TW202236626A (zh) 2022-09-16
TWI814055B true TWI814055B (zh) 2023-09-01

Family

ID=83117353

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110130310A TWI814055B (zh) 2021-03-08 2021-08-17 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20220285383A1 (zh)
JP (1) JP2022136608A (zh)
CN (1) CN115036321A (zh)
TW (1) TWI814055B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050233A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
KR20220060325A (ko) * 2020-11-04 2022-05-11 삼성전자주식회사 집적회로 소자
US11749623B2 (en) 2021-03-31 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US12137570B2 (en) * 2021-04-09 2024-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional memory device
KR20220159826A (ko) * 2021-05-26 2022-12-05 삼성전자주식회사 집적회로 소자
KR102908848B1 (ko) * 2021-08-20 2026-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US20230171963A1 (en) * 2021-11-26 2023-06-01 Samsung Electronics Co., Ltd. Semiconductor device
US12469799B2 (en) 2022-10-25 2025-11-11 Macronix International Co., Ltd. 3D memory device and method of forming seal structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063194A1 (en) * 2010-09-03 2012-03-15 Samsung Electronics Co., Ltd. Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same
US20170309819A1 (en) * 2016-04-20 2017-10-26 Sandisk Technologies Llc Low power barrier modulated cell for storage class memory
US20190326511A1 (en) * 2018-04-23 2019-10-24 Samsung Electronics Co., Ltd. Semiconductor device
US20190371800A1 (en) * 2018-05-29 2019-12-05 Sandisk Technologies Llc Three-dimensional memory device containing antenna diodes and method of making thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2630242B2 (ja) * 1993-12-28 1997-07-16 日本電気株式会社 温度検出用ダイオード付パワーｍｏｓｆｅｔ
JP5641779B2 (ja) * 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
JP2022050233A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
KR20220060325A (ko) * 2020-11-04 2022-05-11 삼성전자주식회사 집적회로 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063194A1 (en) * 2010-09-03 2012-03-15 Samsung Electronics Co., Ltd. Semiconductor memory device having stacked structure including resistor-switched based logic circuit and method of manufacturing the same
US20170309819A1 (en) * 2016-04-20 2017-10-26 Sandisk Technologies Llc Low power barrier modulated cell for storage class memory
US20190326511A1 (en) * 2018-04-23 2019-10-24 Samsung Electronics Co., Ltd. Semiconductor device
US20190371800A1 (en) * 2018-05-29 2019-12-05 Sandisk Technologies Llc Three-dimensional memory device containing antenna diodes and method of making thereof

Also Published As

Publication number Publication date
CN115036321A (zh) 2022-09-09
JP2022136608A (ja) 2022-09-21
TW202236626A (zh) 2022-09-16
US20220285383A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
TWI814055B (zh) 半導體記憶裝置
TWI707458B (zh) 半導體記憶體裝置
US10553603B2 (en) Semiconductor device and method for manufacturing semiconductor device
TWI850538B (zh) 半導體記憶裝置
US11984484B2 (en) Semiconductor memory device
TWI717975B (zh) 半導體記憶裝置
US20210296236A1 (en) Semiconductor memory device
US11665906B2 (en) Vertical memory device having an insulator layer for improved yield
US20230072833A1 (en) Semiconductor memory device
TWI863876B (zh) 半導體裝置
US20240055381A1 (en) Semiconductor device
US12451443B2 (en) Semiconductor device
JP2025143027A (ja) メモリデバイス
CN118354607A (zh) 存储器器件