TWI863302B

TWI863302B - 半導體封裝

Info

Publication number: TWI863302B
Application number: TW112119348A
Authority: TW
Inventors: 蔡宜霖; 許文松; 劉乃瑋
Original assignee: 聯發科技股份有限公司
Priority date: 2022-05-24
Filing date: 2023-05-24
Publication date: 2024-11-21
Also published as: TW202347685A; DE102023110894A1; US20230387075A1

Abstract

本發明公開一種半導體封裝，包括：中介層；重分佈結構；第一半導體結構，在設置在該中介層的該重分佈結構上；第二半導體結構，在該重分佈結構上；以及第三半導體結構，在該重分佈結構上，並且在該基板的俯視圖中與該基板的拐角或邊緣相鄰，其中該第三半導體結構與該基板、該第一半導體結構及該第二半導體結構電性絕緣。

Description

半導體封裝

本發明涉及半導體技術領域，尤其涉及一種半導體封裝。

業界需要比上一代半導體封裝結構佔用更少空間的更小的半導體封裝結構。一種技術解決方案是異構整合(heterogeneous integration)，即將複數個半導體晶粒(die)整合到同一個封裝中。因此，半導體封裝的製造成本可以降低，同時半導體封裝仍然能夠提供高水準的性能和高密度。在一些半導體封裝中，可以利用中介層(interposer)或橋接結構(bridge structure)來提供半導體晶粒之間的(電性)互連。

儘管現有的半導體封裝已經足以滿足它們的預期目的，但是它們在所有方面都不能完全令人滿意。例如，可以在半導體封裝的佈置中將一個或複數個虛設矽晶粒(dummy silicon die)放置在半導體封裝的中介層之上。然而，它導致半導體封裝具有應力不平衡和不良的共面性(poor coplanarity，COP)。因此，在半導體積體電路(integrated circuit)技術領域中，半導體封裝還存在一些需要克服的問題。

有鑑於此，本發明提供一種半導體封裝，以解決上述問題。

根據本發明的第一方面，公開一種半導體封裝，包括：中介層，位於基板上，該中介層包括互連跡線；重分佈結構，在該中介層上；第一半導體結構，在設置在該中介層的該重分佈結構上，其中該第一半導體結構包括該第一半導體晶粒和封裝該第一半導體晶粒的第一密封劑；第二半導體結構，在該重分佈結構上，其中該第二半導體結構包括第二半導體晶粒和封裝該第二半導體晶粒的第二密封劑；以及第三半導體結構，在該重分佈結構上，並且在該基板的俯視圖中與該基板的拐角或邊緣相鄰，其中該第三半導體結構包括第三半導體晶粒和封裝該第三個半導體晶粒的第三密封劑，其中該第三半導體結構與該基板、該第一半導體結構及該第二半導體結構電性絕緣。

根據本發明的第二方面，公開一種半導體封裝，包括：第一結構和第二結構，位於包括互連跡線的基板之上，並且該第二結構與該第一結構相鄰，其中該第一結構和該第二結構中的每一個包括：中介層，在該基板上方；重分佈結構，在該中介層上；第一半導體結構，在設置在該中介層的該重分佈結構上，其中該第一半導體結構包括該第一半導體晶粒和封裝該第一半導體晶粒的第一密封劑；第二半導體結構，在該重分佈結構上，其中該第二半導體結構包括第二半導體晶粒和封裝該第二半導體晶粒的第二密封劑；以及第三半導體結構，在該重新分佈結構上，其中該第三半導體結構包括第三半導體晶粒和封裝該第三半導體晶粒的第三密封劑，其中該第三半導體結構與該基板、該第一半導體結構和該第二半導體結構電絕緣，其中，該第一結構和該第二結構的該第三半導體結構在該基板的俯視圖中設置為鄰近該基板的兩個拐角或兩個邊緣。

本發明的半導體封裝由於包括：中介層，位於基板上，該中介層包括互連跡線；重分佈結構，在該中介層上；第一半導體結構，在設置在該中介層的該重分佈結構上，其中該第一半導體結構包括該第一半導體晶粒和封裝該第一半導體晶粒的第一密封劑；第二半導體結構，在該重分佈結構上，其中該第二半導體結構包括第二半導體晶粒和封裝該第二半導體晶粒的第二密封劑；以及第三半導體結構，在該重分佈結構上，並且在該基板的俯視圖中與該基板的拐角或邊緣相鄰，其中該第三半導體結構包括第三半導體晶粒和封裝該第三個半導體晶粒的第三密封劑，其中該第三半導體結構與該基板、該第一半導體結構及該第二半導體結構電性絕緣。本發明中使用具有與第二半導體結構相似或相同的結構配置的第三半導體結構作為虛設封裝，因此可以降低和平衡整個半導體封裝的整體應力，從而提高半導體封裝的共面性。

P1,P2,P2’,P3,P4:半導體封裝

11,12:中介層

21:第一半導體結構

22:第二半導體結構

23:第三半導體結構

24,41:第四半導體結構

25,42:第五半導體結構

51:第六半導體結構

52:第七半導體結構

53:第八半導體結構

54:第九半導體結構

55:第十半導體結構

65:基板

65E1:第一邊緣

65E2:第二邊緣

68:框架

C_I1,C_I2,C_I3,C_I4,C_S1,C_S2,C_S3,C_S4,C_I11,C_I12,C_I13,C_I14,C_I21,C_I22,C_I23,C_I24:拐角

21a,41a:第一側

21b,41b:第二側

26,31,35,67:導電部件

70:粘附層

651:互連跡線

13,14:重分佈結構

130M,140M:金屬線

130V,140V:導電通孔

132,142:介電層

65a:上表面

112,122:半導體基底

114,124:導電柱

211:第一半導體晶粒

212:第一密封劑

221:第二半導體晶粒

222:第二密封劑

231:第三半導體晶粒

232:第三密封劑

27:第一底部填充層

33,37:第二底部填充層

28:密封劑

CS-1:第一結構

CS-2:第二結構

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：圖1是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖；圖2是根據本發明的一些實施例的半導體封裝的中間階段的剖視圖；圖3A是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖；圖3B是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖；圖3C是根據本發明的一些實施例的沿著圖3B的半導體封裝的線3C-3C截取的剖視圖；圖4是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖；以及圖5是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、組件、區域、層和/或部分，但是這些元件、組件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、組件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、組件、區域、層或部分可以稱為第二或次要元件、組件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該裝置可以以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20%、或所述規定值的±10%、或所述規定值的±5%、或所述規定值的±3%、或規定值的±2%、或規定值的±1%、或規定值的±0.5%的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。

注意：(i)在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且(ii)一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

根據本發明的一些實施例，下面描述半導體封裝。在一些實施例中，佈置成與中介層和基板的相對的角(拐角、角部或角落)和/或邊緣相鄰的半導體結構具有相似的結構配置(例如，封裝)以減少和平衡半導體封裝的整體應力。例如，鄰近基板的拐角(角部或角落)或邊緣設置的一個半導體結構被配置為虛設封裝(即不提供任何實際電性功能)。因此，可以提高整個半導體封裝的共面性(COP)。此外，根據本發明的一些實施例的半導體封裝的熱(thermal)可靠性得到顯著改善。

下面提供根據本發明的一些實施例的半導體封裝。應當注意，本發明不限於本文提供的示例性封裝結構。以下描述的這些結構僅用於提供半導體封裝結構的一些可應用示例。

圖1是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖(圖1是根據本發明的一些實施例的半導體封裝的俯視圖)。圖2是根據本發明的一些實施例的半導體封裝的中間階段的剖視圖(圖2是根據本發明的另一些實施例的半導體封裝的剖視圖)。為了簡化圖示，在圖1和圖2中描繪了在中介層11上方僅包括三個半導體結構的半導體封裝P1。其中一些半導體結構透過中介層11耦接到基板65。下面描述細節。

參照圖1，提供半導體封裝P1。在一些實施例中，描繪了設置在一個區域中的第一半導體結構21、第二半導體結構22和第三半導體結構23。該區域對應於包括若干導電柱(例如矽通孔(through-silicon-vias)；縮寫為“TSV”；圖2)的中介層11。在一些實施例中，具有相似結構配置(例如，封裝)並且被佈置成鄰近中介層11的相對的角(和/或邊緣)和基板65的相對的角(和/或邊緣)的半導體結構將會降低和平衡整體應力，從而提高半導體封裝P1的共面性(COP)。舉例而言，在封裝的形式中，當設置於中介層11上且鄰近中介層11的一個拐角(或邊緣)與基板65的一個拐角(或邊緣)的半導體結構為有源元件或無源元件時，設置在中介層11上並且鄰近中介層11的相對的角(或相對邊緣)和基板65的相對的拐角(或相對的邊緣)設置的另一半導體結構可以是虛設封裝(而不是虛設矽晶粒)，以降低和平衡整個半導體封裝P1的整體應力。

如圖1所示，在一些實施例中，第一半導體結構21在俯視圖中設置在中介層11的中間(以及在基板65的中間)。第二半導體結構22和第三半導體結構23設置在第一半導體結構21的相對兩側並且鄰近於中介層11的兩個相對的角(拐角、角部或角落)和相對的邊緣。並且，第二半導體結構22 和第三半導體結構23設置於基板65的相對的角落(拐角)及相對邊緣。例如，第二半導體結構22鄰近中介層11的拐角CI1(或拐角CI2)與基板65的拐角CS1(或拐角CS2)設置，而第三半導體結構23鄰近於中介層11的角部(拐角)CI3(或角部CI4)與基板65的角部(拐角)CS3(或角部CS4)設置。另外，第二半導體結構22鄰近基板65的第一邊緣65E1設置，第三半導體結構23鄰近基板65的第二邊緣65E2設置。第二邊緣65E2與第一邊緣65E1相對。當第一半導體結構21和第二半導體結構22是以封裝形式提供的有源器件(active device)或無源器件(passive device)時，第三半導體結構23可以是具有真正電性功能的封裝，也可以根據需要採用為不具有任何電學功能的虛設封裝(代替虛設矽晶粒)。其中，有源器件可以包括積體電路、電晶體等等，無源器件可以包括電容器、電感器、電阻器等等。

在一些實施例中，第三半導體結構23是不與其他半導體結構電性耦接的虛設結構，並且該虛設結構以封裝的形式配置(簡稱為“虛設封裝”)。在一些實施例中，第三半導體結構23與第一半導體結構21、第二半導體結構22、中介層11和基板65電性絕緣。換言之，第三半導體結構23與基板65、中介層11、第一半導體結構21和第二半導體結構22中的任何一個之間沒有電信號傳輸(或沒有提供訊號路徑)。

參照圖2，根據本發明的一些實施例，半導體封裝P1包括中介層11、中介層11上的重分佈結構13、以及在重分佈結構13上的三個半導體結構(包括第一半導體結構21、第二半導體結構22和第三半導體結構23)，以及位於中介層11下方並電連接到中介層11的基板65。具體地，如圖2所示，中介層11包括半導體基底112和若干個貫穿半導體基底112的導電柱(例如過孔)114。在一些實施例中，半導體基底112為矽基板，或者包括另一種合適材料的基板。

在一些實施例中，重分佈結構13形成在中介層11上，例如在中介層11的上表面上。需要注意的是，中介層11的上表面被定義為背向基板65的表面。重分佈結構13可以包括若干介電層132和介電層132中的導電跡線。導電跡線可以包括金屬線130M和連接到金屬線130M的導電通孔130V。重分佈結構13的金屬線130M和導電通孔130V電連接到下方的中介層11。

在一些實施例中，金屬線130M具有細寬度和細間距。此外，金屬線130M和導電通孔130V的導電材料可以包括金屬，例如銅、鈦、鎢、鋁或其他合適的材料。介電層132可由感光材料形成，例如聚苯並惡唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)或其他合適的材料。介電層132可以透過旋塗、層壓、化學氣相沉積(chemical vapor deposition，CVD)、另一種合適的方法或其組合來形成。

如圖2所示，在一些實施例中，第一半導體結構21、第二半導體結構22和第三半導體結構23設置在重分佈結構13上。在本示例性實施例中，第一半導體結構21和第二半導體結構22設置在重分佈結構13上。第二半導體結構22具有真正的電學(電性)功能並且以封裝的形式提供，而第三半導體結構23沒有真正的電學(電性)功能(即沒有電信號從第三半導體結構23傳輸到第一半導體結構21和第二半導體結構22)，而是封裝的形式。

具體地，在一些實施例中，第一半導體結構21包括第一半導體晶粒211和第一密封劑(encapsulant)212。第一半導體晶粒211被第一密封劑212包圍和密封。第一密封劑212可以覆蓋第一半導體晶粒211的側壁。第一密封劑212防止第一半導體晶粒211由於例如應力、化學品和/或濕氣而損壞。在一些實施例中，第二半導體結構22包括第二半導體晶粒221和第二密封劑222。第二半導體晶粒221被第二密封劑222包圍和密封。第一密封劑212可以覆蓋第二半導體晶粒221的側壁。第二密封劑222防止第二半導體晶粒221由於例如應力、化學品和/或濕氣而損壞。在一些實施例中，第三半導體結構23包括第三半導體晶粒 231和第三密封劑232。第三半導體晶粒231被第三密封劑232包圍和密封。第三密封劑232可以覆蓋第三半導體晶粒231的側壁。第三密封劑232防止第三半導體晶粒231受到應力、化學品和/或濕氣的影響。

在一些實施例中，第一半導體結構21和第二半導體結構22是有源器件。例如，第一半導體結構21和第二半導體結構22可以各自獨立地包括系統單晶片(system-on-chip，SoC)晶粒、邏輯器件、記憶體件、射頻(radio frequency，RF)器件(或裝置)等，或任何它們的組合。例如，第一半導體結構21和第二半導體結構22可以各自獨立地包括：微控制器(microcontroller，MCU)、微處理器(microprocessor，MPU)、電源管理積體電路(power management integrated circuit，PMIC)、全球定位系統(global positioning system，GPS)器件、中央處理器(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、動態隨機存取記憶體(dynamic random access memory，DRAM)控制器、靜態隨機存取記憶體(static random-access memory，SRAM)、高頻寬記憶體(high bandwidth memory，HBM)等，或其任何組合。在一些其他實施例中，第一半導體結構21和/或第二半導體結構22包括無源器件，例如電阻器、電容器、電感器等或其組合。第一半導體結構21和第二半導體結構22可以包括相同或不同的器件或裝置。例如，第一半導體結構21包括SoC器件或裝置，第二半導體結構22包括HBM。在一些實施例中，第一半導體結構21和第二半導體結構22可以按照相同的製程節點製造，例如，在按照7nm(納米)節點等等製造。在一些其他實施例中，第一半導體結構21和第二半導體結構22可以按照不同的製程節點製造，例如，第一半導體結構21可以按照7nm節點製造，第二半導體結構22可以按照6納米製造，但不限於此。

在此示範性實施例中，雖然第三半導體結構23不提供電信號，但是鄰近中介層11的角部(或拐角)CI3(或角部CI4)與基板65的角部CS3(或角部 CS4)設置的第三半導體結構23具有與第二半導體結構22相似或相同的結構配置(第三半導體結構23具有與第二半導體結構22相似或相同的結構配置主要是指機械結構相似或相同)。因此，可以降低和平衡整個半導體封裝P1的整體應力，從而提高半導體封裝P1的共面性(COP)。在一些實施例中，第二半導體結構22的第二半導體晶粒221和第二密封劑222的佈置與第三半導體結構23的第三半導體晶粒231和第三密封劑232的佈置相似或相同。例如，第二半導體晶粒221和第二密封劑222的結構配置與第三半導體晶粒231和第三密封劑232的結構配置相似或相同。在一個示例中，第二半導體晶粒221和第三半導體晶粒231每個都可能具有高頻寬記憶體(high bandwidth memory，HBM)或其他類型的記憶體/設備的配置。在一個示例中，第三密封劑232和第二密封劑222可以包括相同的一種或多種材料。相應地，可以減小第三半導體結構23(即鄰近中介層11的角部(或拐角)CI3或角部(或拐角)CI4且鄰近基板65的角部CS3或角部CS4設置)與第二半導體結構22(其鄰近於中介層11的拐角CI1或拐角CI2與基板65的拐角CS1或拐角CS2設置)之間的熱膨脹差異。而且，可以降低和平衡整個半導體封裝P1的整體應力。因此，根據本發明的一些實施例，可以提高半導體封裝P1的共面性(COP)。在一個實施例中，第一半導體結構21和第二半導體結構22可透過重分佈結構13等進行電性連接；第三半導體結構23不與重分佈結構13等電性連接。

第一密封劑212、第二密封劑222和第三密封劑232可以是模塑料，其可以包括基底和基底中的填料顆粒。在一些實施例中，基底包括聚合物、樹脂、環氧樹脂等。基底可以是碳基聚合物。填料顆粒可以是諸如SiO2、Al2O3、二氧化矽、鐵(Fe)的化合物、鈉(Na)的化合物等電介質(介電)材料的顆粒，並且可以具有球形。第一密封劑212、第二密封劑222和第三密封劑232可以透過壓縮成型、傳遞成型或其他合適的成型方法來施加。

根據本實施例，第一半導體結構21和第二半導體結構22具有真正的電學(電性)功能，而第三半導體結構23不提供電信號。使第三半導體結構23不提供電信號的方式有很多種。例如，可以選擇不具有真正電學(電性)功能的晶粒(例如，不能滿足功能晶粒的電學特性要求)作為第三半導體晶粒231，然後透過第三密封劑232封裝以形成第三半導體結構23。在一些示例中，第三半導體結構23的第三半導體晶粒231接地。在一些示例中，第三半導體晶粒231與第三半導體結構23的其他電子元件之間的互連尚未完成。在一些示例中，在第三半導體結構23的第三半導體晶粒231與中介層11、第一半導體結構21、第二半導體結構22和基板65中的任一個之間均沒有構建電性路徑。因此，根據本發明的一些實施例，在第三半導體結構23和提供正常電性功能的任何其他半導體結構(例如第一半導體結構21與第二半導體結構22)以及基板65之間均沒有電信號傳輸。在一個實施例中，第三半導體晶粒231可以是虛設半導體晶粒，也即第三半導體晶粒231沒有實際的電性功能，也沒有電性器件，而僅僅是含矽(例如半導體矽)的部件。第三半導體晶粒231作為虛設封裝(也即第三半導體結構23)一部分，第三半導體晶粒231不與其他任何部件進行電性連接。這樣可以方便虛設封裝及第三半導體晶粒231的製造和封裝等製程，更加容易得到本發明實施例的半導體封裝結構。在一個實施例中，第一半導體結構21、第二半導體結構22和第三半導體結構23的組合設置特別適應用於它們之下具有中介層的結構中，中介層通常機械強度較弱，而本實施例中透過第三半導體結構23的設置(也即虛設封裝的設置)，使得整體結構的平衡性更好，共同加強了整體結構的機械強度；並且還使用了密封劑28來將第一半導體結構21、第二半導體結構22和第三半導體結構23及中介層11共同進行封裝，從而大大提高了上述結構的整體強度和穩固性。這樣在將第一半導體結構21、第二半導體結構22和第三半導體結構23及中介層11的共同結構安裝在基板65上時，將具有更好的翹曲抑制效果(例如對基板65的翹曲抑制等)，並且第一半導體結構21、第二半導體結構22和第三半導體結構23及中介層11的共同結構的結構穩定性的提升，因此半導體封裝P1的機械強度及結構穩固性將進一步得到提升和加強。

例如，第一半導體結構21包括SoC器件或裝置，第二半導體結構22包括高頻寬記憶體(HBM)器件，第三半導體結構23包括虛設HBM器件。也就是說，第三半導體結構23與第二半導體結構22一樣具有HBM結構(包括HBM和圍繞HBM的密封劑)，但不提供任何真正的HBM功能。在一個實施例中，第三半導體結構23中設有複數個晶粒或晶片，這些晶粒或晶片均為虛設晶粒或虛設晶片，從而形成的第三半導體結構23為虛設封裝。在一個實施例中，第一半導體結構21和第二半導體結構22中設有複數個晶粒或晶片，這些晶粒或晶片為具有真正電性功能的晶粒或晶片，因此第一半導體結構21和第二半導體結構22是具有真正電性功能的封裝。因此，本發明實施例中，使用的具有真正的電性功能的封裝結構(一個或複數個)與虛設封裝結構(一個或複數個)形成的半導體封裝(例如半導體封裝P1、P2、P3等等)。而不是僅使用具有真正的電性功能的晶粒與虛設晶粒形成的結構，也不是僅使用具有真正的電性功能的晶片與虛設晶片形成的結構。並且如上所述的，本發明實施例中的封裝結構也不同於晶粒或晶片，本發明實施例中任意一個半導體結構(例如第一半導體結構21、第二半導體結構22、第三半導體結構23中的任意一個)中可以包括一個或複數個晶粒(或者一個或複數個晶片)。

此外，根據本發明的一些實施例，半導體封裝P1還包括設置在重分佈結構13與第一半導體結構21、第二半導體結構22和第三半導體結構23的下表面之間的導電部件26。如圖2所示，第一半導體結構21、第二半導體結構22和第三半導體結構23透過導電部件26接合到重分佈結構13。在一些實施例中，位於半導體下方的導電部件26結構包括導電材料，例如金屬。導電部件26可包括微凸塊、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、球柵陣列(ball grid array，BGA)球等或其組合。需要說明的是，根據與本發明一些實施例，第一半導體結構21和第二半導體結構22透過重分佈結構13和導電部件26與中介層11電連接，而第三半導體結構23與中介層11電絕緣。

在第一半導體結構21、第二半導體結構22和第三半導體結構23透過導電部件26接合到重分佈結構13之後，提供底部填充材料以填充半導體結構(即，第一半導體結構21、第二半導體結構22和第三半導體結構23)與中介層11之間的空間以提供結構支撐。此外，底部填充材料可以補償半導體結構和中介層11之間的不同熱膨脹係數(coefficients of thermal expansion，CTE)。

如圖2所示，在一些實施例中，半導體封裝P1包括第一底部填充層27，第一底部填充層27包圍導電部件26並填充導電部件26之間的間隙。根據傳統的半導體封裝，其在中介層上包括一個或複數個虛設矽晶粒(例如“裸晶粒”；沒有任何密封劑或模塑料來封裝晶粒)，並且底部填充材料可以與虛設矽晶粒直接接觸。根據本發明的一些實施例，相較於傳統的半導體封裝，半導體封裝P1包括第三半導體結構23(即不提供電信號且以封裝形式配置的“虛設封裝”)和第一底部填充層27，其中第一底部填充層27與第三半導體結構23(圖2)的第三密封劑232相鄰或直接接觸。

在一些實施例中，第一底部填充層27是聚合物材料層。例如，第一底部填充層27可以包括環氧樹脂等。在重分佈結構13與半導體結構(例如第一半導體結構21、第二半導體結構22和第三半導體結構23)之間形成導電部件26後，可以利用毛細管力的方式對高分子材料進行點膠。然後，可以使用合適的固化製程，例如熱固化製程、紫外線(ultra-violet，UV)固化製程等來固化聚合物材料，以形成第一底部填充層27。在一些其他實施例中，第一底部填充層27包括非導電膠(non-conductive paste，NCP)、非導電膜(non-conductive film， NCF)等或其組合。第一底部填充層27還可以填充半導體結構之間的間隙，例如第一半導體結構21與第二半導體結構22之間的間隙、第二半導體結構22與第三半導體結構23之間的間隙等，以使半導體封裝結構更加穩定。

此外，在一些實施例中，密封材料(例如模塑料)形成在中介層11上並且覆蓋第一半導體結構21、第二半導體結構22、第三半導體結構23和第一底部填充層27。然後，例如透過研磨製程或其他合適的製程去除部分密封材料以暴露第一半導體結構21、第二半導體結構22和第三半導體結構23的上表面。密封材料的剩餘部分可以稱為密封劑28，如圖2所示。在一些實施例中，密封劑28的上表面可以與第一半導體結構21、第二半導體結構22和第三半導體結構23的上表面齊平。需要說明的是，第一半導體結構21、第二半導體結構22和第三半導體結構23的上表面被定義為背對中介層11和基板65的表面。

此外，根據本發明的一些實施例，半導體封裝P1還包括設置在中介層11和基板65之間的複數個導電部件31。導電部件31形成於中介層11的底表面(或下表面)。在一些實施例中，導電部件31電性連接至中介層11的導電柱(例如通孔)114。半導體封裝P1還包括設置在基板65下的導電部件67，用於連接到外部的結構，例如印刷電路板等。

導電部件31可以是焊球、金屬柱、可控塌陷晶片連接(C4)凸塊、微凸塊、化學鍍鎳-化學鍍鈀-浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電部件31可包括導電材料，例如銅、鋁、金、鎳、銀、鈀、錫、焊料、另一種合適的材料或其組合。在一些實施例中，導電部件31是透過蒸發、電鍍、印刷、焊料轉移、球放置(ball placement)或其他合適的方法最初形成一層焊料而形成的。一旦在結構上形成了一層焊料，就可以執行回流焊(reflow)，以便將材料成形為所需的凸塊(bump)形狀。在另一個實施例中，導電部件31包括透過濺射、印刷、電鍍、化學鍍、化學氣相沉積(CVD)或其他合適的方法形成的金屬柱(例如銅柱)。金屬柱可以是無焊料的並且具有基本上豎直的側壁。在一些實施例中，金屬蓋層(metal cap layer)(未示出)形成在金屬柱的頂部上。金屬覆蓋層可以包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、另一種合適的材料或其組合，並且可以透過電鍍製程形成。在本實施例中，導電部件31為可控塌陷晶片連接(C4)凸塊。

在中介層11的底面上形成導電元件(或導電部件)31之後，透過導電元件31將形成有半導體結構(例如，第一半導體結構21、第二半導體結構22和第三半導體結構23)的中介層11安裝到基板65上。導電元件31設置在中介層11與基板65之間。基板65提供基板65的互連跡線651、中介層11的導電柱(例如通孔)114和中介層11上的重分佈結構13之間的電連接。

需要說明的是，根據本發明的一些實施例，第一半導體結構21和第二半導體結構22透過導電部件26、重分佈結構13、中介層11和導電部件31電連接到基板65，而第三半導體結構23與基板65電絕緣。封裝形式的第三半導體結構23雖然不向第一半導體結構21和第二半導體結構22和基板65中的任何一個傳輸任何電信號，但是它確實降低和平衡了基板65的整體應力，從而提高半導體封裝P1的共面性(COP)。

此外，在一些實施例中，半導體封裝P1還包括第二底部填充層33，其填充中介層11和基板65之間的空間以提供結構支撐。根據本發明的一些實施例，第二底部填充層33補償中介層11和基板65之間的不同熱膨脹係數(CTE)。此外，第二底部填充層33圍繞導電部件31並填充導電部件31之間的間隙。此外，第二底部填充層33覆蓋導電部件31的側壁。此外，第二底部填充層33覆蓋中介層11的側壁並鄰接密封劑28。因此，在該示例性實施例中，第二底部填充層33和密封劑28密封半導體封裝P1的所有電子部件(例如第一半導體結構21、第二半導體結構22、第三半導體結構23、導電部件26、重分佈結構13、中介層11及導電元件31)，如圖2所示。密封劑28可以覆蓋位於外側的半導體結構的側壁(例如第二半導體結構22的側壁、第三半導體結構23側壁)，從而保護半導體結構。

形成第二底部填充層33的材料和方法可以與形成第一底部填充層27的材料和方法相同或相似，在此不再贅述。在一些實施例中，第二底部填充層33和第一底部填充層27包括相同的材料。在一些其他實施例中，第二底部填充層33和第一底部填充層27包括不同的材料。在一個實施例中，第二底部填充層33可以覆蓋密封劑28的外側壁，從而第二底部填充層33不僅可以覆蓋導電元件31，並且進一步保護封裝結構以及加固半導體封裝的機械強度。

此外，在一些實施例中，半導體封裝P1還包括框架68，框架68透過粘附層70貼附於基板65的上表面65a。框架68與粘附層70圍繞第一半導體結構21、第二半導體結構22、第三半導體結構23、導電部件26、重分佈結構13、第一底部填充層27、密封劑28、中介層11、導電部件31和第二底部填充層33。在一些實施例中，框架68和粘附層70與第二底部填充層33隔開間隙。此外，基板65具有第一邊緣65E1以及相對於第一邊緣65E1的第二邊緣65E2。在一些實施例中，基板65的第一邊緣65E1和第二邊緣65E2與框架68和粘附層70的側壁共平面。

框架68例如可以由銅或鋁合金等具有更高機械強度的金屬材料製成。框架68可用於防止基板65翹曲，以保護基板65在溫度變化時保持相對穩定的形狀，並增加半導體封裝P1的整體結構的機械強度。因此，框架68保持半導體封裝P1的穩定性。此外，框架68的設置可增強半導體封裝的機械強度，降低半導體封裝P1翹曲或破裂的可能性，並提高半導體封裝P1的可靠性。

儘管在圖1和圖2中描繪了接合到半導體封裝P1的基板65的一個中介層11，但是本發明不限於此。半導體封裝可以包括基板65上方的兩個或更多中介層。圖3A是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖(圖3A是根據本發明的又一些實施例的半導體封裝的俯視圖)。在圖1和圖3A中相同或相似的附圖標記或附圖標記表示相同或相似的元件(例如部件或層)。為簡潔起見，相同或相似的組件/層的材料以及形成那些組件/層的製程在此不再重複。

參照圖3A，提供在基板65上方具有兩個結構的半導體封裝P2。在圖3A中，每個結構可以包括中介層和中介層上的特徵，其與圖1中的中介層11和中介層11上的特徵相似或相同。半導體封裝P2可以包括在基板65上方的第一結構CS-1和第二結構CS-2。

具體地，在一些實施例中，第一結構CS-1包括基板65上方的中介層11、中介層11上的重分佈結構(未在圖3A中顯示，但具有與圖2中的重分佈結構13相同或相似的結構)以及重分佈結構上的半導體結構(包括第一半導體結構21、第二半導體結構22和第三半導體結構23)。

在該示例性實施例中，第一半導體結構21和第二半導體結構22具有真正的電學(電性)功能。例如，第一半導體結構21和第二半導體結構22分別包括有源器件和/或無源器件。在一些實施例中，第二半導體結構22和第三半導體結構23設置於第一半導體結構21的相對兩側。具體地，如圖3A所示，第二半導體結構22設置為鄰近中介層11的拐角CI11(或拐角CI11)與基板65的拐角CS1。第三半導體結構23鄰近中介層11的拐角CI13(或拐角CI14)與基板65的拐角CS3設置。第三半導體結構23與基板65、第一半導體結構21及第二半導體結構22電性絕緣。也就是說，沒有電信號從第三半導體結構23傳輸到任何其他電部件。因此，在本實施例中，第三半導體結構23可稱為虛設結構。在一個示例中，第一半導體結構21包括SoC器件，第二半導體結構22包括HBM，第三半導體結構23是配置為HBM封裝的虛設結構。應當注意，本發明不限於這裡例示的設備/記憶體類型。在一個實施例中，第三半導體結構23內沒有設置有源器件，也沒有無源器件；也就是說第三半導體結構23內不設有任何電性裝置。第三半導體結構23也不與其他任何部件(例如第一半導體結構21、第二半導體結構22、重分佈結構13等)電性連接。在一個實施例中，第一半導體結構21和第二半導體結構22可以均包括有源器件；或者，第一半導體結構21和第二半導體結構22可以均包括有源器件和無源器件；或者，第一半導體結構21和第二半導體結構22其中一個包括有源器件而另一個包括無源器件；或者，第一半導體結構21和第二半導體結構22均包括無源器件，等等方式均可。

在一些實施例中，第一半導體結構21包括第一半導體晶粒211和圍繞並封裝第一半導體晶粒211的第一密封劑212。第二半導體結構22包括第二半導體晶粒221和第二密封劑222，第三半導體結構23包括第三半導體晶粒231和包圍並封裝第三半導體晶粒231的第三密封劑232。在一些實施例中，第三半導體結構23具有與第二半導體結構22相似或相同的結構配置，以降低和平衡半導體封裝P2的應力。在圖3A中，在基板65的俯視圖中中介層11的應力和基板65的上部(upper portion)的應力可以被減小和平衡。因此，可以提高半導體封裝P2的共面性(COP)。

為簡潔起見，圖3A中的半導體封裝P2的各元件(例如中介層11、第一半導體結構21、第二半導體結構22及第三半導體結構23)的材料及形成方法可與圖2中形成半導體封裝P1的相關元件的材料和方法相同，在此不再贅述。此外，用於形成半導體封裝P2的其他電性元件，例如重分佈結構、連接中介層11與重分佈結構的導電部件、以及用於連接中介層11與基板65的導電部件、底部填充材料層和基板65可參見前述，在此不再贅述。

類似地，在一些實施例中，第二結構CS-2包括在基板65上方的另一中介層12、在中介層12上的另一重分佈結構(圖3A中未示出，但具有與圖2中的重分佈結構13相同或相似的結構)、在中介層12上的半導體結構(包括第四半導體結構41、第五半導體結構42和第六半導體結構43)。中介層12與中介層11間隔開。

為簡潔起見，圖3A中的半導體封裝P2的各元件(例如中介層12、第四半導體結構41、第五半導體結構42及第六半導體結構43)的材料及形成方法可與圖2中半導體封裝P1的相關元件相同，在此不再贅述。此外，半導體封裝P2的其他電性元件，例如重分佈結構、連接中介層12與重分佈結構的導電部件、以及連接中介層12與基板65的導電部件、底部填充材料層以及基板65在前述實施例中已有說明，在此不再贅述。

在一些實施例中，第一結構CS-1和第二結構CS-2具有相同的半導體結構的組合。例如，中介層11上方的第一半導體結構21和中介層12上方的第四半導體結構41可以具有相似或相同的電學(電性)功能和/或結構配置。中介層11上方的第二半導體結構22和中介層12上方的第五半導體結構42可以具有相似或相同的電學功能和/或結構配置。中介層11上方的第三半導體結構23和中介層12上方的第六半導體結構43可以具有相似或相同的電學功能和/或結構配置。

在一些實施例中，第四半導體結構41和第五半導體結構42具有真正的電學(電性)功能，而第六半導體結構43不傳輸電信號到中介層11和12以及基板65上方的其他半導體結構。在一些實施例中，第五個半導體結構42與第六半導體結構43設置於第四半導體結構41的相對兩側。具體地，如圖3A所示，第五半導體結構42鄰近中介層12的拐角CI21(或拐角CI22)與基板65的拐角CS2設置，而第六半導體結構43鄰近中介層12的拐角CI23(或拐角CI24)與基板65的拐角CS4設置。第六半導體結構43與基板65、第四半導體結構41及第五半導體結構42 電性絕緣。此外，在一些實施例中，中介層12上方的第六半導體結構43與中介層11上方的第一半導體結構21、第二半導體結構22和第三半導體結構23電絕緣。也就是說，沒有電信號從第六半導體結構43傳輸到中介層11和12上的任何其他部件。在一個示例中，第四半導體結構41包括SoC器件，第五半導體結構42包括HBM，第六半導體結構43是配置為HBM封裝的虛設結構。應當注意，本發明不限於這裡提供的設備/記憶體類型。

在一些實施例中，第四半導體結構41、第五半導體結構42和第六半導體結構43各自包括半導體晶粒(圖3A中未示出)和包圍並封裝半導體晶粒的密封劑(圖3A中未示出)。第四半導體結構41、第五半導體結構42和第六半導體結構43的半導體晶粒和密封劑可以與上述實施例中所描述的半導體封裝P1(圖2)的第一半導體結構21、第二半導體結構22及第三半導體結構23的半導體晶粒(例如，211、221、231)和密封劑((例如212、222、232)相同或相似，因此這些半導體結構的材料和配置的描述在此不再贅述。在一些實施例中，第六半導體結構43具有與第五半導體結構42相似或相同的結構配置，以降低和平衡半導體封裝P2的應力。在圖3A中，在基板65的俯視圖中中介層12的應力和基板65的下部(lower portion)的應力可以被減小和平衡。因此，可以提高半導體封裝P2的共面性(COP)。

圖3B是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖(圖3 B是根據本發明的又一些實施例的半導體封裝的俯視圖)。圖3C是根據本發明的一些實施例的沿圖3B的半導體封裝的線3C-3C截取的剖視圖。在圖3A和圖3B中相同或相似的附圖標記或附圖標記表示相同或相似的元件(例如組件或層)。此外，圖3C與圖2中相同或相似的標號或標號表示相同或相似的元件(例如組件或層)。為簡潔起見，形成那些相同或相似的組件/層的材料和製程在此不再重複。

圖3A中的半導體封裝P2與圖3B和圖3C中的半導體封裝P2'之間的差異在於，基板65上方的中介層的數量和佈置。在該示例性實施例中，半導體封裝P2'包括位於基板65上方的兩個或更多個第一結構CS-1和兩個或更多個第二結構CS-2。如圖3B所示，第一結構CS-1和第二結構CS-2在基板65的俯視圖中沿第一方向D1(例如X方向)並排佈置。

參照圖3B和圖3C，在一些實施例中，每個第一結構CS-1包括基板65上方的中介層11、中介層11上的重分佈結構13、以及在重分佈結構13上的半導體結構(包括第一半導體結構21、第二半導體結構22和第三半導體結構23)。為簡潔起見，第一結構CS-1的各部件的結構細節及材料已在上述實施例中進行了說明，在此不再贅述。

在一些實施例中，每個第二結構CS-2包括基板65上方的中介層12、中介層12上的重分佈結構14(圖3C)，以及在中介層12上方的半導體結構(包括第四半導體結構41、第五半導體結構42和第六半導體結構43)。中介層12與中介層11間隔開。

具體地，在該示例性實施例中，第四半導體結構41包括第四半導體晶粒411和封裝第四半導體晶粒411的第四密封劑412。第五半導體結構42包括第五半導體晶粒421和封裝第五半導體晶粒421的第五密封劑422。第六半導體結構43包括第六半導體晶粒431和封裝第六半導體晶粒431的第六密封劑432。圖3C中的半導體封裝P2'的第四半導體結構41、第五半導體結構42和第六半導體結構43可分別與圖2中的半導體封裝P1的第一半導體結構21、第二半導體結構22及半導體結構23相同或相似。第四半導體結構41、第五半導體結構42和第六半導體結構43的半導體晶粒和密封劑的結構細節和材料在此不再贅述。

在本範例實施例中，中介層12包括半導體基底122以及複數個貫穿半導體基底122的導電柱(例如通孔)124。在一些實施例中，半導體基底122為矽基板，或包括另一種合適材料的基底。重新分佈結構14可以包括複數個介電層142和介電層142中的導電跡線。導電跡線可以包括金屬線140M和連接到金屬線140M的導電通孔140V。重分佈結構14的金屬線140M和導電通孔140V電連接到中介層12。

此外，在一些實施例中，半導體封裝P2'還包括設置於重分佈結構14與半導體結構(例如第四半導體結構41、第五半導體結構42和第六半導體結構43)之間的複數個導電元件46，以及設置於中介層12與基板65之間的複數個導電元件35。圖3C中的半導體封裝P2'的導電元件46、35、67的材料及製作方法可與圖2中的半導體封裝P1的導電部件26、31相同，在此不再贅述。

在一些實施例中，半導體封裝P2'進一步包括圍繞導電部件46並填充導電部件46之間的間隙的第一底部填充層47，以及填充中介層12和基板65之間的空間以提供結構支撐的第二底部填充層37。圖3C中的半導體封裝P2'的第一底部填充層47及第二底部填充層37的材料及形成方法可與圖2中的半導體封裝P1的第一底部填充層27及第二底部填充層33相同，在此不再贅述。此外，在中介層12上還形成密封劑48，覆蓋半導體結構(例如第四半導體結構41、第五半導體結構42及第六半導體結構43)及第一底部填充層47。圖3C中的半導體封裝P2'的密封劑48的材料及形成方法可與圖2中的半導體封裝P1的密封劑28的相同，在此不再贅述。

在該示例性實施例中，第三半導體結構23設置為鄰近基板65的拐角CS3，並且第六半導體結構43設置為鄰近基板65的拐角CS1。第三半導體結構23中的至少一個和第六半導體結構43為虛設封裝(代替虛設矽晶粒)，以降低和平衡整體應力並提高半導體封裝P2'的基板65的共面性(COP)。

在一個示例中，第一半導體結構21和第四半導體結構41各自包括SoC器件。第二半導體結構22和第五半導體結構42均包括HBM器件。鄰近基板65的相對的角(拐角)設置的第三半導體結構23和第六半導體結構43是虛設HBM封裝。虛設HBM封裝以HBM封裝的形式配置，但不能提供任何真正的HBM功能。因此，中介層11和12與半導體封裝P2'的基板65的應力可以被降低和平衡，從而提高半導體封裝P2'的共面性(COP)。

如圖1、圖2和圖3A-3C所示，雖然連接到一個中介層的三個半導體結構是分離的，本發明不限於此。半導體封裝可以包括整合在一個中介層上的更多半導體結構。虛設封裝結構可以佈置成與中介層的合適的拐角或邊緣相鄰(和/或與基板的合適的拐角或邊緣相鄰)以減少和平衡整體應力，因此可以提高半導體封裝的共面性(COP)。

圖4是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖(圖4是根據本發明的又一些實施例的半導體封裝的俯視圖)。圖1和圖4中相同或相似的附圖標記或附圖標記表示相同或相似的元件(例如組件或層)。為簡潔起見，相同或相似的組件/層的材料和形成組件/層的過程在此不再贅述。

參照圖4，半導體封裝P3包括基板65上方的中介層11、中介層11上的重分佈結構(圖4中未示出，但具有與圖2中的重分佈結構13相同或相似的結構)、重分佈結構上的幾個半導體結構。在本實施例中，中介層11上設置有五個半導體結構，例如第一半導體結構21、第二半導體結構22、第三半導體結構23、第四半導體結構24和第五半導體結構25，如圖4中所示。

為了簡潔起見，在圖4中的半導體封裝P3的半導體結構、重分佈結構、中介層11、基板65和其他相關部件(例如導電部件和底部填充層)的結構細節和材料可與圖1及圖2的半導體封裝P1的相關元件相同或相似，在此不再贅述。

此外，第一半導體結構21、第二半導體結構22和第三半導體結構 23的半導體晶粒和密封劑可以與半導體封裝Pl(圖1及圖2)的半導體結構的相同或相似，在此不再贅述。第四半導體結構24可以包括第四半導體晶粒和封裝第四半導體晶粒的第四密封劑(圖4中未示出)。第五半導體結構25可以包括第五半導體晶粒和封裝第五半導體晶粒的第五密封劑(圖4中未示出)。第四半導體晶粒和第五半導體晶粒可以與以上實施例中描述的第二半導體晶粒221和第三半導體晶粒231相同或相似。第四密封劑與第五密封劑可與上述實施例中所描述的第二密封劑222與第三密封劑232相同或相似。因此，這些半導體結構的相關組件的材料和配置在此不再重複描述。

在一些實施例中，第一半導體結構21設置在中介層11的中間。第二半導體結構22與第三半導體結構23鄰近第一半導體結構21的第一側21a設置，第四半導體結構24與第五半導體結構25鄰近第一半導體結構21的第二側邊21b設置。第二側21b與第一側21a相對。具體地，如圖4所示，第二半導體結構22鄰近中介層11的拐角CI2和基板65的拐角CS2設置。第三半導體結構23鄰近中介層11的拐角CI1設置，第四半導體結構24設置為鄰近中介層11的拐角CI4和基板65的拐角CS4。第五半導體結構25設置為相鄰於中介層11的拐角CI3和基板65的拐角CS3。

在一些實施例中，第一半導體結構21具有真正的電功能並且在操作(工作或運行)期間將電信號傳輸到一個或複數個其他半導體結構和基板65。具有相似結構配置(例如，封裝)並且鄰近中介層11的相對的拐角和/或基板65的拐角佈置的半導體結構將減少和平衡半導體封裝P3的整體應力。因此，可以提高半導體封裝P3的共面性(COP)。例如，當鄰近中介層11的一角(和基板65的一角)設置的半導體結構包括具有真正電學功能的器件且為封裝形式時，鄰近中介層11的拐角(以及基板65的拐角)佈置的另一半導體結構可以虛設封裝而不是虛設晶粒(或虛設晶片)。因此，整個半導體封裝P3的整體應力可以降低和平衡。虛設封裝是一種不能給其他半導體結構和基板65提供任何電信號的虛設結構，該虛設結構是以封裝的形式配置的。在一個實施例中，第一半導體結構21可以包括一個或複數個半導體晶粒(或晶片)，第二半導體結構22可以包括一個或複數個半導體晶粒(或晶片)，第三半導體結構23可以包括一個或複數個半導體晶粒(或晶片)。當然第一半導體結構21內包括的一個或複數個半導體晶粒(或晶片)和第二半導體結構22包括的一個或複數個半導體晶粒(或晶片)均為具有實際電性功能的半導體晶粒(或晶片)。而第三半導體結構23包括的一個或複數個半導體晶粒(或晶片)為沒有實際電性功能的虛設半導體晶粒(或虛設晶片)。

在一些實施例中，當第二半導體結構22和第四半導體結構24具有真正的電學(電性)功能並向其他半導體結構傳輸電信號時，第三半導體結構23和第五半導體結構25之一或兩者可以是虛設封裝，以降低和平衡整體應力，因此可以提高中介層11和基板65的共面性(COP)。在一個示例中，第一半導體結構21包括SoC器件，第二半導體結構22和第四半導體結構24均包括HBM器件，第三半導體結構23和第五半導體結構25中的至少一個是以HBM封裝的形式配置的虛設HBM封裝，而不提供任何真正的HBM功能。在一個實施例中，第三半導體結構23和/或第五半導體結構25中設有複數個晶粒或晶片，這些晶粒或晶片均為虛設晶粒或虛設晶片，從而形成的第三半導體結構23和/或第五半導體結構25為虛設封裝。在一個實施例中，第一半導體結構21、第二半導體結構22和第四半導體結構24中設有複數個晶粒或晶片，這些晶粒或晶片為具有真正電性功能的晶粒或晶片，因此第一半導體結構21、第二半導體結構22和第四半導體結構24是具有真正電性功能的封裝。因此，本發明實施例中，使用的具有真正的電性功能的封裝結構(一個或複數個)與虛設封裝結構(一個或複數個)形成的半導體封裝(例如半導體封裝P1、P2、P3等等)。而不是僅使用具有真正的電性功能的晶粒與虛設晶粒形成的結構，也不是僅使用具有真正的電性功能的晶片與虛設晶片形成的結構。並且如上所述的，本發明實施例中的封裝結構也不同於晶粒或晶片，本發明實施例中任意一個半導體結構(例如第一半導體結構21、第二半導體結構22、第三半導體結構23、第四半導體結構24、第五半導體結構25中的任意一個)中可以包括一個或複數個晶粒(或者一個或複數個晶片)。

在一些實施例中，當第三半導體結構23和第五半導體結構25具有真正的電學(電性)功能並向其他半導體結構傳輸電信號時，第二半導體結構22和第四半導體結構24之一或兩者可以是虛設封裝以降低和平衡整體應力，因此可以提高中介層11和基板65的共面性(COP)。在一個示例中，第一半導體結構21包括SoC器件，第三半導體結構23和第五半導體結構25均包括HBM器件，第二半導體結構22和第四半導體結構24中的至少一個是以HBM封裝的形式配置的虛設HBM封裝，而不提供任何真正的HBM功能。

另外，在一些實施例中，當第三半導體結構23和第四半導體結構24具有真正的電學功能並向其他半導體結構傳輸電信號時，第二半導體結構22和第五半導體結構25之一或兩者可以採用虛設封裝來降低和平衡整體應力，因此可以提高中介層11和基板65的共面性(COP)。在一個示例中，第一半導體結構21包括SoC器件，第三半導體結構23和第四半導體結構24均包括HBM器件，第二半導體結構22和第五半導體結構25中的至少一個是以HBM封裝的形式配置的虛設HBM封裝，而不提供任何真正的HBM功能。

在一些實施例中，當第二半導體結構22和第五半導體結構25具有真正的電學功能並向其他半導體結構傳輸電信號時，第三半導體結構23和第四半導體結構24之一或兩者可以是虛設封裝以降低和平衡整體應力，因此可以提高中介層11和基板65的共面性(COP)。在一個示例中，第一半導體結構21包括 SoC器件，第二半導體結構22和第五半導體結構25均包括HBM器件，第三半導體結構23和第四半導體結構24中的至少一個是以HBM封裝的形式配置的虛設HBM封裝，而不提供任何真正的HBM功能。

此外，半導體封裝可以包括在基板65上方的更多中介層。圖5是根據本發明的一些實施例的半導體封裝的中間階段的俯視圖(圖5是根據本發明的又一些實施例的半導體封裝的俯視圖)。圖3、圖4和圖5中相同或相似的附圖標記或附圖標記表示相同或相似的元件(例如組件或層)。為簡潔起見，相同或相似的組件/層的材料和形成那些部件/層的製程過程在此不再重複。

參照圖5，提供在基板65上方具有兩個結構的半導體封裝P4。每個結構可以包括中介層和中介層上的特徵，這些與圖4中的中介層11和中介層11上的特徵相似或相同。圖5中的半導體封裝P4可以包括第一結構CS-1以及在基板65上方的第二結構CS-2。

具體地，在一些實施例中，第一結構CS-1包括位於基板65上方的中介層11、在中介層11上的重分佈結構(圖5中未示出，但具有與圖2中的重分佈結構13相同或相似的結構)，以及重分佈結構上的複數個半導體結構(例如，包括第一半導體結構21、第二半導體結構22、第三半導體結構23、第四半導體結構24和第五半導體結構25)。這些半導體結構21-25的結構細節和材料已在上文中描述，在此不再贅述。

在一些實施例中，第二結構CS-2包括在基板65上方的中介層12、在中介層12的重分佈結構(圖5中未示出，但具有與圖2中的重分佈結構13相同或相似的結構)、以及重分佈結構上的複數個半導體結構(例如，包括第六半導體結構51、第七半導體結構52、第八半導體結構53、第九半導體結構54和第十半導體結構55)。第七半導體結構52與第八半導體結構53鄰近第六半導體結構51的第一側41a設置，第九半導體結構54與第十半導體結構55鄰近第六半導體結構41的第二側41b設置。第二側41b與第一側41a相對。在一個實施例中，第六半導體結構51、第七半導體結構52、第八半導體結構53、第九半導體結構54和第十半導體結構55的結構及配置可以與第一半導體結構21、第二半導體結構22、第三半導體結構23、第四半導體結構24和第五半導體結構25的結構及配置相似或相同，或者略有不同(例如虛設封裝的佈置位置、半導體結構中的晶粒(晶片)數量等)。

第二結構CS-2的組件(或部件)可以具有與第一結構CS-1的組件(或部件)相同或相似的結構配置和佈置。在一個示例中，第一半導體結構21、第二半導體結構22、第三半導體結構23、第四半導體結構24和第五半導體結構25的部件具有與第六半導體結構51、第七半導體結構52、第八半導體結構53、第九半導體結構54和第十半導體結構55相同或相似的結構配置和佈置。

在一些實施例中，第一半導體結構21和第六半導體結構51可以各自包括具有真正電學功能的器件(例如SoC器件)並且可以在操作期間向其他半導體結構傳輸電信號。第二半導體結構22、第四半導體結構24、第七半導體結構52和第九半導體結構54各自包括具有真正電學功能的另一器件(例如HBM器件)，並且可以在操作期間向其他半導體結構傳輸電信號。鄰近基板65的拐角CS1、CS2、CS3或CS4而設置的第三半導體結構23、第五半導體結構25、第八半導體結構53及第十半導體結構55中的至少一個為虛設封裝。例如，第三半導體結構23、第五半導體結構25、第八半導體結構53和第十半導體結構55中的至少一個是配置為HBM封裝形式的虛設HBM封裝，而不提供任何真正的HBM功能。也就是說，第三半導體結構23、第五半導體結構25、第八半導體結構53和第十半導體結構55中的至少一個在操作期間與其他半導體結構和基板65電絕緣(電性絕緣)。

在一個示例中，第二半導體結構22、第四半導體結構24、第七半導體結構52和第九半導體結構54各自包括HBM器件。鄰接拐角CS1的第三半導體結構23、鄰接拐角CS3的第五半導體結構25、鄰接拐角CS2的第八半導體結構53以及鄰接拐角CS2的第十半導體結構55是虛設HBM封裝。因此，可以降低和平衡中介層11和12以及半導體封裝P4的基板65的應力。可以提高半導體封裝P4的共面性(COP)。

此外，對整個半導體封裝和底部填充材料進行了傳統半導體封裝(包括一個或複數個與基板的拐角相鄰的虛設矽晶粒)和上述實施例的半導體封裝(包括如圖1至圖5所示的一個或複數個與基板的拐角相鄰的虛設封裝)的應力模擬(simulation)。

應力模擬表明，若以現有半導體封裝整體的應力比為參考值(應力比為1)，則本實施例的半導體封裝整體的應力比約為0.9至0.95。

此外，應力模擬表明，如果以傳統半導體封裝在半導體結構與下層中介層之間的底部填充層(例如對應於半導體封裝中第一底部填充層27或47的位置)處的應力比為參考值(應力比為1)，則本實施例的半導體封裝在第一底部填充層27(或第一底部填充層47)處的應力比約為0.85。

另外，應力模擬表明，若以傳統半導體封裝在中介層與基板之間的底部填充層(例如對應於半導體封裝中第二底部填充層33或37的位置)的應力比為參考值(應力比為1)，則本實施例的半導體封裝在第二底部填充層33(或第二底部填充層37)處的應力比約為0.9。

根據上述的應力類比結果，證明整個半導體封裝和底部填充層的應力明顯降低。

此外，還進行了傳統半導體封裝(共面性約980萬)和本實施例的半導體封裝(共面性約920萬)的共面性(COP)模擬。結果表明，本實施例的半導體封裝的基板65的共面性得到改善。

此外，傳統的半導體封裝(包括一個或複數個與基板的拐角相鄰的虛設晶粒)和本實施例的半導體封裝(包括如圖1到圖5所示的一個或複數個與基板的拐角相鄰的虛設封裝)通過熱迴圈(thermal cycling)進行了可靠性測試。可靠性結果表明，傳統的半導體封裝在-40℃至125℃之間無法透過850次熱迴圈。可靠性結果還表明，熱迴圈會導致傳統半導體封裝底部填充材料層的分層和開裂失效。然而，本實施例的半導體封裝在-40℃和125℃之間通過了850次熱迴圈。可靠性結果還表明，在850次熱迴圈後，本實施例的半導體封裝的底部填充材料層(例如第一底部填充層27/47和第二底部填充層33/37)沒有發現開裂和分層。由此可知，本發明實施例中採用虛設封裝的方式明顯優於虛設晶粒的方式，極大的提高了所形成的半導體封裝(例如半導體封裝P1、P2、P3、P4等)結構穩定性和可靠性。

根據上述一些實施例，半導體封裝實現了幾個優點。在一些實施例中，鄰近中介層的相對拐角(或相對邊緣)和基板的相對拐角(或相對邊緣)佈置的半導體結構具有相似的結構配置(例如，封裝)以減少和平衡半導體封裝的整體應力。例如，鄰近基板的拐角或邊緣設置的一個半導體結構被配置為虛設封裝。在一些實施例中，可以降低和平衡中介層(半導體結構安裝在其上)的應力和基板(一個或複數個中介層安裝在其上)的應力。因此，根據本發明的一些實施例，可以提高整個半導體封裝的共面性(COP)。此外，在一些實施例中，半導體封裝件通過了熱迴圈測試，並且在熱迴圈測試後半導體封裝件的底部填充材料層沒有出現開裂和分層。因此，根據本發明的一些實施例的半導體封裝的熱可靠性得到顯著提高。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

P1:半導體封裝

11:中介層