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TWI856575B - 裸晶封裝、積體電路封裝及其製造方法 - Google Patents

裸晶封裝、積體電路封裝及其製造方法 Download PDF

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TWI856575B
TWI856575B TW112110705A TW112110705A TWI856575B TW I856575 B TWI856575 B TW I856575B TW 112110705 A TW112110705 A TW 112110705A TW 112110705 A TW112110705 A TW 112110705A TW I856575 B TWI856575 B TW I856575B
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唐和明
盧超群
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銓心半導體異質整合股份有限公司
鈺創科技股份有限公司
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Abstract

一種裸晶封裝包括一半導體裸晶、一被動元件、一模封化合物及一重佈層。半導體裸晶包括一第一接觸墊。被動元件包括一第二接觸墊。模封化合物包覆半導體裸晶及被動元件。重佈層配置於半導體裸晶及被動元件上方，其中重佈層電性連接第一接觸墊與第二接觸墊。半導體裸晶與被動元件係垂直地重疊。

Description

裸晶封裝、積體電路封裝及其製造方法
本發明是有關於一種裸晶封裝、積體電路封裝及其製造方法。
請參照第1A~1C圖，其繪示習知技藝之多個半導體封裝10、20及30的示意圖。
如第1A圖所示，習知的功率調節(power regulation)解決方案基於高性能應用，需要許多分離元件在外部支援用覆晶(flip chip)鍵合於基板之處理器(processor)系統單晶片(System-On-Chip,SoC)11。在習知解決方案中，DC-DC功率轉換器(power converter)或例如是降壓轉換器之穩壓器將功率從高電壓轉換為低電壓，以適用於各種使用功率轉換元件之微電子應用(microelectronics applications)，其中功率轉換元件包含是安裝在印刷電路板15上且相距處理器SoC晶片11長距離之電源管理/控制IC(integrated circuit)12、電源開關、大型電感器13及大型電容器14。由於熱傳導損耗(=I2R，其中I是電流，R是線路電阻)，長距離會消耗功率轉換器的功率，並在從印刷電路板到處理器的連線中產生顯著的功率損耗，且大交流阻 抗會導致處理器功耗動態變化，因此需要電源供應增益以確保足夠高的電壓實現處理器有效率地運作。
如第1B~1C圖所示，關於共封裝(co-packaging)在基板上之SoC晶片11與動態隨機存取記憶體(Dynamic Random-Access Memory,DRAM)21，此處之封裝可以是如第1B圖所示基於BGA(ball grid array)的有機層壓基板(organic laminate substrate)封裝之並排(side-by-side)封裝形式，或如第1C圖所示之堆疊裸晶封裝(stacked-die packaging)，其中22表示重佈層(redistribution layer,RDL)、23表示固化的裸晶附貼(die attach,DA)，而24表裸晶附貼膜(die attach film,DAF)。此處之封裝也可以使用基於QFP(quad flat pack)的低成本金屬導線架(leadframe)基板。第1B圖之重佈層22用以將中央DRAM接觸墊(bonding pad)重新佈線到DRAM裸晶邊緣，以縮短DRAM和SoC之間的導線距離，從而獲得更好的性能。
除了第1A~1C圖所示之封裝，堆疊封裝(package-on-package,PoP)是另一傳統封裝，其具有安裝在SoC封裝之頂部的DRAM封裝，而SoC封裝又安裝在印刷電路板上。裸晶之間及底部裸晶與層壓基板之間的互連通常以焊料接合(solder bonding)實現。PoP廣泛用於手機(cell phone)之封裝應用處理器。通常，即使基於導線架的PoP可以在市面上買到，反而是層壓基板較導線架常用於支持更高的數據速率。然而，PoP結構仍面臨功率損耗及大的交流阻抗問題。
根據一實施例，提供了一種裸晶封裝。裸晶封裝包括一半導體裸晶、一被動元件、一模封化合物及一重佈層。半導體裸晶具有一第一接觸墊。被動元件具有一第二接觸墊。模封化合物包覆半導體裸晶及被動元件。重佈層位於半導體裸晶及被動元件上方，其中重佈層電性連接第一接觸墊與第二接觸墊。其中，半導體裸晶與被動元件係垂直地重疊。
根據另一個實施例，半導體裸晶的第一接觸墊與被動元件的第二接觸墊墊係垂直地重疊。
根據另一個實施例，裸晶封裝更包括位於被動元件下方的一間隔件(spacer)，半導體裸晶的高度實質上等於被動元件的高度與間隔件的高度之和。
根據另一實施例，被動元件為一分離的電容、一分離的電感或一分離的電阻。
根據另一實施例，被動元件為分離的電感，且一共形屏蔽材料環繞分離的電感之至少一表面。
根據另一個實施例，裸晶封裝，更包括一在半導體裸晶及被動元件下方的散熱器，且半導體裸晶及被動元件透過一導熱附貼材料附貼於散熱器。
根據另一個實施例，提供了一種裸晶封裝。裸晶封裝包括一半導體裸晶、一被動元件、一模封化合物及一重佈層。半導體裸晶具有一第一接觸墊。被動元件具有一第二接觸墊。模封化合物包覆半導體裸晶及被動元件。重佈層位於半導體裸晶及被動元件上方，其中重佈層電性連接第一接觸墊與第二接觸墊。其中，半導體裸晶與被動元件係水平地重疊。
根據另一個實施例，模封化合物包括一電性連接到第二接觸墊與重佈層的模通孔(through-mold via)。
根據另一個實施例，半導體裸晶附貼在被動元件上。
根據另一個實施例，裸晶封裝更包括另一被動元件位於重佈層上且接合於重佈層。
根據另一個實施例，被動元件為一分離的電感，且一共形屏蔽(conformal shield)材料環繞分離的電感之至少一表面。
根據另一實施例，裸晶封裝更包括一位於半導體裸晶及被動元件下方的散熱器，且半導體裸晶及被動元件透過一導熱附貼材料附貼於散熱器
根據另一個實施例，提供了一種裸晶封裝。裸晶封裝包括一半導體裸晶、一被動元件、一模封化合物及一重佈層。半導體裸晶具有一第一接觸墊及一在半導體裸晶中的矽通孔。被動元件具有一第二接觸墊。模封化合物包覆封裝半導體裸晶。重佈層位於半導體裸晶上方，其中重佈層電性連接於第一接觸墊。半導體裸晶具有一空腔(cavity)，被動元件位於空腔內，且第二接觸墊與矽通孔電性連接。
根據另一個實施例，空腔位於半導體裸晶之一背面，使矽通孔透過空腔露出。
根據另一個實施例，裸晶封裝更包括一填充在空腔的複數個壁與被動元件之間的封裝材料。
根據另一實施例，裸晶封裝更包括一位於半導體裸晶及被動元件下方的散熱器，且半導體裸晶及被動元件透過一導熱附貼材料附貼於散熱器。
根據另一個實施例，提供了一種IC封裝。IC封裝包括如上所述的裸晶封裝以及一半導體元件。半導體元件佈置於裸晶封裝下方。
根據另一實施例，半導體元件為一系統單晶片(System-On-Chip,SoC)，SoC晶片透過複數個焊料凸塊電性連接於裸晶封裝。
根據另一實施例，IC封裝，更包括一位於SoC晶片下方的層壓基板，SoC晶片透過一打線接合或一焊料接合電性連接於層壓基板
根據另一個實施例，半導體元件是一SoC晶片，且裸晶封裝的半導體晶片是一動態隨機存取記憶體(DRAM)晶片。
根據另一個實施例，半導體元件是另一如請求項1、7或13所述之裸晶封裝。
根據另一個實施例，裸晶封裝之半導體晶片是一DRAM晶片，且半導體元件之半導體晶片是另一DRAM晶片。
根據另一個實施例，另一裸晶封裝包括一矽通孔或一模通孔。
根據另一個實施例，裸晶封裝透過複數個焊料凸塊直接接合到半導體元件。
根據另一個實施例，複數個虛設(Dummy)凸塊位於裸晶封裝與半導體元件之間。
根據另一個實施例，裸晶封裝與半導體元件部分垂直地重疊，且一支撐間隔件位於裸晶封裝下方且鄰近半導體元件。
根據另一個實施例，提供了一種裸晶封裝的製造方法。製造方法包括以下步驟：提供包括一第一接觸墊之一半導體裸晶及包括一第二接觸墊之一被動元件在一載體上，其中半導體裸晶與被動元件係垂直地重疊；以一重佈層連接第一接觸墊與第二接觸墊；以及，形成一模封化合物包覆半導體裸晶及被動元件。
根據另一個實施例，提供了一種裸晶封裝的製造方法。製造方法包括以下步驟：提供包括一第一接觸墊之一半導體裸晶及包括一第二接觸墊之一被動元件在一載體上，其中半導體裸晶與被動元件係水平地重疊；以一重佈層連接第一接觸墊與第二接觸墊；以及，形成一模封化合物包覆半導體裸晶及被動元件。
根據另一個實施例，提供了一種裸晶封裝的製造方法。製造方法包括以下步驟：提供包括一第一接觸墊及一矽通孔之一半導體裸晶在一載體上，其中半導體裸晶具有一空腔，被動元件位於空腔內，且被動元件包括一第二接觸墊電性連接於矽通孔；以一重佈層連接第一接觸墊；以及，形成一模封化合物包覆半導體裸晶。
在閱讀了以下各種附圖中所示的優選實施例的詳細描述之後，本發明的這些目標對於本領域中具有通常知識者來說無疑將變得顯而易見。
1,3,280:載體
2,270:離型層
10,11,20,30:半導體封裝
12:電源管理/控制
13:大型電感器
14:大型電容器
15:印刷電路板
21:動態隨機存取記憶體
22,130,621,721,922:重佈層
23:晶片附貼
24:晶片附貼膜
100,100',200,300,400,500:裸晶封裝
110,510:半導體裸晶
110u,120u,140u,220u,320u,513u:第一表面
110b,120b,140b,513b:第二表面
110s:第一側面
111,511:第一接觸墊
112,133,516:保護層
112a:開口
120,220,320,520:被動元件
120s:第二側面
121,321,521:第二接觸墊
122:電極
131:介電層
131a,133a:開口
132:導電層
134:導電墊
140,140',650:模封化合物
150,630:接點
155:虛設焊料凸塊
260:間隔件
261,263:晶片附貼膜
262:間隔物
390,512,722,921:導電通孔
480:電子元件
490,660,760,970:底部填充物
510r:空腔
513:矽基板
513a:孔洞
514:FEOL層
515:BEOL層
516a:開口
530:封裝材料
600,700,800,900:IC封裝
610,724:基板
620,820,920:半導體元件
640:線
670:晶片附貼
740:焊料凸塊
723:第二重佈層
720,920:半導體元件
890:間隔件
H1,H21,H22:高度
SP1:空間
C1:切割道
第1A~1C圖繪示習知技藝之多個半導體封裝的示意圖。
第2A圖繪示依照本發明一實施例的裸晶封裝的示意圖。
第2B圖繪示本發明另一實施例的裸晶封裝的示意圖。
第3圖繪示本發明另一實施例的裸晶封裝的示意圖。
第4圖繪示本發明另一實施例的裸晶封裝的示意圖。
第5圖繪示本發明另一實施例的裸晶封裝的示意圖。
第6圖繪示本發明另一實施例的裸晶封裝的示意圖。
第7圖繪示本發明另一實施例的IC封裝的示意圖。
第8圖繪示本發明另一實施例的IC封裝的示意圖。
第9圖繪示本發明另一實施例的IC封裝的示意圖。
第10圖繪示本發明另一實施例的IC封裝的示意圖。
第11A~11F圖繪示導致第2A圖之裸晶封裝的製造過程的示意圖。
第12A~12F圖繪示導致第2B圖之裸晶封裝的製造過程的示意圖。
第13A~13F圖繪示導致第2A圖之裸晶封裝的製造過程的示意圖。
第14A~14G圖繪示導致第6圖之半導體裸晶及被動元件整合成單件之製造過程示意圖。
在下文的實施方式中，出於解釋的目的，闡述了許多具體細節以便提供對所揭示的實施例的透徹理解。然而，顯而易見的是可以在沒有這些具體細節的情況下實施一個或多個實施例。在其他情況下，為了簡化附圖，示意性地繪示已知的結構和裝置。
第2A圖繪示依照本發明一實施例的裸晶封裝100的示意圖，第2B圖繪示本發明另一實施例的裸晶封裝100'的示意圖。
如第2A圖所示，裸晶封裝100包括至少一半導體裸晶110、至少一個被動元件120、重佈層130、模封化合物(molding compound)140及至少一接點(contact)150。半導體裸晶110具有至少一第一接觸墊(bonding pad)111。被動元件120具有至少一第二接觸墊121。模封化合物140包覆半導體裸晶110及被動元件120。重佈層130配置在半導體裸晶110及被動元件120上方。重佈層130電性連接第一接觸墊111與第二接觸墊121。由於垂直於一垂直軸(例如，在裸晶上或封裝厚度方向上之z軸)的不同水平線穿過半導體裸晶110與被動元件120二者，半導體裸晶110垂直地重疊於被動元件120。在另一視角中，半導體裸晶110與被動元件120水平間隔開來。在RDL製程中，被動元件120盡可能地靠近半導體裸晶110配置，因此可以有效地降低雜訊(noise)且可顯著減小裸晶封裝100的尺寸(長度、寬度及厚度)。
在本實施例中，半導體裸晶110可以是例如DRAM、SoC晶片、電源管理IC(Power Management IC,PMIC)、整合穩壓器(Integrated Voltage Regulator,IVR)等。
如第2A圖所示，半導體裸晶110還具有第一表面110u、與第一表面110u反面的第二表面110b以及第一側面110s，而被動元件120具有第一表面120u、相對於第一表面120u的第二表面120b及第二側面120s。模封化合物140包圍(或模裝)半導體裸晶110的第一側面110s及被動元件120的第二側面120s，並露出半導體裸晶110之第一表面110u和被動元件之第一表面120u。重佈層130形成於第一表面110u及第一表面120u上。
如第2A圖所示，半導體裸晶110更包括一保護層(passivation layer)112，保護層112具有一露出第一接觸墊111之開口112a。
如第2A圖所示，被動元件120可以是分離的(discrete)電容、分離的電感或分離的電阻。被動元件120更包括至少一電極122。在一實施例中，電極122形成於被動元件120的相對二側。二電極122分別電性連接二第二接觸墊121。被動元件120透過第二接觸墊121電性連接重佈層130。在本實施例中，被動元件120例如為多層陶瓷電容(Multi-Layer Ceramic Capacitor,MLCC)。
如第2A圖所示，重佈層130延伸超出半導體裸晶110之第一側面110s及被動元件120之第二側面120s，以形成扇出結構(fan-out structure)。重佈層130可包括至少一介電層131、至少一導電層132、至少一保護層133及至少一導電墊134。介電層131形成於模封化合物140上且具有多個露出半導體裸晶110之第一接觸墊111的開口131a。導電層132形成於介電層131上且橫向(或側向)延伸超出半導體裸晶110之第一側面110s及被動元件120之第二側面120s。導電層132進一步延伸至開口131a，以電性連接半導體裸晶110與被動元件120。保護層133覆蓋導電層132及至少一露出導電層132之開口133a。各導電墊134形成於對應之開口133a內，以透過對應之開口133a電性連接於導電層132。此外，導電墊134包括一第一層1341及一第二層1342，其中第一層例如由鈦(titanium)、鈦/鎢(titanium/tungsten)或鎳-釩(nickel-vanadium)等材料形成，而第二層例如由銅、鎳、鈀、金或其組合等材料形成。導電墊134用於焊線接合(wire-bonding)或覆晶接合封裝(flip chip assembly)。
如第2A圖所示，多個接點150例如是焊球(solder ball)、導電柱(conductive pillar)、導電凸塊(conductive bump)等。各接點150形成在對應之導電墊134上。在另一實施例中，多個接點150可以是微型柱體(micro-pillar)或微型金屬墊(micro-metal-pad)，並且相對地可增大或減小接點150的尺寸。
如第2A圖所示，模封化合物140可以由環氧樹脂(epoxy)、樹脂(resin)、可模塑聚合物(moldable polymer)等形成。模封化合物140可在基本上呈液態時被施加，然後可透過化學反應固化，例如在環氧樹脂或樹脂中。在一些實施例中，模封化合物140可以是紫外線(ultraviolet)或熱固化聚合物，其可以膠狀(gel)或可延展固體(malleable solid)形式配置在半導體裸晶周圍，然後可透過紫外線或熱固化工藝進行固化。模封化合物140可透過各種封裝技術形成，例如是壓縮成型(compression molding)、注射成型(injection molding)或移轉成型(transfer molding)。
如第2A圖所示，第一表面140u、第一表面110u與第一表面120u實質上彼此對齊(例如齊平)。此外，模封化合物140更覆蓋於半導體裸晶110之第二表面110b與被動元件120之第二表面120b。然而，此非用以限制本發明實施例。
如第2B圖所示，裸晶封裝100'包括至少一半導體裸晶110、至少一個被動元件120、重佈層130、模封化合物140'及至少一接點150。裸晶封裝100'包括類似或同於裸晶封裝100之技術特徵，除了模封化合物140'露出半導體裸晶110之第二表面110b及被動元件120之第二表面120b外。模封化合物140'具有與第一表面140u相對之第二表 面140b，其中第二表面110b、第二表面120b與第二表面140b透過研磨製程(grinding process)彼此基本對齊。
第3圖繪示本發明另一實施例的裸晶封裝200的示意圖。
如第3圖所示，裸晶封裝200包括至少一半導體裸晶110、至少一被動元件220、重佈層130、模封化合物140、至少一接點150、間隔件(spacer element)260、離型層(release layer)270及載體280。裸晶封裝200包括類似或同於裸晶封裝100之技術特徵，除了被動元件220與半導體裸晶110在高度上不同外，且裸晶封裝200更包括間隔件260、離型層270及載體280。
如第3圖所示，間隔件260配置於被動元件220下方，用以提高被動元件220的高度，使半導體裸晶110的第一表面110u與被動元件220的第一表面220u位於同一水平面上。此外，半導體裸晶110的高度H1實質上等於被動元件220的高度H21與間隔件260的高度H22的總和。在一實施例中，間隔件260例如包括一晶片附貼膜261、間隔物262及晶片附貼膜263，其中間隔物262配置於晶片附貼膜261與晶片附貼膜263之間。
如第3圖所示，離型層270配置於載體280與模封化合物140之間。離型層270例如為離型層或離型/黏著(adhesive)層。載體280例如是玻璃載體。
第4圖繪示本發明另一實施例的裸晶封裝300的示意圖。
如第4圖所示，裸晶封裝300包括至少一半導體裸晶110、至少一被動元件320、重佈層130、模封化合物140、至少一接點150、離型層270、載體280及至少一導電通孔390。裸晶封裝300包括與裸晶封裝100相似或相同的特徵，除了被動元件320(如第4圖所示)及 被動元件120(如第2A圖所示)不同且裸晶封裝300更包括至少一個導電通孔390。
如第4圖所示，半導體裸晶110附貼在(attach)被動元件320上。由於垂直於水平軸(例如，x軸)的不同垂直線穿過半導體裸晶110與被動元件320，半導體裸晶110與被動元件320係水平地重疊。在另一視角中，半導體裸晶110與被動元件320垂直地間隔開來。
如第4圖所示，被動元件320例如是一分離的電感。被動元件320包括至少一第二接觸墊321並具有第一表面320u。第二接觸墊321形成於第一表面320u上且相對第一表面320u突出。
如第4圖所示，各導電通孔390例如是模通孔(Through Mold Via,TMV)。各導電通孔390由第一表面140u延伸至被動元件320。多個導電通孔390電性連接第二接觸墊321與重佈層130。重佈層130形成在模封化合物140的第一表面140u及半導體裸晶110上且透過重佈層130之導電層132電性連接於導電通孔390及半導體裸晶110的第一接觸墊111。半導體裸晶110及被動元件320透過重佈層130及導電通孔390電性連接。
在另一實施例中，裸晶封裝300更包括共形屏蔽材料(conformal shield material)(未繪示)，其至少包圍被動元件320的一表面。
在另一實施例中，裸晶封裝300更包括位於半導體裸晶110及被動元件320下方的散熱器(heat spreader)(未繪示)，其中半導體裸晶110及被動元件320透過至少一導熱附貼材料(thermal conducting die attach material)(未繪示)附貼於散熱器。
第5圖繪示本發明另一實施例的裸晶封裝400的示意圖。
如第5圖所示，裸晶封裝400包括至少一半導體裸晶110、至少一被動元件320、重佈層130、模封化合物140、至少一接點150、離型層270、載體280、至少一導電通孔390、至少一電子元件480及底部填充物(underfill)490。裸晶封裝400包括與裸晶封裝300相似或相同的特徵，除了裸晶封裝400更包括至少一電子元件480及底部填充物490。在裸晶朝上(如第12B圖所示)的情況下，被動元件320先接合(bonded)到離型層270，然後半導體裸晶110再附貼到被動元件320。導電通孔390係在模封(molding)及模塑研磨(mold grinding)後透過雷射穿孔形成技術(laser via hole formation)、鈦/銅種子層沉積、銅電鍍及以聚合物及導電材料(例如焊料(solder))填塞穿孔(via hole)而形成。
如第5圖所示，電子元件480例如是另一被動元件或主動晶片(active chip)。電子元件480透過至少一接點150接合到重佈層130。底部填充物490形成在電子元件480與重佈層130之間且封裝多個接點150以保護接點150。
在另一實施例中，裸晶封裝400更包括共形屏蔽材料(未繪示)，其包覆被動元件320的至少一表面。
在另一實施例中，裸晶封裝400更包括位於半導體裸晶110及被動元件320下方的散熱器(未繪示)，其中半導體裸晶110及被動元件320透過一導熱附貼材料(conducting die attach material)(未繪示)附貼於散熱器。
第6圖繪示本發明另一實施例的裸晶封裝500的示意圖。裸晶封裝500包括至少一半導體裸晶510、至少一被動元件520、重佈層130、模封化合物140、離型層270及載體280。裸晶封裝500包括與裸晶封裝200類似或相同的特徵，除了半導體裸晶510與被動元件520 整合為一體之外。如此，被動元件520可盡可能地靠近半導體裸晶510設置，以有效地降低雜訊，且裸晶封裝500的尺寸(長度、寬度及厚度)可顯著地縮小。
如第6圖所示，半導體裸晶510包括半導體裸晶510中之至少一第一接觸墊511及至少一個導電通孔512。被動元件520包括至少一第二接觸墊521。模封化合物140包覆半導體裸晶510。重佈層130配置在半導體裸晶510及被動元件520上方且電性連接於第一接觸墊511。半導體裸晶510具有一空腔510r，被動元件520位於空腔510r中，第二接觸墊521電性連接於導電通孔512。
導電通孔512例如是矽通孔(Through Silicon Via,TSV)。半導體裸晶510更包括矽基板513、前端製程(Front-End-of-the-Line,FEOL)層514、後端製程(Back-End-of-the-Line,BEOL)層515及保護層516。導電通孔512可從BEOL層515延伸到空腔510r，於將被動元件520電性連接到BEOL層515。矽基板513具有第一表面513u以及與第一表面513u相對的第二表面513b。BEOL層515及FEOL層514形成在矽基板513上及內部。保護層516覆蓋BEOL層515且具有至少一個開口516a露出第一接觸墊511。
如第6圖所示，空腔510r位於半導體裸晶510的背面，使導電通孔512透過空腔510r露出。此外，空腔510r從第二表面513b往第一表面513u延伸，但未一路延伸至第一表面513u。
如第6圖所示，裸晶封裝500更包括封裝材料(encapsulating material)530，其填滿在空腔510r的多個壁與被動元件520之間。
在另一實施例中，裸晶封裝500更包括在被動元件320下方的散熱器(未繪示)，其中被動元件320透過導熱附貼材料(未繪示)附貼於散熱器。
第7圖繪示本發明另一實施例的IC封裝600的示意圖。
IC封裝600包括裸晶封裝100、基板610、半導體元件620、至少一接點630、至少一金屬線640、模封化合物650、底部填充物660及晶片附貼(die attach)670。半導體元件620配置在裸晶封裝100下方。在另一實施例中，裸晶封裝100或半導體元件620可以是裸晶封裝200~500中任何一者。
基板610例如是層壓基板。基板610配置於半導體元件620下方，半導體元件620透過至少一金屬線640電性連接基板610。
如第7圖所示，半導體元件620例如是DRAM、SoC晶片等。半導體元件620透過至少一接點150(例如，焊料凸塊(solder bump))電性連接至裸晶封裝100。裸晶封裝100的半導體裸晶(未繪示)例如是DRAM晶片。
如第7圖所示，半導體元件620透過晶片附貼670配置在基板610上，並透過金屬線640電性連接到基板610。裸晶封裝100透過接點150配置在半導體元件620上並電性連接於半導體元件620。此外，半導體元件620包括一重佈層621，並且裸晶封裝100通過多個接點150電性連接於半導體元件的重佈層621。在本實施例中，裸晶封裝100更包括至少一虛設焊料凸塊(dummy solder bump)155，其配置於裸晶封裝100與半導體元件620之間。當裸晶封裝100堆疊於半導體元件620上時，虛設焊料凸塊155可提高接合良率及可靠性。
如第7圖所示，底部填充物660形成在裸晶封裝100與半導體元件620之間形成且封裝多個接點150。模封化合物650形成在基板610上且包覆裸晶封裝100、半導體元件620、金屬線640及底部填充物660。在另一實施例中，裸晶封裝100或半導體元件720可以是裸晶封裝100~500中任一者。
第8圖繪示本發明另一實施例的IC封裝700的示意圖。
IC封裝700包括基板610、半導體元件720、至少一接點630、至少一焊料凸塊740、底部填充物660、底部填充物760及裸晶封裝100。在另一實施例中，裸晶封裝100或半導體元件720可以是裸晶封裝100~500中任何一者。
半導體元件720例如是DRAM、SoC晶片等。半導體元件720設置於基板610上並透過焊料凸塊740電性連接於基板610。此外，半導體元件720包括第一重佈層721、至少一導電通孔722、一第二重佈層723及一基板724。第一重佈層721與第二重佈層723形成於基板724的相對二側，並透過導電通孔722電性連接。導電通孔722例如是TSV。第二重佈層723電性連接到焊料凸塊740，使半導體元件720透過第二重佈層723電性連接到基板610。裸晶封裝100配置在半導體元件720上並透過多個接點150電性連接於半導體元件720。底部填充物760在半導體元件720與基板610之間形成且封裝多個焊料凸塊740。
第9圖繪示本發明另一實施例的IC封裝800的示意圖。
IC封裝800包括基板610、半導體元件620、至少一個接點630、至少一個金屬線640、模封化合物650、至少一晶片附貼670、半導體元件820、間隔物890及裸晶封裝100。在另一實施例中，裸晶封 裝100、半導體元件620及半導體元件820可由裸晶封裝100~500中一者取代。
半導體元件820例如是另一裸晶封裝，例如是裸晶封裝100~500之一者。裸晶封裝100及半導體元件820可在裸晶封裝100之半導體裸晶110(未繪示)是一DRAM晶片而半導體元件820之半導體裸晶110(未繪示)是另一DRAM晶片下，加倍儲存容量。
裸晶封裝100透過金屬接合線(metal bonding wire)640電性連接於半導體元件620(或與基板610)，且半導體元件820透過金屬接合線640電性連接於基板610及/或半導體元件620。半導體元件820配置在裸晶封裝100下方。裸晶封裝100及半導體元件820在x-y平面中錯位(shifted)且在基板610及裸晶封裝100下方形成空間SP1。間隔件890配置在空間SP1內，以使用晶片附貼材料支撐裸晶封裝100。如此，當金屬線640接合至裸晶封裝100時，可避免裸晶封裝100發生位移。
第10圖繪示本發明另一實施例的IC封裝900的示意圖。
IC封裝900包括基板610、半導體元件620、至少一接點630、至少一個接合線640、模封化合物650、至少一晶片附貼670、底部填充物970、裸晶封裝100及半導體元件920。在另一實施例中，裸晶封裝100、半導體元件620及/或半導體元件920可由裸晶封裝100~500中一者取代。
裸晶封裝100及/或半導體元件920可以是DRAM晶片與被動元件二合為一，如裸晶封裝100至500所示。因此，裸晶封裝100及半導體元件920可在裸晶封裝100之半導體裸晶(未繪示)是一DRAM晶片而半導體元件920之半導體裸晶(未繪示)是另一DRAM晶片下，加倍儲存容量。
裸晶封裝100透過裸晶封裝100的接點150配置在半導體元件920上。底部填充物970在裸晶封裝100與半導體元件920之間形成並封裝多個接點150。半導體元件920包括與裸晶封裝100相同或相似特徵，除了半導體元件920更包括至少一導電通孔921及重佈層922外，其中導電通孔921可從重佈層922延伸至重佈層130。導電通孔921例如是TSV或TMV。裸晶封裝100與半導體元件920彼此電性連接。例如，裸晶封裝100之重佈層130與半導體元件920之重佈層922電性連接。裸晶封裝100透過至少一接點150(例如是焊料凸塊)直接接合至半導體元件920。此外，至少一虛設焊料凸塊155位於裸晶封裝100與半導體元件920之間。
第11A~11F圖繪示導致第2A圖之裸晶封裝100的製造過程的示意圖。在本實施例中，此製程被稱為「晶面朝下(face down)之晶片先(chip-first)製程」。
如第11A圖所示，提供其上設置有離型層2的載體1。
如第11B圖所示，至少一半導體裸晶110與至少一被動元件120透過離型層2配置於載體1上。在本實施例中，半導體裸晶110以「晶面朝下(face-down)」方位耦接至離型層2。
如第11C圖所示，在載體上形成模封化合物140，模封化合物140封裝半導體裸晶110之第一側面及被動元件120之第二側面。
如第11D圖所示，移除載體1及離型層2，以露出半導體裸晶110的第一接觸墊111、被動元件120的第二接觸墊121與模封化合物140的第一表面140u。
如第11E圖所示，形成重佈層130於模封化合物140的表面140u上，其中重佈層130電性連接露出之第一接觸墊111與露出之第二接觸墊121。然後，至少一接點150形成在重佈層130上。
如第11F圖所示，形成多個切割道(singulation path)C1通過模封化合物140及重佈層130，以建立至少一裸晶封裝100。使用合適切割工具(dicing tool)形成切割道C1。
請參照第12A~12F圖，其繪示是第2B圖之裸晶封裝100'的製造過程的示意圖。在本實施例中，此製程被稱為「晶面朝上(face up)之晶片先(chip-first)製程」。
如第12A圖所示，提供其上設置有離型層2的載體1。
如第12B圖所示，至少一半導體裸晶110及至少一被動元件120透過離型層2配置於載體1上。在本實施例中，半導體裸晶110以「晶面朝上(face-up)」方位耦接至離型層2。
如第12C圖所示，在載體上以模封化合物140封裝半導體裸晶110之第一側面及被動元件120之第二側面。
如第12D圖所示，在模封化合物140的表面140u上形成重佈層130，其中重佈層130電性連接露出之第一接觸墊111與露出之第二接觸墊121。
如第12E圖所示，在重佈層130上形成至少一接點150。
如第12F圖所示，在移除載體1後，形成多個穿過模封化合物140與重佈層130的切割道C1，以形成至少一裸晶封裝100'。使用合適切割工具形成切割道C1。
請參照第13A~13F圖，其繪示導致第2A圖之裸晶封裝100的製造過程的示意圖。在本實施例中，此製程被稱為「晶面朝下(face down)之後晶片(chip-last)製程」。
如第13A圖所示，提供其上設置有離型層2的載體1。
如第13B圖所示，通過離型層2在載體1上形成重佈層130。在本製程中，重佈層130例如為聚酰亞胺/銅基(polyimide/copper based)RDL膜。
如第13C圖所示，至少一半導體裸晶110及至少一被動元件120使用例如具有底部填充物的焊料凸塊接合到重佈層130。在本實施例中，半導體裸晶110以「晶面朝下(face-down)」方位耦接至重佈層130。
如第13D圖所示，在重佈層130上形成模封化合物140，其中模封化合物140封裝半導體裸晶110之第一側面及被動元件120之第二側面。
如第13E圖所示，移除載體1及離型層2，以露出重佈層130。然後，在露出之重佈層130上形成至少一接點150。
如第13F圖所示，形成多個穿過模封化合物140與重佈層130的切割道C1，以建立至少一裸晶封裝100。使用合適切割工具形成切割道C1。
裸晶封裝200至500的製造過程與裸晶封裝100的製造過程類似，在此不再贅述。
請參照第14A~14G圖，其繪示第6圖之半導體裸晶510及被動元件520整合成單件之製造過程示意圖。
如第14A圖所示，提供具有至少一孔洞513a的矽基板513。矽基板513，例如晶圓。矽基板513具有第一表面513u及相對第一表面513u的第二表面513b。各孔洞513a從第一表面513u往第二表面513b延伸，但並未一直延伸至第二表面513b。各孔洞513a例如是盲孔。
如第14B圖所示，用導電材料填滿孔洞513a，以形成導電通孔512。
如第14C圖所示，在矽基板513內形成FEOL層514。
如第14D圖所示，在矽基板513的第一表面513u上形成FEOL層514並形成BEOL層515耦接至導電通孔512，接著在BEOL層515上形成至少一第一接觸墊511。然後，形成保護層516於第一表面513u上，保護層516具有至少一開口516a，其露出對應之第一接觸墊511。
如第14E圖所示，將第14D圖之結構透過離型層4配置在載體3上，然後形成從第二表面513b延伸至導電通孔512的空腔510r，空腔510r露出導電通孔512。
如第14F圖所示，配置至少一被動元件520配置於空腔510r內，其中被動元件520的第二接觸墊521電性分別連接於導電通孔512。
如第14G圖所示，在空腔510r內形成包覆被動元件520的封裝材料530，以結合半導體裸晶510與被動元件520。接著，移除載體3與離型層4。
綜上，本發明實施例提供一種裸晶封裝、積體電路封裝及其製造方法。在一實施例中，裸晶封裝包括半導體裸晶、被動元件 及重佈層。半導體裸晶及被動元件在重佈層製程中以重佈層連接。如此，被動元件可盡可能地靠近半導體裸晶配置，從而可有效地降低雜訊，並可顯著地縮小裸晶封裝的尺寸(長度、寬度及厚度)。
對於本發明所屬技術領域中具有通常知識者來說顯而易見的是，可以對所揭露的實施例進行各種修改和變化。本文所示的說明書和範例僅用於示例，本揭露的真實範圍由所附申請專利範圍及其均等物為準。
300:裸晶封裝
110:半導體裸晶
140u,320u:第一表面
111:第一接觸墊
320:被動元件
130:重佈層
132:導電層
140:模封化合物
150:接點
270:離型層
280:載體
321:第二接觸墊
390:導電通孔

Claims (29)

  1. 一種裸晶封裝，包括：一半導體裸晶，具有一第一接觸墊；一被動元件，具有一第二接觸墊；一模封化合物(molding compound)，包覆該半導體裸晶及該被動元件；以及一重佈層，位於該半導體裸晶及該被動元件上方，其中該重佈層電性連接該第一接觸墊與該第二接觸墊；其中，該半導體裸晶與該被動元件係垂直地重疊。
  2. 如請求項1所述之裸晶封裝，其中該半導體裸晶的該第一接觸墊與該被動元件的該第二接觸墊係垂直地重疊。
  3. 如請求項1所述之裸晶封裝，更包括位於該被動元件下方的一間隔件(spacer)，該半導體裸晶的高度實質上等於該被動元件的高度與該間隔件的高度之和。
  4. 如請求項1所述之裸晶封裝，其中該被動元件為一分離的電容、一分離的電感或一分離的電阻。
  5. 如請求項4所述之裸晶封裝，其中該被動元件為該分離的電感，且一共形屏蔽材料(conformal shield material)環繞該分離的電感之至少一表面。
  6. 如請求項1所述之裸晶封裝，更包括一在該半導體裸晶及該被動元件下方的散熱器(heat spreader)，且該半導體裸晶及該被動元件透過一導熱晶片附貼材料(thermal conducting die attach material)附貼於該散熱器。
  7. 一種裸晶封裝，包括：一半導體裸晶，具有一第一接觸墊；一被動元件，具有一第二接觸墊；一模封化合物，包覆該半導體裸晶及該被動元件；以及一重佈層，位於該半導體裸晶及該被動元件上方，其中該重佈層電性連接該第一接觸墊與該第二接觸墊；其中，該半導體裸晶與該被動元件係水平地重疊。
  8. 如請求項7所述之裸晶封裝，其中該模封化合物包括一電性連接到該第二接觸墊與該重佈層的模通孔(Through Mold Via,TMV)。
  9. 如請求項8所述之裸晶封裝，其中該半導體晶片附貼在該被動元件上。
  10. 如請求項7所述之裸晶封裝，更包括另一被動元件位於該重佈層上方且接合於該重佈層。
  11. 如請求項7所述之裸晶封裝，其中該被動元件為一分離的電感，且一共形屏蔽材料環繞該分離的電感之至少一表面。
  12. 如請求項7所述之裸晶封裝，更包括一位於該半導體裸晶及該被動元件下方的散熱器，且該半導體裸晶及該被動元件透過一導熱晶片附貼材料附貼於該散熱器。
  13. 一種裸晶封裝，包括：一半導體裸晶，具有一第一接觸墊及一在該半導體裸晶中的矽通孔(Through Silicon Via,TSV)；一被動元件，具有一第二接觸墊； 一模封化合物，包覆該封裝半導體裸晶；以及一重佈層，位於該半導體裸晶以及該被動元件之上方，其中該重佈層電性連接於該第一接觸墊；其中，該半導體裸晶具有一空腔，該被動元件位於該空腔內，且該第二接觸墊與該矽通孔電性連接。
  14. 如請求項13所述之裸晶封裝，其中該空腔位於該半導體裸晶之一背面(backside)，使該矽通孔透過該空腔露出。
  15. 如請求項14所述之裸晶封裝，更包括一填充在該空腔的複數個壁與該被動元件之間的封裝材料。
  16. 如請求項13所述之裸晶封裝，更包括一位於該半導體裸晶及該被動元件下方的散熱器，且該半導體裸晶及該被動元件透過一導熱晶片附貼材料附貼於該散熱器。
  17. 一種IC封裝，包括：一如請求項1、7或13所述之裸晶封裝；以及一半導體元件，位於該裸晶封裝下方。
  18. 如請求項17所述之IC封裝，其中該半導體元件為一系統單晶片(System-On-Chip,SoC)，該SoC晶片透過複數個焊料凸塊(solder bumps)電性連接於該裸晶封裝。
  19. 如請求項18所述之IC封裝，更包括一位於該SoC晶片下方的層壓基板(laminate substrate)，該SoC晶片透過一打線接合或一焊料接合電性連接於該層壓基板。
  20. 如請求項17所述之IC封裝，其中該半導體元件是一SoC晶片，且該裸晶封裝的該半導體裸晶是一動態隨機存取記憶體(Dynamic Random-Access Memory,DRAM)晶片。
  21. 如請求項17所述之IC封裝，其中該半導體元件是另一如請求項1、7或13所述之裸晶封裝。
  22. 如請求項21所述之IC封裝，其中該裸晶封裝之該半導體裸晶是一DRAM晶片，且該半導體元件之該半導體裸晶是另一DRAM晶片。
  23. 如請求項21所述之IC封裝，其中該另一裸晶封裝包括一矽通孔或一模通孔。
  24. 如請求項21所述之IC封裝，其中該裸晶封裝透過複數個焊料凸塊直接接合到該半導體元件。
  25. 如請求項21所述之IC封裝，其中複數個虛設凸塊(dummy bump)位於該裸晶封裝與半導體元件之間。
  26. 如請求項21所述之IC封裝，其中該裸晶封裝與該半導體元件部分垂直地重疊，且一支撐間隔件(supporting spacer)位於該裸晶封裝下方且鄰近該半導體元件。
  27. 一種裸晶封裝的製造方法，包括：提供包括一第一接觸墊之一半導體裸晶及包括一第二接觸墊之一被動元件在一載體上，其中該半導體裸晶與該被動元件係垂直地重疊；以一重佈層連接該第一接觸墊與該第二接觸墊；以及形成一模封化合物包覆該半導體裸晶及該被動元件；其中，該重佈層位於該半導體裸晶及該被動元件上方。
  28. 一種裸晶封裝的製造方法，包括： 提供包括一第一接觸墊之一半導體裸晶及包括一第二接觸墊之一被動元件在一載體上，其中該半導體裸晶與該被動元件係水平地重疊；以一重佈層連接該第一接觸墊與該第二接觸墊；以及形成一模封化合物包覆該半導體裸晶及該被動元件；其中，該重佈層位於該半導體裸晶及該被動元件上方。
  29. 一種裸晶封裝的製造方法，包括：提供包括一第一接觸墊及一矽通孔之一半導體裸晶在一載體上，其中該半導體裸晶具有一空腔，該被動元件位於該空腔內，且該被動元件包括一第二接觸墊電性連接於該矽通孔；以一重佈層連接該第一接觸墊；以及形成一模封化合物包覆該半導體裸晶；其中，該重佈層位於該半導體裸晶以及該被動元件之上方。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190214369A1 (en) * 2016-09-28 2019-07-11 Intel IP Corporation Systems, methods, and apparatuses for implementing reduced height semiconductor packages for mobile electronics
US20200212018A1 (en) * 2018-12-26 2020-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Package and Method
US20200373289A1 (en) * 2016-12-07 2020-11-26 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming a 3D Interposer System-in-Package Module

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5005321B2 (ja) * 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
KR20120056051A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
US9398694B2 (en) * 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
US9704780B2 (en) * 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US9660017B2 (en) * 2015-01-20 2017-05-23 Mediatek Inc. Microelectronic package with surface mounted passive element
US9985010B2 (en) * 2015-05-22 2018-05-29 Qualcomm Incorporated System, apparatus, and method for embedding a device in a faceup workpiece
US10217716B2 (en) * 2016-09-12 2019-02-26 Mediatek Inc. Semiconductor package and method for fabricating the same
KR102081089B1 (ko) * 2018-08-10 2020-02-25 삼성전자주식회사 반도체 패키지
US11798865B2 (en) * 2019-03-04 2023-10-24 Intel Corporation Nested architectures for enhanced heterogeneous integration
US11804470B2 (en) * 2019-08-22 2023-10-31 Intel Corporation Wafer level passive heat spreader interposer to enable improved thermal solution for stacked dies in multi-chips package and warpage control
KR102738685B1 (ko) * 2019-09-17 2024-12-06 삼성전자주식회사 소동 소자 모듈 및 상기 수동 소자 모듈을 포함하는 반도체 장치 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190214369A1 (en) * 2016-09-28 2019-07-11 Intel IP Corporation Systems, methods, and apparatuses for implementing reduced height semiconductor packages for mobile electronics
US20200373289A1 (en) * 2016-12-07 2020-11-26 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming a 3D Interposer System-in-Package Module
US20200212018A1 (en) * 2018-12-26 2020-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Package and Method

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