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TWI862066B - 具有電壓應力耐久性的電壓轉換器及其驅動方法 - Google Patents

具有電壓應力耐久性的電壓轉換器及其驅動方法 Download PDF

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TWI862066B
TWI862066B TW112129727A TW112129727A TWI862066B TW I862066 B TWI862066 B TW I862066B TW 112129727 A TW112129727 A TW 112129727A TW 112129727 A TW112129727 A TW 112129727A TW I862066 B TWI862066 B TW I862066B
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羅俊元
張武昌
李柏昌
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力旺電子股份有限公司
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Abstract

一種電壓轉換器，包含依序串聯耦接的交叉耦接電晶體對、第一至第三疊接電晶體對、差分輸入對，以及子電壓轉換器。第一疊接電晶體對由第一參考電壓控制。第二疊接電晶體對由差分控制電壓對控制。第三疊接電晶體對由小於第一參考電壓的第二參考電壓控制。差分輸入對由差分輸入電壓對控制。子電壓轉換器用以根據差分輸入電壓對、第一參考電壓及第二參考電壓產生差分控制電壓對。差分控制電壓對在第一參考電壓及第二參考電壓之間切換。電壓轉換器用以透過耦接至第二疊接電晶體對的反相輸出端及非反相輸出端輸出差分輸出電壓對。

Description

具有電壓應力耐久性的電壓轉換器及其驅動方法
本揭示文件是關於一種電壓轉換器及驅動方法，特別是關於一種具有電壓應力耐久性的電壓轉換器及其驅動方法。
電壓轉換器被使用於積體電路中以連接不同的電壓域（voltage domain），換句話說，將訊號自低電壓轉換至高電壓。在記憶體驅動電路中，用以寫入資料至記憶體單元及從記憶體單元中讀取資料的列解碼器及行解碼器，是透過電壓轉換器提供的電壓所驅動的。舉例而言，樹狀解碼器的每一級依賴於電壓轉換器的電壓，以導通或關斷該級的開關。因為樹狀解碼器的每一級被依序驅動，為樹狀解碼器的第一級提供電壓的電壓轉換器會受到長期的電壓應力（voltage stress）且老化得最嚴重。特別的是，長期的電壓應力會使得電壓轉換器的電晶體的閾值電壓升高，導致電壓轉換器發生故障。
本揭示文件提供一種電壓轉換器，包含第一交叉耦接（cross-coupled）電晶體對、第一疊接（cascode）電晶體對、第二疊接電晶體對、第三疊接電晶體對、第一差分輸入對及第一子電壓轉換器。第一交叉耦接電晶體對耦接至第一電源端。第一疊接電晶體對串聯耦接至第一交叉耦接電晶體對，且由第一參考電壓控制。第二疊接電晶體對串聯耦接至第一疊接電晶體對，且由第一差分控制電壓對控制。第三疊接電晶體對串聯耦接至第二疊接電晶體對，且由小於第一參考電壓的第二參考電壓控制。第一差分輸入對串聯耦接至第三疊接電晶體對，且由差分輸入電壓對控制。第一子電壓轉換器用以根據差分輸入電壓對、第一參考電壓及第二參考電壓，產生第一差分控制電壓對，其中第一差分控制電壓對在第一參考電壓及第二參考電壓之間切換。電壓轉換器用以透過耦接至第二疊接電晶體對的反相輸出端及非反相輸出端輸出差分輸出電壓對。
本揭示文件提供一種驅動方法，用以驅動電壓轉換器，其中電壓轉換器包含依序串聯耦接的第一交叉耦接電晶體對、第一疊接電晶體對、第二疊接電晶體對、第三疊接電晶體對及第一差分輸入對。驅動方法包含：透過第一差分輸入對接收差分輸入電壓對；透過第一參考電壓控制第一疊接電晶體對；使用電壓轉換器的第一子電壓轉換器，根據差分輸入電壓對、第一參考電壓及第二參考電壓，產生至少一差分控制電壓對；透過至少一差分控制電壓對控制第二疊接電晶體對；透過第二參考電壓控制第三疊接電晶體對，其中第二參考電壓小於第一參考電壓；以及經由耦接至第二疊接電晶體對的反相輸出端及非反相輸出端輸出差分輸出電壓對。至少一差分控制電壓對的相位隨著差分輸入電壓對的相位的切換而切換。
應理解，前文的總說明及以下的詳細說明均為示例，旨在提供對本揭示文件的進一步解釋。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為根據本揭示文件的一實施例的電壓轉換器100的示意圖。電壓轉換器100包含電晶體M1~M10，且用以分別自第一電源端P1及第二電源端P2接收操作電壓VPPa及操作電壓VSS。電壓轉換器100也用以接收參考電壓Vref1、參考電壓Vref2及差分輸入電壓對（例如，非反相輸入電壓Vip及反相輸入電壓Vin）。由電壓轉換器100接收的電壓從大到小分別為操作電壓VPPa（例如，22.5伏特）、參考電壓Vref1（例如，15伏特）、參考電壓Vref2（例如，7.5伏特）及操作電壓VSS（例如，0伏特）。
非反相輸入電壓Vip及反相輸入電壓Vin可以在參考電壓Vref2及操作電壓VSS之間變化。舉例而言，當非反相輸入電壓Vip為0伏特時，反相輸入電壓Vin為5伏特，反之亦然。電壓轉換器100可以將非反相輸入電壓Vip及反相輸入電壓Vin轉換為位於操作電壓VPPa及參考電壓Vref2之間的差分輸出電壓（第1圖中未示出）。
在非反相輸入電壓Vip及反相輸入電壓Vin分別為0伏特及5伏特的實施例中，電晶體M5的源極的電壓約等於操作電壓VPPa（例如，22.5伏特）。因此，電晶體M5承受了相當大的電壓應力（例如，22.5伏特減去7.5伏特後的15伏特），使得電晶體M5的閾值電壓可能在歷經長期操作之後提升，並導致流經電晶體M1、M3及M5的電流減少。如此下來，電晶體M3的源極及電晶體M2的閘極的電壓的提升速度會較正常狀況慢，且可能會有漏電流流經電晶體M2，導致操作電壓VPPa被下拉。電荷泵（第1圖中未示出）將無法穩定地提供操作電壓VPPa或者會導致更高的功耗。
第2圖為根據本揭示文件的一實施例的電壓轉換器200的示意圖。電壓轉換器200包含依序串聯耦接的交叉耦接電晶體對210、疊接電晶體對220、230、240及差分輸入對250。電壓轉換器200更包含子電壓轉換器260。電壓轉換器200用以根據操作電壓VPPa、操作電壓VSS、參考電壓Vref1及參考電壓Vref2，將非反相輸入電壓Vip及反相輸入電壓Vin轉換為差分輸出電壓（例如，分別轉換為非反相輸出電壓Vop1及反相輸出電壓Von1）。
電壓轉換器200的反相輸出電壓Von1及非反相輸出電壓Vop1可以分別自反相輸出端On1及非反相輸出端Op1輸出，其中反相輸出端On1及非反相輸出端Op1分別經由節點N3及N4耦接至疊接電晶體對230，但本揭示文件不限於此。在一些實施例中，反相輸出電壓Von1可以自節點N1、N3及N5中的任一者獲得，而非反相輸出電壓Vop1可以自節點N2、N4及N6中的任一者獲得。操作電壓VPPa、操作電壓VSS、參考電壓Vref1、參考電壓Vref2、非反相輸入電壓Vip及反相輸入電壓Vin相似於第1圖中所討論的對應多者，因此詳細的說明將被省略。
交叉耦接電晶體對210包含電晶體M1及電晶體M2。在一些實施例中，電晶體M1及M2可以透過使用P型電晶體實現。電晶體M1的第一端（例如，源極）及第二端（例如，汲極）分別耦接至第一電源端P1及節點N1，其中第一電源端P1用以提供操作電壓VPPa。電晶體M2的第一端（例如，源極）及第二端（例如，汲極）分別耦接至第一電源端P1及節點N2。電晶體M1的控制端（例如，閘極）及電晶體M2的控制端（例如，閘極）分別耦接至節點N2及N1。在一些實施例中，電晶體M1及M2的基極（body）耦接至第一電源端P1。
疊接電晶體對220經由節點N1及N2串聯耦接至交叉耦接電晶體對210。疊接電晶體對220包含電晶體M3及電晶體M4。在一些實施例中，電晶體M3及M4可以透過使用P型電晶體實現。電晶體M3的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N1及N3。電晶體M4的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N2及N4。電晶體M3的控制端（例如，閘極）及電晶體M4的控制端（例如，閘極）用以接收參考電壓Vref1。在一些實施例中，電晶體M3及M4的基極分別耦接至節點N1及N2。
疊接電晶體對220由參考電壓Vref1控制。具體而言，參考電壓Vref1決定了電晶體M3及M4的導通程度，進而限制了節點N1及N2的電壓不會小於參考電壓Vref1。
疊接電晶體對230經由節點N3及N4串聯耦接至疊接電晶體對220。疊接電晶體對230包含電晶體M5及電晶體M6。在一些實施例中，電晶體M5及M6可以透過使用P型電晶體實現。電晶體M5的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N3及N5。電晶體M6的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N4及N6。電晶體M5的控制端（例如，閘極）及電晶體M6的控制端（例如，閘極）用以分別接收差分控制電壓CA1及CA2。在一些實施例中，電晶體M5及M6的基極分別耦接至節點N3及N4。
疊接電晶體對240經由節點N5及N6串聯耦接至疊接電晶體對230。疊接電晶體對240包含電晶體M7及電晶體M8。在一些實施例中，電晶體M7及M8可以透過使用N型電晶體實現。更具體而言，電晶體M7及M8可以是橫向擴散金屬氧化物半導體（laterally diffused metal-oxide semiconductor，LDMOS）電晶體。電晶體M7的第一端（例如，汲極）及第二端（例如，源極）分別耦接至節點N5及N7。電晶體M8的第一端（例如，汲極）及第二端（例如，源極）分別耦接至節點N6及N8。電晶體M7的控制端（例如，閘極）及電晶體M8的控制端（例如，閘極）用以接收參考電壓Vref2。在一些實施例中，電晶體M7及M8的基極耦接至第二電源端P2，其中第二電源端P2用以提供操作電壓VSS。
疊接電晶體對240由參考電壓Vref2控制。具體而言，參考電壓Vref2決定了電晶體M7及M8的導通程度，進而限制了節點N7及N8的電壓不會大於參考電壓Vref2。
差分輸入對250經由節點N7及N8串聯耦接至疊接電晶體對240。差分輸入對250包含電晶體M9及電晶體M10。在一些實施例中，電晶體M9及M10可以透過使用N型電晶體實現。電晶體M9的第一端（例如，汲極）及第二端（例如，源極）分別耦接至節點N7及第二電源端P2。電晶體M10的第一端（例如，汲極）及第二端（例如，源極）分別耦接至節點N8及第二電源端P2。電晶體M9的控制端（例如，閘極）及電晶體M10的控制端（例如，閘極）用以分別接收非反相輸入電壓Vip及反相輸入電壓Vin。換句話說，差分輸入對250是由差分輸入電壓控制（例如，非反相輸入電壓Vip及反相輸入電壓Vin）。在一些實施例中，電晶體M9及M10的基極耦接至第二電源端P2。
子電壓轉換器260用以根據差分輸入電壓Vin、Vip、參考電壓Vref1及參考電壓Vref2，產生差分控制電壓CA1及CA2，差分控制電壓CA1及CA2將在第3圖中詳細說明。差分控制電壓CA1及CA2在參考電壓Vref1及參考電壓Vref2之間切換。舉例而言，當控制電壓CA1被設置為參考電壓Vref1（例如，15伏特）時，控制電壓CA2會被設置為參考電壓Vref2（例如，7.5伏特），反之亦然。
差分控制電壓CA1及CA2用以控制疊接電晶體對230。具體而言，差分控制電壓CA1及CA2用以確保電晶體M5及M6正常運作而不被擊穿（breakdown）。如此一來，節點N3及N4的電壓被限制於不低於參考電壓Vref2。換句話說，差分控制電壓CA1及CA2用以分別控制反相輸出電壓Von1的大小及非反相輸出電壓Vop1的大小不低於參考電壓Vref2。
此外，差分控制電壓CA1及CA2的相位分別相反於差分輸入電壓Vip及Vin的相位。具體而言，對應於相同輸出電壓（例如，反相輸出電壓Von1）的控制電壓（例如，控制電壓CA1）及輸入電壓（例如，非反相輸入電壓Vip）具有相反的相位。
舉例而言，當非反相輸入電壓Vip（例如，5伏特）大於反相輸入電壓Vin（例如，0伏特）時，控制電壓CA1（例如，7.5伏特）會小於控制電壓CA2（例如，15伏特）。在此情況下，非反相輸出電壓Vop1會接近操作電壓VPPa（例如，22.5伏特），而反相輸出電壓Von1會接近控制電壓CA1（例如，7.5伏特）。
在另一實例中，當非反相輸入電壓Vip（例如，0伏特）小於反相輸入電壓Vin（例如，5伏特）時，控制電壓CA1（例如，15伏特）會大於控制電壓CA2（例如，7.5伏特）。在此情況下，非反相輸出電壓Vop1會接近控制電壓CA2（例如，7.5伏特），而反相輸出電壓Von1會接近操作電壓VPPa（例如，22.5伏特）。因此，差分控制電壓CA1及CA2的相位會隨著差分輸入電壓（例如，非反相輸入電壓Vip及反相輸入電壓Vin）的相位的切換而切換。
在操作電壓VPPa為22.5伏特的實施例中，與第1圖的電壓轉換器100相比，電晶體M5及M6的源極與閘極之間的最大電壓差自15伏特（即22.5伏特減去7.5伏特）減小至7.5伏特（即22.5伏特減去15伏特）。因此，電晶體M5及M6的閾值電壓在長期使用之後能維持穩定，進而保證了電壓轉換器200的電壓應力耐久性。
第3圖為根據本揭示文件的一實施例的子電壓轉換器260的示意圖。子電壓轉換器260包含依序串聯耦接的交叉耦接電晶體對310、疊接電晶體對320及差分輸入對330。
交叉耦接電晶體對310包含電晶體M11及電晶體M12。在一些實施例中，電晶體M11及M12可以透過使用P型電晶體實現。電晶體M11的第一端（例如，源極）及第二端（例如，汲極）分別耦接至第三電源端P3及控制端點CT1。電晶體M12的第一端（例如，源極）及第二端（例如，汲極）分別耦接至第三電源端P3及控制端點CT2。電晶體M11的控制端（例如，閘極）及電晶體M12的控制端（例如，閘極）分別耦接至控制端點CT2及CT1。第三電源端P3用以提供參考電壓Vref1。差分控制端點CT1及CT2分別用以提供差分控制電壓CA1及CA2。在一些實施例中，電晶體M11及M12的基極耦接至第三電源端P3。
疊接電晶體對320包含電晶體M13及電晶體M14。在一些實施例中，電晶體M13及M14可以透過使用P型電晶體實現。電晶體M13的第一端（例如，源極）及第二端（例如，汲極）分別耦接至控制端點CT1及節點N9。電晶體M14的第一端（例如，源極）及第二端（例如，汲極）分別耦接至控制端點CT2及節點N10。電晶體M13的控制端（例如，閘極）及電晶體M14的控制端（例如，閘極）用以接收參考電壓Vref2。在一些實施例中，電晶體M13及M14的基極分別耦接至控制端點CT1及CT2。
差分輸入對330包含電晶體M15及電晶體M16。在一些實施例中，電晶體M15及M16可以透過使用N型電晶體實現。電晶體M15的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N9及第四電源端P4。電晶體M16的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N10及第四電源端P4。電晶體M15的控制端（例如，閘極）及電晶體M16的控制端（例如，閘極）分別用以接收差分輸入電壓Vip及Vin。第四電源端P4用以提供操作電壓VSS。在一些實施例中，電晶體M15及M16的基極耦接至第四電源端P4。
第4圖為根據本揭示文件的一實施例的電壓轉換器400的示意圖。第4圖的電壓轉換器400相似於第2圖的電壓轉換器200，因此以下段落僅討論電壓轉換器200與400之間的差異。如第4圖所示，交叉耦接電晶體對210用以接收大於前述的操作電壓VPPa（例如，22.5伏特）的操作電壓VPPb（例如，30伏特）。用以控制疊接電晶體對220的參考電壓Vref1被較大的參考電壓Vref3（例如，22.5伏特）取代。疊接電晶體對230被包含子電壓轉換器460的疊接電晶體對430取代。此外，電壓轉換器400的反相輸出端On2及非反相輸出端Op2分別用以輸出差分輸出電壓對（例如，反相輸出電壓Von2及非反相輸出電壓Vop2），其中反相輸出端On2及非反相輸出端Op2分別經由節點N3及N4耦接至疊接電晶體對430。
疊接電晶體對430經由節點N11及N12串聯耦接至疊接電晶體對220。疊接電晶體對430包含電晶體M5、M6、M17及M18。子電壓轉換器460耦接至電晶體M5、M6、M17及M18的閘極，且用以根據非反相輸入電壓Vip、反相輸入電壓Vin、參考電壓Vref1及參考電壓Vref2，產生差分控制電壓CA3、CA4及差分控制電壓CA5、CA6，以控制疊接電晶體對430。在一些實施例中，電晶體M5、M6、M17及M18可以透過使用P型電晶體實現。
電晶體M5的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N3及N9。電晶體M6的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N4及N6。電晶體M5及電晶體M6的控制端（例如，閘極）分別用以自子電壓轉換器460接收控制電壓CA3及CA4。在一些實施例中，電晶體M5及M6的基極分別耦接至節點N3及N4。在一些實施例中，子電壓轉換器460可以透過使用電壓轉換器200實現，電壓轉換器400的電晶體M5及M6的閘極分別耦接至電壓轉換器200的節點N3及N4，以接收輸出電壓Von1及Von2作為差分控制電壓CA3及CA4。
電晶體M17的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N11及N3。電晶體M18的第一端（例如，源極）及第二端（例如，汲極）分別耦接至節點N12及N4。電晶體M17及電晶體M18的控制端（例如，閘極）分別用以自子電壓轉換器460接收控制電壓CA5及CA6。在一些實施例中，電晶體M17及M18的基極分別耦接至節點N11及N12。
差分控制電壓CA3及CA4在參考電壓Vref2（例如，7.5伏特）及參考電壓Vref3（例如，22.5伏特）之間切換。差分控制電壓CA5及CA6在參考電壓Vref1（例如，15伏特）及參考電壓Vref3（例如，22.5伏特）之間切換。差分控制電壓CA3及CA4用以控制電晶體M5及M6的導通程度，而差分控制電壓CA5及CA6用以控制電晶體M17及M18的導通程度。因此，控制電壓CA3及CA5用以控制反相輸出電壓Von2的大小，而控制電壓CA4及CA6用以控制非反相輸出電壓Vop2的大小。
差分控制電壓CA3及CA4的相位分別相反於差分輸入電壓Vip及Vin的相位。相似地，差分控制電壓CA5及CA6的相位分別相反於差分輸入電壓Vip及Vin的相位。
舉例而言，當非反相輸入電壓Vip（例如，5伏特）大於反相輸入電壓Vin（例如，0伏特）時，控制電壓CA3（例如，7.5伏特）會小於控制電壓CA4（例如，22.5伏特），且控制電壓CA5（例如，15伏特）會小於控制電壓CA6（例如，22.5伏特）。
在另一實例中，當非反相輸入電壓Vip（例如，0伏特）小於反相輸入電壓Vin（例如，5伏特）時，控制電壓CA3（例如，22.5伏特）會大於控制電壓CA4（例如，7.5伏特），且控制電壓CA5（例如，22.5伏特）會大於控制電壓CA6（例如，15伏特）。因此，差分控制電壓CA3、CA4的相位及差分控制電壓CA5、CA6的相位，會隨著差分輸入電壓Vip及Vin的相位的切換而切換。
因此，電晶體M5、M6、M17及M18的源極與閘極之間的最大電壓差被限制於7.5伏特（即30伏特減去22.5伏特），因此電晶體M5、M6、M17及M18可以在可接受的電壓應力下操作。
第5圖為根據本揭示文件的一實施例的子電壓轉換器460的示意圖。第5圖的子電壓轉換器460相似於第2圖的電壓轉換器200，因此以下段落僅討論電壓轉換器200與子電壓轉換器460之間的差異。子電壓轉換器460用以分別透過節點N3及N4（即反相輸出端On1及非反相輸出端Op1）輸出差分控制電壓CA3及CA4。換句話說，第2圖中的反相輸出端On1及非反相輸出端Op1可以作為差分控制電壓CA3及CA4使用。子電壓轉換器460更用以分別透過節點N1及N2輸出差分控制電壓CA5及CA6。
第6圖為根據本揭示文件的一實施例的驅動第2圖中的電壓轉換器200及第4圖中的電壓轉換器400的驅動方法600的流程圖。驅動方法600或本揭示文件所描述的其他方法中的特徵的任意組合，可以實現為儲存於非暫態電腦可讀取儲存媒體中的指令。當這些指令被執行時，可以使得部分或所有的驅動方法被執行。應理解，本揭示文件中討論的任何驅動方法可以包含比流程圖中所繪示的更多或更少的操作，且這些操作可以適當地以任何順序執行。
在操作S610中，第一差分輸入對（例如，差分輸入對250）接收非反相輸入電壓Vip及反相輸入電壓Vin。
在操作S620中，透過第一參考電壓（例如，第2圖中的參考電壓Vref1或第4圖中的參考電壓Vref3）控制第一疊接電晶體對（例如，疊接電晶體對220）。
在操作S630中，子電壓轉換器（例如，子電壓轉換器260或460）根據非反相輸入電壓Vip、反相輸入電壓Vin、第一參考電壓（例如，參考電壓Vref1）及第二參考電壓（例如，參考電壓Vref2），產生至少一差分控制電壓對（例如，第2圖中的控制電壓CA1、CA2或第4圖中的控制電壓CA3~CA6的組合）。此外，此至少一差分控制電壓對的相位會隨著差分輸入電壓Vip及Vin的相位的切換而切換。
在關於電壓轉換器200的實施例中，操作S630包含：透過交叉耦接電晶體對310接收參考電壓Vref1；透過參考電壓Vref2控制疊接電晶體對320；透過差分輸入對330接收差分輸入電壓Vip及Vin；以及透過耦接於交叉耦接電晶體對310及疊接電晶體對320之間的差分控制端點CT1及CT2，提供差分控制電壓CA1及CA2。
在關於電壓轉換器400的實施例中，操作S630包含：透過差分輸入對250接收差分輸入電壓對；透過參考電壓Vref1控制疊接電晶體對220；使用子電壓轉換器260根據差分輸入電壓Vip、Vin、參考電壓Vref1及參考電壓Vref2，產生差分控制電壓CA1及CA2；透過差分控制電壓CA1及CA2控制疊接電晶體對230；透過參考電壓Vref2控制疊接電晶體對240；透過疊接電晶體對220及疊接電晶體對230之間的節點N3及N4（即反相輸出端On1及非反相輸出端Op1），分別提供差分控制電壓CA3及CA4；以及透過交叉耦接電晶體對210及疊接電晶體對220之間的節點N1及N2，提供差分控制電壓CA5及CA6。
在步驟S640中，透過至少一差分控制電壓對控制第二疊接電晶體對（例如，第2圖中的疊接電晶體對230或第4圖中的疊接電晶體對430）。
在步驟S650中，透過第二參考電壓（例如，參考電壓Vref2）控制第三疊接電晶體對（例如，疊接電晶體對240）。
在步驟S660中，電壓轉換器（例如，電壓轉換器200或400）經由耦接至第二疊接電晶體對（例如，第2圖中的疊接電晶體對230或第4圖中的疊接電晶體對430）的反相輸出端及非反相輸出端（例如，第2圖中的反相輸出端On1及非反相輸出端Op1，或是第4圖中的反相輸出端On2及非反相輸出端Op2）輸出差分輸出電壓對（例如，第2圖中的反相輸出電壓Von1及非反相輸出電壓Vop1，或是第4圖中的反相輸出電壓Von2及非反相輸出電壓Vop2）。
在說明書及申請專利範圍中使用了某些用語來指稱特定的元件。然而，本技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的用語來稱呼。說明書及申請專利範圍並不以用語的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等訊號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或訊號連接至該第二元件。
本揭示文件中所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非特別指明，否則任何單數格的用語都同時包含複數格的涵義。
雖然本揭示文件已經根據其中的一些實施例來進行詳細說明，但是其他實施例也是可行的。因此，申請專利範圍的精神和範圍不應限於本揭示文件所包含的實施例的說明。本技術領域中具有通常知識者應理解，在不脫離本揭示文件的精神及範疇的情況下，可以對本揭示文件中的結構進行各種變化及修改。鑑於上述內容，本揭示文件旨在保護本揭示文件的內容的變化及修改，只要它們落入申請專利範圍及其實質相等之物的範圍內。
100,200:電壓轉換器 210:交叉耦接電晶體對 220,230,240:疊接電晶體對 250:差分輸入對 260:子電壓轉換器 310:交叉耦接電晶體對 320:疊接電晶體對 330:差分輸入對 400:電壓轉換器 430:疊接電晶體對 460:子電壓轉換器 600:驅動方法 S610,S620,S630:操作 S640,S650,S660:操作 P1:第一電源端 P2:第二電源端 P3:第三電源端 P4:第四電源端 VPPa,VPPb,VSS:操作電壓 Vref1,Vref2,Vref3:參考電壓 M1~M18:電晶體 N1~N10:節點 Vin:反相輸入電壓/差分輸入電壓 Vip:非反相輸入電壓/差分輸入電壓 Von1,Von2:反相輸出電壓/輸出電壓 Vop1,Vop2:非反相輸出電壓/輸出電壓 On1,On2:反相輸出端 Op1,Op2:非反相輸出端 CA1~CA6:差分控制電壓/控制電壓 CT1,CT2:控制端點
為使本揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為根據本揭示文件的一實施例的電壓轉換器的示意圖； 第2圖為根據本揭示文件的一實施例的電壓轉換器的示意圖； 第3圖為根據本揭示文件的一實施例的子電壓轉換器的示意圖； 第4圖為根據本揭示文件的一實施例的電壓轉換器的示意圖； 第5圖為根據本揭示文件的另一實施例的子電壓轉換器的示意圖；以及 第6圖為根據本揭示文件的一實施例的驅動第2圖中的電壓轉換器的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:電壓轉換器
210:交叉耦接電晶體對
220,230,240:疊接電晶體對
250:差分輸入對
260:子電壓轉換器
P1:第一電源端
P2:第二電源端
VPPa,VSS:操作電壓
Vref1,Vref2:參考電壓
M1~M10:電晶體
N1~N8:節點
Vin:反相輸入電壓/差分輸入電壓
Vip:非反相輸入電壓/差分輸入電壓
Von1:反相輸出電壓/輸出電壓
Vop1:非反相輸出電壓/輸出電壓
On1:反相輸出端
Op1:非反相輸出端
CA1,CA2:差分控制電壓/控制電壓

Claims (18)

  1. 一種電壓轉換器，包含：一第一交叉耦接(cross-coupled)電晶體對，耦接至一第一電源端；一第一疊接(cascode)電晶體對，串聯耦接至該第一交叉耦接電晶體對，且由一第一參考電壓控制；一第二疊接電晶體對，串聯耦接至該第一疊接電晶體對，且由一第一差分控制電壓對控制；一第三疊接電晶體對，串聯耦接至該第二疊接電晶體對，且由小於該第一參考電壓的一第二參考電壓控制；一第一差分輸入對，串聯耦接至該第三疊接電晶體對，且由一差分輸入電壓對控制；以及一第一子電壓轉換器，用以根據該差分輸入電壓對、該第一參考電壓及該第二參考電壓，產生該第一差分控制電壓對，其中該第一差分控制電壓對在該第一參考電壓及該第二參考電壓之間切換，其中該電壓轉換器用以透過耦接至該第二疊接電晶體對的一反相輸出端及一非反相輸出端輸出一差分輸出電壓對。
  2. 如請求項1所述之電壓轉換器，其中該差分輸出電壓對包含一非反相輸出電壓及一反相輸出電壓，其中該差分輸入電壓對包含一非反相輸入電壓及一反相輸入電壓，該非反相輸入電壓及該反相輸入電壓分別被轉 換為該非反相輸出電壓及該反相輸出電壓，其中該第一差分控制電壓對包含一第一控制電壓及一第二控制電壓，該第一控制電壓及該第二控制電壓分別用以控制該反相輸出電壓的大小及該非反相輸出電壓的大小，其中當該非反相輸入電壓大於該反相輸入電壓時，該第一控制電壓小於該第二控制電壓。
  3. 如請求項1所述之電壓轉換器，其中該第一子電壓轉換器包含：一第二交叉耦接電晶體對，用以接收該第一參考電壓；一第四疊接電晶體對，經由一差分控制端點對串聯耦接至該第二交叉耦接電晶體對，且由該第二參考電壓控制，其中該差分控制端點對用以提供該第一差分控制電壓對；以及一第二差分輸入對，串聯耦接至該第四疊接電晶體對，且由該差分輸入電壓對控制。
  4. 如請求項3所述之電壓轉換器，其中該第一交叉耦接電晶體對包含：一第一電晶體，耦接於該第一電源端及一第一節點之間，其中該第一電晶體的一控制端耦接至一第二節點；以及一第二電晶體，耦接於該第一電源端及該第二節點之間，其中該第二電晶體的一控制端耦接至該第一節點，其中該第一交叉耦接電晶體對經由該第一節點及該第二 節點串聯耦接於該第一疊接電晶體對。
  5. 如請求項4所述之電壓轉換器，其中該第一疊接電晶體對包含：一第三電晶體，耦接於該第一節點及一第三節點之間；以及一第四電晶體，耦接於該第二節點及一第四節點之間，其中該第三電晶體的一控制端及該第四電晶體的一控制端用以接收該第一參考電壓，其中該第一疊接電晶體對經由該第三節點及該第四節點串聯耦接於該第二疊接電晶體對，其中該第三節點及該第四節點分別耦接於該反相輸出端及該非反相輸出端。
  6. 如請求項5所述之電壓轉換器，其中該第二疊接電晶體對包含：一第五電晶體，耦接於該第三節點及一第五節點之間；以及一第六電晶體，耦接於該第四節點及一第六節點之間，其中該第五電晶體的一控制端及該第六電晶體的一控制端用以接收該第一差分控制電壓對，其中該第二疊接電晶體對經由該第五節點及該第六節點串聯耦接於該第三疊接電晶體對。
  7. 如請求項6所述之電壓轉換器，其中該第三疊接電晶體對包含：一第七電晶體，耦接於該第五節點及一第七節點之間；以及一第八電晶體，耦接於該第六節點及一第八節點之間，其中該第七電晶體的一控制端及該第八電晶體的一控制端用以接收該第二參考電壓，其中該第三疊接電晶體對經由該第七節點及該第八節點串聯耦接於該第一差分輸入對。
  8. 如請求項7所述之電壓轉換器，其中該第七電晶體及該第八電晶體為橫向擴散金屬氧化物半導體(laterally diffused metal-oxide semiconductor，LDMOS)電晶體。
  9. 如請求項7所述之電壓轉換器，其中該第一差分輸入對包含：一第九電晶體，耦接於該第七節點及一第二電源端之間；以及一第十電晶體，耦接於該第八節點及該第二電源端之間，其中該第九電晶體的一控制端及該第十電晶體的一控制端用以接收該差分輸入電壓對。
  10. 如請求項6所述之電壓轉換器，其中該第一 子電壓轉換器包含：一第十一電晶體，耦接於一第三電源端及該差分控制端點對的一第一控制端之間，其中該差分控制端點對的一第二控制端耦接至該第十一電晶體的一控制端；以及一第十二電晶體，耦接於該第三電源端及該第二控制端之間，其中該第一控制端耦接至該第十二電晶體的一控制端，且該第一控制端及該第二控制端用以提供該第一差分控制電壓對；一第十三電晶體，耦接於該第一控制端及一第九節點之間；一第十四電晶體，耦接於該第二控制端及一第十節點之間，其中該第十三電晶體的一控制端及該第十四電晶體的一控制端用以接收該第二參考電壓；一第十五電晶體，耦接於該第九節點及一第四電源端之間；以及一第十六電晶體，耦接於該第十節點及該第四電源端之間，其中該第十五電晶體的一控制端及該第十六電晶體的一控制端用以接收該差分輸入電壓對，其中該第三電源端用以提供該第一參考電壓。
  11. 如請求項1所述之電壓轉換器，其中該第一子電壓轉換器更用以產生一第二差分控制電壓對，以控制該第二疊接電晶體對，且該第二差分控制電壓對在該第一參考電壓及一第三參考電壓之間切換。
  12. 如請求項11所述之電壓轉換器，其中該第二參考電壓小於該第三參考電壓，且該第三參考電壓小於該第一參考電壓。
  13. 如請求項12所述之電壓轉換器，其中該差分輸出電壓對包含一非反相輸出電壓及一反相輸出電壓，其中該差分輸入電壓對包含一非反相輸入電壓及一反相輸入電壓，該非反相輸入電壓及該反相輸入電壓分別被轉換為該非反相輸出電壓及該反相輸出電壓，其中該第一差分控制電壓對包含一第一控制電壓及一第二控制電壓，且該第二差分控制電壓對包含一第三控制電壓及一第四控制電壓，其中該第一控制電壓及該第三控制電壓用以控制該反相輸出電壓的大小，且該第二控制電壓及該第四控制電壓用以控制該非反相輸出電壓的大小，其中當該非反相輸入電壓大於該反相輸入電壓時，該第一控制電壓小於該第二控制電壓，且該第三控制電壓小於該第四控制電壓。
  14. 如請求項12所述之電壓轉換器，其中該第一子電壓轉換器包含：一第二交叉耦接電晶體對，耦接至該第一電源端；一第四疊接電晶體對，串聯耦接至該第二交叉耦接電晶 體對，且由該第三參考電壓控制；一第五疊接電晶體對，串聯耦接至該第四疊接電晶體對，且由一第三差分控制電壓對控制；一第六疊接電晶體對，串聯耦接至該第五疊接電晶體對，且由該第二參考電壓控制；一第二差分輸入對，串聯耦接至該第六疊接電晶體對，且由該差分輸入電壓對控制；以及一第二子電壓轉換器，用以根據該差分輸入電壓對、該第二參考電壓及該第三參考電壓，產生該第三差分控制電壓對，其中該第三差分控制電壓對在該第二參考電壓及該第三參考電壓之間切換。
  15. 如請求項14所述之電壓轉換器，其中該第二子電壓轉換器包含：一第三交叉耦接電晶體對，用以接收該第三參考電壓；一第七疊接電晶體對，經由一差分控制端點對串聯耦接至該第三交叉耦接電晶體對，且由該第二參考電壓控制，其中該差分控制端點對用以提供該第三差分控制電壓對；以及一第三差分輸入對，串聯耦接至該第七疊接電晶體對，且由該差分輸入電壓對控制。
  16. 一種驅動方法，用以驅動一電壓轉換器，其中該電壓轉換器包含依序串聯耦接的一第一交叉耦接電晶 體對、一第一疊接電晶體對、一第二疊接電晶體對、一第三疊接電晶體對及一第一差分輸入對，該驅動方法包含：透過該第一差分輸入對接收一差分輸入電壓對；透過一第一參考電壓控制該第一疊接電晶體對；使用該電壓轉換器的一第一子電壓轉換器，根據該差分輸入電壓對、該第一參考電壓及一第二參考電壓，產生至少一差分控制電壓對；透過該至少一差分控制電壓對控制該第二疊接電晶體對；透過該第二參考電壓控制該第三疊接電晶體對，其中該第二參考電壓小於該第一參考電壓；以及經由耦接至該第二疊接電晶體對的一反相輸出端及一非反相輸出端輸出一差分輸出電壓對，其中該至少一差分控制電壓對的相位隨著該差分輸入電壓對的相位的切換而切換。
  17. 如請求項16所述之驅動方法，其中該第一子電壓轉換器包含依序串聯耦接的一第二交叉耦接電晶體對、一第四疊接電晶體對及一第二差分輸入對，其中使用該電壓轉換器的該第一子電壓轉換器產生該至少一差分控制電壓對包含：透過該第二交叉耦接電晶體對接收該第一參考電壓；透過該第二參考電壓控制該第四疊接電晶體對；透過該第二差分輸入對接收該差分輸入電壓對；以及 透過耦接於該第二交叉耦接電晶體對及該第四疊接電晶體對之間的一差分控制端點，提供該至少一差分控制電壓對中的一第一差分控制電壓對。
  18. 如請求項16所述之驅動方法，其中該第一子電壓轉換器包含一第二交叉耦接電晶體對、一第四疊接電晶體對、一第五疊接電晶體對、一第六疊接電晶體對、一第二差分輸入對及一第二子電壓轉換器，其中使用該電壓轉換器的該第一子電壓轉換器產生該至少一差分控制電壓對包含：透過該第二差分輸入對接收該差分輸入電壓對；透過一第三參考電壓控制該第四疊接電晶體對；使用該電壓轉換器的該第二子電壓轉換器，根據該差分輸入電壓對、該第二參考電壓及該第三參考電壓，產生該至少一差分控制電壓對中的一第一差分控制電壓對；透過該第一差分控制電壓對控制該第五疊接電晶體對；透過該第二參考電壓控制該第三疊接電晶體對；透過該第四疊接電晶體對及該第五疊接電晶體對之間的多個節點，提供該至少一差分控制電壓對中的一第二差分控制電壓對；以及透過該第二交叉耦接電晶體對及該第四疊接電晶體對之間的多個節點，提供該至少一差分控制電壓對中的一第三差分控制電壓對。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI859088B (zh) * 2024-03-12 2024-10-11 世界先進積體電路股份有限公司 故障防護電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0713167A1 (en) * 1994-11-15 1996-05-22 STMicroelectronics Limited A voltage level converter
US8373485B2 (en) * 2011-04-20 2013-02-12 Ememory Technology Inc. Voltage level shifting apparatus
US20140015587A1 (en) * 2012-07-16 2014-01-16 Novatek Microelectronics Corp. Level shifting circuit with dynamic control
CN102160288B (zh) * 2008-12-29 2014-07-02 艾格瑞系统有限公司 电压电平转换器电路
TW202036577A (zh) * 2019-03-28 2020-10-01 友達光電股份有限公司 位準移位電路與顯示面板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821800A (en) * 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
US6002290A (en) * 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
US8076200B2 (en) * 2006-10-30 2011-12-13 Micron Technology, Inc. Charge trapping dielectric structures with variable band-gaps
US7388403B1 (en) * 2007-05-21 2008-06-17 United Microelectronics Corp. Two-stage level shifting module
JP5365028B2 (ja) * 2008-03-03 2013-12-11 富士通セミコンダクター株式会社 半導体記憶装置
US8238158B2 (en) * 2010-08-04 2012-08-07 Texas Instruments Incorporated Programming of memory cells in a nonvolatile memory using an active transition control
EP2498258B1 (en) 2011-03-11 2016-01-13 eMemory Technology Inc. Non-volatile memory device with program current clamp and related method
US8947938B2 (en) * 2012-09-21 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Two-transistor non-volatile memory cell and related program and read methods
US9882566B1 (en) 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10475812B2 (en) * 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11552597B2 (en) * 2020-06-05 2023-01-10 Wolfspeed, Inc. Radio frequency amplifier implementing an input baseband enhancement circuit and a process of implementing the same
US11877456B2 (en) * 2020-09-15 2024-01-16 Ememory Technology Inc. Memory cell of non-volatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0713167A1 (en) * 1994-11-15 1996-05-22 STMicroelectronics Limited A voltage level converter
CN102160288B (zh) * 2008-12-29 2014-07-02 艾格瑞系统有限公司 电压电平转换器电路
US8373485B2 (en) * 2011-04-20 2013-02-12 Ememory Technology Inc. Voltage level shifting apparatus
US20140015587A1 (en) * 2012-07-16 2014-01-16 Novatek Microelectronics Corp. Level shifting circuit with dynamic control
TW202036577A (zh) * 2019-03-28 2020-10-01 友達光電股份有限公司 位準移位電路與顯示面板

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US20240055053A1 (en) 2024-02-15
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US12294367B2 (en) 2025-05-06
TW202407707A (zh) 2024-02-16
US12255645B2 (en) 2025-03-18
US20240056080A1 (en) 2024-02-15
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