TWI862051B - 半導體結構及其形成方法 - Google Patents

Abstract

本揭露提供一種半導體結構，包括：磊晶層，具有溝槽；介電間隔層，設置於溝槽中；導電填充層，設置於介電間隔層上且包括摻質；閘極介電層，設置於導電填充層上；以及閘極電極層，設置於溝槽中，且藉由閘極介電層與導電填充層分隔，其中摻質在導電填充層中具有漸變的(gradient)一摻雜濃度。

Description

半導體結構及其形成方法

本發明是關於半導體結構，特別是關於摻質在導電填充層中具有漸變的(gradient)摻雜濃度的半導體結構。

近年來，半導體產業在功率元件(power device)的發展上具有顯著的進步。目前已發展出例如高電壓金氧半導體(high voltage metal-oxide-semiconductor，HVMOS)電晶體、絕緣閘雙極性電晶體(insulated gate bipolar transistor，IGBT)、接面場效電晶體(Junction Field Effect Transistor，JFET)、與肖特基阻障二極體(Schottky barrier diode，SBD)等多種功率元件。這些元件通常係用於如家用電器、通信設備與車用發電機等儀器之功率系統內的功率放大、功率控制等多種應用之中。

在現有的金屬氧化物半導體電晶體設計中，藉由使用溝槽式的電晶體結構，能夠降低電晶體的導通電阻。此外，藉由形成包括分離式閘極(split-gate)的電晶體，能夠降低半導體裝置的寄生電容以減少切換損耗(switching loss)。然而，在傳統製程所形成的分離式閘極電晶體的結構中，無法獨立控制源極多晶矽(source poly)與閘極多晶矽(gate poly)之間的氧化物的厚度，也就是多晶矽間氧化物(inter poly oxide，IPO)的厚度。

具體而言，上述氧化物是同時成長於磊晶層的頂表面、溝槽的側壁、多晶矽的側壁、以及多晶矽的頂表面等表面，且氧化物在這些表面上的各個部分的厚度彼此相關並具有特定的比例關係。氧化物在這些表面上的厚度將會影響裝置尺寸及電性能，且源極多晶矽的側壁及頂表面上的氧化物將成為多晶矽間氧化物。如果為了將啟動電阻(R _ON)及臨界電壓(V _th)維持在特定範圍而沉積較薄的氧化物層，可能會使得多晶矽間氧化物太薄，導致源極多晶矽與閘極多晶矽之間有短路或崩潰(breakdown)的風險。另一方面，如果形成較厚的多晶矽間氧化物，則會連帶使得其他部分的氧化物也變得較厚，影響裝置尺寸及電性能。

綜上所述，雖然現有的溝槽式電晶體可大致滿足它們原先預定的用途，但其仍未在各個方面皆徹底地符合需求。舉例而言，如何在提高電多晶矽間氧化物的厚度的同時不影響半導體裝置的尺寸及電性能，仍為目前業界致力研究的課題。因此，溝槽式電晶體的研發需要持續的更新與調整以解決半導體裝置的製造所面臨的各種問題。

一種半導體結構，包括：磊晶層，具有溝槽；介電間隔層，設置於溝槽中；導電填充層，設置於介電間隔層上且包括摻質；閘極介電層，設置於導電填充層上；以及閘極電極層，設置於溝槽中，且藉由閘極介電層與導電填充層分隔，其中摻質在導電填充層中具有漸變的摻雜濃度。

一種半導體結構的形成方法，包括：在磊晶層的溝槽中形成介電間隔層；在溝槽中形成導電填充層；進行摻雜製程以使導電填充層包括摻質；在導電填充層上形成閘極介電層；以及在溝槽中形成閘極電極層，且閘極電極層藉由閘極介電層與導電填充層分隔，其中摻質在導電填充層中具有漸變的摻雜濃度。

以下的揭示內容提供許多不同的實施例或範例，以展示本發明實施例的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。

再者，為了方便描述圖式中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖式所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

以下敘述一些本發明實施例，在這些實施例中所述的多個階段之前、期間以及/或之後，可提供額外的步驟。一些所述階段在不同實施例中可被替換或刪去。半導體裝置結構可增加額外部件。一些所述部件在不同實施例中可被替換或刪去。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。

此處所使用的用語「實質上(substantially)」，表示一給定量的數值可基於目標半導體裝置相關的特定技術節點而改變。在一些實施例中，基於特定的技術節點，用語「實質上地」可表示一給定量的數值在例如目標(或期望)值之±5%的範圍。

本揭露提供一種用於形成包括分離式閘極結構的半導體結構及其形成方法。透過這樣的方法所形成的半導體結構會在分離式閘極結構的導電填充層中具有漸變的摻質濃度分布，使得導電填充層的電阻值在垂直方向上變化。此外，藉由本揭露的形成方法，能夠在不影響位於磊晶層頂表面及溝槽側壁的部分的閘極介電層的厚度的情況下自由地控制在分離式閘極結構的導電層之間的部分的閘極介電層的厚度。如此一來，能夠維持半導體裝置的尺寸及電性能，且能夠降低在分離式閘極結構中發生短路或崩潰的風險。

第1圖是根據本揭露的一些實施例，繪示出包括垂直型的分離式閘極結構之半導體結構10的剖面圖。半導體結構10可以包括具有溝槽100T的磊晶層100以及設置於溝槽100T中的介電間隔層110。半導體結構10可以更包括設置於介電間隔層110上且包括摻質的導電填充層120，且摻質在導電填充層120中可以具有漸變的摻雜濃度。應理解的是，所謂的漸變的摻雜濃度是指摻質在導電填充層120中具有漸變的濃度分布。半導體結構10可以更包括設置於導電填充層120上的閘極介電層130。此外，半導體結構10可以更包括設置於溝槽100T中的閘極電極層140，且閘極電極層140可以藉由閘極介電層130與導電填充層120分隔。

磊晶層100可以被設置於基底(未顯示)上。在一些實施例中，基底是塊狀半導體基板，例如半導體晶圓。在一些實施例中，基底是由矽、鍺、其他適合的半導體材料、或前述之組合所形成。舉例而言，在一個特定的實施例中，基底包括矽。在一些實施例中，基底可以包括化合物半導體，例如碳化矽、氮化鎵、氧化鎵、砷化鎵、其他適合的半導體材料、或前述之組合。在一些實施例中，基底可以包括合金半導體，例如矽鍺、碳化矽鍺、其他適合的材料、或前述之組合。在一些實施例中，基底可以由多層材料組成，例如包括矽/矽鍺、矽/碳化矽的多層材料。

在本揭露的一些實施例中，舉例而言，基底是摻雜有第一導電類型的摻質的晶圓，且第一導電類型是n型。在一些其他的實施例中，第一導電類型也可以是p型。在第一導電類型是n型的情況下，上述具有第一導電類型的摻質可以是例如氮、磷、砷、銻、鉍。在第一導電類型是p型的情況下，上述具有第一導電類型的摻質可以是例如硼、鋁、鎵、銦、鉈。在一些實施例中，基底的摻雜濃度可以在大約1e19 atoms/cm ³至大約1e21 atoms/cm ³之間。

磊晶層100可以包括與基底相同或類似的材料，例如矽、鍺、碳化矽、氮化鎵、氧化鎵、砷化鎵、矽鍺、碳化矽鍺、其他適合的材料、或前述之組合。在一些實施例中，基底與磊晶層100具有相同的導電類型(例如n型)，且基底與磊晶層100可以包括相同的摻質。在一些實施例中，上述摻質在磊晶層100中的摻雜濃度小於在基底中的摻雜濃度。在一些實施例中，磊晶層100的摻雜濃度可以在大約1e13 atoms/cm ³至大約1e18 atoms/cm ³之間。在本揭露的一些實施例中，舉例而言，磊晶層100包括碳化矽。藉由以碳化矽形成磊晶層100，能夠以適合碳化矽的能帶範圍且具有較低的活化能的摻質摻雜磊晶層100。此外，由碳化矽形成的磊晶層100能夠提供較高的崩潰電壓、較低的漏電流、以及較低的導通電阻。

如第1圖所示，介電間隔層110及導電填充層120可以被設置於磊晶層100的溝槽100T中。介電間隔層110可以在導電填充層120與磊晶層100之間延伸。介電間隔層110的材料可以包括氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它適合的高介電常數(high-k)介電材料、或前述之組合。在一些實施例中，介電間隔層110包括具有與磊晶層100共同的元素的氧化物。舉例而言，在一個特定的實施例中，磊晶層100包括矽或碳化矽，且介電間隔層110包括氧化矽。

在一些實施例中，上述摻質的摻雜濃度在該導電填充層120的上部比在該導電填充層120的下部更高。本揭露並未限定上述摻質的種類，通常知識者可以根據設計需求來決定使用何種摻質。上述摻質的導電類型可以是n型也可以是p型。在上述摻質的導電類型是n型的情況下，上述摻質可以是例如氮、磷、砷、銻、鉍。在上述摻質的導電類型是p型的情況下，上述摻質可以是例如硼、鋁、鎵、銦、鉈。導電填充層120的材料可以包括多晶矽、金屬、金屬氮化物、其他適合的導電材料、或前述之組合。

如第1圖所示，閘極介電層130及閘極電極層140也可以被設置於磊晶層100的溝槽100T中。在一些實施例中，如第1圖所示，閘極電極層140包括在導電填充層120的側壁與溝槽100T的側壁之間延伸的延伸部142。如第1圖所示，閘極電極層140的底表面(例如延伸部142的底表面)可以低於導電填充層120的頂表面。然而，在一些其他的實施例中，延伸部142並未延伸到導電填充層120的側壁與溝槽100T的側壁之間。在又一些其他的實施例中，閘極電極層140不具有往下延伸的延伸部142且具有平坦的底表面。

在一些實施例中，如第1圖所示，閘極介電層130圍繞閘極電極層140，使得閘極電極層140與介電間隔層110及磊晶層100兩者分隔。閘極介電層130可以在閘極電極層140與導電填充層120之間延伸，也可以在閘極電極層140與介電間隔層110之間延伸，且也可以進一步在閘極電極層140與磊晶層100之間延伸。

具體而言，如第1圖所示，閘極介電層130可以包括在導電填充層120的頂表面與閘極電極層140的底表面之間橫向延伸的橫向部分。在一些實施例中，上述橫向部分的厚度大於閘極介電層130之覆蓋溝槽100T的側壁的部分的厚度(例如第1圖中的第二厚度T2)。在一些實施例中，閘極電極層140的寬度大於導電填充層120的寬度。閘極介電層130可以在導電填充層120與閘極電極層140的側壁(例如延伸部142的側壁)之間具有第一厚度T1且在閘極電極層140與溝槽100T的側壁之間具有第二厚度T2，且第一厚度T1可以大於第二厚度T2。

閘極介電層130可以包括與介電間隔層110相同或類似的材料。舉例而言，閘極介電層130的材料可以包括氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它適合的高介電常數(high-k)介電材料、或前述之組合。閘極電極層140可以包括與導電填充層120相同或類似的材料。舉例而言，閘極電極層140的材料可以包括多晶矽、金屬、金屬氮化物、其他適合的導電材料、或前述之組合。

應理解的是，半導體結構10中的包括磊晶層100、介電間隔層110、導電填充層120、閘極介電層130、及閘極電極層140的部分可以被稱為分離式閘極結構。特別是，由於半導體結構10的導電填充層120及閘極電極層140在半導體結構10的垂直方向重疊，半導體結構10的分離式閘極結構可以被稱為垂直型的分離式閘極結構。以下將參照第3A~3F圖以及第4A~4G圖以說明垂直型的分離式閘極結構的形成方法。

第3A~3F圖是根據本揭露的一些實施例，繪示出垂直型的分離式閘極結構的形成方法的各個階段的剖面圖。

首先，可以透過在基材(未顯示)上沉積用於磊晶層100的材料來提供磊晶層100。磊晶層100的形成方法可以包括物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、其他適合的方法、或前述之組合。

用於形成溝槽100T的製程可以包括例如圖案化製程。在圖案化前的磊晶層100上方形成圖案化的遮蔽層(未顯示)(例如，正/負光阻、硬遮罩等)。可以藉由(例如，透過旋轉塗佈製程)在磊晶層100上形成遮蔽層(未顯示)、將遮蔽層曝光至圖案(例如，透過微影製程，例如光微影、極紫外線微影等)、以及顯影遮蔽層以形成圖案化的遮蔽層。之後，在圖案化的遮蔽層就位後，根據圖案化的遮蔽層對磊晶層100進行蝕刻製程。

上述蝕刻製程可以移除磊晶層100的不被遮蔽的部分，藉此形成溝槽結構100T。在一些實施例中，上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(reactive ion etching，RIE)製程、其他適合的蝕刻製程、或前述之組合。接著，可以剝離圖案化的遮蔽層。

參照第3A圖，可以在磊晶層100的溝槽100T中形成介電間隔層110，且可以在溝槽100T中形成導電填充層120。具體而言，可以在磊晶層100上方以及溝槽100T中沉積介電間隔層110，且可以在介電間隔層110上形成導電填充層120。

在一些實施例中，介電間隔層110的形成方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、溶凝膠(sol-gel)法、旋轉塗佈(spin coating)、其他適合的方法、或前述之組合。導電填充層120的形成方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電子束蒸鍍、電鍍、其他適合的方法、或前述之組合。

接著，參照第3B圖，可以部分移除介電間隔層110，使得介電間隔層110在溝槽100T的側壁的上部具有較薄的厚度。在一些實施例中，藉由進行移除製程，使得介電間隔層110在磊晶層100的頂表面上方的部分也變得較薄。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

在部分移除介電間隔層110之後，進行摻雜製程1000以使導電填充層120包括摻質。摻質的種類如先前所討論，在此為了簡化起見而省略其詳細描述。摻雜製程1000是離子佈植製程。在進行摻雜製程1000之後，摻質在導電填充層120中具有漸變的摻雜濃度。舉例而言，在一些實施例中，摻質在導電填充層120的上部具有漸變的濃度分布，且摻質的濃度隨著與導電填充層120的頂表面距離增加而降低。在一些實施例中，摻雜製程1000包括從導電填充層120的頂表面及/或側壁將摻質引入導電填充層120。舉例而言，在摻雜製程1000為離子佈植製程的情況下，可以將摻質源(dopant source)中的離子從導電填充層120的頂表面及/或側壁摻雜到導電填充層120中。

在進行摻雜製程1000之後，參照第3C圖，部分移除介電間隔層110以露出溝槽100T的側壁的一部分。在一些實施例中，介電間隔層110的位於磊晶層100的頂表面上方的部分也一併被移除，使得磊晶層100的頂表面露出。此外，藉由進行上述移除製程，可以進一步增加導電填充層120的側壁露出的面積，如第3C圖所示。上述移除製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

接著，參照第3D圖，可以在導電填充層120上形成閘極介電層130。在一些實施例中，閘極介電層130是被順應性地(conformally)沉積在導電填充層120、介電間隔層110、及磊晶層100上。閘極介電層130可以在不同的表面上具有不同的厚度，取決 於閘極介電層130下方的材料性質。在一些實施例中，舉例而言，閘極介電層130在導電填充層120上的部分比在介電間隔層110上的部分更厚，且在介電間隔層110上的部分比在磊晶層100上的部分更厚。此外，閘極介電層130在導電填充層120的頂表面上的橫向部分可以比其他部分的閘極介電層130更厚。閘極介電層130的形成方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、其他適合的方法、或前述之組合。

接著，參照第3E、3F圖，可以在溝槽100T中形成閘極電極層140，且閘極電極層140可以藉由閘極介電層130與導電填充層120分隔。具體而言，閘極電極層140的形成可以包括在閘極介電層130上沉積導電材料140’以及對導電材料140’進行蝕刻製程以形成閘極電極層140。導電材料140’的沉積方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電子束蒸鍍、電鍍、其他適合的方法、或前述之組合。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

由於摻質可以在導電填充層120的上部具有較高的濃度，有助於閘極介電層130在導電填充層120的頂表面及/或側面上的沉積。因此，即使將其他部分的閘極介電層130形成為較薄以維持半導體裝置的尺寸及基本電性能，也能夠將導電填充層120與閘極電極層140之間的部分的閘極介電層130維持在一定的厚度以上。換句話說，透過上述實施例的方法所形成的垂直型的分離式閘極結構能夠在維持半導體裝置的尺寸及基本電性能的同時降低導電 填充層120與閘極電極層140之間發生短路或崩潰的風險。

第4A~4G圖是根據本揭露的一些其他的實施例，繪示出垂直型的分離式閘極結構的形成方法的各個階段的剖面圖。

與第3A~3F圖所示的形成方法的實施例類似，首先，可以透過在基材(未顯示)上沉積用於磊晶層100的材料並進行圖案化製程來提供具有溝槽100T的磊晶層100。接著，參照第4A圖，可以在磊晶層100的溝槽100T中形成介電間隔層110，且可以在溝槽100T中形成導電填充層120。具體而言，可以在磊晶層100上方以及溝槽100T中沉積介電間隔層110，且可以在介電間隔層110上形成導電填充層120。磊晶層100、介電間隔層110、及導電填充層120的形成方法可以與第3A~3F圖所示的實施例相同或類似，在此為了簡化起見而省略其詳細描述。

接著，參照第4B圖，可以部分移除介電間隔層110，使得介電間隔層110在溝槽100T的側壁的上部具有較薄的厚度。在一些實施例中，藉由進行移除製程，使得介電間隔層110在磊晶層100的頂表面上方的部分也變得較薄。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

在部分移除介電間隔層110之後，進行摻雜製程2000以使導電填充層120包括摻質。摻雜製程2000包括使用包含用於導電填充層120的前驅物進行熱擴散。在一個特定的實施例中，摻雜製程2000可以包括使用含磷的前驅物進行熱擴散。含磷的前驅物可以包括例如POCl₃。在進行摻雜製程2000之後，摻質在導電填 充層120中具有漸變的摻雜濃度。舉例而言，在一些實施例中，摻質在導電填充層120的上部具有漸變的濃度分布，且摻質的濃度隨著與導電填充層120的頂表面距離增加而降低。在一些實施例中，摻雜製程2000包括從導電填充層120的頂表面及/或側壁將摻質引入導電填充層120。舉例而言，在摻雜製程2000的熱擴散中，可以將前驅物中的離子從導電填充層120的頂表面及/或側壁摻雜到導電填充層120中。

由於在導電填充層120的頂部會產生包括摻質元素的氧化物，因此需要進行蝕刻製程以移除氧化物，藉此避免分離式閘極結構的電性能受到影響。參照第4C圖。在進行作為摻雜製程2000的熱擴散製程之後，可以對導電填充層120的頂表面進行移除製程以移除氧化物。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。舉例而言，蝕刻製程在使用含磷的前驅物進行熱擴散的實施例中，會在導電填充層120的頂表面附近形成較薄的磷化矽酸鹽玻璃(phospho-silicate glass，PSG)層。可以藉由例如使用HF以作為蝕刻劑的濕蝕刻製程或其他適合的蝕刻製程以移除磷化矽酸鹽玻璃層。在一些實施例中，如第4C圖所示，蝕刻製程也一併移除部分的介電間隔層110。舉例而言，在一些實施例中，移除位於磊晶層100的頂表面上方的部分的介電間隔層，使得磊晶層100的頂表面露出。此外，位於溝槽100T的側壁上的部分也可能因為蝕刻製程而變薄，僅留下剩餘部112，如第4C圖所示。

接著，參照第4D圖，部分移除介電間隔層110以露 出溝槽100T的側壁的一部分。舉例而言，可以將第4C圖所示的介電間隔層110的剩餘部112完全移除。在磊晶層100的頂表面上方還有剩餘的介電間隔層110的情況下，介電間隔層110的位於磊晶層100的頂表面上方的部分也可以一併被移除，使得磊晶層100的頂表面露出。此外，藉由進行上述移除製程，可以進一步增加導電填充層120的側壁露出的面積，如第4D圖所示。上述移除製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

接著，參照第4E圖，可以在導電填充層120上形成閘極介電層130。在一些實施例中，閘極介電層130是被順應性地沉積在導電填充層120、介電間隔層110、及磊晶層100上。閘極介電層130可以在不同的表面上具有不同的厚度，取決於閘極介電層130下方的材料性質。在一些實施例中，舉例而言，閘極介電層130在導電填充層120上的部分比在介電間隔層110上的部分更厚，且在介電間隔層110上的部分比在磊晶層100上的部分更厚。此外，閘極介電層130在導電填充層120的頂表面上的橫向部分可以比其他部分的閘極介電層130更厚。閘極介電層130的形成方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、其他適合的方法、或前述之組合。

接著，參照第4F、4G圖，可以在溝槽100T中形成閘極電極層140，且閘極電極層140可以藉由閘極介電層130與導電填充層120分隔。具體而言，閘極電極層140的形成可以包括在閘極介電層130上沉積導電材料140’以及對導電材料140’進行蝕刻製 程以形成閘極電極層140。導電材料140’的沉積方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電子束蒸鍍、電鍍、其他適合的方法、或前述之組合。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

由於摻質可以在導電填充層120的上部具有較高的濃度，有助於閘極介電層130在導電填充層120的頂表面及/或側面上的沉積。因此，即使將其他部分的閘極介電層130形成為較薄以維持半導體裝置的尺寸及基本電性能，也能夠將導電填充層120與閘極電極層140之間的部分的閘極介電層130維持在一定的厚度以上。換句話說，透過上述實施例的方法所形成的垂直型的分離式閘極結構也能夠在維持半導體裝置的尺寸及基本電性能的同時降低導電填充層120與閘極電極層140之間發生短路或崩潰的風險。

再次參照第1圖，在一些實施例中，磊晶層100包括橫向圍繞分離式閘極結構的摻雜結構150。摻雜結構150可以包括摻雜井152、第一重摻雜區154、及第二重摻雜區156。在一些實施例中，摻雜井152的鄰近分離式閘極結構的部分能夠用作半導體結構10運作時的通道區。舉例而言，當對閘極電極層140施加正向偏壓時，能夠在摻雜井152的鄰近分離式閘極結構的側壁附近形成反轉層(inversion layer)以產生電流。第二重摻雜區156可以用於將摻雜井152電性連接到上方的電極層(例如後續形成的上電極層170)。第一重摻雜區154可以被電性連接到源極。

第一重摻雜區154可以具有與磊晶層100相同的第一導電類型(例如n型)，且摻雜井152及第二重摻雜區156可以具有第二導電類型(例如p型)。摻雜井152的摻雜濃度可以在大約1e15atoms/cm³至大約1e18atoms/cm³之間。第一重摻雜區154的摻雜濃度可以在大約1e18atoms/cm³至大約1e21atoms/cm³之間。第二重摻雜區156的摻雜濃度可以在大約1e18atoms/cm³至大約1e21atoms/cm³之間。

摻雜結構150可以包括與磊晶層100的摻雜結構150下方的部分相同或類似的材料，例如矽、鍺、碳化矽、氮化鎵、氧化鎵、砷化鎵、矽鍺、碳化矽鍺、其他適合的材料、或前述之組合。摻雜結構150可以透過對用於形成磊晶層100的磊晶材料進行摻雜製程所形成。在一些實施例中，摻雜結構150的頂表面與閘極電極層140的頂表面實質上共平面。

在一些實施例中，在分離式閘極結構上方形成蓋層160。具體而言，可以在閘極電極層140上方形成蓋層160。蓋層160的材料及形成方法可以與介電間隔層110或閘極介電層130相同或類似，在此為了簡化起見而省略其詳細描述。

接著，如第1圖所示，可以在摻雜結構150及蓋層160上形成上電極層170，且可以在磊晶層100下形成下電極層180。

上電極層170及下電極層180可以包括，例如鉑(Pt)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮 化鎢(WN)、金(Au)、鐵(Fe)、鎳(Ni)、鈚(Be)、鉻(Cr)、鈷(Co)、銻(Sb)、銥(Ir)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、一些其他的金屬或金屬氮化物、或前述之組合。

上電極層170及下電極層180的形成方法可以包括例如化學氣相沉積(CVD)、原子層沉積(ALD)、電子束蒸鍍、電鍍、濺鍍、電化學鍍、無電鍍、一些其他的沉積製程、或前述之組合。

第2圖是根據本揭露的一些實施例，繪示出包括橫向型的分離式閘極結構之半導體結構20的剖面圖。半導體結構20可以包括具有溝槽100T的磊晶層100以及設置於溝槽100T中的介電間隔層110。半導體結構20可以更包括設置於介電間隔層110上且包括摻質的導電填充層120，且摻質在導電填充層120中可以具有漸變的摻雜濃度。半導體結構20可以更包括設置於導電填充層120上的閘極介電層130。此外，半導體結構20可以更包括設置於溝槽100T中的閘極電極層140，且閘極電極層140可以藉由閘極介電層130與導電填充層120分隔。

應理解的是，半導體結構20中的包括磊晶層100、介電間隔層110、導電填充層120、閘極介電層130、及閘極電極層140的部分可以被稱為分離式閘極結構。特別是，由於半導體結構20的導電填充層120及閘極電極層140沿半導體結構20的橫向排列，半導體結構20的分離式閘極結構可以被稱為橫向型的分離式閘極結構。

如第2圖所示，介電間隔層110及導電填充層120可以被設置於磊晶層100的溝槽100T中。介電間隔層110可以在導電填充層120與磊晶層100之間延伸。介電間隔層110的材料可以包括氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它適合的高介電常數(high-k)介電材料、或前述之組合。在一些實施例中，介電間隔層110包括具有與磊晶層100共同的元素的氧化物。舉例而言，在一個特定的實施例中，磊晶層100包括矽或碳化矽，且介電間隔層110包括氧化矽。

在一些實施例中，上述摻質的摻雜濃度在該導電填充層120的上部比在該導電填充層120的下部更高。本揭露並未限定上述摻質的種類，通常知識者可以根據設計需求來決定使用何種摻質。上述摻質的導電類型可以是n型也可以是p型。在上述摻質的導電類型是n型的情況下，上述摻質可以是例如氮、磷、砷、銻、鉍。在上述摻質的導電類型是p型的情況下，上述摻質可以是例如硼、鋁、鎵、銦、鉈。導電填充層120的材料可以包括多晶矽、金屬、金屬氮化物、其他適合的導電材料、或前述之組合。

如第2圖所示，閘極介電層130及閘極電極層140也可以被設置於磊晶層100的溝槽100T中。在一些實施例中，如第1圖所示，閘極介電層130圍繞閘極電極層140，使得閘極電極層140與介電間隔層110及磊晶層100兩者分隔。閘極介電層130可以在閘 極電極層140與導電填充層120之間延伸，也可以在閘極電極層140與介電間隔層110之間延伸，且也可以進一步在閘極電極層140與磊晶層100之間延伸。此外，閘極電極層140可以被導電填充層120橫向分隔為多個部分。舉例而言，在第2圖所例示的兩個分離式閘極結構中，各個分離式閘極結構中的導電填充層120可以將閘極電極層140分隔為在橫向上的兩個部分。此外，如第2圖所示。閘極電極層140的頂表面可以低於導電填充層120的頂表面。在其他的實施例中，閘極介電層130可以包括在導電填充層120的頂表面橫向延伸的橫向部分(如後續第5F圖所示)，且閘極電極層140的頂表面低於上述橫向部分的頂表面。閘極介電層130可以在導電填充層120與閘極電極層140的側壁之間具有第一厚度T1且在閘極電極層140與溝槽100T的側壁之間具有第二厚度T2，且第一厚度T1可以大於第二厚度T2。

閘極介電層130可以包括與介電間隔層110相同或類似的材料。舉例而言，閘極介電層130的材料可以包括氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它適合的高介電常數(high-k)介電材料、或前述之組合。閘極電極層140可以包括與導電填充層120相同或類似的材料。舉例而言，閘極電極層140的材料可以包括多晶矽、金屬、金屬氮化物、其他適合的導電材料、或前述之組合。

應理解的是，由於半導體結構10及半導體結構20包括其他相同或類似的部件及膜層(例如摻雜結構150、蓋層160、上電極層170、及下電極層180等)，這些部件及膜層能夠以相同或類似的材料及形成方法來形成，在此為了簡化起見而省略詳細描述。以下將參照第5A~5F圖以說明橫向型的分離式閘極結構的形成方法。

第5A~5F圖是根據本揭露的一些實施例，繪示出橫向型的分離式閘極結構的形成方法的各個階段的剖面圖。

與第3A~3F、4A~4G圖所示的形成方法的實施例類似，首先，可以透過在基材(未顯示)上沉積用於磊晶層100的材料並進行圖案化製程來提供具有溝槽100T的磊晶層100。接著，參照第5A圖，可以在磊晶層100的溝槽100T中形成介電間隔層110，且可以在溝槽100T中形成導電填充層120。具體而言，可以在磊晶層100上方以及溝槽100T中沉積介電間隔層110，且可以在介電間隔層110上形成導電填充層120。磊晶層100、介電間隔層110、及導電填充層120的形成方法可以與垂直型的分離式閘極結構的實施例相同或類似，在此為了簡化起見而省略其詳細描述。此外，在一些實施例中，在形成導電填充層120的過程中，藉由蝕刻導電材料以使得導電填充層120的頂表面與磊晶層100實質上等高。

接著，參照第5B圖，可以部分移除介電間隔層110，使得介電間隔層110在溝槽100T的側壁的上部具有較薄的厚度。在一些實施例中，藉由進行移除製程，使得介電間隔層110在 磊晶層100的頂表面上方的部分也變得較薄。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。

在部分移除介電間隔層110之後，進行作為離子佈植製程的摻雜製程1000或作為熱擴散製程的摻雜製程2000以使導電填充層120包括摻質。摻質的種類如先前所討論，在此為了簡化起見而省略其詳細描述。

在進行作為離子佈植製程的摻雜製程1000的情況下，在進行摻雜製程1000之後，摻質在導電填充層120中具有漸變的摻雜濃度。舉例而言，在一些實施例中，摻質在導電填充層120的上部具有漸變的濃度分布，且摻質的濃度隨著與導電填充層120的頂表面距離增加而降低。在一些實施例中，摻雜製程1000包括從導電填充層120的頂表面及/或側壁將摻質引入導電填充層120。舉例而言，在進行作為離子佈植製程的摻雜製程1000的情況下，可以將摻質源中的離子從導電填充層120的頂表面及/或側壁摻雜到導電填充層120中。

在進行作為熱擴散製程的摻雜製程2000的情況下，在進行摻雜製程2000之後，摻質在導電填充層120中具有漸變的摻雜濃度。在一個特定的實施例中，摻雜製程2000可以包括使用含磷的前驅物進行熱擴散。含磷的前驅物可以包括例如POCl₃。舉例而言，在一些實施例中，摻質在導電填充層120的上部具有漸變的濃度分布，且摻質的濃度隨著與導電填充層120的頂表面距離增加而降低。在一些實施例中，摻雜製程2000包括從導電填充層120 的頂表面及/或側壁將摻質引入導電填充層120。舉例而言，在摻雜製程2000的熱擴散中，可以將前驅物中的離子從導電填充層120的頂表面及/或側壁摻雜到導電填充層120中。

由於在導電填充層120的頂部會產生包括摻質元素的氧化物，因此需要進行蝕刻製程以移除氧化物，藉此避免分離式閘極結構的電性能受到影響。在進行作為摻雜製程2000的熱擴散製程之後，可以對導電填充層120的頂表面進行移除製程以移除氧化物。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。舉例而言，在使用含磷的前驅物進行熱擴散的實施例中，會在導電填充層120的頂表面附近形成較薄的磷化矽酸鹽玻璃(PSG)層。可以藉由例如使用HF以作為蝕刻劑的濕蝕刻製程或其他適合的蝕刻製程移除磷化矽酸鹽玻璃層。在一些實施例中，蝕刻製程也一併移除部分的介電間隔層110。舉例而言，在一些實施例中，移除位於磊晶層100的頂表面上方的部分的介電間隔層，使得磊晶層100的頂表面露出。此外，位於溝槽100T的側壁上的部分也可能因為蝕刻製程而變薄。

在進行摻雜製程1000之後，參照第5C圖，部分移除介電間隔層110以露出溝槽100T的側壁的一部分。在一些實施例中，介電間隔層110的位於磊晶層100的頂表面上方的部分也一併被移除，使得磊晶層100的頂表面露出。此外，藉由進行上述移除製程，也可以進一步增加導電填充層120的側壁露出的面積。上述移除製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻 (RIE)製程、其他適合的蝕刻製程、或前述之組合。

接著，參照第5D圖，可以在導電填充層120上形成閘極介電層130。在一些實施例中，閘極介電層130是被順應性地(conformally)沉積在導電填充層120、介電間隔層110、及磊晶層100上。閘極介電層130可以在不同的表面上具有不同的厚度，取決於閘極介電層130下方的材料性質。在一些實施例中，舉例而言，閘極介電層130在導電填充層120上的部分比在介電間隔層110上的部分更厚，且在介電間隔層110上的部分比在磊晶層100上的部分更厚。此外，閘極介電層130在導電填充層120的頂表面上的橫向部分可以比其他部分的閘極介電層130更厚。閘極介電層130的形成方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、其他適合的方法、或前述之組合。

接著，參照第5E、5F圖，可以在溝槽100T中形成閘極電極層140，且閘極電極層140可以藉由閘極介電層130與導電填充層120分隔。具體而言，閘極電極層140的形成可以包括在閘極介電層130上沉積導電材料140’以及對導電材料140’進行蝕刻製程以形成閘極電極層140。導電材料140’的沉積方法可以包括物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電子束蒸鍍、電鍍、其他適合的方法、或前述之組合。上述蝕刻製程可以是或包括例如濕蝕刻製程、乾蝕刻製程、反應離子蝕刻(RIE)製程、其他適合的蝕刻製程、或前述之組合。如第5F圖所示，導電材料140’在蝕刻製程之後成為具有被導電填充層120橫向分隔的多個部分的閘極電極層140。後續也可以進行蝕刻製程以移除磊晶層100的頂表面上方的部分的閘極介電層130。

由於摻質可以在導電填充層120的上部具有較高的濃度，有助於閘極介電層130在導電填充層120的頂表面及/或側面上的沉積。因此，即使將其他部分的閘極介電層130形成為較薄以維持半導體裝置的尺寸及基本電性能，也能夠將導電填充層120與閘極電極層140之間的部分的閘極介電層130維持在一定的厚度以上。換句話說，透過上述實施例的方法所形成的橫向型的分離式閘極結構能夠在維持半導體裝置的尺寸及基本電性能的同時降低導電填充層120與閘極電極層140之間發生短路或崩潰的風險。

在透過第5A~5F圖所示的形成方法形成橫向型的分離式閘極結構之後，可以形成半導體結構20的其他部件及膜層(例如摻雜結構150、蓋層160、上電極層170、及下電極層180等)。這些部件及膜層能夠透過以上所討論的材料及形成方法來形成，在此為了簡化起見而省略詳細描述。

綜上所述，本揭露提供一種用於形成包括分離式閘極結構的半導體結構及其形成方法。透過這樣的方法所形成的半導體結構會在分離式閘極結構的導電填充層中具有漸變的摻質濃度分布，使得導電填充層的電阻值在垂直方向上變化。此外，藉由本揭露的形成方法，能夠在不影響位於磊晶層頂表面及溝槽側壁的部分的閘極介電層的厚度的情況下自由地控制在分離式閘極結構的導電層之間的部分的閘極介電層的厚度。如此一來，能夠維持半導體裝置的尺寸及電性能，且能夠降低在分離式閘極結構中發生短路或崩潰的風險。

以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

10,20:半導體結構 100:磊晶層 100T:溝槽 110:介電間隔層 112:剩餘部 120:導電填充層 130:閘極介電層 140:閘極電極層 140’:導電材料 142:延伸部 150:摻雜結構 152:摻雜井 154:第一重摻雜區 156:第二重摻雜區 160:蓋層 170:上電極層 180:下電極層 1000,2000:摻雜製程 T1:第一厚度 T2:第二厚度

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本揭露的一些實施例，繪示出包括垂直型的分離式閘極結構之半導體結構的剖面圖。 第2圖是根據本揭露的一些實施例，繪示出包括橫向型的分離式閘極結構之半導體結構的剖面圖。 第3A~3F圖是根據本揭露的一些實施例，繪示出垂直型的分離式閘極結構的形成方法的各個階段的剖面圖。 第4A~4G圖是根據本揭露的一些其他的實施例，繪示出垂直型的分離式閘極結構的形成方法的各個階段的剖面圖。 第5A~5F圖是根據本揭露的一些實施例，繪示出橫向型的分離式閘極結構的形成方法的各個階段的剖面圖。

10:半導體結構

100:磊晶層

100T:溝槽

110:介電間隔層

120:導電填充層

130:閘極介電層

140:閘極電極層

142:延伸部

150:摻雜結構

152:摻雜井

154:第一重摻雜區

156:第二重摻雜區

160:蓋層

170:上電極層

180:下電極層

T1:第一厚度

T2:第二厚度

Claims (20)

1. 一種半導體結構，包括： 一磊晶層，具有一溝槽； 一介電間隔層，設置於該溝槽中； 一導電填充層，設置於該介電間隔層上且包括一摻質； 一閘極介電層，設置於該導電填充層上；以及 一閘極電極層，設置於該溝槽中，且藉由該閘極介電層與該導電填充層分隔； 其中該摻質在該導電填充層中具有漸變的(gradient)一摻雜濃度。
2. 如請求項1之半導體結構，其中該摻雜濃度在該導電填充層的上部比在該導電填充層的下部更高。
3. 如請求項1之半導體結構，其中該閘極電極層包括在該導電填充層的側壁與該溝槽的側壁之間延伸的延伸部。
4. 如請求項1之半導體結構，其中該閘極介電層圍繞該閘極電極層，使得該閘極電極層與該介電間隔層及該磊晶層兩者分隔。
5. 如請求項1之半導體結構，其中該閘極電極層的一底表面低於該導電填充層的頂表面。
6. 如請求項1之半導體結構，其中該閘極介電層在該導電填充層與該閘極電極層的側壁之間具有一第一厚度且在該閘極電極層與該溝槽的側壁之間具有一第二厚度，且該第一厚度大於該第二厚度。
7. 如請求項1之半導體結構，其中該閘極介電層包括在該導電填充層的一頂表面與該閘極電極層的一底表面之間橫向延伸的一橫向部分。
8. 如請求項7之半導體結構，其中該橫向部分的厚度大於該閘極介電層之覆蓋該溝槽的側壁的部分的厚度。
9. 如請求項7之半導體結構，其中該閘極電極層的寬度大於該導電填充層的寬度。
10. 如請求項1之半導體結構，其中該閘極電極層被該導電填充層橫向分隔為多個部分。
11. 如請求項10之半導體結構，其中該閘極介電層包括在該導電填充層的一頂表面橫向延伸的一橫向部分，且該閘極電極層的頂表面低於該橫向部分的頂表面。
12. 如請求項10之半導體結構，其中該閘極電極層的頂表面低於該導電填充層的頂表面。
13. 一種半導體結構的形成方法，包括： 在一磊晶層的一溝槽中形成一介電間隔層； 在該溝槽中形成一導電填充層； 進行一摻雜製程以使該導電填充層包括一摻質； 在該導電填充層上形成一閘極介電層；以及在該溝槽中形成一閘極電極層，且該閘極電極層藉由該閘極介電層與該導電填充層分隔；其中該摻質在該導電填充層中具有漸變的一摻雜濃度。
14. 如請求項13之半導體結構的形成方法，更包括：在該磊晶層上方以及該溝槽中沉積該介電間隔層；在該介電間隔層上形成該導電填充層；以及部分移除該介電間隔層以露出該溝槽的側壁的一部分。
15. 如請求項13之半導體結構的形成方法，其中該摻雜製程包括從該導電填充層的頂表面及/或側壁將該摻質引入該導電填充層。
16. 如請求項13之半導體結構的形成方法，其中該摻雜製程是離子佈植製程。
17. 如請求項13之半導體結構的形成方法，其中該摻雜製程包括使用含磷的前驅物進行熱擴散。
18. 如請求項13之半導體結構的形成方法，更包括在該導電填充層、該介電間隔層、及該磊晶層上順應性地(conformally)沉積該閘極介電層。
19. 如請求項13之半導體結構的形成方法，其中該閘極電極層的形成包括：在該閘極電極層上沉積一導電材料；以及對該導電材料進行一蝕刻製程以形成該閘極電極層。
20. 如請求項19之半導體結構的形成方法，其中該導電材料在該蝕刻製程之後成為具有被該導電填充層橫向分隔的多個部分的該閘極電極層。

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