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TWI676209B - 用於閘極高度控制及無空隙ｒｍｇ填充之整合方案 - Google Patents

用於閘極高度控制及無空隙ｒｍｇ填充之整合方案 Download PDF

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TWI676209B
TWI676209B TW106139493A TW106139493A TWI676209B TW I676209 B TWI676209 B TW I676209B TW 106139493 A TW106139493 A TW 106139493A TW 106139493 A TW106139493 A TW 106139493A TW I676209 B TWI676209 B TW I676209B
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蘇拉 卡瑪 帕特爾
Suraj Kumar Patil
大西克典
Katsunori Onishi
劉佩
Pei Liu
張志強
Chih Chiang Chang
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明提供通過斜切控制不同閘極寬度上的NFET及PFET閘極高度的方法及所得裝置。實施例包括在鰭片上方形成ILD(層間介電質)；在該ILD中形成空腔，其分別具有相似或不同的寬度；在該ILD上方及各空腔中形成高K介電層；在一個空腔中的該介電層上方形成pWF(p型功函數)金屬層；凹入該pWF金屬層至高於該鰭片的高度；在該介電層及pWF金屬層上方的該空腔中形成nWF(n型功函數)金屬層；凹入該nWF金屬層至高於該pWF金屬層的高度；在該介電層及nWF金屬層上方形成阻擋層；用低電阻金屬填充該空腔；以及凹入該阻擋層及介電層至高於該nWF金屬層的高度；以及同時蝕刻該低電阻金屬。

Description

用於閘極高度控制及無空隙RMG填充之整合方案
本發明關於半導體裝置例如積體電路(integrated circuit；IC)的製造。本發明尤其適用於替代金屬閘極(replacement metal gate；RMG)，尤其針對基於鰭式場效電晶體(fin field-effect transistor；FinFET)的10奈米(nm)及7奈米技術節點及以下。
隨著IC的關鍵尺寸(critical dimension；CD)縮小，RMG製程中的金屬填充變得困難。該RMG製程需要在介電層中形成閘極開口(gate opening)並用閘極材料填充該閘極開口。隨著閘極尺寸縮小，該閘極開口可能不能得到充分填充，使得金屬夾斷(pinch off)，從而導致高閘極電阻。
目前，先進節點在閘極上方採用閘極功函數材料(work function material；WFM)、閘極金屬的填充物，或閘極間隙壁及介電間隙填充物的一個或多個凹入，以能夠針對製程微縮鄰近設置源/汲(S/D)極接觸。不過，上述方案對控制不同閘極寬度(即，短與長)及多臨界值電壓(Vt) 架構上的最終閘極高度增加新的製程挑戰。一些常見問題包括閘極鰭片上方的高k損傷及功函數材料(WFM)損失以及最終閘極高度不一致，從而導致變化的自對準接觸(self-aligned contact；SAC)覆蓋層預算，其可引起S/D至閘極電極短路，導致裝置性能退化。
因此，需要能夠改進長短通道長度或閘極寬度上的金屬填充及閘極高度控制的方法以及所得裝置。
本發明的一個態樣是一種包括斜切(chamfer)p型功函數(p-type work function；pWF)及n型功函數(n-type work function；nWF)金屬的控制NFET及PFET閘極高度的方法。
本發明的另一個態樣是一種包括具有斜切pWF金屬及nWF金屬的NFET區及PFET區的裝置。
本發明的另一個態樣是一種包括斜切pWF金屬及nWF金屬的控制短通道閘極高度及長通道閘極高度的方法。
本發明的另一個態樣是一種包括具有斜切pWF金屬及nWF金屬的短通道區及長通道區的裝置。
本發明的額外態樣以及其它特徵將在下面的說明中闡述，且本領域的普通技術人員在檢查下文以後將在某種程度上清楚該些額外態樣以及其它特徵，或者該些額外態樣以及其它特徵可自本發明的實施中獲知。本發明的優點可如所附申請專利範圍中所特別指出的那樣來實現 和獲得。
依據本發明，一些技術效果可通過一種方法在某種程度上實現，該方法包括：在矽(Si)鰭片上方形成層間介電質(interlayer dielectric；ILD)；在該層間介電質(ILD)中形成第一空腔(cavity)及第二空腔，其分別位於該Si鰭片上方並垂直於該Si鰭片；在該層間介電質(ILD)上方及各該第一空腔及第二空腔中形成高K介電層；在該第一空腔中的該高K介電層上方形成p型功函數(pWF)金屬層；凹入該pWF金屬層至高於該鰭片的第一高度；在該高K介電層及該pWF金屬層上方的該第一空腔及第二空腔中形成nWF金屬層；凹入該nWF金屬層至高於該pWF金屬層的邊緣的第二高度；在該高K介電層及nWF金屬層上方形成阻擋金屬層；用低電阻金屬的填充物填充該第一空腔及第二空腔；通過化學機械平坦化(chemical mechanical planarization；CMP)移除該低電阻金屬的填充物的部分；以及凹入該阻擋金屬層及該高K介電層至高於該nWF金屬層的邊緣的第三高度，並同時蝕刻該低電阻金屬的填充物。
本發明的另一個態樣包括通過斜切凹入各該pWF金屬層及nWF金屬層。另外的態樣包括通過旋塗式硬遮罩(spin-on hard-mask；SOH)或光學平坦化層(optical planarization layer；OPL)塗布、反應離子蝕刻(reactive ion etching；RIE)、以及功函數材料(WFM)濕式蝕刻移除來斜切。其它態樣包括形成該高K介電層至5埃(Å)至25埃的 厚度。額外的態樣包括形成由氮化鈦(TiN)構成的該pWF金屬層至5埃至50埃的厚度。另外的態樣包括形成該阻擋金屬層至25埃至75埃的厚度。另一個態樣包括凹入該pWF金屬層至高於該Si鰭片有2奈米至25奈米的該第一高度。其它態樣包括凹入該nWF金屬層至高於該Si鰭片有4奈米至30奈米的該第二高度。額外的態樣包括凹入該阻擋金屬層及該高K介電層至高於該Si鰭片有9奈米至35奈米的該第三高度。另外的態樣包括通過RIE凹入該阻擋金屬層及該高K介電層並蝕刻該低電阻金屬，該低電阻金屬形成延伸至高於該Si鰭片有14奈米至40奈米的高度的凸塊。此外，針對具有不同鰭片高度及閘極關鍵尺寸(CD)的閘極可進一步優化上面的功函數材料(WFM)高度。
本發明的另一個態樣是一種裝置，其包括：位於Si鰭片上方的層間介電質(ILD)；位於該層間介電質(ILD)中的第一空腔及第二空腔，其分別位於該Si鰭片上方並垂直於該Si鰭片；位於該第一空腔及第二空腔中的側表面及底部表面上的高K介電層；位於該第一空腔及第二空腔中的該高K介電層上方的pWF金屬層；位於該pWF金屬層上方及該第一空腔中的該pWF金屬層的邊緣上方以及該第二空腔中的該高K介電層上方的nWF金屬層；位於該nWF金屬層上方及該nWF層的邊緣上方的阻擋金屬層；以及填充該第一空腔及第二空腔並在各空腔的中心形成凸塊的低電阻金屬。
該裝置的態樣包括該高K介電層具有5埃至 25埃的厚度。另一個態樣包括該低電阻金屬的凸塊延伸至高於該Si鰭片有14奈米至40奈米的高度。另一個態樣包括該pWF金屬層具有5埃至50埃的厚度。又一個態樣包括該阻擋金屬層具有25埃至75埃的厚度。
本發明的另一個態樣是一種方法，其包括：在Si鰭片上方形成層間介電質(ILD)；在該Si鰭片上方並垂直於該Si鰭片在該層間介電質(ILD)中形成第一空腔及第二空腔，該第一空腔比該第二空腔具有較大的寬度；在該層間介電質(ILD)上方及該第一空腔及第二空腔中形成高K介電層至5埃至25埃的厚度；在該第一空腔及第二空腔中通過原子層沉積(atomic layer deposition；ALD)形成pWF金屬層至5埃至50埃的厚度；通過斜切凹入該pWF金屬層至高於該Si鰭片有2奈米至25奈米的第一高度；在該暴露的高K介電層及該pWF金屬層上方的該空腔中通過原子層沉積(ALD)形成nWF金屬層；通過斜切凹入該nWF金屬層至高於該Si鰭片有4奈米至30奈米的第二高度，但覆蓋該pWF金屬層的邊緣；在該高K介電層及該nWF金屬層上方通過任一金屬有機化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、原子層沉積(ALD)、物理氣相沉積(physical vapor deposition；PVD)形成阻擋金屬層至25埃至75埃的厚度；用低電阻金屬填充該第一空腔及第二空腔；通過化學機械平坦化(CMP)移除該低電阻金屬的填充物的部分；以及執行反應離子蝕刻(RIE)，以凹入該阻擋金屬層、該高K介電層及該低電阻金 屬至高於該Si鰭片有9奈米至35奈米的第三高度，除低電阻金屬的凸塊或最終閘極高度在各空腔的中心延伸至高於該Si鰭片有14奈米至40奈米以外。
該方法的態樣包括通過包括旋塗式硬遮罩(SOH)或光學平坦化層(OPL)塗布、反應離子蝕刻(RIE)、以及功函數材料(WFM)濕式蝕刻移除的無遮罩(maskless)製程來斜切該pWF金屬層及nWF金屬層。另一個態樣包括該第一空腔形成長通道裝置，且該第二空腔形成短通道裝置，該方法還包括控制該第一空腔及第二空腔中的該最終閘極高度的高度。其它態樣包括形成該長通道裝置的寬度至該短通道裝置的寬度的2至12倍。額外態樣包括同時斜切該長通道裝置及該短通道裝置。
本領域的技術人員從下面的詳細說明中將很容易瞭解額外的態樣以及技術效果，在該詳細說明中，通過示例擬執行本發明的最佳模式來簡單說明本發明的實施例。本領域的技術人員將意識到，本發明支持其它及不同的實施例，且其數個細節支持在各種顯而易見的方面的修改，所有這些都不背離本發明。相應地，附圖及說明將被視為示例性質而非限制。
101‧‧‧鰭片或Si(矽)鰭片
103‧‧‧ILD(層間介電質)
105‧‧‧空腔或第一空腔
107‧‧‧空腔
109‧‧‧高k介電層
111‧‧‧pWF(p型功函數)金屬層
113‧‧‧nWF(n型功函數)金屬層
115‧‧‧阻擋金屬層
117‧‧‧填充物
201‧‧‧鰭片或Si(矽)鰭片
203‧‧‧ILD(層間介電質)
209‧‧‧高k介電層
211‧‧‧pWF(p型功函數)金屬層
213‧‧‧nWF(n型功函數)金屬層
215‧‧‧阻擋金屬層
217‧‧‧低電阻金屬層
附圖中的圖形示例顯示(而非限制)本發明，附圖中類似的附圖標記表示類似的元件，且其中：第1A圖至第1F圖示意顯示依據一個示例實施例用於PFET區及NFET區中的閘極高度控制的斜切功 函數金屬的流程；以及第2A圖至第2F圖示意顯示依據一個示例實施例用於短通道區及長通道區中的閘極高度控制的斜切功函數金屬的流程。
在下面的說明中，出於解釋目的，闡述許多具體細節來提供有關示例實施例的充分理解。不過，應當很清楚，可在不具有這些具體細節或者具有等同佈置的情況下實施該些示例實施例。在其它情況下，以方塊圖形式顯示已知的結構及裝置，以避免不必要地模糊示例實施例。此外，除非另外指出，否則說明書及申請專利範圍中所使用的表示組分的量、比例及數值屬性，反應條件等的所有數字將被理解為通過術語“大約”在所有情況下被修飾。
本發明處理並解決當前傳統功函數金屬及鎢(W)沉積所伴隨的關鍵尺寸(CD)驅動金屬夾斷，引起閘極電阻增加，閘極高度的製程變化以及閘極內部殘餘物的易感性的問題。依據本發明的實施例，通過斜切分別凹入pWF金屬及nWF金屬層。另外，在RIE製程期間，高k介電層保持作為蝕刻停止層，以使阻擋金屬更薄，從而減少金屬夾斷，從而不增加閘極電阻。
依據本發明的實施例的方法包括在Si鰭片上方形成ILD並在該ILD中形成兩個空腔，其分別位於該Si鰭片上方並垂直於該Si鰭片。接著，在該ILD上方及 該兩空腔各者中形成高K介電層。接著，在一個空腔中的該高K介電層上方形成pWF金屬層並凹入該pWF金屬層至高於該鰭片的第一高度。接著，在該高K介電層及該pWF金屬層上方的兩空腔中形成nWF金屬層。凹入該nWF金屬層至高於該pWF金屬層的邊緣的第二高度。隨後，在該高K介電層及nWF金屬層上方形成阻擋金屬層，以及用低電阻金屬的填充物填充該兩空腔，接著執行低電阻金屬的填充物CMP。凹入該阻擋金屬層及該高K介電層至高於該nWF金屬層的邊緣的第三高度，以及同時蝕刻該低電阻金屬的填充物。
本領域的技術人員從下面的詳細說明中將很容易瞭解其它態樣、特徵以及技術效果，在該詳細說明中，簡單地通過示例所考慮的最佳模式來顯示並說明優選實施例。本發明支持其它及不同的實施例，且其數個細節支持在各種顯而易見的方面的修改。相應地，附圖及說明將被視為示例性質而非限制。
第1A圖至第1F圖示意顯示依據一個示例實施例用於PFET區及NFET區中的閘極高度控制的斜切功函數金屬的流程。請參照第1A圖，在矽(Si)鰭片101上方形成ILD 103至70奈米至100奈米的厚度。接著，在ILD 103中形成空腔105及107，其分別位於Si鰭片101上方並垂直於該Si鰭片。在ILD 103上方以及空腔105及107的側表面及底部表面上共形形成高k介電層109至5埃至25埃的厚度，如第1B圖中所示。高k介電層109可例如 由氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、五氧化二鉭(Ta2O5)，稀土氧化物及其混合物，矽酸鹽以及材料如釔穩定氧化鋯(YSZ)、鈦酸鍶鋇(BST)、鈦酸鋇(BT)、鈦酸鍶(ST)，或鉭酸鍶鉍(SBT)形成。在後續RIE製程期間，高k介電層109充當蝕刻停止層。空腔105及107(包括高k介電層109)具有例如12奈米至28奈米的關鍵尺寸(CD)。
請參照第1C圖，在第一空腔105中的高k介電層109上方通過ALD形成pWF金屬層111例如至5埃至50埃的厚度。pWF金屬層111可例如由氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鈮(NbN)、硼碳氮化鉭(TaBCN)、或氮化鎢(WN)形成。通過沉積或移除遮罩在特定區域中選擇性圖案化pWF金屬層111至特定厚度，以定義多個Vt。接著，通過斜切凹入pWF金屬層111：在第一空腔105中的pWF金屬層111上方形成第一SOH/OPL層(出於說明方便未顯示)並通過RIE凹入該第一SOH/OPL層。接著，在第一空腔105中的該第一SOH/OPL層上方形成第二SOH/OPL層(出於說明方便未顯示)，並靠近鰭片101的頂部凹入該第一及第二SOH/OPL/OPL層。該第一及第二SOH/OPL的RIE次數可依據高於該鰭片的引入閘極高度及所需WF金屬高度進行優化。接著，通過濕式蝕刻移除位於該第一及第二SOH/OPL層上方的pWF金屬層111的暴露部分。隨後，通過灰化及濕式蝕刻移除該第一及第二SOH/OPL層。因 此，凹入pWF金屬層111至高於Si鰭片101有2奈米至25奈米的高度。
接著，如第1D圖中所示，在空腔105及107中的高k介電層109及空腔105中的pWF金屬層111上方通過ALD形成nWF金屬層113。nWF金屬層113可例如由碳化鈦-鋁(TiCAl)、碳化鈮(NbC)、TaSiAlC、碳化鎢(WC)、或鋁化鈦(TiAl)形成。通過斜切凹入nWF金屬層113：在nWF金屬層113上方形成第一SOH/OPL層(出於說明方便未顯示)並通過RIE凹入該第一SOH/OPL層。接著，在該第一SOH/OPL層上方形成第二SOH/OPL層(出於說明方便未顯示)，並靠近鰭片101的頂部凹入該第一及第二SOH/OPL層。該第一及第二SOH/OPL的RIE次數可依據高於該鰭片的引入閘極高度及所需WF金屬高度進行優化。隨後，通過濕式蝕刻移除位於該第一及第二SOH/OPL層上方的nWF金屬層113的暴露部分。接著，通過灰化及濕式蝕刻移除該第一及第二SOH/OPL層。因此，凹入nWF金屬層113至例如高於鰭片101有4奈米至30奈米的高度，且高於pWF金屬層111的頂部邊緣。
請參照第1E圖，在高K介電層109及nWF金屬層113上方例如通過金屬有機化學氣相沉積(MOCVD)形成阻擋金屬層115至25埃至75埃的厚度。阻擋金屬層115可例如由TiN或無氟鎢(fluorine free tungsten；FFW)形成。接著，在阻擋金屬層115上方通過化學氣相沉積(CVD)沉積例如由W、鈷(Co)、鎳(Ni)、銅(Cu)、鋁(Al)、 或多晶矽(poly-Si)形成的低電阻金屬的填充物117，以填充空腔105及107。隨後，例如通過W CMP向下平坦化阻擋金屬層115及低電阻金屬的填充物117至ILD 103的頂部(出於說明方便未顯示)。接著，在第1F圖中，通過RIE凹入阻擋金屬層115及高K介電層109至高於Si鰭片101有9奈米至35奈米的高度，且阻擋金屬層115及高K介電層109的部分保留於nWF金屬層113的頂部邊緣上方。同時，通過RIE蝕刻低電阻金屬的填充物117，以在各空腔105及107的中心形成延伸至例如高於Si鰭片101有14奈米至40奈米的高度的凸塊。通過RIE的低電阻金屬的填充物117的該凹入自限於該nWF，從而支持凹入控制。此外，在空腔105及107的中心的低電阻金屬的填充物117的凸塊保護下方的功函數金屬縫。
第2A圖至第2F圖示意顯示依據一個示例實施例用於短通道裝置及長通道裝置中的閘極高度控制的斜切功函數金屬的流程。請參照第2A圖，在Si鰭片201上方形成ILD 203例如至70奈米至100奈米的厚度。接著，在ILD 203中形成空腔205及207，其分別位於Si鰭片201上方並垂直於該Si鰭片。空腔207具有大於空腔205的寬度，例如空腔205的寬度的2至12倍。在ILD 203上方及空腔205及207的側表面及底部表面上共形形成高k介電層209例如至5埃至25埃的厚度，如第2B圖中所示。在後續RIE製程期間，高k介電層209充當蝕刻停止層。
請參照第2C圖，在空腔205及207中的高k 介電層209上方通過ALD形成pWF金屬層211例如至5埃至50埃的厚度。pWF金屬層211可例如由TiN、TaN、TaC、TaCN、NbN、TaBCN或WN形成。通過斜切凹入pWF金屬層211：在空腔205及207中的pWF金屬層211上方形成例如由SOH、OPL或類似物形成的第一塗層(出於說明方便未顯示)並通過RIE凹入該第一塗層。接著，在空腔205及207中的該第一塗層上方形成例如由SOH、OPL或類似物形成的第二塗層(出於說明方便未顯示)，並靠近鰭片201的頂部凹入該第一塗層及該第二塗層。該第一塗層及第二塗層的RIE次數可依據高於該鰭片的引入閘極高度及所需WF金屬高度進行優化。接著，通過濕式蝕刻移除位於該第一塗層及該第二塗層上方的pWF金屬層211的暴露部分。隨後，通過灰化及濕式蝕刻移除該第一塗層及該第二塗層。因此，凹入pWF金屬層211至例如高於Si鰭片201有2奈米至25奈米的高度。
接著，如第2D圖中所示，在空腔205及207中的暴露高k介電層209及pWF金屬層211上方通過ALD形成例如由TiCAL、NbC、TaSiAlC、WC、或TiAl形成的nWF金屬層213。接著，通過斜切凹入nWF金屬層213：在nWF金屬層213上方形成例如由SOH、OPL或類似物形成的第一塗層(出於說明方便未顯示)並通過RIE凹入該第一塗層。接著，在該第一塗層上方形成例如由SOH、OPL或類似物形成的第二塗層(出於說明方便未顯示)，並靠近鰭片201的頂部凹入該第一塗層及第二塗層。該第一塗層 及第二塗層的RIE次數可依據高於該鰭片201的引入閘極高度及所需WF金屬高度進行優化。隨後，通過濕式蝕刻移除位於該第一塗層及該第二塗層上方的nWF金屬層213的暴露部分。接著，通過灰化及濕式蝕刻移除該第一塗層及該第二塗層。因此，nWF金屬層213被凹入至例如高於該Si鰭片有4奈米至30奈米的高度，但仍覆蓋pWF金屬層211的頂部邊緣。
請參照第2E圖，在高K介電層209及nWF金屬層213上方通過MOCVD形成例如由TiN或FFW形成的阻擋金屬層215至25埃至75埃的厚度。接著，在阻擋金屬層215上方通過CVD沉積例如由W、Co、Ni、Cu、Al或poly-Si形成的低電阻金屬層217，以填充空腔205及207。例如通過W CMP向下平坦化阻擋金屬層215及低電阻金屬層217至ILD 203(出於說明方便未顯示)。接著，在第2F圖中，通過RIE凹入阻擋金屬層215及高K介電層209至高於Si鰭片201有9奈米至35奈米的高度，且阻擋金屬層215及高K介電層209的部分保留於nWF金屬層213的頂部邊緣上方。同時，通過RIE蝕刻低電阻金屬層217，以在各空腔205及207的中心形成延伸至高於Si鰭片201有14奈米至40奈米的高度的凸塊。
本發明的實施例可實現數個技術效果，例如在NFET區與PFET區中的金屬高度控制及SAC覆蓋層預算控制，更好的凹入控制，因為該低電阻金屬凹入RIE自限於該nWF金屬；可使用較薄的阻擋金屬，以允許閘極內 部具有更多的W，從而相應降低閘極電阻；以及該製程是無遮罩的。此外，本發明可在短與長通道長度或閘極寬度上實現均勻的閘極凹入及閘極高度控制。另外，當執行該低電阻金屬的填充物凹入時，所有閘極、NFET、PFET及PB結構在內側壁上僅具有該阻擋金屬及低電阻金屬的填充物，從而使該低電阻金屬凹入RIE更簡單且均勻。依據本發明的實施例所形成的裝置適於各種工業應用，例如微處理器、智慧電話、行動電話、蜂窩手機、機上盒、DVD記錄器及播放器、汽車導航、印表機及周邊設備、網路及電信設備、遊戲系統、以及數位相機。本發明對於任意各種類型的高度整合finFET半導體裝置具有工業適用性。
在前面的說明中，參照本發明的具體示例實施例來說明本發明。不過，顯然，可對其作各種修改及變更，而不背離如申請專利範圍中所闡述的本發明的較廣泛的精神及範圍。相應地，說明書及附圖將被看作示例性質而非限制。應當理解，本發明能夠使用各種其它組合及實施例，且支持在本文中所表示的發明性概念的範圍內的任意修改或變更。

Claims (20)

  1. 一種製造半導體裝置的方法，包括：在矽(Si)鰭片上方形成層間介電質(ILD)；在該層間介電質(ILD)中形成第一空腔及第二空腔，其分別位於該Si鰭片上方並垂直於該Si鰭片；在該層間介電質(ILD)上方及各該第一空腔及第二空腔中形成高K介電層；在該第一空腔中的該高K介電層上方形成p型功函數(pWF)金屬層；凹入該pWF金屬層至高於該鰭片的第一高度；在該高K介電層及該pWF金屬層上方的該第一空腔及第二空腔中形成n型功函數(nWF)金屬層；凹入該nWF金屬層至高於該pWF金屬層的邊緣的第二高度；在該高K介電層及nWF金屬層上方形成阻擋金屬層；用低電阻金屬的填充物填充該第一空腔及第二空腔；通過化學機械平坦化(CMP)移除該低電阻金屬的填充物的部分；以及凹入該阻擋金屬層及該高K介電層至高於該nWF金屬層的邊緣的第三高度，並同時蝕刻該低電阻金屬的填充物。
  2. 如申請專利範圍第1項所述的方法，包括：通過斜切凹入各該pWF金屬層及nWF金屬層。
  3. 如申請專利範圍第1項所述的方法，包括：通過旋塗式硬遮罩(SOH)或光學平坦化層(OPL)塗布、反應離子蝕刻(RIE)、以及功函數材料(WFM)濕式蝕刻移除來斜切。
  4. 如申請專利範圍第1項所述的方法，包括形成該高K介電層至5埃(Å)至25埃的厚度。
  5. 如申請專利範圍第1項所述的方法，包括形成由氮化鈦(TiN)構成的該pWF金屬層至5埃至50埃的厚度。
  6. 如申請專利範圍第1項所述的方法，包括形成該阻擋金屬層至25埃至75埃的厚度。
  7. 如申請專利範圍第1項所述的方法，包括：凹入該pWF金屬層至高於該Si鰭片有2奈米(nm)至25奈米的該第一高度。
  8. 如申請專利範圍第7項所述的方法，包括：凹入該nWF金屬層至高於該Si鰭片有4奈米至30奈米的該第二高度。
  9. 如申請專利範圍第8項所述的方法，包括：凹入該阻擋金屬層及該高K介電層至高於該Si鰭片有9奈米至35奈米的該第三高度。
  10. 如申請專利範圍第9項所述的方法，包括：通過反應離子蝕刻(RIE)凹入該阻擋金屬層及該高K介電層並蝕刻該低電阻金屬，該低電阻金屬形成延伸至高於該Si鰭片有14奈米至40奈米的高度的凸塊。
  11. 一種半導體裝置，包括：位於矽(Si)鰭片上方的層間介電質(ILD)；位於該層間介電質(ILD)中的第一空腔及第二空腔，其分別位於該Si鰭片上方並垂直於該Si鰭片；位於該第一空腔及第二空腔中的側表面及底部表面上的高K介電層；位於該第一空腔及第二空腔中的該高K介電層上方的p型功函數(pWF)金屬層；位於該pWF金屬層上方及該第一空腔中的該pWF金屬層的邊緣上方以及該第二空腔中的該高K介電層上方的n型功函數(nWF)金屬層；位於該nWF金屬層上方及該nWF金屬層的邊緣上方的阻擋金屬層；以及填充該第一空腔及第二空腔並在各空腔的中心被凹陷以形成低電阻金屬的填充物的凸塊的低電阻金屬。
  12. 如申請專利範圍第11項所述的半導體裝置，其中，該高K介電層具有5埃(Å)至25埃的厚度。
  13. 如申請專利範圍第11項所述的半導體裝置，其中，該低電阻金屬的凸塊延伸至高於該Si鰭片有14奈米至40奈米的高度。
  14. 如申請專利範圍第11項所述的半導體裝置，其中，該pWF金屬層具有5埃至50埃的厚度。
  15. 如申請專利範圍第11項所述的半導體裝置，其中，該阻擋金屬層具有25埃至75埃的厚度。
  16. 一種製造半導體裝置的方法，包括：在矽(Si)鰭片上方形成層間介電質(ILD)；在該Si鰭片上方並垂直於該Si鰭片在該層間介電質(ILD)中形成第一空腔及第二空腔，該第一空腔比該第二空腔具有較大的寬度；在該層間介電質(ILD)上方及該第一空腔及第二空腔中形成高K介電層至5埃(Å)至25埃的厚度；在該第一空腔及第二空腔中通過原子層沉積(ALD)形成p型功函數(pWF)金屬層至5埃至50埃的厚度；通過斜切凹入該pWF金屬層至高於該Si鰭片有2奈米(nm)至25奈米的第一高度；在該暴露的高K介電層及該pWF金屬層上方的該空腔中通過原子層沉積(ALD)形成n型功函數(nWF)金屬層；通過斜切凹入該nWF金屬層至高於該Si鰭片有4奈米至30奈米的第二高度，但覆蓋該pWF金屬層的邊緣；在該高K介電層及該nWF金屬層上方通過金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、物理氣相沉積(PVD)形成阻擋金屬層至25埃至75埃的厚度；用低電阻金屬填充該第一空腔及第二空腔；通過化學機械平坦化(CMP)移除該低電阻金屬的填充物的部分；以及執行反應離子蝕刻(RIE)，以凹入該阻擋金屬層、該高K介電層及該低電阻金屬至高於該Si鰭片有9奈米至35奈米的第三高度，除低電阻金屬至凸塊或最終閘極高度在各空腔的中心延伸至高於該Si鰭片有14奈米至40奈米以外。
  17. 如申請專利範圍第16項所述的方法，包括：通過包括旋塗式硬遮罩(SOH)或光學平坦化層(OPL)塗布、反應離子蝕刻(RIE)、以及功函數材料(WFM)濕式蝕刻移除的無遮罩製程來斜切該pWF金屬層及nWF金屬層。
  18. 如申請專利範圍第16項所述的方法，其中，該第一空腔形成長通道裝置，且該第二空腔形成短通道裝置，該方法還包括控制該第一空腔及第二空腔中的該最終閘極高度的高度。
  19. 如申請專利範圍第18項所述的方法，包括形成該長通道裝置的寬度至該短通道裝置的寬度的2至12倍。
  20. 如申請專利範圍第18項所述的方法，包括同時斜切該長通道裝置及該短通道裝置。
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