TWI858882B

TWI858882B - 半導體結構

Info

Publication number: TWI858882B
Application number: TW112131630A
Authority: TW
Inventors: 陳柏安
Original assignee: 新唐科技股份有限公司
Priority date: 2023-08-23
Filing date: 2023-08-23
Publication date: 2024-10-11
Also published as: TW202510284A; US20250072120A1; CN119545910A

Abstract

一種半導體結構，包括第一井區、第二井區、第一摻雜區、第二摻雜區、場氧化層、第三井區以及第四井區。第一井區具有N型摻雜。第二井區具有P型摻雜。第二井區與第一井區相鄰且於介面與第一井區相接觸。第一摻雜區具有N型摻雜，且形成於第一井區中。第二摻雜區具有P型摻雜，且形成於第二井區中。場氧化層形成於第一井區中，且位於第一摻雜區以及第二摻雜區之間。第三井區具有N型摻雜，形成於第一井區中且位於場氧化層之下。第四井區具有N型摻雜，形成於第一井區中且位於場氧化層之下。第三井區以及第四井區用以降低介面之崩潰電壓。

Description

半導體結構

本發明係有關於用以隔離高端區(high side region)電路以及低端區 (low side region)電路之一種高電壓接面終端結構，特別係有關於一種降低靜電放電觸發電壓之高電壓接面終端結構以及升高靜電放電觸發電壓之高壓電晶體。

第1圖係顯示高壓積體電路之電路圖。如第1圖所示，高壓積體電路100包括低端區驅動電路110、電壓位準移位電路120、高端區驅動電路130、上橋電晶體Q1以及下橋電晶體Q2。下橋驅動電路110根據輸入信號SIN而控制下橋電晶體Q2，而將驅動信號經電壓位準移位電路120以及高端區電路130而控制上橋電晶體Q1，其中低端區驅動電路110由低電壓VD以及接地端GND所供電。

高端區驅動電路130由第一高電壓VB以及浮動電壓VS所供電，其中第一高電壓VB大於第二高電壓HV，上橋電晶體Q1以及下橋電晶體Q2不同時導通而產生浮動電壓VS。電壓位準移位電路120包括第一N型電晶體N1、第二N型電晶體N2、第一電阻R1以及第二電阻R2，用以將低端區驅動電路110所產生之驅動信號(即，範圍自低電壓VD至接地端GND)轉換為高端區驅動電路130之電壓位準(即，範圍自第一高電壓VB至浮動電壓VS)。為了隔離低端區驅動電路110以及高端區驅動電路130，高壓積體電路100更包括高電壓接面終端(high-voltage junction termination)結構所寄生之接面二極體JD，其中接面二極體JD之陰極端NC耦接至第一高電壓VB，接面二極體JD之陽極端NA耦接至接地端GND。

由於接面二極體JD較第一N型電晶體N1以及第二N型電晶體N2佔有更大的電路面積，因此當第一高電壓VB發生靜電放電事件時，透過接面二極體JD排除靜電電荷有助於保護高壓積體電路100免於燒毀。由於接面二極體JD、第一N型電晶體N1以及第二N型電晶體N2在電路佈局中相互鄰近並且結構相似，因此均有可能用以排除靜電電荷。為了避免發生靜電放電事件時第一N型電晶體N1或第二N型電晶體N2導通而造成電路損毀，必須確保靜電電荷透過接面二極體JD排除至接地端GND。

本發明提出高電壓接面終端結構的半導體結構，透過插入濃度較高的井區至高電壓接面終端結構之井區中，有助於降低高電壓接面終端結構之寄生二極體之崩潰電壓，進而促使靜電電荷經由高電壓接面終端結構之寄生二極體而排除至接地端。本發明更提出與高電壓接面終端結構相鄰之電晶體，透過在電晶體之井區中插入間隙，有助於提高電晶體的崩潰電壓，進而促使與電晶體鄰近且具有較低崩潰電壓的高電壓接面終端結構之寄生二極體優先導通而排除靜電電荷。

有鑑於此，本發明提出一種半導體結構，包括一第一井區、一第二井區、一第一摻雜區、一第二摻雜區、一第三井區以及一第四井區。上述第一井區具有N型摻雜。上述第二井區具有P型摻雜，與上述第一井區相鄰且於一介面與上述第一井區相接觸。上述第一摻雜區具有N型摻雜且形成於上述第一井區中。上述第二摻雜區具有P型摻雜且形成於上述第二井區中。上述場氧化層形成於上述第一井區中，且位於上述第一摻雜區以及上述第二摻雜區之間。上述第三井區具有N型摻雜，形成於上述第一井區中且位於上述場氧化層之下。上述第四井區具有N型摻雜，形成於上述第一井區中且位於上述場氧化層之下。上述第三井區以及上述第四井區用以降低上述介面之崩潰電壓。

根據本發明之一實施例，上述第一區域之半導體元件係由一第一高電壓以及一第一低電壓進行供電，上述第二區域之半導體元件係由第二高電壓以及一第二低電壓所供電。上述第一高電壓超過上述第一低電壓，上述第二高電壓超過上述第二低電壓。上述第一高電壓超過上述第二高電壓，上述第二低電壓不大於上述第一低電壓。

根據本發明之一實施例，上述第一井區具有一第一深度，上述第三井區具有一第二深度，上述第二深度不大於上述第一深度。

根據本發明之一實施例，上述半導體結構更包括一閘極氧化層以及一閘極電極。上述閘極氧化層覆蓋於上述介面之上，且位於上述第一摻雜區以及上述第二摻雜區之間。上述閘極電極覆蓋於上述場氧化層以及上述閘極氧化層之上，且與上述閘極氧化層相互接觸。上述閘極電極之至少一部份覆蓋上述場氧化層。

根據本發明之一實施例，上述第三井區具有一第一寬度，上述第四井區具有一第二寬度，上述第一寬度不小於上述第二寬度。

根據本發明之一實施例，上述第三井區以及上述第四井區之間具有一第一間距。上述第三井區鄰近上述第一摻雜區，上述第四井區鄰近上述閘極電極，上述第一間距大於或等於零。

根據本發明之一實施例，上述第四井區以及上述閘極電極之間具有一第二間距，上述第二間距不小於零。

根據本發明之一實施例，上述半導體結構更包括一第五井區。上述第五井區具有N型摻雜，形成於上述第一井區中且位於上述場氧化層之下。上述第五井區更位於上述第四井區以及上述閘極電極之間，上述第五井區具有一第三寬度。上述第一寬度不小於上述第二寬度，上述第二寬度不小於上述第三寬度。

根據本發明之一實施例，上述半導體結構更包括一第六井區以及一第七井區。上述第六井區具有P型摻雜，形成於上述第二井區中且鄰近上述第二摻雜區。上述第七井區具有P型摻雜，形成於上述第二井區中且位於上述第六井區以及上述閘極電極之間。上述第六井區以及上述第七井區用以降低上述介面之崩潰電壓。

根據本發明之一實施例，上述第六井區以及上述第七井區之間具有一第三間距。上述第三間距以及上述第四間距大於或等於零。

根據本發明之一實施例，上述第六井區具有一第四寬度，上述第七井區具有一第五寬度，上述第四寬度不小於上述第五寬度。

根據本發明之一實施例，上述半導體結構更包括一第八井區。上述第八井區具有P型摻雜，形成於上述第二井區中且位於上述第七井區以及上述閘極電極之間。上述第八井區具有一第六寬度，上述第五寬度不小於上述第六寬度。

根據本發明之一實施例，上述第八井區以及上述閘極端具有一第五間距，上述第五間距大於零。

本發明更提出一種半導體結構，包括一基板、一第一井區、一第二井區、一第三井區、一第一摻雜區、一第二摻雜區、一第三摻雜區以及一場氧化層。上述第一井區具有N型摻雜，形成於上述基板中。上述第二井區，具有N型摻雜，形成於上述基板中且鄰近上述第一井區，上述第一井區以及上述第二井區具有一第一間距。上述第三井區具有P型摻雜，與上述第二井區相鄰且於一介面與上述第二井區相接觸。上述第一摻雜區具有N型摻雜，形成於上述第一井區中。上述第二摻雜區具有P型摻雜，形成於上述第三井區中。上述第三摻雜區具有N型摻雜，形成於上述第三井區中且位於上述第一摻雜區以及上述第二摻雜區之間。上述場氧化層覆蓋於上述第一井區、上述第二井區以及上述基板上，且位於上述第一摻雜區以及上述第三摻雜區之間。上述第一間距用以提高上述介面之崩潰電壓。

根據本發明之一實施例，上述半導體結構係形成一電晶體。

根據本發明之一實施例，上述半導體結構更包括一閘極氧化層以及一閘極電極。上述閘極氧化層覆蓋於上述介面之上，且位於上述第一摻雜區以及上述第三摻雜區之間。上述閘極電極覆蓋於上述場氧化層以及上述閘極氧化層之上，且與上述閘極氧化層相互接觸。上述閘極電極之至少一部份覆蓋上述場氧化層，上述半導體結構形成一電晶體。

根據本發明之一實施例，上述半導體結構更包括一第四井區。上述第四井區具有N型摻雜，形成於上述基板中且位於上述第二井區以及上述第三井區之間。上述第四井區於上述介面與上述第三井區相接觸，上述第四井區以及上述第二井區具有一第二間距。

根據本發明之一實施例，上述第二間距大於上述第一間距。

根據本發明之另一實施例，上述第二間距等於上述第一間距。

根據本發明之一實施例，上述第二井區以及上述第四井區之間具有一空隙，上述空隙之寬度係為上述第二間距。上述空隙與上述閘極電極之間具有一第三間距，上述第三間距大於零。

以下說明為本揭露的實施例。其目的是要舉例說明本揭露一般性的原則，不應視為本揭露之限制，本揭露之範圍當以申請專利範圍所界定者為準。

值得注意的是，以下所揭露的內容可提供多個用以實踐本揭露之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本揭露之精神，並非用以限定本揭露之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。

此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

在圖式中，相似的元件及/或特徵可具有相同的元件符號。相同類型的各種元件可透過在元件符號後面加上字母或數字來區分，用於區分相似元件及/或相似特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。

第2圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，半導體結構200係為高電壓接面終端結構，且對應至第1圖之接面二極體JD。如第2圖所示，半導體結構200包括基板SUB、第一井區W1以及第二井區W2。

基板SUB具有第一導電型。根據本發明之一實施例，基板SUB係為矽基板。根據本發明之另一實施例，基板SUB可為具有第一導電型之輕摻雜之半導體基板。根據本發明之其他實施例，基板SUB亦可為磊晶基板。

第一井區W1形成於半導體基板SUB中，且具有第二導電型。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。根據本發明之一實施例，第一井區W1可藉由離子佈植步驟形成。例如，可於預定第一井區W1之區域佈植磷離子或砷離子以形成第一井區W1。

如第2圖所示，第一井區W1與第一區域RG1相鄰。根據本發明之一些實施例，第1圖之高端區驅動電路130係位於第一區域RG1中。根據本發明之一些實施例，第1圖之電壓位準移位電路120可位於第一區域RG1與第二區域RG2之間。

第二井區W2形成於半導體基板SUB中，且與第一井區W1相鄰，且與第一井區W1相接觸於第一介面INT1，其中第二井區W2具有第一導電型。根據本發明之一實施例，第二井區W2亦可藉由離子佈植步驟形成。例如，可於預定形成第二井區W2之區域佈植硼離子或銦離子以形成第二井區W2。在本實施例中，第二井區W2之摻雜濃度高於半導體基板SUB之摻雜濃度。

如第2圖所示，第二井區W2與第二區域RG2相鄰。根據本發明之一些實施例，第1圖之低端區驅動電路110係位於第二區域RG2中。根據本發明之一些實施例，第1圖之電壓位準移位電路120可位於第二區域RG2與第一區域RG1之間。根據本發明之一些實施例，第一區域RG1可視為高端區域，第二區域RG2可視為低端區域，高電壓接面終端結構200用以隔離高端區域以及低端區域。

如第2圖所示，半導體結構200更包括第一摻雜區D1以及第二摻雜區D2。第一摻雜區D1具有第二導電型，且形成於第一井區W1中。根據本發明之一實施例，第一摻雜區D1可藉由離子佈植步驟形成。例如，可於預定第一摻雜區D1之區域佈植磷離子或砷離子以形成第一摻雜區D1。根據本發明之一實施例，第一摻雜區D1之摻雜濃度高於第一井區W1之摻雜濃度。

第二摻雜區D2具有第一導電型，且形成於第二井區W2中。根據本發明之一實施例，第二摻雜區D2亦可藉由離子佈植步驟形成。例如，可於預定形成第二摻雜區D2之區域佈植硼離子或銦離子以形成第二摻雜區D2。根據本發明之一實施例，第二摻雜區D2之摻雜濃度高於第二井區W2之摻雜濃度。

如第2圖所示，半導體結構200更包括場氧化層FOX、閘極氧化層GOX以及閘極電極GATE。場氧化層FOX形成於第一井區W1之中，且與第一摻雜區D1相鄰。閘極氧化層GOX覆蓋於第一介面INT1之上，且形成於場氧化層FOX以及第二摻雜區D2之間。閘極電極GATE覆蓋於場氧化層FOX以及閘極氧化層GOX之上，且與閘極氧化層GOX相互接觸。根據本發明之一實施例，部分的閘極電極GATE覆蓋於場氧化層FOX之上。

如第2圖所示，半導體結構200更包括第三井區W3、第四井區W4以及第五井區W5。第三井區W3具有第二導電型，形成於第一井區W1中且鄰近第一摻雜區D1，其中場氧化層FOX覆蓋於第三井區W3之上。根據本發明之一實施例，第三井區W3可藉由離子佈植步驟形成。例如，可於預定第三井區W3之區域佈植磷離子或砷離子以形成第三井區W3。根據本發明之一實施例，第三井區W3之摻雜濃度高於第一井區W1之摻雜濃度，第一摻雜區D1之摻雜濃度高於第三井區W3之摻雜濃度。

第四井區W4具有第二導電型，形成於第一井區W1中且鄰近第三井區W3，其中場氧化層FOX覆蓋於第四井區W4之上。根據本發明之一實施例，第四井區W4可藉由離子佈植步驟形成。例如，可於預定第四井區W4之區域佈植磷離子或砷離子以形成第四井區W4。根據本發明之一實施例，第四井區W4之摻雜濃度高於第一井區W1之摻雜濃度，第一摻雜區D1之摻雜濃度高於第四井區W4之摻雜濃度。

第五井區W5具有第二導電型，形成於第一井區W1中且鄰近第四井區W4，其中場氧化層FOX覆蓋於第五井區W5之上。根據本發明之一實施例，第五井區W5可藉由離子佈植步驟形成。例如，可於預定第五井區W5之區域佈植磷離子或砷離子以形成第五井區W5。根據本發明之一實施例，第五井區W5之摻雜濃度高於第一井區W1之摻雜濃度，第一摻雜區D1之摻雜濃度高於第五井區W5之摻雜濃度。

根據本發明之一實施例，第一井區W1具有第一深度DP1，第三井區W3、第四井區W4以及第五井區W5具有第二深度DP2，其中第二深度DP2不大於第一深度DP1。如第2圖所示，第三井區W3具有第一寬度WD1，第四井區W4具有第二寬度WD2，第五井區W5具有第三寬度WD3。在本實施例中，第一寬度WD1、第二寬度WD2以及第三寬度WD3係為相近。

第三井區W3以及第四井區W4之間具有第一間距SP1，第四井區W4以及第五井區W5之間距有第二間距SP2。根據本發明之一實施例，第一間距SP1以及第二間距SP2係為相近。根據本發明之另一實施例，第一間距SP1以及第二間距SP2係為不同。根據本發明之其他實施例，第一間距SP1以及第二間距SP2皆為零。換句話說，第三井區W3、第四井區W4以及第五井區W5亦可為相連的井區，在此係以三個井區作為說明解釋，但並未以任何形式限定於此。

如第2圖所示，第五井區W5以及閘極電極GATE之間距有第三間距SP3，其中第三間距SP3不小於零。換句話說，閘極電極GATE不可覆蓋於第三井區W3、第四井區W4以及第五井區W5之任一者之上。根據本發明之一些實施例，第三井區W3、第四井區W4以及第五井區W5用以提高第一井區W1之摻雜濃度，使得半導體結構200之第一介面INT1之崩潰電壓得以降低。

換句話說，當第1圖之第一高電壓VB發生靜電放電事件時，儘管接面二極體JD、第一N型電晶體N1以及第二N型電晶體N2在電路佈局中相互鄰近並且結構相似，然而具有第三井區W3、第四井區W4以及第五井區W5之接面二極體JD的崩潰電壓較低，使得接面二極體JD優先導通而透過接面二極體JD排除靜電電荷，進而保護第一N型電晶體N1以及第二N型電晶體N2免於燒毀。

第3圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，半導體結構300係為高電壓接面終端結構，且對應至第1圖之接面二極體JD。將第3圖之半導體結構300與第2圖之半導體結構200相比，第三井區W3、第四井區W4以及第五井區W5分別替換為第六井區W6、第七井區W7以及第八井區W8。

第六井區W6具有第四寬度WD4，第七井區W7具有第五寬度WD5，第八井區W8具有第六寬度WD6。根據本發明之一實施例，第四寬度WD4大於第五寬度WD5，且第五寬度WD5大於第六寬度WD6。

如第3圖所示，第六井區W6以及第七井區W7之間具有第四間隔SP4，第七井區W7以及第八井區W8之間具有第五間隔SP5。根據本發明之一實施例，第四間隔SP4以及第五間隔SP5係為相近。根據本發明之另一實施例，第四間隔SP4以及第五間隔SP5亦可差異較大。第八井區W8與閘極電極GATE之間具有第六間隔SP6，其中第六間隔SP6不小於零。換句話說，閘極電極GATE不可覆蓋第四間隔SP4，第七井區W7以及第八井區W8之任一者。

根據本發明之一些實施例，第六井區W6、第七井區W7以及第八井區W8用以提高第一井區W1之摻雜濃度，使得半導體結構300之第一介面INT1之崩潰電壓得以降低。換句話說，當第1圖之第一高電壓VB發生靜電放電事件時，第六井區W6、第七井區W7以及第八井區W8將接面二極體JD之崩潰電壓降低，使得靜電電荷優先透過接面二極體JD而排除至接地端，進而保護鄰近的第一N型電晶體N1以及第二N型電晶體N2免於燒毀。

第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，半導體結構400係為高電壓接面終端結構，且對應至第1圖之接面二極體JD。將第4圖之半導體結構400與第2圖之半導體結構相比，位於第一井區W1之第三井區W3、第四井區W4以及第五井區W5係替換為位於第二井區W2之第九井區W9、第十井區W10以及第十一井區W11。

第九井區W9鄰近第二摻雜區D2，具有第七寬度WD7，第十井區W10具有第八寬度WD8，第十一井區W11具有第九寬度WD9。根據本發明之一實施例，第七寬度WD7、第八寬度WD8以及第九寬度WD9係為相近。

如第4圖所示，第九井區W9以及第十井區W10之間具有第七間隔SP7，第十井區W10以及第十一井區W11之間具有第八間隔SP8。根據本發明之一實施例，第七間隔SP7以及有第八間隔SP8係為相近。根據本發明之另一實施例，第七間隔SP7以及第八間隔SP8亦可差異較大。第十一井區W11與閘極電極GATE之間具有第九間隔SP9，其中第九間隔SP9不小於零。換句話說，閘極電極GATE不可覆蓋第九井區W9、第十井區W10以及第十一井區W11之任一者。

根據本發明之一實施例，第二井區W2具有第三深度DP3，第九井區W9、第十井區W10以及第十一井區W11具有第四深度DP4，其中第四深度DP4不大於第三深度DP3。

根據本發明之一些實施例，第九井區W9、第十井區W10以及第十一井區W11用以提高第二井區W2之摻雜濃度，使得半導體結構400之第一介面INT1之崩潰電壓得以降低。換句話說，當第1圖之第一高電壓VB發生靜電放電事件時，第九井區W9、第十井區W10以及第十一井區W11將接面二極體JD之崩潰電壓降低，使得靜電電荷優先透過接面二極體JD而排除至接地端，進而保護鄰近的第一N型電晶體N1以及第二N型電晶體N2免於燒毀。

第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，半導體結構500係為高電壓接面終端結構，且對應至第1圖之接面二極體JD。將第5圖之半導體結構500與第4圖之半導體結構400相比，第九井區W9、第十井區W10以及第十一井區W11分別替換為第十二井區W12、第十三井區W13以及第十四井區W14。

第十二井區W12具有第十寬度WD10，第十三井區W13具有第十一寬度WD11，第十四井區W14具有第十二寬度WD12。根據本發明之一實施例，第十寬度WD10大於第十一寬度WD11，且第十一寬度WD11大於第十二寬度WD12。

如第5圖所示，第十二井區W12以及第十三井區W13之間具有第十間隔SP10，第十三井區W13以及第十四井區W14之間具有第十一間隔SP11。根據本發明之一實施例，第十間隔SP10以及第十一間隔SP11係為相近。根據本發明之另一實施例，第十間隔SP10以及第十一間隔SP11亦可差異較大。第十四井區W14與閘極電極GATE之間具有第十二間隔SP12，其中第十二間隔SP12不小於零。換句話說，閘極電極GATE不可覆蓋第十二井區W12、第十三井區W13以及第十四井區W14之任一者。

根據本發明之一些實施例，半導體結構500之第一介面INT1之崩潰電壓可透過插入第二井區W2之井區的寬度以及個數，以調整至合適的崩潰電壓，以確保第1圖之接面二極體JD在靜電放電事件中優先導通。

第6圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，半導體結構600係為電晶體，且對應至第1圖之第一N型電晶體N1以及第二N型電晶體N2。

如第6圖所示，半導體結構600包括基板SUB、第十五井區W15、第十六井區W16、第十七井區W17以及第十八井區W18。

第十五井區W15、第十六井區W16以及第十七井區W17形成於半導體基板SUB中，且皆具有第二導電型。根據本發明之一實施例，第十五井區W15、第十六井區W16以及第十七井區W17可藉由離子佈植步驟形成。例如，可於預定第十五井區W15、第十六井區W16以及第十七井區W17之區域佈植磷離子或砷離子以分別形成第十五井區W15、第十六井區W16以及第十七井區W17。根據本發明之一實施例，第十五井區W15、第十六井區W16以及第十七井區W17之摻雜濃度相近。

第十五井區W15以及第十六井區W16之間具有第十三間距SP13，第十六井區W16以及第十七井區W17之間距有第十四間距SP14。根據本發明之一實施例，第十三間距SP13以及第十四間距SP14係為相近。根據本發明之一實施例，第十五井區W15、第十六井區W16以及第十七井區W17具有第五深度DP5，第十三間距SP13以及第十四間距SP14具有第六深度DP6，其中第五深度DP5以及第六深度DP6係為相近。

第十八井區W18形成於半導體基板SUB中，且與第十七井區W17相鄰，且與第十七井區W17相接觸於第二介面INT2，其中第十八井區W18具有第一導電型。根據本發明之一實施例，第十八井區W18亦可藉由離子佈植步驟形成。例如，可於預定形成第十八井區W18之區域佈植硼離子或銦離子以形成第十八井區W18。在本實施例中，第十八井區W18之摻雜濃度高於半導體基板SUB之摻雜濃度。

如第6圖所示，半導體結構600更包括第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5。第三摻雜區D3具有第二導電型，且形成於第十五井區W15中。根據本發明之一實施例，第三摻雜區D3可藉由離子佈植步驟形成。例如，可於預定第三摻雜區D3之區域佈植磷離子或砷離子以形成第三摻雜區D3。根據本發明之一實施例，第三摻雜區D3之摻雜濃度高於第十五井區W15、第十六井區W16以及第十七井區W17之摻雜濃度。

第四摻雜區D4具有第一導電型，且形成於第十八井區W18中。根據本發明之一實施例，第四摻雜區D4亦可藉由離子佈植步驟形成。例如，可於預定形成第四摻雜區D4之區域佈植硼離子或銦離子以形成第四摻雜區D4。根據本發明之一實施例，第四摻雜區D4之摻雜濃度高於第十八井區W18之摻雜濃度。

第五摻雜區D5具有第二導電型，形成於第十八井區W18中且位於第三摻雜區D3以及第四摻雜區D4之間。根據本發明之一實施例，第五摻雜區D5可藉由離子佈植步驟形成。例如，可於預定第五摻雜區D5之區域佈植磷離子或砷離子以形成第五摻雜區D5。根據本發明之一實施例，第五摻雜區D5之摻雜濃度高於第十五井區W15、第十六井區W16以及第十七井區W17之摻雜濃度。

如第6圖所示，半導體結構600更包括場氧化層FOX、閘極氧化層GOX以及閘極電極GATE。場氧化層FOX形成於基板SUB、第十五井區W15、第十六井區W16以及第十七井區W17之中，且與第三摻雜區D3相鄰，其中場氧化層FOX位於第三摻雜區D3以及第五摻雜區D5之間。閘極氧化層GOX覆蓋於第二介面INT2之上，且形成於場氧化層FOX以及第五摻雜區D5之間。閘極電極GATE覆蓋於場氧化層FOX以及閘極氧化層GOX之上，且與閘極氧化層GOX相互接觸。根據本發明之一實施例，部分的閘極電極GATE覆蓋於場氧化層FOX之上。

根據本發明之一實施例，半導體結構600係形成第1圖之第一N型電晶體N1以及第二N型電晶體N2，其中第三摻雜區D3形成汲極端，閘極電極GATE形成閘極端，第五摻雜區D5形成源極端。根據本發明之一實施例，第十五井區W15、第十六井區W16以及第十七井區W17可視為一個虛擬井區，其中第二介面INT2之崩潰電壓係由虛擬井區以及第十八井區W18之摻雜濃度所決定。

第十三間距SP13以及第十四間距SP14係用以降低虛擬井區之摻雜濃度，進而提高第二介面INT2之崩潰電壓。換句話說，當第1圖之第一高電壓VB發生靜電放電事件時，由於第一N型電晶體N1以及第二N型電晶體N2因第十三間距SP13以及第十四間距SP14而具有較接面二極體JD更高的崩潰電壓，促使接面二極體JD優先導通而透過接面二極體JD排除靜電電荷，進而保護第一N型電晶體N1以及第二N型電晶體N2免於燒毀。

第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。根據本發明之一實施例，半導體結構700係為電晶體，且對應至第1圖之第一N型電晶體N1以及第二N型電晶體N2。將第7圖之半導體結構700與第6圖之半導體結構600相比，第十五井區W15、第十六井區W16以及第十七井區W17分別替換為第十九井區W19、第二十井區W20以及第二十一井區W21。

如第7圖所示，第十九井區W19以及第二十井區W20之間具有第十五間距SP15，第二十井區W20以及第二十一井區W21之間距有第十六間距SP16。根據本發明之一實施例，第十六間距SP16係大於第十五間距SP15。

第十五間距SP15以及第十六間距SP16係用以降低第十五井區W15、第十六井區W16以及第十七井區W17所形成之虛擬井區之摻雜濃度，進而提高第二介面INT2之崩潰電壓。換句話說，當第1圖之第一高電壓VB發生靜電放電事件時，由於第一N型電晶體N1以及第二N型電晶體N2因第十五間距SP15以及第十六間距SP16而具有較接面二極體JD更高的崩潰電壓，促使接面二極體JD優先導通而透過接面二極體JD排除靜電電荷，進而保護第一N型電晶體N1以及第二N型電晶體N2免於燒毀。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100:高壓積體電路 110:低端區驅動電路 120:電壓位準移位電路 130:高端區驅動電路 200,300,400,500,600,700:半導體結構 Q1:上橋電晶體 Q2:下橋電晶體 SIN:輸入信號 VD:低電壓 GND:接地端 VB:第一高電壓 VS:浮動電壓 HV:第二高電壓 R1:第一電阻 R2:第二電阻 JD:接面二極體 NC:陰極端 NA:陽極端 SUB:基板 W1:第一井區 W2:第二井區 W3:第三井區 W4:第四井區 W5:第五井區 W6:第六井區 W7:第七井區 W8:第八井區 W9:第九井區 W10:第十井區 W11:第十一井區 W12:第十二井區 W13:第十三井區 W14:第十四井區 W15:第十五井區 W16:第十六井區 W17:第十七井區 W18:第十八井區 W19:第十九井區 W20:第二十井區 W21:第二十一井區 RG1:第一區域 RG2:第二區域 INT1:第一介面 INT2:第二介面 D1:第一摻雜區 D2:第二摻雜區 D3:第三摻雜區 D4:第四摻雜區 D5:第五摻雜區 FOX:場氧化層 GOX:閘極氧化層 GATE:閘極電極 DP1:第一深度 DP2:第二深度 DP3:第三深度 DP4:第四深度 DP5:第五深度 DP6:第六深度 WD1:第一寬度 WD2:第二寬度 WD3:第三寬度 WD4:第四寬度 WD5:第五寬度 WD6:第六寬度 WD7:第七寬度 WD8:第八寬度 WD9:第九寬度 WD10:第十寬度 WD11:第十一寬度 WD12:第十二寬度 SP1:第一間距 SP2:第二間距 SP3:第三間距 SP4:第四間隔 SP5:第五間隔 SP6:第六間隔 SP7:第七間隔 SP8:第八間隔 SP9:第九間隔 SP10:第十間隔 SP11:第十一間隔 SP12:第十二間隔 SP13:第十三間距 SP14:第十四間距 SP15:第十五間距 SP16:第十六間距

第1圖係顯示高壓積體電路之電路圖；第2圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖；第3圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第6圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；以及第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。

200:半導體結構

SUB:基板

W1:第一井區

W2:第二井區

W3:第三井區

W4:第四井區

W5:第五井區

RG1:第一區域

RG2:第二區域

INT1:第一介面

D1:第一摻雜區

D2:第二摻雜區

FOX:場氧化層

GOX:閘極氧化層

GATE:閘極電極

DP1:第一深度

DP2:第二深度

WD1:第一寬度

WD2:第二寬度

WD3:第三寬度

SP1:第一間距

SP2:第二間距

SP3:第三間距

Claims

一種半導體結構，包括：一第一井區，具有N型摻雜；一第二井區，具有P型摻雜，與上述第一井區相鄰且於一介面與上述第一井區相接觸；一第一摻雜區，具有N型摻雜且形成於上述第一井區中；一第二摻雜區，具有P型摻雜且形成於上述第二井區中；一場氧化層，形成於上述第一井區中，且位於上述第一摻雜區以及上述第二摻雜區之間；一第三井區，具有N型摻雜，形成於上述第一井區中且位於上述場氧化層之下；以及一第四井區，具有N型摻雜，形成於上述第一井區中且位於上述場氧化層之下；其中上述第三井區以及上述第四井區用以降低上述介面之崩潰電壓。
如請求項1之半導體結構，其中上述第一區域之半導體元件係由一第一高電壓以及一第一低電壓進行供電，上述第二區域之半導體元件係由第二高電壓以及一第二低電壓所供電，其中上述第一高電壓超過上述第一低電壓，上述第二高電壓超過上述第二低電壓；其中上述第一高電壓超過上述第二高電壓，其中上述第二低電壓不大於上述第一低電壓。
如請求項1之半導體結構，其中上述第一井區具有一第一深度，上述第三井區具有一第二深度；其中上述第二深度不大於上述第一深度。
如請求項1之半導體結構，更包括：一閘極氧化層，覆蓋於上述介面之上，且位於上述第一摻雜區以及上述第二摻雜區之間；以及一閘極電極，覆蓋於上述場氧化層以及上述閘極氧化層之上，且與上述閘極氧化層相互接觸；其中上述閘極電極之至少一部份覆蓋上述場氧化層。
如請求項4之半導體結構，其中上述第三井區具有一第一寬度；其中上述第四井區具有一第二寬度；其中上述第一寬度不小於上述第二寬度。
如請求項4之半導體結構，其中上述第三井區以及上述第四井區之間具有一第一間距；其中上述第三井區鄰近上述第一摻雜區；其中上述第四井區鄰近上述閘極電極；其中上述第一間距大於或等於零。
如請求項4之半導體結構，其中上述第四井區以及上述閘極電極之間具有一第二間距；其中上述第二間距不小於零。
如請求項4之半導體結構，更包括：一第五井區，具有N型摻雜，形成於上述第一井區中且位於上述場氧化層之下，其中上述第五井區更位於上述第四井區以及上述閘極電極之間；其中上述第五井區具有一第三寬度；其中上述第一寬度不小於上述第二寬度，上述第二寬度不小於上述第三寬度。
如請求項4之半導體結構，更包括：一第六井區，具有P型摻雜，形成於上述第二井區中且鄰近上述第二摻雜區；以及一第七井區，具有P型摻雜，形成於上述第二井區中且位於上述第六井區以及上述閘極電極之間；其中上述第六井區以及上述第七井區用以降低上述介面之崩潰電壓。
如請求項9之半導體結構，其中上述第六井區以及上述第七井區之間具有一第三間距；其中上述第三間距大於或等於零。
如請求項9之半導體結構，其中上述第六井區具有一第四寬度；其中上述第七井區具有一第五寬度；其中上述第四寬度不小於上述第五寬度。
如請求項11之半導體結構，更包括：一第八井區，具有P型摻雜，形成於上述第二井區中且位於上述第七井區以及上述閘極電極之間；其中上述第八井區具有一第六寬度；其中上述第五寬度不小於上述第六寬度。
如請求項12之半導體結構，其中上述第八井區以及上述閘極端具有一第五間距；其中上述第五間距大於零。
一種半導體結構，包括：一基板；一第一井區，具有N型摻雜，形成於上述基板中；一第二井區，具有N型摻雜，形成於上述基板中且鄰近上述第一井區，其中上述第一井區以及上述第二井區具有一第一間距；一第三井區，具有P型摻雜，與上述第二井區相鄰且於一介面與上述第二井區相接觸；一第一摻雜區，具有N型摻雜，形成於上述第一井區中；一第二摻雜區，具有P型摻雜，形成於上述第三井區中；一第三摻雜區，具有N型摻雜，形成於上述第三井區中且位於上述第一摻雜區以及上述第二摻雜區之間；以及一場氧化層，覆蓋於上述第一井區、上述第二井區以及上述基板上，且位於上述第一摻雜區以及上述第三摻雜區之間；其中上述第一間距用以提高上述介面之崩潰電壓。
如請求項14之半導體結構，其中上述半導體結構係形成一電晶體。
如請求項14之半導體結構，更包括：一閘極氧化層，覆蓋於上述介面之上，且位於上述第一摻雜區以及上述第三摻雜區之間；以及一閘極電極，覆蓋於上述場氧化層以及上述閘極氧化層之上，且與上述閘極氧化層相互接觸；其中上述閘極電極之至少一部份覆蓋上述場氧化層；其中上述半導體結構形成一電晶體。
如請求項14之半導體結構，更包括：一第四井區，具有N型摻雜，形成於上述基板中且位於上述第二井區以及上述第三井區之間；其中上述第四井區於上述介面與上述第三井區相接觸；其中上述第四井區以及上述第二井區具有一第二間距。
如請求項17之半導體結構，其中上述第二間距大於上述第一間距。
如請求項17之半導體結構，其中上述第二間距等於上述第一間距。
如請求項17之半導體結構，其中上述第二井區以及上述第四井區之間具有一空隙；其中上述空隙之寬度係為上述第二間距；其中上述空隙與上述閘極電極之間具有一第三間距；其中上述第三間距大於零。