CN114203816B - 半导体装置 - Google Patents

Abstract

实施方式的半导体装置具备：半导体层，具有第一面和与第一面对置的第二面；第一面侧的第一电极；第二面的第二电极；第一面的栅极电极；第一面侧的电极焊盘；第一面侧的与栅极电极电连接的配线层；第一面侧的与电极焊盘及配线层电连接的第一多晶硅层；以及绝缘层，设置于第一多晶硅层和电极焊盘之间、以及第一多晶硅层和配线层之间，具有第一开口部和第二开口部，电极焊盘和第一多晶硅层经由第一开口部之中电连接，配线层和第一多晶硅层经由第二开口部之中电连接，第一开口部的第一开口面积大于第二开口部的第二开口面积。

Description

半导体装置

本申请主张以第2020－157962号日本专利申请(申请日：2020年9月18日)为基础申请的优先权。本申请通过引用该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及半导体装置。

背景技术

对于将多个晶体管芯片安装于基板上的功率模块，将栅极电阻部件连接于各晶体管芯片的栅极电极焊盘。通过连接栅极电阻部件，例如实现晶体管芯片之间的共振的抑制和功率模块内的电流的均匀化。

在晶体管芯片之外连接栅极电阻部件的情况下，产生功率模块的尺寸增大、失去功率模块内的晶体管芯片的配置的自由度等问题。因此，存在栅极电阻内置于晶体管芯片的情况。

发明内容

实施方式提供一种内置有栅极电阻的半导体装置。

实施方式的半导体装置具备：半导体层，具有第一面和与所述第一面对置的第二面；第一电极，设置于所述半导体层的所述第一面侧；第二电极，设置于所述半导体层的所述第二面侧；栅极电极，设置于所述半导体层的所述第一面侧；电极焊盘，设置于所述半导体层的所述第一面侧；配线层，设置于所述半导体层的所述第一面侧，与所述栅极电极电连接；第一多晶硅层，设置于所述半导体层的所述第一面侧，与所述电极焊盘及所述配线层电连接，沿与所述第一面平行的第一方向延伸；以及绝缘层，设置于所述第一多晶硅层和所述电极焊盘之间以及所述第一多晶硅层和所述配线层之间，具有至少一个的第一开口部和至少一个的第二开口部，所述电极焊盘和所述第一多晶硅层经由所述至少一个的第一开口部之中电连接，所述配线层和所述第一多晶硅层经由所述至少一个的第二开口部之中电连接，所述至少一个的第一开口部的第一开口面积大于所述至少一个的第二开口部的第二开口面积。

附图说明

图1是第一实施方式的半导体装置的一部分的示意剖面图。

图2是第一实施方式的半导体装置的示意俯视图。

图3是第一实施方式的半导体装置的一部分的示意俯视图。

图4是第一实施方式的半导体装置的一部分的示意剖面图。

图5是第二实施方式的半导体装置的一部分的示意俯视图。

图6是第三实施方式的半导体装置的一部分的示意俯视图。

图7是第三实施方式的半导体装置的一部分的示意剖面图。

图8是第四实施方式的半导体装置的一部分的示意俯视图。

图9是第四实施方式的半导体装置的一部分的示意剖面图。

图10是第四实施方式的半导体装置的一部分的示意剖面图。

图11是第四实施方式的半导体装置的作用及效果的说明图。

图12是第五实施方式的半导体装置的一部分的示意俯视图。

具体实施方式

下面，参照附图对本发明的实施方式进行说明。另外，在下面的说明中，对相同或者相似的部件等赋予相同的标号，对曾经说明过的部件等适当省略其说明。

(第一实施方式)

第一实施方式的半导体装置具有：半导体层，具有第一面和与第一面对置的第二面；第一电极，设置于半导体层的第一面侧；第二电极，设置于半导体层的第二面侧；栅极电极，设置于半导体层的第一面侧；电极焊盘，设置于半导体层的第一面侧；配线层，设置于半导体层的第一面侧，并与栅极电极电连接；第一多晶硅层，设置于半导体层的第一面侧，并与电极焊盘及配线层电连接，沿与第一面平行的第一方向延伸；以及绝缘层，设置于第一多晶硅层和电极焊盘之间、以及第一多晶硅层和配线层之间，具有至少一个的第一开口部和至少一个的第二开口部，电极焊盘和第一多晶硅层经由至少一个的第一开口部之中电连接，配线层和第一多晶硅层经由至少一个的第二开口部之中电连接，至少一个的第一开口部的第一开口面积大于至少一个的第二开口部的第二开口面积。

第一实施方式的半导体装置是MOSFET 100。MOSFET 100是在基极区域和源极区域注入离子形成的DIMOSFET(Double Implantation MOSFET，双注入金属氧化物半导体场效应晶体管)。并且，MOSFET 100是以电子为载流子的n沟槽型的MOSFET。

图1是第一实施方式的半导体装置的一部分的示意剖面图。图2是第一实施方式的半导体装置的示意俯视图。

图1是图2的AA’剖面图。图2表示图1的第一面P1上的整体布局。

如图1所示，MOSFET 100具备碳化硅层10(半导体层)、源极电极12(第一电极)、漏极电极14(第二电极)、栅极电极16、栅极绝缘层18、层间绝缘层20(绝缘层)。

碳化硅层10包括n⁺型的漏极区域22、n^-型的漂移区域24、p型的主体区域26、n⁺型的源极区域28及p⁺型的接触区域30。

碳化硅层10位于源极电极12和漏极电极14之间。碳化硅层10具备第一面(图1中“P1”)和第二面(图1中“P2”)。

第二面P2与第一面P1对置。第二面P2与第一面P1平行。

第一方向及第二方向是与第一面P1平行的方向。另外，第二方向是与第一方向垂直的方向。

源极电极12设置于碳化硅层10的第一面P1侧。源极电极12设置于碳化硅层10的第一面P1之上。源极电极12与第一面P1接触。

源极电极12例如是金属。源极电极12与源极区域28及接触区域30电连接。源极电极12例如与源极区域28及接触区域30接触。

漏极电极14位于碳化硅层10的第二面P2侧。漏极电极14设置于碳化硅层10的第二面P2之上。漏极电极14与第二面P2接触。

漏极电极14例如是金属或者金属半导体化合物。漏极电极14与漏极区域22电连接。漏极电极14例如与漏极区域22接触。

栅极电极16位于碳化硅层10的第一面P1侧。栅极电极16例如沿第二方向延伸。

栅极电极16是导电层。栅极电极16例如是包括p型杂质或者n型杂质的多晶硅。

栅极绝缘层18位于栅极电极16和碳化硅层10之间。栅极绝缘层18例如是氧化硅膜。

层间绝缘层20设置于栅极电极16之上。层间绝缘层20设置于栅极电极16和源极电极12之间。层间绝缘层20将栅极电极16和源极电极12电气地分离。层间绝缘层20例如是氧化硅膜。

如图2所示，MOSFET 100具备源极电极12(第一电极)、栅极电极焊盘32(电极焊盘)及栅极配线层34(配线层)。

栅极电极焊盘32设置于碳化硅层10的第一面P1侧。在栅极电极焊盘32之上能够连接键合线。栅极电极焊盘32例如使用键合线与栅极驱动器电路连接。栅极电压从栅极驱动器电路经由键合线施加于栅极电极焊盘32。

栅极电极焊盘32例如由与源极电极12相同的材料形成。栅极电极焊盘32例如由与源极电极12相同的层形成。栅极电极焊盘32例如是金属。

栅极配线层34设置于碳化硅层10的第一面P1侧。栅极配线层34例如由与源极电极12及栅极电极焊盘32相同的材料形成。栅极电极焊盘32例如由与源极电极12及栅极电极焊盘32相同的层形成。栅极电极焊盘32例如是金属。

栅极配线层34的一部分例如与栅极电极焊盘32相邻设置。栅极配线层34的一部分例如沿着栅极电极焊盘32设置。

栅极配线层34与栅极电极16电连接。

图3是第一实施方式的半导体装置的一部分的示意俯视图。图3表示由图2的虚线包围的区域X的图案布局。

图4是第一实施方式的半导体装置的一部分的示意剖面图。图4是图3的BB’剖面图。

如图1～图4所示，MOSFET 100具有碳化硅层10(半导体层)、源极电极12(第一电极)、层间绝缘层20(绝缘层)、栅极电极焊盘32(电极焊盘)、栅极配线层34(配线层)、多个第一多晶硅层41及场绝缘层44。层间绝缘层20具有第一接触孔20a(第一开口部)及第二接触孔20b(第二开口部)。

场绝缘层44设置于碳化硅层10之上。场绝缘层44例如是氧化硅膜。

第一多晶硅层41设置于碳化硅层10之上。第一多晶硅层41设置于场绝缘层44之上。

第一多晶硅层41与栅极电极焊盘32及栅极配线层34电连接。栅极电极焊盘32、第一多晶硅层41、栅极配线层34及栅极电极16串联连接。第一多晶硅层41作为内置于MOSFET100的栅极电阻发挥作用。

第一多晶硅层41沿第一方向延伸。第一多晶硅层41的第一方向的长度(图3中的L)例如是200μm以上500μm以下。第一多晶硅层41的第二方向的宽度(图3中的W)例如是20μm以上50μm以下。

第一多晶硅层41包含p型杂质或者n型杂质。p型杂质例如是硼(B)。n型杂质例如是磷(P)或者砷(As)。

第一多晶硅层41例如由与栅极电极16相同的材料形成。第一多晶硅层41例如由与栅极电极16相同的层形成。

层间绝缘层20设置于第一多晶硅层41和栅极电极焊盘32之间。层间绝缘层20设置于第一多晶硅层41和栅极配线层34之间。

层间绝缘层20具有第一接触孔20a及第二接触孔20b。第一接触孔20a及第二接触孔20b是设置于层间绝缘层20的孔图案。

第一接触孔20a的第一开口面积大于第二接触孔20b的第二开口面积。第一开口面积例如是第二开口面积的2倍以上10倍以下。

第一接触孔20a的第一开口面积是指在与第一面P1平行的面中、被第一接触孔20a的壁面包围的区域的面积。第一接触孔20a的第一开口面积是指例如在图3中表示第一接触孔20a的正方形的面积。

同样地，第二接触孔20b的第二开口面积是指在与第一面P1平行的面中、被第二接触孔20b的壁面包围的区域的面积。第二接触孔20b的第二开口面积是指例如在图3中表示第二接触孔20b的正方形的面积。

栅极电极焊盘32和第一多晶硅层41经由第一接触孔20a电连接。例如，进入第一接触孔20a中的栅极电极焊盘32在第一接触孔20a的底部与第一多晶硅层41接触，由此栅极电极焊盘32和第一多晶硅层41电连接。

栅极配线层34和第一多晶硅层41经由第二接触孔20b电连接。例如，进入第二接触孔20b中的栅极配线层34在第二接触孔20b的底部与第一多晶硅层41接触，由此栅极配线层34和第一多晶硅层41电连接。

第一接触孔20a和第二接触孔20b之间的距离(图3中的d)例如是100μm以上300μm以下。

下面，对第一实施方式的半导体装置的作用及效果进行说明。

在多个晶体管芯片安装于基板上的功率模块中，将栅极电阻部件连接于各晶体管芯片的栅极电极焊盘。通过连接栅极电阻部件，例如实现晶体管芯片之间的共振的抑制和功率模块内的电流的均匀化。

在晶体管芯片之外连接栅极电阻部件的情况下，产生功率模块的尺寸增大、失去功率模块内的晶体管芯片的配置的自由度等问题。因此，存在栅极电阻内置于晶体管芯片的情况。

然而，由于内置的栅极电阻发热而温度上升，有可能产生晶体管的特性变动、晶体管损坏。

例如，由于栅极电阻的发热所导致的温度上升，栅极电阻的电阻值变化，产生晶体管的特性变动。并且，例如由于栅极电阻的发热所导致的温度上升，栅极电阻熔断，晶体管损坏。

对于第一实施方式的MOSFET 100，用于连接栅极电极焊盘32和第一多晶硅层41的第一接触孔20a的第一开口面积大于用于连接栅极配线层34和第一多晶硅层41的第二接触孔20b的第二开口面积。

由于第一接触孔20a的第一开口面积大，在第一多晶硅层41产生的热量容易流到栅极电极焊盘32。

栅极电极焊盘32的面积大于栅极配线层34。因此，栅极电极焊盘32的散热效率高于栅极配线层34。并且，在MOSFET 100安装于功率模块的状态下，栅极电极焊盘32例如连接了键合线。因此，在栅极电极焊盘32还能够期望通过键合线的散热。并且，在栅极电极焊盘32之上需要进行键合，所以未形成保护膜。因此，散热效率高于上方形成有保护膜的栅极配线层34。

在第一多晶硅层41产生的热量相比栅极配线层34更容易流到栅极电极焊盘32，由此抑制第一多晶硅层41的温度上升。因此，抑制MOSFET100的特性变动和损坏。

根据抑制第一多晶硅层41的温度上升的观点，第一开口面积优选是第二开口面积的2倍以上，更优选是4倍以上。

根据以上所述的第一实施方式，能够提供抑制内置的栅极电阻的温度上升的半导体装置。

(第二实施方式)

对于第二实施方式的半导体装置，至少一个的第一开口部的个数多于至少一个的第二开口部的个数，这一点与第一实施方式的半导体装置不同。下面，关于与第一实施方式重复的内容省略部分叙述。

第二实施方式的半导体装置是MOSFET 200。

图5是第二实施方式的半导体装置的一部分的示意俯视图。图5是与第一实施方式的图3对应的图。

如图5所示，第二实施方式的MOSFET 200的第一接触孔20a的个数多于第二接触孔20b的个数。与一个第一多晶硅层41对应的第一接触孔20a是四个，第二接触孔20b是一个。

另外，在设置有多个第一接触孔20a的情况下，第一接触孔20a的第一开口面积是指各个第一接触孔20a的开口面积的总和。同样地，在设置有多个第二接触孔20b的情况下，第二接触孔20b的第二开口面积是指各个第二接触孔20b的开口面积的总和。

在图5的情况下，第一接触孔20a的第一开口面积是第二接触孔20b的第二开口面积的四倍。

根据以上所述的第二实施方式，与第一实施方式相同，能够提供抑制内置的栅极电阻的温度上升的半导体装置。

(第三实施方式)

第三实施方式的半导体装置还具备第二多晶硅层，第二多晶硅层设置于半导体层的第一面侧，与电极焊盘电连接，与配线层电气分离，并沿第一方向延伸，这一点与第一实施方式的半导体装置不同。下面，关于与第一实施方式重复的内容省略部分叙述。

第三实施方式的半导体装置是MOSFET 300。

图6是第三实施方式的半导体装置的一部分的示意俯视图。图6是与第一实施方式的图3对应的图。

图7是第三实施方式的半导体装置的一部分的示意剖面图。图7是图6的CC’剖面图。

如图6、图7所示，第三实施方式的MOSFET 300除第一多晶硅层41外，还具有第二多晶硅层42。第二多晶硅层42设置于碳化硅层10的第一面P1侧。第二多晶硅层42沿第一方向延伸。

第二多晶硅层42与栅极电极焊盘32电连接。第二多晶硅层42与栅极配线层34电气分离。

在层间绝缘层20不设置用于电连接栅极配线层34和第二多晶硅层42的接触孔。

第三实施方式的MOSFET 300具有第二多晶硅层42，由此能够将栅极电阻设定为比第一实施方式的MOSFET 100高的电阻值。

根据以上所述的第三实施方式，与第一实施方式相同，能够提供抑制内置的栅极电阻的温度上升的半导体装置。

(第四实施方式)

具备：半导体层，具有第一面和与第一面对置的第二面；第一电极，设置于半导体层的第一面侧；第二电极，设置于半导体层的第二面侧；栅极电极，设置于半导体层的第一面侧；电极焊盘，设置于半导体层的第一面侧；配线层，设置于半导体层的第一面侧，与栅极电极电连接；第一多晶硅层，设置于半导体层的第一面侧，与电极焊盘及配线层电连接，沿与第一面平行的第一方向延伸，包含第一p型区域及第一n型区域；第二多晶硅层，设置于半导体层的第一面侧，与电极焊盘及配线层电连接，沿第一方向延伸，包含第二n型区域及第二p型区域，并与第一多晶硅层分离；以及绝缘层，设置于第一多晶硅层及第二多晶硅层和电极焊盘之间、以及第一多晶硅层及第二多晶硅层和配线层之间，具有至少一个的第一开口部、至少一个的第二开口部、至少一个的第三开口部和至少一个的第四开口部，电极焊盘和第一p型区域经由至少一个的第一开口部电连接，配线层和第一n型区域经由至少一个的第二开口部电连接，电极焊盘和第二n型区域经由至少一个的第三开口部电连接，配线层和第二p型区域经由至少一个的第四开口部电连接，第一p型区域和第一n型区域的第一接合面与至少一个的第一开口部之间的第一距离，小于第一接合面与至少一个的第二开口部之间的第二距离，第二n型区域和第二p型区域的第二接合面与至少一个的第三开口部之间的第三距离，小于第二接合面与至少一个的第四开口部之间的第四距离。下面，关于与第一实施方式重复的内容有时省略部分叙述。

第四实施方式的半导体装置是MOSFET 400。MOSFET 400具备与第一实施方式的图1所示的构造相同的晶体管构造。

图8是第四实施方式的半导体装置的一部分的示意俯视图。图8是与第一实施方式的图3对应的图。

图9是第四实施方式的半导体装置的一部分的示意剖面图。图9是图8的DD’剖面图。

图10是第四实施方式的半导体装置的一部分的示意剖面图。图10是图8的EE’剖面图。

如图8、图9及10所示，MOSFET 400具备碳化硅层10(半导体层)、源极电极12(第一电极)、层间绝缘层20(绝缘层)、栅极电极焊盘32(电极焊盘)、栅极配线层34(配线层)、多个第一多晶硅层51、多个第二多晶硅层52及场绝缘层44。层间绝缘层20具有第一接触孔20a(第一开口部)、第二接触孔20b(第二开口部)、第三接触孔20c(第三开口部)、第四接触孔20d(第四开口部)。

场绝缘层44设置于碳化硅层10之上。场绝缘层44例如是氧化硅膜。

第一多晶硅层51及第二多晶硅层52设置于碳化硅层10之上。第一多晶硅层51及第二多晶硅层52设置于场绝缘层44之上。

第一多晶硅层51及第二多晶硅层52与栅极电极焊盘32及栅极配线层34电连接。栅极电极焊盘32、第一多晶硅层51、栅极配线层34及栅极电极16串联连接。栅极电极焊盘32、第二多晶硅层52、栅极配线层34及栅极电极16串联连接。第一多晶硅层51及第二多晶硅层52作为内置于MOSFET 400的栅极电阻发挥作用。

第一多晶硅层51沿第一方向延伸。第一多晶硅层51的第一方向的长度例如是200μm以上500μm以下。第一多晶硅层51的第二方向的宽度例如是20μm以上50μm以下。

第一多晶硅层51包含第一p型区域51a及第一n型区域51b。第一多晶硅层51作为具备pn二极管的栅极电阻发挥作用。

第一p型区域51a包含p型杂质。p型杂质例如是硼(B)。

第一n型区域51b包含n型杂质。n型杂质例如是磷(P)或者砷(As)。

第二多晶硅层52沿第一方向延伸。第二多晶硅层52与第一多晶硅层51分离。第二多晶硅层52的第一方向的长度例如是200μm以上500μm以下。第二多晶硅层52的第二方向的宽度例如是20μm以上50μm以下。

第二多晶硅层52包含第二n型区域52a及第二p型区域52b。第二多晶硅层52作为具备pn二极管的栅极电阻发挥作用。

第二n型区域52a包含n型杂质。n型杂质例如是磷(P)或者砷(As)。

第二p型区域52b包含p型杂质。p型杂质例如是硼(B)。

层间绝缘层20设置于第一多晶硅层51及第二多晶硅层52和栅极电极焊盘32之间。层间绝缘层20设置于第一多晶硅层51及第二多晶硅层52和栅极配线层34之间。

层间绝缘层20具有第一接触孔20a、第二接触孔20b、第三接触孔20c及第四接触孔20d。第一接触孔20a、第二接触孔20b、第三接触孔20c及第四接触孔20d是在层间绝缘层20设置的孔图案。

栅极电极焊盘32和第一p型区域51a经由第一接触孔20a电连接。例如，进入第一接触孔20a中的栅极电极焊盘32在第一接触孔20a的底部与第一p型区域51a接触，由此栅极电极焊盘32和第一p型区域51a电连接。

栅极配线层34和第一n型区域51b经由第二接触孔20b电连接。例如，进入第二接触孔20b中的栅极配线层34在第二接触孔20b的底部与第一n型区域51b接触，由此栅极配线层34和第一n型区域51b电连接。

第一接触孔20a和第二接触孔20b之间的距离例如是100μm以上300μm以下。

第一p型区域51a和第一n型区域51b的边界是第一接合面51x。第一接合面51x是pn结。

第一接合面51x和第一接触孔20a之间的第一距离(图8中的d1)，小于第一接合面51x和第二接触孔20b之间的第二距离(图8中的d2)。第一距离d1例如是第二距离d2的二分之一以下。

栅极电极焊盘32和第二n型区域52a经由第三接触孔20c电连接。例如，进入第三接触孔20c中的栅极电极焊盘32在第三接触孔20c的底部与第二n型区域52a接触，由此栅极电极焊盘32和第二n型区域52a电连接。

栅极配线层34和第二p型区域52b经由第四接触孔20d电连接。例如，进入第四接触孔20d中的栅极配线层34在第四接触孔20d的底部与第二p型区域52b接触，由此栅极配线层34和第二p型区域52b电连接。

第三接触孔20c和第四接触孔20d之间的距离例如是100μm以上300μm以下。

第二n型区域52a和第二p型区域52b的边界是第二接合面52x。第二接合面52x是pn结。

第二接合面52x和第三接触孔20c之间的第三距离(图8中的d3)，小于第二接合面52x和第四接触孔20d之间的第四距离(图8中的d4)。第三距离d3例如是第四距离d4的二分之一以下。

下面，对第一实施方式的半导体装置的作用及效果进行说明。

图11是第四实施方式的半导体装置的作用及效果的说明图。图11表示包含MOSFET400的栅极电阻的等价电路图。

MOSFET 400在晶体管的导通动作时和晶体管的截止动作时能够应用不同的栅极电阻的电阻值。换言之，在晶体管的导通动作时和晶体管的截止动作时能够应用最佳的栅极电阻的电阻值。

例如，在施加于栅极电极焊盘32的栅极电压Vg相对于栅极电极16成为正的电压的导通动作时，仅第一多晶硅层51作为栅极电阻发挥作用。

另一方面，例如在施加于栅极电极焊盘32的栅极电压Vg相对于栅极电极16成为负的电压的截止动作时，仅第二多晶硅层52作为栅极电阻发挥作用。

如图8所示，在第四实施方式中，并联连接的第一多晶硅层51是两个、第二多晶硅层52是四个。因此，在第一多晶硅层51和第二多晶硅层52中每一个的电阻值相同的情况下，晶体管的导通动作时的电阻值大于截止动作时的电阻值。例如，通过增大晶体管的导通动作时的电阻值，能够抑制晶体管芯片之间的共振。例如，通过减小晶体管的截止动作时的电阻值，能够降低截止损耗。

在MOSFET 400中，由于二极管的发热，第一多晶硅层51或者第二多晶硅层52的温度上升，有可能产生晶体管的特性变动、晶体管损坏。

对于第四实施方式的MOSFET 400，第一接合面51x和第一接触孔20a之间的第一距离(图8中的d1)，小于第一接合面51x和第二接触孔20b之间的第二距离(图8中的d2)。因此，在与二极管的pn结近的位置设置有与栅极电极焊盘32连接的第一接触孔20a。

由于二极管的pn结与第一接触孔20a近，在第一多晶硅层51的二极管产生的热量容易流到栅极电极焊盘32。

并且，对于第四实施方式的MOSFET 400，第二接合面52x和第三接触孔20c之间的第三距离(图8中的d3)，小于第二接合面52x和第四接触孔20d之间的第四距离(图8中的d4)。因此，在与二极管的pn结近的位置设置有与栅极电极焊盘32连接的第三接触孔20c。

由于二极管的pn结与第三接触孔20c近，在第二多晶硅层52的二极管产生的热量容易流到栅极电极焊盘32。

栅极电极焊盘32的面积大于栅极配线层34。因此，栅极电极焊盘32的散热效率高于栅极配线层34。并且，在MOSFET 400安装于功率模块的状态下，在栅极电极焊盘32例如连接了键合线。在栅极电极焊盘32能够期望通过键合线的散热。并且，由于在栅极电极焊盘32之上进行键合，所以未形成保护膜。因此，散热效率比上方形成有保护膜的栅极配线层34高。

在第一多晶硅层51及第二多晶硅层52的二极管产生的热量容易流到栅极电极焊盘32，由此抑制第一多晶硅层51及第二多晶硅层52的温度上升。所以，抑制MOSFET 400的特性变动和损坏。

根据抑制第一多晶硅层51的温度上升的观点，第一距离d1优选是第二距离d2的二分之一以下，更优选是四分之一以下。另外，根据抑制第二多晶硅层52的温度上升的观点，第三距离d3优选是第四距离d4的二分之一以下，更优选是四分之一以下。

另外，在图8中将通过改变并联连接的第一多晶硅层51和第二多晶硅层52的个数而在晶体管的导通动作时和晶体管的截止动作时改变电阻值的情况为例进行了说明。但是，例如还可以是，通过改变第一多晶硅层51和第二多晶硅层52的每一个的电阻值，在晶体管的导通动作时和晶体管的截止动作时改变电阻值。

另外，以使晶体管的导通动作时的电阻值大于截止动作时的电阻值的情况为例进行了说明，但也可以是，使晶体管的导通动作时的电阻值小于截止动作时的电阻值。

根据以上所述的第四实施方式，能够提供抑制内置的栅极电阻的温度上升的半导体装置。

(第五实施方式)

对于第五实施方式的半导体装置，至少一个的第一开口部的第一开口面积大于至少一个的第二开口部的第二开口面积、至少一个的第三开口部的第三开口面积大于至少一个的第四开口部的第四开口面积，这一点与第四实施方式的半导体装置不同。下面，关于与第四实施方式重复的内容有时省略部分叙述。

第五实施方式的半导体装置是MOSFET 500。

图12是第五实施方式的半导体装置的一部分的示意俯视图。图12是与第四实施方式的图8对应的图。

如图12所示，对于第五实施方式的MOSFET 500，第一接触孔20a的第一开口面积大于第二接触孔20b的第二开口面积。由于第一接触孔20a的第一开口面积较大，在第一多晶硅层51产生的热量容易流到栅极电极焊盘32。

并且，第三接触孔20c的第三开口面积大于第四接触孔20d的第四开口面积。由于第三接触孔20c的第三开口面积较大，在第二多晶硅层52产生的热量容易流到栅极电极焊盘32。

因此，第五实施方式的MOSFET 500与第四实施方式的MOSFET 400相比，能够进一步抑制第一多晶硅层51及第二多晶硅层52的温度上升。

根据以上所述的第五实施方式，能够提供抑制内置的栅极电阻的温度上升的半导体装置。

在以上所述的第一～第五实施方式中，以n沟槽型的MOSFET为例进行了说明，但本发明还能够应用于p沟槽型的MOSFET。

另外，在第一～第五实施方式中，以栅极电极设置于半导体层的第一面之上的平面栅构造的MOSFET为例进行了说明，但本发明还能够应用于栅极电极设置于在半导体层形成的沟槽中的沟槽栅构造的MOSFET。

另外，本发明还能够应用于IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。

另外，在第一～第五实施方式中，以半导体层使用碳化硅的情况为例进行了说明，但半导体层也可以是硅等其他半导体。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。例如，也可以将一个实施方式的构成要素和其他实施方式的构成要素替换或者变更。这些实施方式及其变形被包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (8)

1.一种半导体装置，具备：

半导体层，具有第一面和与所述第一面对置的第二面；

第一电极，设置于所述半导体层的所述第一面侧；

第二电极，设置于所述半导体层的所述第二面侧；

栅极电极，设置于所述半导体层的所述第一面侧；

电极焊盘，设置于所述半导体层的所述第一面侧；

配线层，设置于所述半导体层的所述第一面侧，与所述栅极电极电连接；

第一多晶硅层，设置于所述半导体层的所述第一面侧，与所述电极焊盘及所述配线层电连接，沿与所述第一面平行的第一方向延伸；以及

绝缘层，设置于所述第一多晶硅层和所述电极焊盘之间以及所述第一多晶硅层和所述配线层之间，具有至少一个的第一开口部和至少一个的第二开口部，

所述电极焊盘和所述第一多晶硅层经由所述至少一个的第一开口部之中电连接，

所述配线层和所述第一多晶硅层经由所述至少一个的第二开口部之中电连接，

所述至少一个的第一开口部的第一开口面积大于所述至少一个的第二开口部的第二开口面积，

所述电极焊盘的面积大于所述配线层的面积。

2.根据权利要求1所述的半导体装置，其中，

所述第一方向的所述第一多晶硅层的长度是200μm以上，与所述第一面平行且与所述第一方向垂直的第二方向的所述第一多晶硅层的宽度是50μm以下。

3.根据权利要求1所述的半导体装置，其中，

所述第一开口面积是所述第二开口面积的2倍以上。

4.根据权利要求1所述的半导体装置，其中，

所述至少一个的第一开口部的个数多于所述至少一个的第二开口部的个数。

5.根据权利要求1所述的半导体装置，其中，

所述电极焊盘与所述第一多晶硅层接触，所述配线层与所述第一多晶硅层接触。

6.根据权利要求1所述的半导体装置，其中，

所述半导体装置还具备第二多晶硅层，设置于所述半导体层的所述第一面侧，与所述电极焊盘电连接，与所述配线层电气分离，沿所述第一方向延伸。

7.根据权利要求1所述的半导体装置，其中，

所述第一多晶硅层包含p型杂质或者n型杂质。

8.根据权利要求1所述的半导体装置，其中，

所述半导体层是碳化硅层。