TWI854784B - 高電壓接面終端結構 - Google Patents

Abstract

本發明提出一種高電壓接面終端結構，用以劃分分別位於第一區域以及第二區域之半導體元件。高電壓接面終端結構包括第一井區、第二井區、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區以及第五摻雜區。第二井區與第一井區相鄰且接觸於介面。第一摻雜區形成於第一井區中。第二摻雜區形成於第一井區中。第三摻雜區以及第四摻雜區形成於第二井區中。第五摻雜區形成於第一井區以及第二井區中且位於介面上。第一井區、第一摻雜區、第三摻雜區以及第五摻雜區係為N型，第二井區、第二摻雜區以及第四摻雜區係為P型。

Description

高電壓接面終端結構

本發明係有關於用以隔離高端區(high side region)電路以及低端區(low side region)電路之一種高電壓接面終端結構，特別係有關於提供靜電放電路徑之高電壓接面終端結構。

第1圖係顯示高壓積體電路之電路圖。如第1圖所示，高壓積體電路100包括低端區驅動電路110、電壓位準移位電路120、高端區驅動電路130、上橋電晶體Q1以及下橋電晶體Q2。下橋驅動電路110根據輸入信號SIN而控制下橋電晶體Q2，而將驅動信號經電壓位準移位電路120以及高端區電路130而控制上橋電晶體Q1，其中低端區驅動電路110由低電壓VD以及接地端GND所供電。

高端區驅動電路130由第一高電壓VB以及浮動電壓VS所供電，其中第一高電壓VB大於第二高電壓HV，上橋電晶體Q1以及下橋電晶體Q2不同時導通而產生浮動電壓VS。電壓位準移位電路120包括第一N型電晶體N1、第二N型電晶體N2、第一電阻R1以及第二電阻R2，用以將低端區驅動電路110所產生之驅動信號(即，範圍自低電壓VD至接地端GND)轉換為高端區驅動電路130之電壓位準(即，範圍自第一高電壓VB至浮動電壓VS)。為了隔離低端區驅動電路110以及高端區驅動電路130，高壓積體電路100更包括高電壓接面終端(high-voltage junction termination)結構所寄生之接面二極體JD，其中接面二極體JD之陰極端NC耦接至第一高電壓VB，接面二極體JD之陽極端NA耦接至接地端GND。

由於接面二極體JD較第一N型電晶體N1以及第二N型電晶體N2佔有更大的電路面積，因此當第一高電壓VB發生靜電放電事件時，透過接面二極體JD排除靜電電荷有助於保護高壓積體電路100免於燒毀。由於接面二極體JD、第一N型電晶體N1以及第二N型電晶體N2在電路佈局中相互鄰近並且結構相似，因此均有可能用以排除靜電電荷。為了避免發生靜電放電事件時第一N型電晶體N1或第二N型電晶體N2導通而造成電路損毀，必須確保靜電電荷透過接面二極體JD排除至接地端GND。

本發明在此提出了具有靜電放電能力之高電壓接面終端結構，透過將高電壓接面終端結構形成矽控整流器，使得佔據較大電路面積之高電壓接面終端結構具有優異的靜電放電能力。此外，本發明更將高電壓接面終端結構所形成之矽控整流器的導通電壓降低，確保靜電電荷確實經由高電壓接面終端結構所形成之矽控整流器而排除至接地端，進而降低其他電路元件因靜電放電而燒毀的可能性。

有鑑於此，本發明提出一種高電壓接面終端結構，用以劃分分別位於一第一區域以及一第二區域之半導體元件。上述高電壓接面終端結構包括：一第一井區、一第二井區、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區以及一第五摻雜區。上述第一井區具有N型摻雜。上述第二井區具有P型摻雜，與上述第一井區相鄰且於一介面與上述第一井區相接觸。上述第一摻雜區具有N型摻雜且形成於上述第一井區中。上述第二摻雜區具有P型摻雜且形成於上述第一井區中。上述第三摻雜區具有N型摻雜且形成於上述第二井區中。上述第四摻雜區具有P型摻雜且形成於上述第二井區中。上述第五摻雜區具有N型摻雜且形成於上述第一井區以及上述第二井區中且位於上述介面上。

根據本發明之一實施例，上述第一區域之半導體元件係由一第一高電壓以及一第一低電壓進行供電，上述第二區域之半導體元件係由第二高電壓以及一第二低電壓所供電。上述第一高電壓超過上述第一低電壓，上述第二高電壓超過上述第二低電壓。上述第一高電壓超過上述第二高電壓，上述第二低電壓不大於上述第一低電壓。

根據本發明之一實施例，上述第一井區、上述第二井區、上述第一摻雜區、上述第二摻雜區、上述第三摻雜區、上述第四摻雜區以及上述第五摻雜區形成一矽控整流器，其中上述第五摻雜區用以降低上述矽控整流器之導通電壓。

根據本發明之一實施例，當上述第一高電壓發生一靜電放電事件時，上述靜電放電事件之電荷經由上述矽控整流器而排除至上述第二低電壓。

根據本發明之一實施例，上述第一摻雜區以及上述第二摻雜區電性連接在一起而形成一第一節點且電性連接至上述第一高電壓，上述第三摻雜區以及上述第四摻雜區電性連接在一起而形成一第二節點且電性連接至上述第二低電壓。

根據本發明之一實施例，上述高電壓接面終端結構更包括一場氧化層。上述場氧化層形成於上述第二摻雜區以及上述第三摻雜區之間。上述場氧化層具有一寬度，其中上述寬度用以決定上述高電壓接面終端結構之崩潰電壓。

根據本發明之另一實施例，上述高電壓接面終端結構更包括：一第一閘極氧化層、一第二閘極氧化層、一第一閘極電極以及一第二閘極電極。上述第一閘極氧化層位於上述場氧化層以及上述第五摻雜區之間且覆蓋於上述第一井區之上。上述第二閘極氧化層形成於上述第三摻雜區以及上述第五摻雜區之間且覆蓋於上述第二井區之上。上述第一閘極電極覆蓋於上述場氧化層以及上述第一閘極氧化層，且與上述第一閘極氧化層相互接觸。上述第二閘極電極覆蓋於上述第二閘極氧化層之上，且與上述第二閘極氧化層相互接觸。

根據本發明之另一實施例，上述第一摻雜區、上述第二摻雜區、上述第一井區、上述第三摻雜區、上述第四摻雜區、上述第五摻雜區、上述第二井區、上述第二閘極氧化層以及上述第二閘極電極形成一矽控整流器，其中上述第五摻雜區用以降低上述矽控整流器之導通電壓，上述第二閘極氧化層用以進一步降低上述矽控整流器之導通電壓。

根據本發明之另一實施例，上述第一摻雜區以及上述第二摻雜區電性連接在一起而形成一第一節點且電性連接至上述第一高電壓，上述第三摻雜區、上述第四摻雜區以及上述第二閘極電極電性連接在一起而形成一第二節點且電性連接至上述第二低電壓。

根據本發明之一實施例，上述第一井區、上述第二井區、上述第一摻雜區、上述第二摻雜區、上述第三摻雜區、上述第一閘極氧化層、上述第二閘極氧化層以及上述第四摻雜區係沿著一第一方向排列。上述第一摻雜區、上述第二摻雜區、上述第一閘極氧化層、上述第二閘極氧化層、上述第三摻雜區以及上述第四摻雜區係沿著一第二方向延伸，其中上述第一方向以及上述第二方向係為不同。

根據本發明之又一實施例，上述第五摻雜區更包括複數子摻雜區。上述複數子摻雜區沿著一第二方向排列，其中上述複數子摻雜區之每一者之間具有一間距。

根據本發明之又一實施例，上述第一摻雜區、上述第二摻雜區、上述第一井區、上述複數子摻雜區、上述第二閘極氧化層、上述第二閘極電極、上述第三摻雜區、上述第二井區以及上述第四摻雜區形成一第一矽控整流器。上述第一摻雜區、上述第二摻雜區、上述第一井區、上述第三摻雜區、上述第二井區以及上述第四摻雜區形成一第二矽控整流器。上述第一矽控整流器以及上述第二矽控整流器係為不同。

根據本發明之又一實施例，上述第一矽控整流器之崩潰電壓近似於上述第二矽控整流器之崩潰電壓，其中上述第一矽控整流器之導通電壓小於上述第二矽控整流器之導通電壓。

以下說明為本揭露的實施例。其目的是要舉例說明本揭露一般性的原則，不應視為本揭露之限制，本揭露之範圍當以申請專利範圍所界定者為準。

值得注意的是，以下所揭露的內容可提供多個用以實踐本揭露之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本揭露之精神，並非用以限定本揭露之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。

此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

在圖式中，相似的元件及/或特徵可具有相同的元件符號。相同類型的各種元件可透過在元件符號後面加上字母或數字來區分，用於區分相似元件及/或相似特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。

第2圖係顯示根據本發明之一實施例所述之高電壓接面終端結構之剖面圖。如第2圖所示，高電壓接面終端結構200包括基板SUB、第一井區W1以及第二井區W2。

基板SUB具有第一導電型。根據本發明之一實施例，基板SUB係為矽基板。根據本發明之其他實施例，基板SUB亦可為具有第一導電型之輕摻雜之半導體基板。

第一井區W1形成於半導體基板SUB中，且具有第二導電型。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。根據本發明之一實施例，第一井區W1可藉由離子佈植步驟形成。例如，可於預定第一井區W1之區域佈植磷離子或砷離子以形成第一井區W1。

如第2圖所示，第一井區W1與第一區域RG1相鄰。根據本發明之一些實施例，第1圖之高端區驅動電路130係位於第一區域RG1中。根據本發明之一些實施例，第1圖之電壓位準移位電路120可位於第一區域RG1與第二區域RG2之間。

第二井區W2形成於半導體基板SUB中，且與第一井區W1相鄰，且與第一井區W1相接觸於介面INT，其中第二井區W2具有第一導電型。根據本發明之一實施例，第二井區W2亦可藉由離子佈植步驟形成。例如，可於預定形成第二井區W2之區域佈植硼離子或銦離子以形成第二井區W2。在本實施例中，第二井區W2之摻雜濃度高於半導體基板SUB之摻雜濃度。

如第2圖所示，第二井區W2與第二區域RG2相鄰。根據本發明之一些實施例，第1圖之低端區驅動電路110係位於第二區域RG2中。根據本發明之一些實施例，第1圖之電壓位準移位電路120可位於第二區域RG2與第一區域RG1之間。根據本發明之一些實施例，第一區域RG1可視為高端區域，第二區域RG2可視為低端區域，高電壓接面終端結構200用以隔離高端區域以及低端區域。

如第2圖所示，半導體結構200更包括第一摻雜區D1、第二摻雜區D2、第三摻雜區D3以及第四摻雜區D4。第一摻雜區D1具有第二導電型，且形成於第一井區W1中。根據本發明之一實施例，第一摻雜區D1之摻雜濃度高於第一井區W1之摻雜濃度。第二摻雜區D2具有第一導電型，且形成於第一井區W1中。根據本發明之一實施例，第二摻雜區D2之摻雜濃度高於第二井區W2之摻雜濃度。

第三摻雜區D3具有第二導電型，且形成於第二井區W2中。根據本發明之一實施例，第三摻雜區D3之摻雜濃度高於第一井區W1之摻雜濃度。第四摻雜區D4具有第一導電型，且形成於第二井區W2中。根據本發明之一實施例，第四摻雜區D4之摻雜濃度高於第二井區W2之摻雜濃度。

如第2圖所示，高電壓接面終端結構200更包括場氧化層FOX、閘極氧化層GOX以及閘極電極GATE。場氧化層FOX形成於第一井區W1之中，且與第二摻雜區D2相鄰，其中場氧化層FOX具有寬度WD。根據本發明之一實施例，寬度WD用以決定高電壓接面終端結構200之崩潰電壓。閘極氧化層GOX覆蓋於介面INT之上，且形成於場氧化層FOX以及第三摻雜區D3之間。閘極電極GATE覆蓋於場氧化層FOX以及閘極氧化層GOX之上，且與閘極氧化層GOX相互接觸。

半導體結構200更包括第一隔離結構ISO1以及第二隔離結構ISO2。第一隔離結構ISO1位於第一摻雜區D1以及第二摻雜區D2之間且位於第一井區W1之上，用以分隔第一摻雜區D1以及第二摻雜區D2。

如第2圖所示，第一隔離結構ISO1直接接觸第一摻雜區D1以及第二摻雜區D2，但並非用以限定本發明。根據本發明之其他實施例，第一隔離結構ISO1並未接觸第一摻雜區D1以及第二摻雜區D2之至少一者。

第二隔離結構ISO2位於第三摻雜區D3以及第四摻雜區D4之間，且位於第二井區W2之上，用以分隔第三摻雜區D3以及第四摻雜區D4。如第2圖所示，第二隔離結構ISO2直接接觸第三摻雜區D3以及第四摻雜區D4，但並非用以限定本發明。根據本發明之其他實施例，第二隔離結構ISO2並未接觸第三摻雜區D3以及第四摻雜區D4之至少一者。

如第2圖所示，第一摻雜區D1以及第二摻雜區D2耦接在一起而為第一節點ND1，第四摻雜區D4以及第五摻雜區D5耦接在一起而為第二節點ND2。根據本發明之一實施例，高電壓接面終端結構200之第一井區W1、第二井區W2、第一摻雜區D1、第二摻雜區D2、第三摻雜區D3以及第四摻雜區D4形成一矽控整流器，用以提高靜電電荷排除能力。

根據本發明之一實施例，第一節點ND1係耦接至第1圖之第一高電壓VB，第二節點ND2係耦接至第1圖之接地端GND。並且，由於高電壓接面終端結構200係形成矽控整流器，相較於第1圖之接面二極體JD具有更優越的靜電電荷排除能力。

然而，在電路佈局中高電壓接面終端結構200與電壓位準移位電路120之第一N型電晶體N1以及第二N型電晶體N2相鄰，儘管高電壓接面終端結構200具有較第一N型電晶體N1以及第二N型電晶體N2更優越的靜電電荷排除能力，但卻無法保證當發生靜電放電事件時高電壓接面終端結構200會較第一N型電晶體N1以及第二N型電晶體N2先導通，因此高電壓接面終端結構200仍需進一步進行優化。

第3圖係顯示根據本發明之另一實施例所述之高電壓接面終端結構之剖面圖。將高電壓接面終端結構300與第2圖之高電壓接面終端結構200相比，高電壓接面終端結構300更包括第五摻雜區D5以及第三隔離結構ISO3，並且省略了閘極氧化層GOX。

第五摻雜區D5具有第二導電型，且形成於第一井區W1以及第二井區W2中，並且形成於介面INT上。根據本發明之一實施例，第五摻雜區D5之摻雜濃度高於第一井區W1之摻雜濃度。根據本發明之一實施例，場氧化層FOX形成於第二摻雜區D2以及第五摻雜區D5之間。

第三隔離結構ISO3位於第三摻雜區D3以及第五摻雜區D5之間，且位於第二井區W2之上，用以分隔第三摻雜區D3以及第五摻雜區D5。如第2圖所示，第三隔離結構ISO3直接接觸第三摻雜區D3以及第五摻雜區D5，但並非用以限定本發明。根據本發明之其他實施例，第三隔離結構ISO3並未接觸第三摻雜區D3以及第五摻雜區D5之至少一者。

根據本發明之一實施例，由於高電壓接面終端結構300較高電壓接面終端結構200更包括第五摻雜區D5，並且第五摻雜區D5係用以降低高電壓接面終端結構300所形成之矽控整流器的導通電壓，因此高電壓接面終端結構300之矽控整流器之導通電壓較高電壓接面終端結構200之矽控整流器的導通電壓更低，並且高電壓接面終端結構300以及高電壓接面終端結構200之崩潰電壓係為相近，可用以抵擋相近的高壓。

根據本發明之一些實施例，由於第五摻雜區D5有助於降低高電壓接面終端結構300所形成之矽控整流器的導通電壓，因此可確保發生靜電放電事件時，高電壓接面終端結構300所形成之矽控整流器會較鄰近高電壓接面終端結構300之電晶體(如，第1圖之第一N型電晶體N1以及第二電晶體N2)更早導通，進而確保靜電電荷通過具有較大電路面積之高電壓接面終端結構300而排除至接地端。

第4圖係顯示根據本發明之另一實施例所述之高電壓接面終端結構之剖面圖。將第4圖之高電壓接面終端結構400與第2圖之高電壓接面終端結構200相比，高電壓接面終端結構400更包括第一閘極氧化層GOX1、第二閘極氧化層GOX2、第一閘極電極GATE1以及第二閘極電極GATE2。

如第4圖所示，第一閘極氧化層GOX1係形成於第一井區W1之上，更位於場氧化層FOX以及第五摻雜區D5之間。第二閘極氧化層GOX2形成於第三摻雜區D3以及第五摻雜區D5之間且覆蓋於第二井區W2之上。第一閘極電極GATE1覆蓋於場氧化層FOX以及第一閘極氧化層GOX1，且與第一閘極氧化層GOX1相互接觸。第二閘極電極GATE2覆蓋於第二閘極氧化層GOX2之上，且與第二閘極氧化層相互接觸。根據本發明之一實施例，第二閘極、第三摻雜區D3以及第四摻雜區D4係耦接在一起，而形成高電壓接面終端結構400之第二節點ND2。

根據本發明之一實施例，高電壓接面終端結構400之第一節點ND1係耦接至第1圖之第一高電壓VB，第二節點ND2係耦接至第1圖之接地端GND。根據本發明之一些實施例，將高電壓接面終端結構400所形成之矽控整流器與高電壓接面終端結構300所形成之矽控整流器相比，高電壓接面終端結構400所形成之矽控整流器較高電壓接面終端結構300所形成之矽控整流器具有更低的導通電壓，並且兩者具有相近的崩潰電壓。

換句話說，高電壓接面終端結構400之第三摻雜區D3、第二閘極氧化層GOX2以及第五摻雜區D5係形成N型電晶體，其中N型電晶體(即，第二閘極)係耦接至最低電壓位準(即，第二節點ND2耦接至第1圖之接地端GND)。並且，相較於高電壓接面終端結構300，該閘極端接地之N型電晶體有助於更進一步降低高電壓接面終端結構400所形成之矽控整流器之導通電壓。

第5圖係顯示根據本發明之另一實施例所述之高電壓接面終端結構之上視圖，其中沿著線A-A’切割之剖面圖係如第2圖所示，沿著線B-B’切割之剖面圖係如第4圖所示。如第5圖所示，高電壓接面終端結構500之第一摻雜區D1、第二摻雜區D2、第三摻雜區D3以及第四摻雜區D4係沿著第一方向DR1排列，並且高電壓接面終端結構500更包括複數子摻雜層SD，其中複數子摻雜區SD係沿著第二方向DR2排列，根據本發明之一實施例，第一方向DR1係與第二方向DR2不同。

根據本發明之一實施例，第4圖之高電壓接面終端結構400之第五摻雜區D5係劃分為第5圖所示之複數子摻雜區SD，並且如第5圖所示，子摻雜區SD之間具有間距D。如第5圖所示，高電壓接面終端結構500之第一閘極氧化層GOX1以及第二閘極氧化層GOX2(即，沿著線B-B’)可對應至第4圖之高電壓接面終端結構400之第一閘極氧化層GOX1以及第二閘極氧化層GOX2。根據本發明之一實施例，第一閘極氧化層GOX1及第一閘極GATE1透過間距D而與第二閘極氧化層GOX2及第二閘極GATE2相連接。換句話說，子摻雜區SD之間具有間距D也形成閘極氧化層及閘極，使得第一閘極氧化層GOX1和第一閘極GATE1以及第二閘極氧化層GOX2和第二閘極GATE2電性連接在一起。

根據本發明之一些實施例，由於第一閘極氧化層GOX1和第一閘極GATE1以及第二閘極氧化層GOX2和第二閘極GATE2透過間距D而相互電性連接，也可將間距D的區域形成場氧化層FOX(第5圖未顯示)，用以隔離各個子摻雜區SD。

本發明在此提出了具有靜電放電能力之高電壓接面終端結構，透過將高電壓接面終端結構形成矽控整流器，使得佔據較大電路面積之高電壓接面終端結構具有優異的靜電放電能力。此外，本發明更將高電壓接面終端結構所形成之矽控整流器的導通電壓降低，確保靜電電荷確實經由高電壓接面終端結構所形成之矽控整流器而排除至接地端，進而降低其他電路元件因靜電放電而燒毀的可能性。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100:高壓積體電路 110:低端區驅動電路 120:電壓位準移位電路 130:高端區驅動電路 200,300,400,500:高電壓接面終端結構 Q1:上橋電晶體 Q2:下橋電晶體 VD:低電壓 GND:接地端 SIN:輸入信號 VB:第一高電壓 VS:浮動電壓 HV:第二高電壓 N1:第一N型電晶體 N2:第二N型電晶體 R1:第一電阻 R2:第二電阻 JD:接面二極體 NC:陰極端 NA:陽極端 SUB:基板 W1:第一井區 W2:第二井區 RG1:第一區域 RG2:第二區域 INT:介面 D1:第一摻雜區 D2:第二摻雜區 D3:第三摻雜區 D4:第四摻雜區 D5:第五摻雜區 FOX:場氧化層 GOX:閘極氧化層 GOX1:第一閘極氧化層 GOX2:第二閘極氧化層 GATE:閘極電極 GATE1:第一閘極電極 GATE2:第二閘極電極 WD:寬度 ISO1:第一隔離結構 ISO2:第二隔離結構 ISO3:第三隔離結構 ND1:第一節點 ND2:第二節點 SD:子摻雜層 DR1:第一方向 DR2:第二方向 D:間距

第1圖係顯示高壓積體電路之電路圖； 第2圖係顯示根據本發明之一實施例所述之高電壓接面終端結構之剖面圖； 第3圖係顯示根據本發明之另一實施例所述之高電壓接面終端結構之剖面圖； 第4圖係顯示根據本發明之另一實施例所述之高電壓接面終端結構之剖面圖；以及 第5圖係顯示根據本發明之另一實施例所述之高電壓接面終端結構之上視圖。

300:高電壓接面終端結構

SUB:基板

W1:第一井區

W2:第二井區

RG1:第一區域

RG2:第二區域

INT:介面

D1:第一摻雜區

D2:第二摻雜區

D3:第三摻雜區

D4:第四摻雜區

D5:第五摻雜區

FOX:場氧化層

WD:寬度

ISO1:第一隔離結構

ISO2:第二隔離結構

ISO3:第三隔離結構

ND1:第一節點

ND2:第二節點

Claims (13)

1. 一種高電壓接面終端結構，用以劃分分別位於一第一區域以及一第二區域之半導體元件，包括： 一第一井區，具有N型摻雜； 一第二井區，具有P型摻雜，與上述第一井區相鄰且於一介面與上述第一井區相接觸； 一第一摻雜區，具有N型摻雜且形成於上述第一井區中； 一第二摻雜區，具有P型摻雜且形成於上述第一井區中； 一第三摻雜區，具有N型摻雜且形成於上述第二井區中； 一第四摻雜區，具有P型摻雜且形成於上述第二井區中；以及 一第五摻雜區，具有N型摻雜且形成於上述第一井區以及上述第二井區中且位於上述介面上。
2. 如請求項1之高電壓接面終端結構，其中上述第一區域之半導體元件係由一第一高電壓以及一第一低電壓進行供電，上述第二區域之半導體元件係由第二高電壓以及一第二低電壓所供電，其中上述第一高電壓超過上述第一低電壓，上述第二高電壓超過上述第二低電壓，其中上述第一高電壓超過上述第二高電壓，其中上述第二低電壓不大於上述第一低電壓。
3. 如請求項2之高電壓接面終端結構，其中上述第一井區、上述第二井區、上述第一摻雜區、上述第二摻雜區、上述第三摻雜區、上述第四摻雜區以及上述第五摻雜區形成一矽控整流器，其中上述第五摻雜區用以降低上述矽控整流器之導通電壓。
4. 如請求項3之高電壓接面終端結構，其中當上述第一高電壓發生一靜電放電事件時，上述靜電放電事件之電荷經由上述矽控整流器而排除至上述第二低電壓。
5. 如請求項2之高電壓接面終端結構，其中上述第一摻雜區以及上述第二摻雜區電性連接在一起而形成一第一節點且電性連接至上述第一高電壓，上述第三摻雜區以及上述第四摻雜區電性連接在一起而形成一第二節點且電性連接至上述第二低電壓。
6. 如請求項2之高電壓接面終端結構，更包括： 一場氧化層，形成於上述第二摻雜區以及上述第三摻雜區之間，其中上述場氧化層具有一寬度，其中上述寬度用以決定上述高電壓接面終端結構之崩潰電壓。
7. 如請求項6之高電壓接面終端結構，更包括： 一第一閘極氧化層，位於上述場氧化層以及上述第五摻雜區之間且覆蓋於上述第一井區之上； 一第二閘極氧化層，形成於上述第三摻雜區以及上述第五摻雜區之間且覆蓋於上述第二井區之上； 一第一閘極電極，覆蓋於上述場氧化層以及上述第一閘極氧化層，且與上述第一閘極氧化層相互接觸；以及 一第二閘極電極，覆蓋於上述第二閘極氧化層之上，且與上述第二閘極氧化層相互接觸。
8. 如請求項7之高電壓接面終端結構，其中上述第一摻雜區、上述第二摻雜區、上述第一井區、上述第三摻雜區、上述第四摻雜區、上述第五摻雜區、上述第二井區、上述第二閘極氧化層以及第二閘極電極形成一矽控整流器，其中上述第五摻雜區用以降低上述矽控整流器之導通電壓，其中上述第二閘極氧化層用以進一步降低上述矽控整流器之導通電壓。
9. 如請求項8之高電壓接面終端結構，其中上述第一摻雜區以及上述第二摻雜區電性連接在一起而形成一第一節點且電性連接至上述第一高電壓，上述第三摻雜區、上述第四摻雜區以及上述第二閘極電極電性連接在一起而形成一第二節點且電性連接至上述第二低電壓。
10. 如請求項9之高電壓接面終端結構，其中上述第一井區、上述第二井區、上述第一摻雜區、上述第二摻雜區、上述第三摻雜區、上述第一閘極氧化層、上述第二閘極氧化層以及上述第四摻雜區係沿著一第一方向排列； 其中上述第一摻雜區、上述第二摻雜區、上述第一閘極氧化層、上述第二閘極氧化層、上述第三摻雜區以及上述第四摻雜區係沿著一第二方向延伸； 其中上述第一方向以及上述第二方向係為不同。
11. 如請求項10之高電壓接面終端結構，其中上述第五摻雜區更包括： 複數子摻雜區，沿著一第二方向排列，其中上述複數子摻雜區之每一者之間具有一間距。
12. 如請求項11之高電壓接面終端結構，其中上述第一摻雜區、上述第二摻雜區、上述第一井區、上述複數子摻雜區、上述第二閘極氧化層、上述第二閘極電極、上述第三摻雜區、上述第二井區以及上述第四摻雜區形成一第一矽控整流器； 其中上述第一摻雜區、上述第二摻雜區、上述第一井區、上述第三摻雜區、上述第二井區以及上述第四摻雜區形成一第二矽控整流器； 其中上述第一矽控整流器以及上述第二矽控整流器係為不同。
13. 如請求項12之高電壓接面終端結構，其中上述第一矽控整流器之崩潰電壓近似於上述第二矽控整流器之崩潰電壓； 其中上述第一矽控整流器之導通電壓小於上述第二矽控整流器之導通電壓。

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