TWI857459B

TWI857459B - 電阻式記憶體裝置及其製造方法

Info

Publication number: TWI857459B
Application number: TW112101884A
Authority: TW
Inventors: 陳俠威; 張智翔; 廖鈺文; 朱文定
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-03-04
Filing date: 2023-01-16
Publication date: 2024-10-01
Also published as: JP2023129379A; TW202336762A; KR102872761B1; US20250359490A1; JP7667810B2; DE102023102405A1; KR20230131150A; US20230284540A1

Abstract

一種電阻式記憶體裝置，包括設置於底電極與至記憶體裝置的底部電觸點之間的超薄阻障層。超薄阻障層可將電阻式記憶體元件的總階高降低15%或降低更多，包括高達降低約20%或降低更多。使用超薄阻障層可將部分下伏記憶體元件並在記憶體元件之間延伸的介電蝕刻終止層的厚度均勻性另外提高至少約15%。使用超薄阻障層可導致提高之可製造性，為電阻式記憶體裝置提供降低的成本及更高的良率，並可促進電阻式記憶體裝置在先進技術節點中的整合。

Description

電阻式記憶體裝置及其製造方法

本揭露有關於電阻式記憶體裝置與製造電阻式記憶體裝置的方法。

電阻式記憶體裝置使用可提供至少兩種電阻狀態的記憶體元件。不同的電阻狀態可提供不同的電阻水準。電阻式隨機存取記憶體(RRAM或ReRAM)係一種新興電阻式記憶體裝置技術。ReRAM裝置係一種非揮發性記憶體裝置，藉由改變固態介電材料上的電阻來操作。隨著電阻增加並阻止電流流動至節點，記憶體狀態可指示「關閉」或「0」狀態。相反，隨著電阻減小、電流可流動並可指示「開啟」或「1」狀態。利用類似電阻開關原理的其他新興非揮發性記憶體技術包括相變記憶體(phase-change memory，PCM)、磁阻隨機存取記憶體(magnetoresistive random-access memory， MRAM)、導電橋接RAM(conductive-bridging RAM，CBRAM)及碳奈米管記憶體。這些新興技術通常認為係快閃記憶體的潛在替代品。然而，迄今為止，這些技術尚未廣泛採用。電阻式記憶體技術仍需改善。

根據本揭露的各種實施例，電阻式記憶體裝置包括金屬特徵、金屬特徵上方具有6nm或更小的厚度的阻障層、阻障層上方的底電極、底電極上方的開關層、開關層上方的頂電極、及與頂電極接觸的導電通孔。

另一實施例引出電阻式記憶體裝置，包括介電材料層、介電材料層的第一部分上方的層堆疊，其中層堆疊包括阻障層、阻障層上方的底電極、底電極上方的開關層、及開關層上方的頂電極，其中介電材料層的第二部分側向圍繞層堆疊，且介電材料層的第二部分的上表面與層堆疊的頂電極的上表面之間的最大階高小於80nm。

另一實施例引出一種製造電阻式記憶體裝置的方法，方法包括在金屬特徵上方形成介電材料層，蝕刻介電材料層以穿過介電材料層形成開口，在開口的底部處曝露金屬特徵的表面，在曝露於開口底部中的金屬特徵的表面上方形成阻障層，其中阻障層具有6nm或更小的厚度，在阻障層上方形成底電極，在底電極上方形成開關層，在開關層上方形成頂電極，以及形成與頂電極接觸的導電通孔。

8:基板

10:半導體材料層

12:淺溝槽隔離結構

14:主動區

15:半導體通道

18:合金區

20:閘極結構

22:閘極介電質

24:閘電極

26:介電閘極間隔物

28:閘極帽介電質

31A:平坦化介電層

31B:ILD層

32:ILD層

33:ILD層

34:ILD層

35:ILD層

36:ILD層

37:ILD層

41L:金屬接線

41V:接觸通孔結構

42L:金屬接線

42V:金屬通孔結構/通孔

43L:金屬接線

43V:金屬通孔結構

44L:金屬接線

44V:金屬通孔結構

45L:金屬接線

45V:金屬通孔結構

46L:金屬接線

46V:金屬通孔結構

47B:金屬接合襯墊

47V:金屬通孔結構

50:記憶體陣列區

52:周邊邏輯區

75:CMOS電路

95:記憶體單元陣列

100:記憶體裝置/記憶體單元

101:介電材料層

103:金屬特徵

105:介電材料層

107:遮罩

108:開口

109:阻障層

109L:連續阻障層

111:底電極層

111L:連續底電極(層)

113:開關層

113L:連續開關層

115:帽層

115L:連續帽層

117:電極

117L:連續頂電極層

119:遮罩

119L:連續硬遮罩層

120:平坦上表面

121:遮罩

122:第一區域

123:間隔物

123L:連續間隔材料層

124:第二區域

125:經圖案化遮罩

126:層堆疊

127:層堆疊

128:第三區域

129:第三介電材料層

130:第四區域

131:緩衝層

133:第四介電材料層

134:外部部分

135:金屬接線

136:(中心)部分

137:導電通孔

138:上表面

139:垂直部分

140:延伸電極

142:層堆疊

143:垂直部分

144:中心部分

145:垂直部分

153:金屬接線

155:金屬接線

200:電阻式記憶體裝置

300:電阻式記憶體裝置

301:方法

302~314:步驟

400:電阻式記憶體裝置

500:電阻式記憶體裝置

L0,L1,L2,L3,L4,L5,L6,L7:層級結構

本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。

第1A圖係根據本揭露的實施例的形成記憶體裝置陣列之前的第一例示性結構之垂直橫截面圖。

第1B圖係根據本揭露的實施例的記憶體裝置陣列的形成期間的第一例示性結構之垂直橫截面圖。

第1C圖係根據本揭露的實施例的形成上部層級金屬互連結構之後的第一例示性中間結構之垂直橫截面圖。

第2圖係根據本揭露的一個實施例的形成包括第一介電材料層及嵌入第一介電材料層中的金屬特徵的電阻式記憶體裝置的製程期間的第一例示性中間結構之垂直橫截面圖。

第3圖係根據本揭露的實施例的形成包括沉積於第一介電材料層的上表面上方的第二介電材料層及金屬特徵的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第4圖係根據本揭露的實施例的形成包括形成於第二介電材料層的上表面上方的經圖案化遮罩的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第5圖係根據本揭露的實施例的形成顯示穿過第二介電材料層形成以曝露金屬特徵的上表面的開口的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第6圖係形成顯示沉積於第二介電材料層的上表面及側表面上方、以及沉積於開口的底表面上的金屬特徵的經曝露上表面上方的連續阻障層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第7圖係根據本揭露的實施例的形成顯示沉積於連續阻障層的上表面上方的連續底電極層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第8圖係根據本揭露的實施例的形成顯示沉積於連續底電極層上方的連續開關層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第9圖係根據本揭露的實施例的形成顯示沉積於連續開關層上方的可選連續帽層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第10圖係根據本揭露的實施例的形成顯示沉積於可選連續帽層上方的連續頂電極層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第11圖係根據本揭露的實施例的形成顯示沉積於連續頂電極層上方的連續硬遮罩層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第12圖係根據本揭露的實施例的形成包括位於連續硬遮罩層上方的經圖案化遮罩的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第13圖係根據本揭露的實施例的蝕刻製程之後形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，蝕刻製程移除連續硬遮罩層、連續頂電極層、及可選連續帽層的部分以在連續開關層上方提供第一層堆疊。

第14圖係根據本揭露的實施例的形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，圖示沉積於連續開關層的經曝露上表面上方及第一層堆疊的上表面及側表面上方的連續間隔材料層。

第15圖係根據本揭露的實施例的蝕刻製程之後形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，蝕刻製程移除連續間隔材料層的部分以在第一層堆疊的側表面上方形成至少一個間隔物。

第16圖係根據本揭露的實施例的形成包括位於硬遮罩及至少一個間隔物的上表面上方的經圖案化遮罩的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第17圖係根據本揭露的實施例的蝕刻製程之後形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，蝕刻製程移除連續開關層、連續底電極層、及連續阻障層的部分以提供第二層堆疊。

第18圖係根據本揭露的實施例的形成包括第二介電材料層的經曝露上表面上方的第三介電材料層以及第二層堆疊的側表面及上表面上方的第三介電材料層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第19圖係根據本揭露的各種實施例的形成包括第三介電材料層上方的緩衝層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第20圖係根據本揭露的各種實施例的形成包括緩衝層上方的第四介電材料層的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。

第21圖係根據本揭露的各種實施例的包括金屬接線以及自金屬接線延伸穿過第四介電材料層、緩衝層、第三介電材料層、及硬遮罩並接觸頂電極的上表面的導電通孔的電阻式記憶體裝置之垂直橫截面圖。

第22圖係根據本揭露的另一實施例的電阻式記憶體裝置之垂直橫截面圖。

第23圖係根據本揭露的另一實施例的電阻式記憶體裝置之垂直橫截面圖。

第24圖係根據本揭露的另一實施例的電阻式記憶體裝置之垂直橫截面圖。

第25圖係根據本揭露的另一實施例的電阻式記憶體裝置之垂直橫截面圖。

第26圖係根據本揭露的另一實施例的電阻式記憶體裝置之垂直橫截面圖。

第27圖係圖示根據本揭露的實施例的製造電阻式記憶體裝置的方法之流程圖。

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。

一般而言，本文揭示之各種實施例可包括電阻式記憶體裝置，諸如電阻式隨機存取記憶體(resistive random-access memory，ReRAM)裝置，及形成在底電極與至電阻式記憶體裝置的電觸點之間具有超薄阻障層的電阻式記憶體裝置的方法。

如本文所用，「電阻式記憶體裝置」包括可藉由改變記憶體元件的電阻將資料儲存於記憶體元件中的記憶體裝置。記憶體元件的電阻改變可迅速發生(例如，在少於10分鐘的時間內，諸如少於1分鐘，包括少於1秒)，可係非揮發性的(即，記憶體元件將在諸如大於24小時的長時間沒有施加電力的情況下保持其電阻狀態)，且可係可逆的。電阻式記憶體裝置通常包括組織成記憶體陣列的大量獨立工作的記憶體單元(諸如10³以上、10⁵以上、10⁶以上、或10⁹以上的記憶體單元)，其中記憶體陣列的各個記憶體單元可包括可提供至少兩個電阻狀態(提供不同水準的電阻)的記憶體元件。

可藉由將電應力施加於記憶體元件(諸如經由電壓或電流脈衝)來修改電阻式記憶體裝置的單獨記憶體元件的電阻狀態。舉例而言，在ReRAM記憶體裝置的情況下，記憶體元件可具有電阻的初始第一狀態。在實施例中，記憶體元件可包括介電材料，且其電阻的初始狀態可係相對高電阻狀態。可藉由在足夠高的電壓下施加一或多個電壓脈衝來執行初始的一次性「形成」步驟(亦稱為「電鑄」步驟)，以在記憶體元件的材料中誘導軟崩潰。在「形成」步驟之後，記憶體元件的電阻可顯著降低，使得其處於穩定的低電阻狀態(Low Resistance State，LRS)。

為了逆轉這一製程，可藉由施加一或多個額外電壓脈衝來執行「重置」製程，這些電壓脈衝可具有與「形成」步驟期間使用的電壓脈衝相反的極性，導致記憶體元件的電阻增加，使得其處於穩定的高電阻狀態(High Resistance State，HRS)。「重置」製程可破壞經由記憶體元件的傳導路徑、或「燈絲」，導致記憶體元件再次變得相對高電阻。「重置」之後的記憶體元件的電阻率可能接近其在「形成」步驟之前的原始電阻狀態。可藉由施加一或多個額外電壓脈衝來執行「設定」製程，額外電壓脈衝可能與初始「形成」步驟期間使用的電壓脈衝具有相同的極性，導致傳導路徑重新形成，並將記憶體元件轉換回低電阻狀態。

因此，可藉由將單元的記憶體元件自高電阻狀態(High Resistance State，HRS)改變成低電阻狀態(Low Resistance State，LRS)來程式化記憶體陣列的單獨記憶體單元，反之亦然。在讀取操作期間，可施加低電壓至記憶體元件，並可基於流動穿過記憶體單元的電流來判定各個記憶體單元的邏輯狀態。相對較高的電流流動指示單元中的記憶體元件具有低電阻狀態(Low Resistance State，LRS)，而相對較低的電流流動指示記憶體元件具有高電阻狀態(High Resistance State，HRS)。具有高電阻狀態(High Resistance State，HRS)與低電阻狀態(Low Resistance State，LRS)的記憶體元件之間偵測到的電流差可稱為電阻式記憶體裝置的「記憶體窗口」。在一些實施例中，高電流流動(即，LRS)可指示儲存之資料值「1」，而低電流流動(即，HRS)可指示儲存之資料值「0」。

一種類型之電阻式記憶體裝置可包括由層堆疊組成的單獨記憶體元件(即，記憶體單元)，層堆疊包括由介電材料形成的開關層(其亦可稱為「儲存層」)、位於開關層的一側上的第一導電層(其亦可稱為「底電極」)、及位於開關層的另一側上的第二導電層(其亦可稱為「頂電極」)。電觸點可與層堆疊的相對側上的頂電極及底電極電接觸。在開關層以及頂電極及底電極在水平方向(即，平行於支撐基板的表面)上延伸的實施例中，至層堆疊的電觸點可包括嵌入介電材料中的金屬特徵，諸如金屬接線或金屬通孔。由於易於製造單獨記憶體元件，故針對後工序(back-end-of-line，BEOL)整合，具有這一組態的電阻式記憶體裝置可係有吸引力的選擇。

當如上所述形成電阻式記憶體元件時，通常在沉積底電極層之前沉積阻障層。阻障層的目的係防止材料自底部電觸點(例如，金屬接線或通孔)擴散至記憶體元件的底電極中，這可能污染底電極並降低記憶體元件的性能。阻障層通常使用諸如物理氣相沉積(physical vapor deposition，PVD)的物理沉積技術形成。阻障層可具有18nm或更大的厚度。

存在相對厚的阻障層容易使得電阻式記憶體元件具有相對大的垂直高度、或稱為具有大的「階高」。記憶體元件的更大階高導致處理時間增加，導致更高的製造成本及更低的產量，並也可能抑制電阻式記憶體裝置在先進技術節點中的整合。

此外，形成電阻式記憶體元件可能需要蝕刻製程，以自形成單獨記憶體元件的層堆疊中之各者之間移除材料，包括阻障層的部分。用於移除相對厚阻障層的部分的蝕刻製程可增加處理時間，並可導致不均勻的厚度及對部分下伏記憶體元件並在記憶體元件之間延伸的介電蝕刻終止層的損壞。這可能會對裝置良率產生負面影響。

為了解決諸如電阻式隨機存取記憶體(resistive random-access memory，ReRAM)的電阻式記憶體裝置中的上述問題，本文揭示之各種實施例包括電阻式記憶體裝置，電阻式記憶體裝置包括設置於底電極與至記憶體裝置的底部電觸點之間的超薄阻障層。在各種實施例中，阻障層的厚度可係6nm或更小，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。超薄阻障層可將電阻式記憶體元件的總階高降低15%或更高，包括高達降低約20%或降低更多。根據各種實施例使用超薄阻障層可將部分下伏記憶體元件並在記憶體元件之間延伸的介電蝕刻終止層的厚度均勻性額外提高至少約15%。在各種實施例中，可使用諸如原子層沉積(atomic layer deposition，ALD)的共形沉積製程來形成超薄阻障層。利用超薄阻障層的各種實施例可導致改善的可製造性，且為電阻式記憶體裝置提供降低的成本及更高的良率，並可促進電阻式記憶體裝置在先進技術節點中的整合。

參考第1A圖，根據本揭露的各個實施例，圖示形成記憶體裝置陣列之前根據本揭露的實施例的第一例示性結構之垂直橫截面圖。第一例示性結構可包括含有半導體材料層10的基板8。基板8可包括體半導體基板，諸如矽基板，其中半導體材料層自基板8的頂表面連續延伸至基板8的底表面，或絕緣體上半導體層，包括半導體材料層10作為上覆埋入式絕緣體層(諸如氧化矽層)的頂部半導體層。例示性結構可包括各種裝置區，裝置區可包括記憶體陣列區50，其中可隨後形成至少一個非揮發性記憶體單元陣列。

例示性結構亦可包括周邊邏輯區52，其中可隨後形成各個非揮發性記憶體單元陣列與包括場效電晶體的周邊電路之間的電連接。記憶體陣列區50及邏輯區52的區域可用於形成周邊電路的各種元件。

在前工序(front-end-of-line，FEOL)操作期間，可在半導體材料層10上、及/或在其中形成諸如場效電晶體(field effect transistor，FET)的半導體裝置。舉例而言，可藉由形成淺溝槽並隨後用諸如氧化矽的介電材料填充淺溝槽，在半導體材料層10的上部部分中形成淺溝槽隔離結構12。其他適合的介電材料在本揭露的預期範疇內。可藉由執行遮蔽離子植入製程在半導體材料層10的上部部分的各個區中形成各種摻雜井(未明確顯示)。

閘極結構20可藉由沉積及圖案化閘極介電層、閘電極層、及閘極帽介電層而形成於基板8的頂表面上方。各個閘極結構20可包括閘極介電質22、閘電極24、及閘極帽介電質28的垂直堆疊，其在本文中稱為閘極堆疊(閘極介電質22、閘電極24、閘極帽介電質28)。可執行離子植入製程以形成擴展植入區，其可包括源極擴展區及汲極擴展區。介電閘極間隔物26可形成於閘極堆疊(閘極介電質22、閘電極24、閘極帽介電質28)周圍。閘極堆疊(閘極介電質22、閘電極24、閘極帽介電質28)及介電閘極間隔物26的各個組件構成閘極結構20。可執行使用閘極結構20作為自對準植入遮罩以形成深主動區的額外離子植入製程。此類深主動區可包括深源極區及深汲極區。深主動區的上部部分可與擴展植入區的部分重疊。擴展植入區與深主動區的各個組合可構成主動區14，其可係源極區或汲極區，取決於電偏置。半導體通道15可形成於相鄰的一對主動區14之間的各個閘極堆疊(閘極介電質22、閘電極24、閘極帽介電質28)下方。金屬-半導體合金區18可形成於各個主動區14的頂表面上。場效電晶體可形成於半導體材料層10上。各個場效電晶體可包括閘極結構20、半導體通道15、一對主動區14(其中一者用作源極區，而另一者用作汲極區)、及可選金屬半導體合金區18。互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電路75可在半導體材料層10上提供，可包括用於諸如薄膜電晶體(thin film transistor，TFT)及隨後形成之記憶體裝置的電晶體陣列(多個)的周邊電路。

隨後可形成各種互連層級結構，其在形成記憶體裝置陣列之前形成，且在本文中稱為下部互連層級結構(L0、L1、L2)。在後續形成於兩層級互連層級金屬接線上方的記憶體裝置之二維陣列的實施例中，下部互連層級結構(L0、 L1、L2)可包括接觸層級結構L0、第一互連層級結構L1、及第二互連層級結構L2。接觸層級結構L0可包括平坦化介電層31A(包括諸如氧化矽的可平坦化介電材料)及各種接觸通孔結構41V(與主動區14或閘電極24中之個別一者接觸並形成於平坦化介電層31A內)。第一互連層級結構L1包括第一互連層級介電(interconnect level dielectric，ILD)層31B及形成於第一ILD層31B內的第一金屬接線41L。第一ILD層31B亦稱為第一接線層級介電層。第一金屬接線41L可以與接觸通孔結構41V的個別一者接觸。第二互連層級結構L2包括第二ILD層32，其可包括第一通孔層級介電材料層與第二接線層級介電材料層或接線及通孔層級介電材料層的堆疊。第二ILD層32可在第二互連層級金屬互連結構(42V，42L)內形成，其包括第一金屬通孔結構42V及第二金屬接線42L。第二金屬接線42L的頂表面可與第二ILD層32的頂表面共面。

第1B圖係根據本揭露的實施例的形成記憶體裝置陣列期間的第一例示性結構之垂直橫截面圖。參考第1B圖，可在第二互連層級結構L2上方的記憶體陣列區50中形成諸如電阻式記憶體裝置的非揮發性記憶體單元陣列95。以下詳細描述非揮發性記憶體單元陣列95的結構及處理步驟的細節。第三ILD層33可在非揮發性記憶體單元陣列95的形成期間形成。在非揮發性記憶體單元陣列95的層級處形成的所有結構之集合在本文中稱為第三互連層級結構L3。

第1C圖係根據本揭露的實施例的形成上部層級金屬互連結構之後的第一例示性結構之垂直橫截面圖。參考第1C圖，可在第三ILD層33中形成第三互連層級金屬互連結構(43V、43L)。第三互連層級金屬互連結構(第二金屬通孔結構43V、第三金屬接線43L)可包括第二金屬通孔結構43V及第三金屬接線43L。隨後可形成額外互連層級結構，其在本文中稱為上部互連層級結構(L4、L5、L6、L7)。舉例而言，上部互連層級結構(L4、L5、L6、L7)可包括第四互連層級結構L4、第五互連層級結構L5、第六互連層級結構L6、及第七互連層級結構L7。第四互連層級結構L4可包括在其中形成第四互連層級金屬互連結構(44V、44L)(其可包括第三金屬通孔結構44V及第四金屬接線44L)的第四ILD層34。第五互連層級結構L5可包括在其中形成第五互連層級金屬互連結構(45V、45L)(其可包括第四金屬通孔結構45V及第五金屬接線45L)的第五ILD層35。第六互連層級結構L6可包括在其中形成第六互連層級金屬互連結構(46V，46L)(其可包括第五金屬通孔結構46V及第六金屬接線46L)的第六ILD層36。第七互連層級結構L7可包括在其中形成第六金屬通孔結構47V(其係第七互連層級金屬互連結構)及金屬接合襯墊47B的第七ILD層37。金屬接合襯墊47B可組態用於焊接接合(其可使用C4球接合或導線接合)，或可組態用於金屬至金屬接合(諸如銅至銅接合)。

各個ILD層可稱為ILD層30。互連層級金屬互連結構中之各者可稱為金屬互連結構40。位於同一互連層級結構(L2~L7)內的金屬通孔結構與上覆金屬接線之各個連續組合可藉由使用兩個單鑲嵌製程順序形成為兩個不同的結構，或可使用雙重鑲嵌製程同時形成為單一結構。金屬互連結構40中之各者可包括個別金屬襯裡(諸如厚度在2奈米(nanometer，nm)至20nm範圍內的TiN、TaN、或WN層)及個別金屬填充材料(諸如W、Cu、Co、Mo、Ru、其他元素金屬、或其合金或組合)。用作金屬襯裡及金屬填充材料的其他適合材料在本揭露的預期範疇內。各種蝕刻終止介電層及介電帽層可插入垂直相鄰的成對ILD層30之間，或者可併入一或多個ILD層30中。

雖然本揭露使用諸如電阻式記憶體裝置的非揮發性記憶體單元陣列95可形成為第三互連層級結構L3的組件的實施例來描述，但本文明確設想非揮發性記憶體單元陣列95可形成為任何其他互連層級結構(例如，L1~L7)之組件的實施例。此外，雖然本揭露使用形成八個互連層級結構集合的實施例來描述，但本文明確設想使用不同數目之互連層級結構的實施例。此外，本文明確設想可在記憶體陣列區50中的多個互連層級結構內提供兩個或兩個以上的非揮發性記憶體單元陣列95的實施例。雖然本揭露使用非揮發性記憶體單元陣列95可形成於單個互連層級結構中的實施例來描述，但本文明確設想非揮發性記憶體單元陣列95可形成於兩個垂直相鄰的互連層級結構上方的實施例。此外，本文明確設想非揮發性記憶體單元陣列95可形成於半導體材料層10上或半導體材料層10內(例如，在前工序(front-end-of-Line，FEOL)操作中)的實施例。

第2圖至第21圖係根據本揭露的各種實施例的形成電阻式記憶體裝置的製程期間的例示性結構之順序垂直橫截面圖。電阻式記憶體裝置可形成作為記憶體單元陣列95的一部分的記憶體單元，如第1B圖及第1C圖中所示。參考第2圖，第一介電材料層101可沉積於基板，諸如含有半導體材料層10的基板8上方，如第1A圖至第1C圖中所示。基板8可包括在FEOL製程期間形成的控制元件。在一些實施例中，可在基板8與第一介電材料層101之間沉積一或多個額外介電材料層，諸如ILD層。在此類實施例中，可省略第一介電材料層101。舉例而言，上文關於第1B圖及第1C圖討論的ILD層32可替代第一介電材料層101。

第一介電材料層101可由任何適合的介電材料形成，諸如氧化矽(SiO₂)、氮化矽(SiN₄)、氧化鉿(HfO₂)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(Hf_0.5Zr_0.5O₂)、氧化鉭(Ta₂O₅)、氧化鋁(Al₂O₃)、氧化鉿-氧化鋁(HfO₂-Al₂O₃)，氧化鋯(ZrO₂)、碳化矽(SiC)或類似物。在一些實施例中，第一介電材料層101可由低k介電材料形成，諸如氟矽玻璃(FSG)、氫矽倍半氧烷(HSQ)、苯并環丁烯(BCB)、有機聚合物介電材料、碳摻雜氧化矽、多孔二氧化矽、聚合物泡沫、及類似物。在一些實施例中，第一介電材料層101可係形成於基板8上的本質氧化層。其他適合的介電材料亦在本揭露的預期範疇內。

可使用任何適合的沉積製程來沉積第一介電材料層101。在此，適合的沉積製程可包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、金屬有機CVD(metalorganic CVD，MOCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、濺射、雷射剝離、或類似者。

再次參考第2圖，金屬特徵103，諸如金屬接線或通孔，可嵌入第一介電材料層101中。在一些實施例中，可在基板8與金屬特徵103之間沉積一或多個額外金屬互連結構，諸如金屬通孔結構及金屬接線。在這些實施例中，可省略金屬特徵103。舉例而言，上文關於第1B圖及第1C圖討論的金屬接線42L或通孔42V可替代金屬特徵103。

在各種實施例中，金屬特徵103由第一介電材料層101側向圍繞。在各種實施例中，金屬特徵103的上表面可與第一介電材料層101的上表面基本共面。如下文進一步詳細描述的，隨後可在金屬特徵103的上表面上方形成至少一個電阻式記憶體裝置。因此，金屬特徵103亦可稱為底部金屬特徵103。

金屬特徵103可包括任何適合的導電材料，諸如銅(Cu)、鋁(Al)、鋯(Zr)、鈦(Ti)、氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、鐵(Fe)、鈹(Be)、鉻(Cr)、銻(Sb)，鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、其合金、及其組合。在一些實施例中，金屬特徵103可包括與第一介電材料層101接觸的金屬襯裡(諸如TiN、TaN、或WN)、及位於金屬襯裡上方的金屬填充材料(諸如W、Cu、Co、Mo、Ru、其他元素金屬、或其合金或組合)。用於金屬特徵103的其他適合導電材料在本揭露的預期範疇內。

金屬特徵103可經由經光學微影術圖案化遮罩選擇性蝕刻第一介電材料層101以在第一介電材料層101中形成一或多個溝槽或開口、在第一介電材料層101的上表面上方及一或多個溝槽或開口內沉積一或多個金屬材料(例如，金屬襯裡層及金屬填充材料)、並執行諸如化學機械平坦化(chemical mechanical planarization，CMP)製程的平坦化製程以自第一介電材料層101的上表面上方移除金屬材料(多個)並提供嵌入第一介電材料層101中的一或多個金屬特徵103來形成。金屬特徵103的金屬材料(多個)可使用任何適合的沉積製程來沉積。舉例而言，適合的沉積製程可包括物理氣相沉積(physical vapor deposition，PVD)、濺射、化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、電化學沉積、或其組合。

在一些實施例中，可在第一介電材料層101中形成複數個金屬特徵103，其中各個金屬特徵103可嵌入第一介電材料層101中並由第一介電材料層101側向圍繞。複數個金屬特徵103可沿至少第一水平方向hd1彼此間隔開。

第3圖係根據本揭露的實施例的形成包括沉積於第一介電材料層101的上表面上方的第二介電材料層105及金屬特徵103的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第3圖，第二介電材料層105可由如上所述的適合介電材料組成，並可使用如上所述的適合沉積製程來沉積。在各種實施例中，第二介電材料層105可由與第一介電材料層101不同的介電材料組成。在一些實施例中，第二介電材料層105可係具有與後續蝕刻步驟中使用的蝕刻化學品不同的蝕刻特性(即，高抗蝕刻性)的蝕刻終止層。在一個非限制性實施例中，第二介電材料層105可包括碳化矽。第二介電材料層105可具有小於第一介電材料層101之厚度的厚度。在一些實施例中，第二介電材料層105可具有約5nm至約30nm之間的厚度，儘管第二介電材料層105的較大及較小厚度在本揭露的預期範疇內。

第4圖係根據本揭露的實施例的形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，包括形成於第二介電材料層105的上表面上方的經圖案化遮罩107。參考第4圖，可使用光學微影技術對可包括光阻劑層及/或硬遮罩的遮罩107進行圖案化，以穿過遮罩107形成一或多個開口。

第5圖係根據本揭露的實施例的形成顯示穿過第二介電材料層105形成開口108以曝露金屬特徵103的上表面的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第5圖，例示性中間結構可蝕刻穿過經圖案化遮罩107，以移除第二介電材料層105的部分，並曝露金屬特徵103的上表面。在蝕刻製程之後，可使用適合的製程(諸如藉由灰化或藉由使用溶劑溶解)移除經圖案化遮罩107。

在一些實施例中，蝕刻製程可穿過第二介電材料層105形成複數個開口108。開口108中之各者可曝露金屬特徵103的上表面的一部分。開口108中之各者可對應於隨後形成之電阻式記憶體元件陣列的電阻式記憶體元件的位置。

第6圖係形成顯示沉積於第二介電材料層105的上表面及側表面上方、以及開口108的底表面上方的金屬特徵103的經曝露上表面上方的連續阻障層109L的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第6圖，可使用沉積製程沉積連續阻障層109L。在各種實施例中，可使用原子層沉積(atomic layer deposition，ALD)來沉積連續阻障層109L。ALD沉積製程係一種薄膜沉積製程，其中藉由將表面曝露於氣體物種的交替序列(其可稱為前驅物脈衝)在表面上生長薄膜。能夠產生薄膜的其他適合沉積製程在本揭露的預期範圍內。

連續阻障層109L可由導電材料組成，導電材料用作擴散阻障層，防止或基本抑制金屬特徵103的材料(多個)擴散至隨後形成於連續阻障層109L上的電阻式記憶體裝置的底電極中。在各種實施例中，連續阻障層109L可包括導電氧化物、氮化物及/或氧氮化物材料。在一些實施例中，連續阻障層109L的導電氧化物、氮化物及/或氧氮化物材料可包括選自鋁(Al)、錳(Mn)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、錫(Sn)、及鎂(Mg)中之至少一個金屬。在一個非限制性實施例中，連續阻障層109L可包括氮化鉭(TaN)。

再次參考第6圖，連續阻障層109L可具有厚度T₁，即6nm或更小，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。連續阻障層109L的較大及較小厚度T₁在本揭露的預期範疇內。連續阻障層109L的厚度T₁可足以提供有效的擴散阻障，同時不會太大而導致連續阻障層109L上的過大電阻。在一個非限制性實施例中，連續阻障層109L的厚度T₁可在約2nm與約3nm之間。

在連續阻障層109L由ALD形成的實施例中，沉積製程可包括熱ALD製程及/或電漿增強ALD製程。在各種實施例中，可在150℃與300℃之間的溫度下執行ALD沉積製程。用於形成包括TaN的連續阻障層109L的ALD製程期間使用的適合前驅物可包括例如作為鉭前驅物的五(二甲氨基)鉭(V)(PDMAT)及/或氯化鉭(TaCl₅)，以及作為氮前驅物的氨(NH₃)。其他適合的前驅物材料在本揭露的預期範疇內。

在各種實施例中，由ALD形成的連續阻障層109L的密度可大於由物理氣相沉積(physical vapor deposition，PVD)形成的等效阻障層的密度。因此，根據各種實施例由ALD形成的連續阻障層109L可相當薄(例如，6nm，而由PVD形成的層約為18nm)，同時仍提供有效的擴散阻障。根據各種實施例的相對較薄的阻障層可使得隨後形成之電阻式記憶體元件(多個)的總階高減小。此外，藉由使用共形沉積製程，諸如ALD，可更有效地控制連續阻障層109L的厚度T₁，且厚度T₁可在例示性中間結構上具有最小的變化或沒有變化。

第7圖係根據本揭露的實施例的形成顯示沉積於連續阻障層109L的上表面上方的連續底電極層111L的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。連續底電極層111L可包括任何適合的導電材料，諸如鈦(Ti)、氮化鈦(TiN)、金(Au)、釕(Ru)、鎢(W)、氮化鎢(WN)、鋁銅(AlCu)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、鐵(Fe)、鈹(Be)，鉻(Cr)、銻(Sb)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、銅(Cu)、鋁(Al)、鋯(Zr)、其合金、及其組合。用於連續底電極層111L的其他適合導電材料在本揭露的預期範疇內。連續底電極層111L可包括單層導電材料或多層導電材料，其可具有相同或不同的組成。可使用如上所述的適合沉積方法來沉積連續底電極層111L。

第8圖係根據本揭露的實施例的形成顯示沉積於連續底電極層111L上方的連續開關層113L的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。在各種實施例中，連續開關層113L可共形地沉積於連續底電極層111L的上表面上方。可使用如上所述的適合沉積製程來沉積連續開關層113L。

連續開關層113L可包括可在高電阻狀態(High Resistance State，HRS)與低電阻狀態(Low Resistance State，LRS)之間切換的固態介電材料。用於連續開關層113L的適合材料可包括例如介電材料、金屬氧化物及/或高k材料，諸如氧化鈦(TiO₂)、氧化鉿(HfO₂)、氧化鉿鋁(HF_xAl_1-xO₂)、氧化鉭(Ta₂O₅)、氧化鎢(WO₂)、氧化鋯(ZrO₂)、氧化鉿鋯(Hf_xZr_1-xO₂，其中0.1

x

0.9)、氧化鋁(Al₂O₃)、氧化鎳(NiO)、氧化鋅(ZnO)及氧化矽(SiO₂)。具有電阻開關性質的其他適合材料在本揭露的預期範疇內。連續開關層113L可包括單層材料或具有相同或不同組成的多層材料。

第9圖係根據本揭露的實施例的形成顯示沉積於連續開關層113L上方的可選連續帽層115L的電阻式記憶體裝置製程期間的例示性中間結構之垂直橫截面圖。在各種實施例中，可選連續帽層115L可共形地沉積於連續開關層113L的上表面上方。可選連續帽層115L可使用如上所述的適合沉積製程來沉積。

可選連續帽層115L可包括提供儲氧功能的材料，儲氧功能有助於連續開關層113L的介電材料中的相變。在一些實施例中，連續帽層115L可係氧濃度相對低的金屬或金屬氧化物。用於可選連續帽層115L的適合金屬材料可包括例如鈦(Ti)、鉿(Hf)、鉑(Pt)、鉭(Ta)及鋁(Al)，包括其組合及合金。用於可選連續帽層115L的適合金屬氧化物材料可包括例如氧化鈦(TiO_x)、氧化鉿(HfO_x)、氧化鋯(ZrO_x)、氧化鍺(GeO_x)、氧化鈰(CeO_x)、及氧化鉭(TaO_x)，包括其組合。具有儲氧功能的其他適合帽層材料在本揭露的預期範疇內。

第10圖係根據本揭露的實施例的形成顯示沉積於可選連續帽層115L上方的連續頂電極層117L的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。在不存在可選帽層115L的實施例中，連續頂電極層117L可沉積於連續開關層113L的上表面上方。可使用如上所述的適合沉積製程來沉積連續頂電極層117L。

連續頂電極層117L可包括任何適合的導電材料，諸如鈦(Ti)、氮化鈦(TiN)、金(Au)、鎢(W)、氮化鎢(WN)、鋁銅(AlCu)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、銥(Ir)、鐵(Fe)、鈹(Be)，鉻(Cr)、銻(Sb)、鉬(Mo)、鋨(Os)、釷(Th)、釩(V)、銅(Cu)、鋁(Al)、鋯(Zr)、其合金、及其組合。用於連續頂電極層117L的其他適合材料在本揭露的預期範疇內。在一些實施例中，連續頂電極層117L可由與連續底電極層111L相同的材料(多個)組成。或者，連續頂電極層117L與連續底電極層111L可由不同的材料組成。連續頂電極層117L可包括單層導電材料或多層導電材料，其可具有相同或不同的組成。

第11圖係根據本揭露的實施例的形成顯示沉積於連續頂電極層117L上方的連續硬遮罩層119L的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。連續硬遮罩層119L可由適合的介電材料組成，諸如碳化矽(SiC)、氧氮化矽(SiON)、氮化矽(SiN)及類似物。用於連續硬遮罩層119L的其他適合材料在本揭露的預期範疇內。可使用如上所述的適合沉積製程來沉積連續硬遮罩層119L。在實施例中，可執行諸如化學機械平坦化(chemical mechanical planarization，CMP)製程的平坦化製程，以提供連續硬遮罩層119L的平坦上表面120，如第11圖中所示。

第12圖係根據本揭露的實施例的形成包括位於連續硬遮罩層119L上方的經圖案化遮罩121的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第12圖，經圖案化遮罩121可包括使用光學微影技術來圖案化的光阻劑層，使得例示性結構的第一區域122由經圖案化遮罩121覆蓋，且例示性結構的第二區域124經由經圖案化遮罩121曝露。第一區域122可上覆金屬特徵103，並可對應於隨後形成之電阻式記憶體元件的位置。在各種實施例中，例示性中間結構可包括由經圖案化遮罩121上覆的複數個第一區域122，其中第一區域122中之各者上覆金屬特徵103並對應於隨後形成之電阻式記憶體元件的位置。經由經圖案化遮罩121曝露的第二區域124可在個別第一區域122之間連續延伸。

第13圖係根據本揭露的實施例的蝕刻製程之後形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，蝕刻製程移除連續硬遮罩層119L、連續頂電極層117L、及可選連續帽層115L的部分，以在連續開關層113L上方提供第一層堆疊126。參考第13圖，可使用諸如各向異性蝕刻製程的蝕刻製程自經由經圖案化遮罩121曝露的例示性中間結構的第二區域124移除連續硬遮罩層119L、連續頂電極層117L、及可選連續帽層115L的部分。在一些實施例中，蝕刻製程可包括多個蝕刻步驟。舉例而言，可執行初始蝕刻步驟以移除連續硬遮罩層119L的部分，並在第一區域122內提供離散硬遮罩119。經圖案化遮罩121可可選地透過適合的製程來移除，諸如藉由灰化或使用溶劑溶解。接著，可執行一或多個後續蝕刻步驟以移除連續頂電極層117L、及可選連續帽層115L的部分，以提供第一層堆疊126，其包括連續開關層113L上方的離散硬遮罩119、離散頂電極117及可選離散帽層115。後續蝕刻步驟(多個)可使用與初始蝕刻步驟不同的蝕刻化學品，使得硬遮罩119可保護頂電極117及可選帽層115不被蝕刻於例示性中間結構的第一區域122中。

各種實施例中，在蝕刻製程之後，例示性中間結構可包括在連續開關層113L上方的複數個第一層堆疊126，其中各個第一層堆疊126可上覆金屬特徵103，並可對應於隨後形成之電阻式記憶體元件的位置。

第14圖係根據本揭露的實施例的形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，圖示沉積於連續開關層113L的經曝露上表面上方及第一層堆疊126的上表面及側表面上方的連續間隔材料層123L。參考第14圖，連續間隔材料層123L可由如上所述的適合介電材料組成，包括氧化物及/或氮化物材料(例如，SiN)，並可使用如上所述的適合沉積製程來沉積。

第15圖係根據本揭露的實施例的蝕刻製程之後形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖，蝕刻製程移除連續間隔材料層123L的部分，以在第一層堆疊126的側表面上方形成至少一個間隔物123。參考第15圖，可執行蝕刻製程以自硬遮罩119的上表面上方及連續開關層113L的部分上方移除連續間隔材料層123L。在蝕刻製程之後，連續間隔材料層123L的剩餘部分可形成至少一個間隔物123。在一些實施例中，單個間隔物123可圍繞第一層堆疊126的周邊連續延伸。或者，多個間隔物123可位於第一層堆疊126的不同側表面上。至少一個間隔物123可位於連續開關層113L上方，並可沿著第一層堆疊126的側表面延伸。

第16圖係根據本揭露的實施例的形成包括位於硬遮罩119的上表面上方的經圖案化遮罩125及至少一個間隔物123的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第16圖，經圖案化遮罩125可包括使用光學微影技術圖案化的光阻劑層，使得經圖案化遮罩125覆蓋第一層堆疊126及在第一層堆疊126的側表面上方延伸的至少一個間隔物123。連續開關層113L的上表面可經由經圖案化遮罩125曝露。在例示性結構包括複數個第一層堆疊126的實施例中，經圖案化遮罩125可覆蓋第一層堆疊126及在層堆疊126的側表面上方延伸的間隔物123中之各者。

第17圖係根據本揭露的實施例的移除連續開關層113L、連續底電極層111L、及連續阻障層109L的部分以提供第二層堆疊127的蝕刻製程之後形成電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第17圖，可使用諸如各向異性蝕刻製程的蝕刻製程來移除經由經圖案化遮罩125曝露的連續開關層113L、連續底電極層111L、及連續阻障層109L的部分。蝕刻製程可在第二介電材料層105處終止。經圖案化遮罩125可保護硬遮罩119、頂電極117、可選帽層115及至少一個間隔物123在蝕刻製程期間免受蝕刻。在各種實施例中，第二介電材料層105可係蝕刻終止層，其對用於移除連續阻障層109L的部分的蝕刻化學品的抗蝕刻性比連續阻障層109L的材料更高。在蝕刻製程之後，可使用適合的製程(諸如透過灰化或藉由使用溶劑溶解)移除經圖案化遮罩125。

蝕刻製程可形成第二層堆疊127，其包括離散阻障層109、阻障層109上方的離散底電極111、底電極111上方的離散開關層113、開關層113上方的可選帽層115、可選帽層115上方的頂電極117、及頂電極117上方的硬遮罩119。第二層堆疊127亦可包括開關層113的上表面上方及可選帽層115、頂電極117及硬遮罩119的側表面上方的至少一個間隔物123。第二層堆疊127可位於例示性中間結構的第三區域128中。第三區域128可沿至少一個水平方向(例如，第17圖中的物hd1)具有比上文參考第12圖所述的第一區域122更大的側向範圍。第二介電材料層105的上表面可曝露於例示性中間結構的第四區域130中。第四區域130可側向圍繞第二層堆疊127。

在各種實施例中，例示性中間結構可包括複數個第三區域128，其中各個第三區域128可包括第二層堆疊127，如第17圖中所示。曝露第二介電材料層105的上表面的第四區域130可在第三區域128中之各者內的第二層堆疊127之間連續延伸。

再次參考第17圖，第二層堆疊127的阻障層109可具有厚度T₁，即6nm或更小，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。在各種實施例中，阻障層109可包括在第二介電材料層105的上表面上方在水平方向上延伸的外部部分134，以及相對於外部部分134垂直凹陷並在金屬特徵103的上表面上方在水平方向上延伸的中心部分136。凹陷中心部分136可位於金屬特徵103與底電極111之間。在各種實施例中，阻障層109的凹陷中心部分136可直接接觸金屬特徵103的上表面，且亦可直接接觸底電極111的下表面。

在各種實施例中，阻障層109的凹陷中心部分136的下表面可與第二介電材料層105的下表面共面。在各種實施例中，例示性中間結構的第四區域130內的第二介電材料層105的上表面138可與阻障層109的外部部分134的下表面共面或垂直位於其之下。在第17圖中所示的例示性中間結構中，底電極111、開關層113、可選帽層115、及頂電極117中之各者均可具有與阻障層109類似的形狀，且可包括在阻障層109的外部部分134上方在水平方向上延伸的外部部分、及相對於位於阻障層109的凹陷中心部分136之上的外部部分垂直凹陷的中心部分。

第二介電材料層105可在例示性中間結構的第四區域130中具有厚度T₂。在一些實施例中，在例示性中間結構的第三區域128中形成第二層堆疊127的蝕刻製程之後，第四區域130中的第二介電材料層105的厚度T₂可小於第三區域128中的第二介電材料層105的厚度。在一些實施例中，第四區域130中的第二介電材料層105的厚度T₂可比第三區域128中的第二介電材料層105的厚度小至少約1nm。例示性中間結構的第四區域130中第二介電材料層105的厚度T₂的均勻性可由半程均勻性百分數表徵，半程均勻性百分數等於介電材料層105的最大厚度與最小厚度之間的範圍的一半除以介電材料層105的平均厚度、再乘以100。在各種實施例中，當使用適合的厚度量測技術(諸如通常用於量測奈米級薄膜厚度的光譜反射量測技術)來量測時，厚度T₂的半程均勻性百分數可小於9%，包括小於8%。在一些實施例中，厚度T₂可具有小於14%的3西格瑪均勻性度量(3-sigma uniformity metric)，諸如小於12%。

在各種實施例中，第二介電材料層105的厚度T₂相對於具有一厚度(例如，

18nm)阻障層109的等效結構可具有改良均勻性。根據各種實施例，包括超薄(例如，

6nm)阻障層109可在用於移除連續阻障層109L的部分以曝露第二介電材料層105的上表面138的蝕刻製程期間致能更大的控制。隨著相對較厚的阻障層109，蝕刻製程期間的不均勻性可導致第二介電材料層105的部分的過度蝕刻。這可導致第二介電材料層105損壞，從而可對裝置良率產生負面影響。相反，根據本揭露的各種實施例可提供第二介電材料層105的厚度T₂的均勻性的至少約15%的改善。因此，可減輕對第二介電材料層105的損壞，並可提高裝置良率。

再次參考第17圖，第二層堆疊127中之各者的階高H可界定為第二介電材料層105的上表面138與第二層堆疊127中頂電極117的上表面之間的最大垂直距離。在各種實施例中，例示性中間結構中的階高(多個)H可小於80nm，包括小於70nm，諸如約67nm。藉由使用超薄(例如，

6nm)阻障層109，與具有一厚度(例如，

18nm)阻障層109的可具有至少約82奈米的階高H的等效結構相比，階高H可減少至少約15%，包括高達約20%。階高H的減小可導致處理時間減少、製造成本降低及產量提高，並可促進根據各種實施例的電阻式記憶體裝置與先進技術節點的整合。

第18圖係根據本揭露的實施例的形成包括第二介電材料層105的經曝露上表面138上方以及第二層堆疊127的側表面及上表面上方的第三介電材料層129的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第18圖，可使用如上所述的適合沉積製程，將第三介電材料層129共形地沉積於第二介電材料層105的上表面138上方以及第二層堆疊127的側表面及上表面上方。第三介電材料層129可由如上所述的適合介電材料組成。在各種實施例中，第三介電材料層129可係具有與後續蝕刻步驟中使用的蝕刻化學品不同的蝕刻特性(即，高抗蝕刻性)的蝕刻終止層。

第19圖係根據本揭露的各種實施例的形成包括第三介電材料層129上方的可選緩衝層131的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第19圖，可選緩衝層131可使用如上所述的適合沉積製程沉積於第三介電材料層129的上表面上方。在一些實施例中，緩衝層131可共形地沉積於第三介電材料層129上方，以便減少第三介電材料層129與可隨後沉積於例示性中間結構上方的第四介電層(例如，低k介電材料層)之間的應力。可選緩衝層可包括例如氧化矽，包括使用正矽酸乙酯(TEOS)前驅物形成的氧化矽。用於可選緩衝層131的其他適合材料在本揭露的預期範疇內。

第20圖係根據本揭露的各種實施例的形成包括緩衝層131上方的第四介電材料層133的電阻式記憶體裝置的製程期間的例示性中間結構之垂直橫截面圖。參考第20圖，可使用如上所述的適合沉積製程在緩衝層131的上表面上方沉積第四介電材料層133。諸如化學機械平坦化(chemical mechanical planarization，CMP)製程的平坦化製程可可選地用於提供第四介電材料層133的平坦上表面。第四介電材料層133可包括如上所述的適合介電材料。在一些實施例中，第四介電材料層133可包括低k介電材料，諸如氟矽玻璃(FSG)、氫矽倍半氧烷(HSQ)、苯并環丁烯(BCB)、有機聚合物介電材料、碳摻雜氧化矽、多孔二氧化矽、聚合物泡沫、及類似物。其他適合的介電材料在本揭露的預期範疇內。在一些實施例中，第四介電材料層133可由與第一介電材料層101相同的材料組成。或者，第四介電材料層133可具有與第一介電材料層101不同的組成。

第21圖係根據本揭露的各種實施例的包括金屬接線135及自金屬接線135延伸穿過第四介電材料層133、緩衝層131、第三介電材料層129、及硬遮罩119並與頂電極117的上表面接觸的導電通孔137的電阻式記憶體裝置100之垂直橫截面圖。參考第21圖，金屬接線135及導電通孔137可藉由經由經光學微影術圖案化遮罩選擇性蝕刻例示性中間結構以形成延伸穿過第四介電材料層133、緩衝層131、第三介電材料層129、及硬遮罩119的通孔開口、並藉由經由經光學微影術圖案化遮罩選擇性地蝕刻第四介電材料層133以形成用於金屬接線135的溝槽開口來形成。如上所述的一或多個金屬材料(例如，金屬襯裡層及金屬填充材料)可沉積於第四介電材料層133的上表面上方以及通孔開口及溝槽開口內。可使用如上所述的適合沉積製程來沉積金屬材料(多個)。諸如化學機械平坦化(chemical mechanical planarization，CMP)製程的平坦化製程可用於移除多餘的金屬材料(多個)以提供金屬接線135及導電通孔137，如第21圖中所示。在一些實施例中，可同時形成金屬接線135及導電通孔137(例如，使用雙重鑲嵌製程)。或者，可使用分開的蝕刻、沉積及平坦化步驟(例如，使用分開的單鑲嵌製程)形成金屬接線135及導電通孔137。

在一些實施例中，用於形成通孔開口的蝕刻製程可包括初始蝕刻，以形成穿過第四介電材料層133及緩衝層131的開口。初始蝕刻可在第三介電材料層129處終止，第三介電材料層129可係如上所述的蝕刻終止層。一或多個額外蝕刻可用於延伸穿過第三介電層129及硬遮罩119以曝露頂電極117的上表面的通孔開口。一或多個額外蝕刻可能使用與初始蝕刻不同的蝕刻化學品。

再次參考第21圖，本實施例中的記憶體裝置100包括第二層堆疊127，第二層堆疊127具有底部金屬特徵103上方的阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、開關層113上方的可選帽層115、可選帽層115上方的頂電極117、及頂電極117上方的硬遮罩119。第二層堆疊127亦可包括開關層113的上表面上方及可選帽層115、頂電極117及硬遮罩119的側表面上方的至少一個間隔物123。第二介電材料層105可在第二層堆疊127的一部分下方延伸。導電通孔137可延伸穿過硬遮罩119並接觸頂電極117的上表面。

再次參考第21圖，電阻式記憶體裝置100可包括位於底部金屬特徵103與底電極111之間的阻障層109。阻障層109可具有6nm或更小的厚度，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。阻障層109可包括在第二介電材料層105的上表面上方在水平方向上延伸的外部部分134，以及相對於外部部分134垂直凹陷並在底部金屬特徵103的上表面上方在水平方向上延伸的中心部分136。

底部金屬特徵103及導電通孔137可用於在第二層堆疊127上施加電壓，以便將開關層113自高電阻狀態(High Resistance State，HRS)改變為低電阻狀態(Low Resistance State，LRS)，反之亦然。可在例示性結構中形成如第21圖中所示的複數個記憶體裝置100。各個記憶體裝置100可形成電阻式記憶體裝置陣列95的單獨記憶體元件(例如，記憶體單元)，諸如上文參考第1B圖及第1C圖所述。

第22圖係根據本揭露的另一實施例的電阻式記憶體裝置200之垂直橫截面圖。第22圖中所示的電阻式記憶體裝置200可類似於上文參考第21圖所述的電阻式記憶體裝置100，並可包括第二層堆疊127，其具有底部金屬特徵103上方的阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、開關層113上方的頂電極117、及頂電極117上方的硬遮罩119。第二層堆疊127亦可包括開關層113的上表面、頂電極117及硬遮罩119上方的至少一個間隔物123。第二介電材料層105可在第二層堆疊127的一部分下方延伸。導電通孔137可延伸穿過第四介電材料層133、緩衝層131、第三介電材料層123、及硬遮罩119，並可接觸頂電極117的上表面。

第22圖中所示的電阻式記憶體裝置200可不同於第21圖中的電阻式記憶體裝置100，因為可選帽層115可自第二層堆疊127省略。第22圖中所示的電阻式記憶體裝置200亦可不同於第21圖中的電阻式記憶體裝置100，因為底電極111可具有平面上表面。因此，位於第二層堆疊127中底電極111上方的開關層113、頂電極117及硬遮罩119亦可具有平面上表面，且可不包括凹陷中心部分。

第22圖的實施例中的電阻式記憶體裝置200可包括位於底部金屬特徵103與底電極111之間的阻障層109。阻障層109可具有6nm或更小的厚度，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。阻障層109可包括在第二介電材料層105的上表面上方的水平方向上延伸的外部部分134，以及相對於外部部分134垂直凹陷並在底部金屬特徵103的上表面上方的水平方向上延伸的中心部分136。阻障層109可另外包括在阻障層109的外部部分134與凹陷中心部分136之間在垂直方向上延伸的至少一個垂直部分139。至少一個垂直部分139可側向圍繞底電極111的下部部分，並可位於底電極111的下部部分與第二介電材料層105之間。

第23圖係根據本揭露的另一實施例的電阻式記憶體裝置300之垂直橫截面圖。第23圖中所示的電阻式記憶體裝置300可類似於上文參考第21圖所述的電阻式記憶體裝置100，並可包括第二層堆疊127，第二層堆疊127 包括阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、開關層113上方的頂電極117、及頂電極117上方的硬遮罩119。第二介電材料層105可在第二層堆疊127的一部分下方延伸。導電通孔137可延伸穿過第四介電材料層133、緩衝層131、第三介電材料層123、及硬遮罩119，並可接觸頂電極117的上表面。

第23圖中所示的電阻式記憶體裝置300可不同於第21圖中的電阻式記憶體裝置100，因為可選帽層115可自第二層堆疊127省略。第23圖中所示的電阻式記憶體裝置300亦可不同於第21圖中的電阻式記憶體裝置100，因為第二層堆疊127可包括第二介電材料層105的上表面上方、以及底電極111、開關層113、頂電極117、及硬遮罩119的側表面上方的至少一個間隔物123。

第23圖的電阻式記憶體裝置300亦可不同於第21圖的電阻式記憶體裝置100，因為阻障層109可包括在底部金屬特徵103上方的水平方向上延伸的中心部分136以及在阻障層的中心部分136與底電極111的下表面之間的垂直方向上延伸的至少一個垂直部分139。第23圖的實施例中的阻障層109可不包括在第二介電材料層105的上表面上方的水平方向上延伸的外部部分。阻障層109可具有6nm或更小的厚度，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。

此外，第23圖的實施例中的電阻式記憶體裝置300可包括延伸電極140，延伸電極140可位於阻障層 109的中心部分136上方，並可由阻障層109的至少一個垂直部分139側向圍繞。阻障層109的中心部分136可在延伸電極140的下表面與底部金屬特徵103的上表面之間在水平方向上延伸。阻障層109的至少一個垂直部分139可在延伸電極140的側表面(多個)與第二介電材料層105之間延伸。延伸電極140的上表面可與底電極111的下表面電接觸。延伸電極140可包括如上所述的適合金屬材料。在一些實施例中，延伸電極140可由與底電極111相同的金屬材料組成。或者，延伸電極140可由與底電極111不同的金屬材料組成。

第24圖係根據本揭露的另一實施例的電阻式記憶體裝置400之垂直橫截面圖。參考第24圖，電阻式記憶體裝置400可包括層堆疊142，層堆疊142包括阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、及開關層113上方的頂電極117。在第24圖中所示的電阻式記憶體裝置400中，當在沿著平行於第一水平方向hd1的平面的橫截面上觀察時，底電極111可具有類似字母「U」的形狀。具體而言，底電極111可具有在底部金屬特徵103上方在水平方向上延伸的中心部分144及自底電極111的中心部分144的任一側垂直向上延伸的一對垂直部分143、145。該對垂直部分143、145可在含有第二介電材料層105的上表面的平面之上延伸。開關層113可在第二介電材料層105的上表面上方水平延伸，並在「U」形底電極111上方共形地延伸，使得開關層113在底電極111的垂直部分143、145中之各者的側表面及上表面上方延伸，並在底電極111的中心部分144上方水平地延伸。頂電極117可在開關層113上方共形地延伸。第24圖中所示的實施例中的層堆疊142不包括帽層115、硬遮罩119或間隔物129。此外，第24圖中所示的實施例不包括第三介電材料層123或層堆疊142上方的緩衝層131。

第24圖的電阻式記憶體裝置400包括阻障層109，阻障層109具有在底部金屬特徵103上方的水平方向上延伸的中心部分136以及在阻障層的中心部分136與底電極111的下表面之間在垂直方向上延伸的至少一個垂直部分139。阻障層109的中心部分136可位於底部金屬特徵103與底電極111的中心部分144之間，且阻障層109的垂直部分可位於底電極111的個別垂直部分143、145與第二介電材料層105的側表面之間。阻障層109可具有6nm或更小的厚度，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。

阻障層109及底電極111可位於穿過第二介電材料層105的開口內，且可不在第二介電材料層105的上表面上方水平延伸。因此，第二介電材料層105上表面上方的層堆疊142可包括第二介電材料層105上方的開關層113、及開關層113上方的頂電極117。

再次參考第24圖，電阻式記憶體裝置400可另外包括金屬接線135及自金屬接線135延伸穿過第四介電材料層133並接觸頂電極117的上表面的導電通孔137。然而，在第24圖中所示的實施例電阻式記憶體裝置400中，金屬接線135及導電通孔137可相對於底部金屬特徵103、底電極111、及阻障層109側向偏移。

第25圖係根據本揭露的另一實施例的電阻式記憶體裝置500之垂直橫截面圖。第25圖中所示的電阻式記憶體裝置500可類似於上文參考第21圖所述的電阻式記憶體裝置100，並可包括第二層堆疊127，第二層堆疊127具有底部金屬特徵103上方的阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、開關層113上方的頂電極117、及頂電極117上方的硬遮罩119。至少一個間隔物123可位於第二介電材料層105的上表面上方、以及阻障層109、底電極111、開關層113、頂電極117、及硬遮罩119的側表面上方。可選帽層115不存在於電阻式記憶體裝置500的第二層堆疊127中。

第25圖的實施例中的電阻式記憶體裝置500可包括位於底部金屬特徵103與底電極111之間的阻障層109。阻障層109可具有6nm或更小的厚度，諸如約0.3nm與約6nm之間，包括約1nm與約4.5nm之間。阻障層109可包括在第二介電材料層105的上表面上方在水平方向上延伸的外部部分134、及相對於外部部分134垂直凹陷並在底部金屬特徵103的上表面上方在水平方向上延伸的中心部分136。阻障層109可另外包括至少一個垂直部分139，垂直部分139在阻障層109的外部部分134 與凹陷中心部分136之間在垂直方向上延伸。至少一個垂直部分139可側向圍繞底電極111的下部部分，並可位於底電極111的下部部分與第二介電材料層105之間。底電極111、開關層113、及頂電極117可具有與阻障層109類似的形狀，且可各個包括在阻障層109的外部部分134上方的水平方向上延伸的外部部分、及相對於位於阻障層109的凹陷中心部分136之上的外部部分垂直凹陷的中心部分。

再次參考第25圖，電阻式記憶體裝置500可另外包括金屬接線135及自金屬接線135延伸穿過第四介電材料層133、緩衝層131、第三介電材料層129、及硬遮罩119並接觸頂電極117的上表面的導電通孔137。在第25圖中所示的電阻式記憶體裝置500的實施例中，金屬接線135及導電通孔137可相對於底部金屬特徵103側向偏移。導電通孔137可在水平方向上延伸的頂電極117的外部部分上接觸頂電極117。

第26圖係根據本揭露的各種實施例的基板8上的電阻式記憶體裝置100及存取電晶體102之垂直橫截面圖。參考第26圖，如上所述的電阻式記憶體裝置100可配置於一電晶體一電阻器(one transistor-one resistor，1T1R)組態中，其中各個電阻式記憶體裝置100(其亦可稱為電阻式記憶體元件或單元)連接至一個存取電晶體102。在各種實施例中，記憶體單元100與相應存取電晶體102的二維陣列可位於基板8上，諸如上文參考第1A 圖至第1C圖所述的半導體基板。

存取電晶體102可提供操作電阻式記憶體單元100所需的功能。具體地，存取電晶體102可用以控制電阻式記憶體單元100的程式化操作、抹除操作、及感測(讀取)操作。在一些實施例中，感測電路及/或頂電極偏置電路系統可位於基板8上。在一些實施例中，存取電晶體102可係場效電晶體(field effect transistor，FET)，並可包括互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體。雖然第26圖中所示的實施例圖示CMOS電晶體102，但亦可使用其他電晶體，諸如fin FET、薄膜電晶體(thin film transistor，TFT)等。

金屬互連結構(例如，41V、41L、42V、42L、43V、103、135、137、153、155)可用以將各個電阻式記憶體單元100連接至存取電晶體102，並將存取電晶體102連接至相應訊號線。舉例而言，存取電晶體102的第一主動區14(例如，汲極區)可透過例如金屬互連結構的子集電連接至記憶體單元100的底電極。存取電晶體102的閘極結構20可電連接至字元線，字元線可體現為金屬互連結構(諸如金屬接線155)。記憶體單元100的頂電極可電連接至位元線，位元線可體現為金屬互連結構(諸如金屬接線135)。存取電晶體102的第二主動區14(例如，源極區)可電連接至源極線，源極線可體現為金屬互連結構(諸如金屬接線153)。雖然第26圖中僅圖示四個層級的金屬接線，但可理解，可在第26圖中所示的層級之上形成更多的金屬接線層級。此外，可理解，可基於設計參數選擇源極線、字元線、及位元線所位於的層級、以及這些接線的相對定向。

第27圖係圖示根據本揭露的實施例的製造電阻式記憶體裝置100、200、300、400、500的方法301之流程圖。參考第3圖及第27圖，在方法301的步驟302中，可在金屬特徵103上方形成介電材料層105。參考第4圖、第5圖及第27圖，在方法301的步驟304中，可蝕刻介電材料層105以形成穿過介電材料層105的開口108，在開口108的底部處曝露金屬特徵103的表面。參考第6圖及第27圖，在方法301的步驟306中，可在曝露於開口108的底部中的金屬特徵103的表面上方形成阻障層109，其中阻障層109具有6nm或更小的厚度T₁。在一些實施例中，阻障層109可藉由原子層沉積(atomic layer deposition，ALD)形成。

參考第7圖及第27圖，在方法301的步驟308中，可在阻障層109上方形成底電極111。參考第8圖及第27圖，在方法301的步驟310中，可在底電極111上方形成開關層113。參考第19圖及第27圖，在方法301的步驟312中，可在開關層113上方形成頂電極117。參考第21圖及第27圖，在方法301的步驟314中，可形成與頂電極117接觸的導電通孔137。

參考所有圖式並根據本揭露的各種實施例，電阻式記憶體裝置100、200、300、400、500包括金屬特徵103、金屬特徵103上方具有6nm或更小的厚度T₁的阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、開關層113上方的頂電極117、及與頂電極117接觸的導電通孔137。

在一個實施例中，阻障層109包括導電氧化物、氮化物及/或氧氮化物材料，其用以防止金屬特徵103的材料擴散至底電極111中。

在另一實施例中，開關層113包括可在高電阻狀態(High Resistance State，HRS)與低電阻狀態(Low Resistance State，LRS)之間切換的固態介電材料。

在另一實施例中，電阻式記憶體裝置進一步包括側向圍繞金屬特徵103的第一介電材料層101、第一介電材料層101上方並具有穿過第二介電材料層105的開口108的第二介電材料層105、包括穿過第二介電材料層105在開口108的底部中的金屬特徵103上方延伸的一部分136的阻障層109。

在另一實施例中，阻障層109進一步包括至少一個垂直部分139，垂直部分139沿著穿過第二介電材料層105的開口108的側壁延伸。

在另一實施例中，底電極111具有U形橫截面形狀，U形橫截面形狀包括穿過第二介電材料層105在開口108內在水平方向上延伸的中心部分144及自底電極111的中心部分144的相對側垂直向上延伸以及在含有第二介電材料層105的上表面的平面之上延伸的一對垂直部分143、145、在垂直部分143中之各者的側表面及上表面上方及底電極111的中心部分145上方共形地延伸的開關層113、及在開關層113上方共形地延伸的頂電極117。

在另一實施例中，電阻式記憶體裝置進一步包括位於穿過第二介電材料層105的開口108內並在底部及側表面上由阻障層109圍繞的延伸電極140，其中底電極111位於延伸電極140的上表面上方。

在另一實施例中，阻障層109進一步包括在第二介電材料層105的上表面上方延伸的外部部分134，其中穿過第二介電材料層105在開口108的底部中的金屬特徵103上方延伸的阻障層109的部分136係相對於阻障層109的外部部分134垂直凹陷的阻障層109的中心部分136。

在另一實施例中，電阻式記憶體裝置包括第二介電層105的第一部分及穿過第二介電層105的開口108上方的層堆疊127，其中層堆疊127包括阻障層109、底電極111、開關層113、頂電極117、及頂電極117上方的硬遮罩119，以及延伸穿過硬遮罩119並與頂電極117接觸的導電通孔137。

在另一實施例中，層堆疊127進一步包括開關層113與頂電極117之間的帽層115，其用以提供有助於開關層113中的相變的儲氧功能，以及位於帽層115、頂電極117及硬遮罩119的側表面上方的至少一個間隔物 123。

在另一實施例中，電阻式記憶體裝置進一步包括第二介電材料層105的上表面及層堆疊127的側表面及上表面上方的第三介電材料層129、第三介電材料層129上方的緩衝層131、及緩衝層131上方的第四介電材料層133，其中導電通孔137延伸穿過第四介電材料層133、緩衝層131、第三介電材料層129及硬遮罩119並接觸頂電極117。

在另一實施例中，第二介電材料層105的第二部分側向圍繞層堆疊127，且第二介電材料層105的第二部分的厚度T₂具有小於9%的半程均勻性百分數。

在另一實施例中，導電通孔137相對於金屬特徵103側向偏移。

另一實施例引出電阻式記憶體裝置100、200、300、400、500，包括介電材料層105、介電材料層105的第一部分上方的層堆疊127，其中層堆疊127包括阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、及開關層113上方的頂電極117，其中介電材料層105的第二部分側向圍繞層堆疊127，且介電材料層105的第二部分的上表面138與層堆疊127的頂電極117的上表面之間的最大階高H小於80nm。

在一個實施例中，介電材料層105係蝕刻終止層，阻障層109的至少一部分穿過蝕刻終止層105位於開口108內並與下伏層堆疊127的金屬特徵103電接觸，且電阻式記憶體裝置進一步包括與頂電極117接觸的導電通孔137。

在另一實施例中，電阻式記憶體裝置包括複數個層堆疊127，各個層堆疊127包括阻障層109、阻障層109上方的底電極111、底電極111上方的開關層113、開關層113上方的頂電極117，且各個層堆疊127形成電阻式記憶體元件陣列的單獨電阻式記憶體元件，其中蝕刻終止層105在各個層堆疊127之間連續延伸，且蝕刻終止層105的上表面與層堆疊127中之各者中的頂電極117的上表面之間的最大階高小於80nm。在另一實施例中，蝕刻終止層包含碳化矽。

另一實施例引出一種製造電阻式記憶體裝置100、200、300、400、500的方法，方法包括在金屬特徵103上方形成介電材料層105，蝕刻介電材料層105以穿過介電材料層105形成開口108，在開口108的底部處曝露金屬特徵103的表面，在曝露於開口108底部中的金屬特徵103的表面上方形成阻障層109，其中阻障層109具有6nm或更小的厚度T₁，在阻障層109上方形成底電極111，在底電極111上方形成開關層113，在開關層113上方形成頂電極117，以及形成與頂電極117接觸的導電通孔137。

在一個實施例中，阻障層109由原子層沉積(atomic layer deposition，ALD)形成。

在另一實施例中，形成阻障層109包括在介電材料層105的上表面138上方及穿過介電材料層105的開口108內形成連續阻障層109L，及經由經圖案化遮罩125蝕刻連續阻障層109L以移除連續阻障層109L的一部分並曝露介電材料層105的上表面138，其中在蝕刻連續阻障層109L之後，第二介電材料層105的厚度T2具有小於9%的半程均勻性百分數。

前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。

301:方法

302~314:步驟

Claims

一種電阻式記憶體裝置，包含：一金屬特徵；一第一介電材料層，側向圍繞該金屬特徵；一第二介電材料層，在該第一介電材料層上方並包含穿過該第二介電材料層的一開口；一阻障層，在該金屬特徵上方具有6nm或更小的一厚度，該阻障層包含在該開口的一底部中延伸的一中心部分與沿著穿過該開口的一側壁延伸的至少一垂直部分，該中心部分與該垂直部分是連續的層；一底電極，在該阻障層上方；一開關層，在該底電極上方；一頂電極，在該開關層上方；以及一導電通孔，與該頂電極接觸。
如請求項1所述之電阻式記憶體裝置，其中該阻障層包含用以防止該金屬特徵的材料擴散至該底電極中的一導電氧化物、氮化物及/或氧氮化物材料。
如請求項2所述之電阻式記憶體裝置，其中該開關層包含可在一高電阻狀態與一低電阻狀態之間切換的一固態介電材料。
如請求項1所述之電阻式記憶體裝置，其中該電阻式記憶體裝置包含該第二介電材料層的一第一部分及穿過該第二介電材料層的該開口上方的一層堆疊，該層堆疊包括該阻障層、該底電極、該開關層、該頂電極、及該頂電極上方的一硬遮罩，該導電通孔延伸穿過該硬遮罩並接觸該頂電極。
如請求項4所述之電阻式記憶體裝置，其中該層堆疊進一步包含：一帽層，在該開關層與該頂電極之間，該帽層用以提供有助於該開關層中的相變的一儲氧功能；以及至少一個間隔物，位於該帽層、該頂電極與該硬遮罩的一側表面上方。
如請求項1所述之電阻式記憶體裝置，進一步包含：一延伸電極，位於穿過該第二介電材料層的該開口內，並在底部及多個側向側表面上由該阻障層圍繞，該底電極位於該延伸電極的一上表面上方。
如請求項1所述之電阻式記憶體裝置，其中該阻障層進一步包含在該第二介電材料層的一上表面上方延伸的一外部部分。
一種電阻式記憶體裝置，包含：一介電材料層；一層堆疊，在該介電材料層的一第一部分上方，該層堆疊包含：一阻障層；一底電極，在該阻障層上方；一開關層，在該底電極上方；以及一頂電極，在該開關層上方；其中該介電材料層的一第二部分側向圍繞該層堆疊而形成一開口，且該介電材料層的一上表面與該層堆疊的該頂電極的一上表面之間的一最大階高小於80nm，該阻障層包含在該開口的一底部中延伸的一中心部分與在該介電材料層的該第二部分的上表面上方在水平方向上延伸的一外部部分，該中心部分與該外部部分是連續的層。
一種製造電阻式記憶體裝置的方法，包含：在一金屬特徵上方形成一介電材料層；蝕刻該介電材料層以形成穿過該介電材料層的一開口，在該開口的一底部處曝露該金屬特徵的一表面；在曝露於該開口的該底部中的該金屬特徵的該表面上方形成一阻障層，其中該阻障層具有6nm或更小的一厚度，該阻障層包含在該開口的一底部中延伸的一中心部分與沿著穿過該開口的一側壁延伸的至少一垂直部分，該中心部分與該垂直部分是連續的層；在該阻障層上方形成一底電極；在該底電極上方形成一開關層；在該開關層上方形成一頂電極；以及形成與該頂電極接觸的一導電通孔。
如請求項9所述之方法，其中該阻障層由原子層沉積形成。