CN106159084A - 电阻式随机存取存储器顶电极的镶嵌工艺 - Google Patents
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Abstract
本发明提供一种存储器的制造方法。在层间导体的阵列上形成绝缘层，蚀刻绝缘层以定义对应阵列中第一层间导体的第一开口，其中蚀刻停止于第一层间导体的第一上表面。在第一上表面上形成金属氧化层。沉积与金属氧化层以及第一开口的表面共形且接触的第一阻挡材料层。接着蚀刻绝缘层以定义对应阵列中第二层间导体的第二开口，其中蚀刻停止于第二层间导体的第二上表面。沉积与第一开口中的第一阻挡材料层共形且接触的第二阻挡材料层。使用导电材料填充第一开口。
Description
技术领域
本发明涉及基于金属氧化物的存储器装置及其制造方法。
背景技术
电阻式随机存取存储器(Resistive Random Access Memory，RRAM)是一种非挥发性存储器的类型，提供下列优点：小的存储单元尺寸、可扩缩性、超高速操作、低功率操作、高耐久性、好的保持性、大的开关比以及CMOS兼容性。RRAM的一种类型包括金属氧化物层，通过施加适用于集成电路中的实施的各种程度的电脉冲，可以产生金属氧化物层以改变二或更多稳定电阻范围之间的电阻。
当集成电路制造技术按比例缩小，相较于线路图案化，用于形成RRAM的顶电极的镶嵌工艺变得较适合。RRAM存储单元可以包括具有第一端子与第二端子的一存取装置、接触第一端子的一第一插塞以及接触第二端子的一第二插塞。此存取装置可以是晶体管或二极管。一金属氧化层接触第一插塞的上表面且作为RRAM存储单元中的存储器元件。一绝缘层配置于第一插塞与第二插塞上，且具有对应第一插塞与第二插塞的第一开口与第二开口。在第一开口与第二开口中可以配置第一顶电极与第二顶电极，且第一顶电极与第二顶电极分别连接至位线与源极线。
RRAM存储单元的制造方法中，举例来说，在开口中形成各自的顶电极之前，氧化第一插塞与第二插塞的上表面以形成一金属氧化层。当第二插塞被设计为电性连接存取装置的第二端子至源极线，位于第二插塞的上表面的金属氧化层将被蚀刻。然而，蚀刻位于第二开口中的第二插塞的上表面的金属氧化层可能造成对于第二插塞的损害，导致第二插塞中较高的电阻。再者，绝缘层中的第二开口的侧壁可能受到污染。举例来说，若第二插塞包括铜(copper，Cu)且金属氧化层包括氧化铜(copper oxide，CuOx)，蚀刻第二开口中的金属氧化层时，铜可能被溅镀至第二开口的侧壁上。
此外，蚀刻第二开口中的金属氧化层时，使用抗光蚀掩模以保护第一开口中的金属氧化层。蚀刻之后剥离抗光蚀掩模，剥离的过程可能损害第一开口中的金属氧化层。
因此，为了提供一种符合成本效益的制造方法，希望提供一种存储单元及其制造方法，能够消除通过蚀刻金属氧化层造成的连接至源极线的插塞的损害可能性以及通过对于金属氧化层的掩模剥离造成的损害可能性，其中金属氧化层作为可编程电阻元件。
发明内容
本发明提供一种存储器的制造方法。本发明定义对应于第一层间导体(亦称为插塞)的第一开口，在第一开口中的第一层间导体的上表面上形成金属氧化层，在定义对应于第二层间导体的第二开口的前沉积第一阻挡材料层于第一开口中。因此，此方法消除现有技术中通过蚀刻第二开口中的金属氧化层所造成的对于第二层间导体的损害可能性、通过蚀刻第二开口中的金属氧化层所造成的对于绝缘层中第二开口的侧壁的污染可能性以及通过掩模剥离造成的对于第一开口中的金属氧化层的损害可能性。
在实施方案中，在层间导体的阵列上形成绝缘层。蚀刻绝缘层以定义对应阵列中第一层间导体的第一开口，其中蚀刻停止于第一层间导体的第一上表面。在第一开口中的第一层间导体的第一上表面上形成金属氧化层。在层间导体的阵列的上表面与绝缘层之间可以形成扩散阻挡层，扩散阻挡层接触上表面，以防止来自层间导体的扩散并停止位于层间导体的阵列的上表面的第一开口与第二开口的蚀刻。沉积与金属氧化层以及第一开口的表面共形且接触的第一阻挡材料层，金属氧化层位于第一层间导体上。通过后续制造步骤以形成与接着移除位于金属氧化层上的蚀刻掩模，第一阻挡材料层可以保护金属氧化层免于电位损害，因而提供金属氧化层与顶电极之间较佳的接口。第一开口的宽度可以大于第一层间导体的宽度。沉积第一阻挡材料层之后蚀刻绝缘层以定义阵列中对应第二层间导体的第二开口，其中蚀刻停止于第二层间导体的第二上表面。沉积与第一开口中的第一阻挡材料层共形且接触的第二阻挡材料层。使用导电材料填充第一开口。第一与第二层间导体分别连接至存取装置的第一与第二端子。
当蚀刻以定义第一开口时，可以使用第一蚀刻掩模于绝缘层上，其中第一蚀刻掩模具有对应第二层间导体的掩模区域以及对应第一开口的间隔区。蚀刻以定义第二开口时，可以使用第二蚀刻掩模于绝缘层上，其中第二蚀刻掩模具有对应第一开口的掩模区域以及对应第二开口的间隔区。
沉积与第二开口中的第二层间导体的第二上表面以及第二开口的表面共形且接触的第二阻挡材料层，亦可以使用导电材料填充第二开口，其中金属氧化层不存在于第二上表面与第二阻挡材料层之间。
可以形成电性连接至金属氧化层且可以作为位线的第一存取线路。可以形成电性连接至第二层间导体且可以作为源极线的第二存取线路。
可以形成耦合至层间导体的阵列的存取装置阵列，存取装置阵列包括前述的第一存取装置。前述的第一存取装置可以包括二极管或晶体管。在前述的第一存取装置包括晶体管的实施例中，可以形成电性连接至晶体管的栅极端子的第三存取线路。
金属氧化层的特征可以在于具有可编程的电阻。第一层间导体可以实质上由金属所组成，而金属氧化层可以包括金属的氧化物。第一层间导体可以实质上由过渡金属所组成，而金属氧化层可以包括过渡金属的氧化物。
附图说明
图1示出依照一实施例的存储单元的剖面图；
图2-8示出制造如图1所示的存储单元的范例步骤；
图9示出依照一实施例的电阻式随机存取存储器(Resistive RandomAccess Memory，RRAM)阵列的电路图；
图10示出依照图9所示的实施例的存储单元的简化设计图；
图11示出依照第二实施例的RRAM阵列的电路图；
图12示出依照图11所示的第二实施例的存储单元的简化设计图；
图13示出依照第三实施例的RRAM阵列的电路图；
图14示出依照图13所示的第三实施例的存储单元的简化设计图；
图15示出依照使用二极管作为存取装置的实施例的RRAM阵列的电路图；
图16示出依照图15所示使用二极管作为存取装置的实施例的存储单元的简化设计图；
第17图示出用于制造存储器装置的方法实施例的简化流程图。
【附图标记说明】
100：存储单元
111：第一端子
112：第二端子
120：介电层
131、941M、1141M、1341M：第一层间导体
131T：第一上表面
132、941A、941B、1141A、1141B、1341A：第二层间导体
132T：第二上表面
140：扩散阻挡层
150：绝缘层
161：第一开口
162：第二开口
170：金属氧化层
180：第一阻挡层
181：第一阻挡材料层
182：第二阻挡材料层
185：导电材料
310：第一蚀刻掩模
610：第二蚀刻掩模
900、1100、1300、1500：RRAM阵列
901、902、903、904、1101、1102、1103、1301、1302、1303、1304、1305、1306、1307、1308、1544：存储单元
901A、1101A：第一晶体管
901B、1101B：第二晶体管
901M、1101M、1301M、1541M、1542M、1543M、1544M：存储元件
911、912、913、1111、1112、1113、1311、1312、1313、1314：第一存取线路
921、922、923、1121、1122、1123、1321、1322、1323、1324：第二存取线路
931、932、933、934、935、936、1131、1132、1133、1134、1135、1136、1331、1332、1333、1334：第三存取线路
1301A：晶体管
1511、1512、1513、1514：位线
1531、1532、1533、1534：字线
1544D：二极管
1510：位线译码器
1530：字线译码器
1551、1552、1553、1554：接点
1701、1702、1703、1704、1705、1706、1707：步骤
W1、W2：宽度
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
应该理解的是，无意将本发明限制到具体揭露的实施例和方法，可以使用其它特征、元件、方法和实施例来实施本发明。描述优选的实施例以说明本发明，而不是限制其范围，此范围由权利要求定义。本发明所属技术领域的技术人员将理解到下列叙述的各种等效的变化。在各个实施例中类似的元素通常具有类似的附图标记。
图1示出依照一实施例的存储单元(例如100)的剖面图。在层间导体(例如131、132)的阵列上配置图案化绝缘层(例如150)。图案化绝缘层(例如150)包括对应阵列中的第一层间导体(例如131)的第一开口(例如161)以及对应阵列中的第二层间导体(例如132)的第二开口(例如162)。第一开口与第二开口延伸通过图案化绝缘层，且停止于第一层间导体(例如131)的第一上表面(例如131T)与第二层间导体(例如132)的第二上表面(例如132T)。
第一层间导体(例如131)与第二层间导体(例如132)包括导电元件。举例来说，层间导体可选自由钛(Ti)、钨(W)、钼(Mo)、铝(Al)、铪(Hf)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)和钌(Ru)所组成的群组中的一或多种元素及其组合物，在某些实施例中可包括多于一层。在一实施方案中，第一与第二层间导体实质上可以由金属所组成，且金属氧化层可以包括金属的氧化物。在另一实施方案中，第一与第二层间导体实质上可以由过渡金属所组成，且金属氧化层可以包括过渡金属的氧化物。
金属氧化层(例如170)配置于第一层间导体(例如131)的第一上表面(例如131T)上，而金属氧化层并未存在于第二层间导体(例如132)的第二上表面(例如132T)上。金属氧化层的特征可以在于具有可编程的电阻，使得金属氧化层可编程至至少两种电阻状态。举例来说，金属氧化层可包括一或多种钨-氧化合物(WOX)，如WO3、W2O5、WO2中的一或多种。金属氧化层可以具有包括WO3、W2O5和WO2的梯度图，这样金属氧化层中的氧比例自第一开口(例如161)向第一层间导体(例如131)降低。
实施例中示出，通过氧化第一层间导体131的上表面形成的金属氧化层170可以是单一层，因此金属氧化层170自对准于第一层间导体131。因为形成金属氧化层的过程中的体积膨胀，金属氧化层可以自第一层间导体的第一上表面突出至第一开口。在替代的实施例中，金属氧化层170可包括其他金属氧化物，举例来说选自氧化镍、氧化铝、氧化镁、氧化钴、氧化钛、氧化钛-镍、氧化锆、和氧化铜群组中的金属氧化物。
在层间导体的阵列的上表面与图案化绝缘层之间可以配置扩散阻挡层(例如140)。扩散阻挡层(例如140)可以防止来自层间导体的扩散。举例来说，层间导体可以包括高扩散性的材料如铜(copper，Cu)，这可能导致可靠度问题。扩散阻挡层(例如140)可以包括氮化硅(silicon nitride，SiN)。在层间导体的阵列的上表面，扩散阻挡层(例如140)亦可以停止第一开口与第二开口的蚀刻。较厚的扩散阻挡层可增加RRAM存储单元的电容，而较薄的扩散阻挡层可能不足以防止来自层间导体的扩散或可能无法停止层间导体的上表面的第一与第二开口的蚀刻。在一实施例中，在10纳米(nanometer，nm)至100nm的范围内，扩散阻挡层(例如140)可以具有约30nm的厚度，以防止来自层间导体的扩散，同时并未造成过大的电容。
在第一层间导体上与第一开口的表面上，配置与金属氧化层(例如170)共形且接触的第一阻挡层(例如180)，其中第一开口的表面包括第一开口的侧面与底面。第一阻挡层(例如180)可以包括第一阻挡材料层(例如181)以及共形且接触第一阻挡材料层的第二阻挡材料层(例如182)。在一实施例中，在1nm至50nm的范围内，第一阻挡层的第一阻挡材料层(例如181)以及第二阻挡材料层(例如182)可以具有约10nm的厚度。
第二阻挡层可以包括第二阻挡材料层(例如182)，在第二开口中配置第二阻挡层与第二层间导体(例如132)的第二上表面(例如132T)共形且接触，且配置第二阻挡层与第二开口的侧面及底面共形且接触。第二阻挡层的厚度小于第一阻挡层180的厚度。在一实施例中，包括第二阻挡材料层(例如182)的第二阻挡层在1nm至50nm的范围内，可以具有约10nm的厚度。
使用导电材料(例如185)填充第一开口，在第一开口中导电材料(例如185)接触第一阻挡层(例如180)。使用导电材料(例如185)填充第二开口，在第二开口中导电材料(例如185)接触第二阻挡层。第一阻挡材料层(例如181)与第二阻挡材料层(例如182)可以包括不同材料的一或多层，不同材料包括选自由钛(Ti)、氮化钛(TiN)、钨(W)、铝铜合金(AlCu)、氮化钽(TaN)、铜(Cu)、铪(Hf)、钽(Ta)、金(Au)、铂(Pt)、银(Ag)以及其他与CMOS兼容且不会造成金属氧化层的变动电阻性质的金属所组成的群组中的一或多种元素。
第一层间导体(例如131)与第二层间导体(例如132)分别连接至存取装置的第一端子(例如111)与第二端子(例如112)。存取装置的第一端子与第二端子配置于介电层的相对于第一开口与第二开口的一侧。
层间导体的阵列延伸通过介电层(例如120)。介电层(例如120)可以包括氧化物材料如电浆辅助(plasma enhanced，PE)氧化物、电浆辅助四乙氧基硅烷(plasma enhanced tetraethyl orthosilicate，PETEOS)氧化物、低压四乙氧基硅烷(low pressure tetraethyl orthosilicate，LPTEOS)氧化物、高密度电浆(high density plasma，HDP)氧化物、硼磷硅玻璃薄膜(borophosphosilicateglass film，BPSG)、磷硅酸盐玻璃薄膜(phosphosilicate glass film，PSG)、氟硅酸盐玻璃薄膜(fluorosilicate glass film，FSG)、低介电常数(low k)材料等等。
举例来说，通过填充于第一开口中的导电材料可以电性连接第一存取线路(未示出)至金属氧化层，且第一存取线路可以作为存储单元的位线。举例来说，通过填充于第二开口中的导电材料可以电性连接第二存取线路(未示出)至第二层间导体，且第二存取线路可以作为存储单元的源极线。第一存取线路与第二存取线路可以包括一或多种元素，此些元素包括钛(Ti)、钨(W)、铝(Al)、铜(Cu)、铂(Pt)、氮化钽(TaN)、铪(Hf)、钽(Ta)以及镍(Ni)。第一存取线路可以包括与第二存取线路相同或不同的材料。填充于第一开口(例如161)与第二开口(例如162)中的导电材料可以形成于金属层1(ML1)，而第一与第二存取线路可以形成于金属层2、3、4或n(ML2、ML3、ML4或...MLn)。再者，第一与第二存取线路可以形成于不同的金属层。举例来说，第一存取线路可以形成于金属层3(ML3)，而第二存取线路可以形成于金属层4(ML4)。
存取装置可以包括二极管或晶体管。在存取装置包括晶体管的一实施例中，第三存取线路(未示出)可以电性连接至晶体管的栅极端子，且第三存取线路可以作为存储单元的字线。
在操作过程中，通过金属氧化层170与第一阻挡层180，施加于第一存取线路与第一层间导体131之间的电压将造成电流流动于第一存取线路与第一层间导体131之间。此电流可以促使金属氧化层170的电阻中的可编程变化，此电阻表示存储于存储单元100中的数据值。在一些实施例中，存储单元100的金属氧化层170可以存储两个或更多位的数据。
图2-8示出制造如图1所示的存储单元的范例步骤。图2以剖面图示出形成延伸通过介电层的层间导体的阵列以及形成绝缘层(例如150)在层间导体的阵列上的结果，其中层间导体包括第一层间导体(例如131)与第二层间导体(例如132)。在实施例中，扩散阻挡层(例如140)可以形成于绝缘层与介电层之间，且接触层间导体的阵列的上表面(例如131T、132T)以停止位于层间导体的阵列上表面的第一开口与第二开口的蚀刻并保护层间导体的上表面免于氧化。介电层可以包括二氧化硅。绝缘层将被图案化来形成存储单元的顶电极。第一与第二层间导体连接至存取装置的第一端子与第二端子(例如图1中的111与112)，其中第一端子与第二端子位于介电层的相对于绝缘层的一侧。
图3示出蚀刻绝缘层以定义阵列中对应第一层间导体(例如131)的第一开口(例如161)，其中蚀刻停止于第一层间导体的第一上表面(例如131T)。在形成扩散阻挡层的实施例中，用以定义第一开口的蚀刻亦蚀刻通过扩散阻挡层且停止于第一开口中的第一层间导体的上表面。在此制造步骤，对应层间导体的阵列中的第二层间导体的开口并不存在于绝缘层中。举例来说，蚀刻以定义第一开口时，可以使用第一蚀刻掩模(例如310)如抗光蚀掩模于绝缘层上，其中第一蚀刻掩模具有对应第二层间导体的掩模区域以及对应第一开口(例如161)的间隔区。
图4示出在第一开口中的第一层间导体的第一上表面(例如131T)上形成金属氧化层。可使用各种的沉积与氧化技术形成金属氧化层，如快速热氧化(Rapid Thermal Oxidation，RTO)、光氧化(photo-oxidation)、直接电浆氧化、吹式电浆(down-stream oxidation)氧化、溅镀以及反应性溅镀。举例来说，使用RTO以氧化钨(tungsten，W)或铜(copper，Cu)，在氧气或氧气/氮气的环境中温度可以从200℃至1100℃，处理时间可以从5秒至500秒，典型地为30秒至60秒。在第一层间导体包括钨(tungsten，W)的实施例中，电浆氧化可以造成具有梯度的WXOY，其具有随着与暴露以氧化的表面距离变动的钨-氧化合物浓度分布。举例来说，金属氧化物(例如170)可以具有包括WO3、W2O5、WO2的梯度图，这样金属氧化物层中的氧比例自第一开口(例如161)向第一层间导体(例如131)降低。因为形成金属氧化层的过程中的体积膨胀，金属氧化层可以自第一层间导体的第一上表面突出至第一开口。
使用RTO氧化技术的实施方案中，金属氧化层在1nm至300nm的范围内可以具有约50nm的厚度。使用电浆氧化技术的另一实施方案中，金属氧化层在1nm至50nm的范围内可以具有约5nm的厚度。
图5示出沉积第一阻挡材料层(例如181)在第一开口(例如161)中的结果，第一阻挡材料层与金属氧化层共形并接触，且第一阻挡材料层与第一开口的侧面以及底面共形并接触，其中金属氧化层位于第一层间导体的第一上表面上。在一实施例中，第一阻挡材料层(例如181)在1nm至50nm的范围内，可以具有约10nm的厚度。第一阻挡材料层(例如181)可以包括不同材料的一或多层，不同材料包括选自由钛、氮化钛、钨、铝铜合金、氮化钽、铜、铪、钽、金、铂、银以及其他与CMOS兼容且不会造成金属氧化层的变动电阻性质的金属所组成的群组中的一或多种元素。通过后续制造步骤以形成与接着移除位于金属氧化层上的蚀刻掩模，第一阻挡材料层可以保护金属氧化层免于电位损害，因而提供金属氧化层与顶电极之间较佳的接口。
第一开口的最小宽度基于制造技术。第一开口(例如161)的宽度(例如W1)可以大于第一层间导体(例如131)的宽度(例如W2)。举例来说，若第一层间导体包括钨(tungsten，W)且具有约100nm的宽度，则第一开口可以具有大于120nm的宽度。
图6示出蚀刻绝缘层(例如150)以定义对应层间导体的阵列中的第二层间导体(例如132)的第二开口(例如162)，其中蚀刻停止于第二层间导体的第二上表面(例如132T)。沉积如图5所示的第一阻挡材料层之后进行用以定义第二开口的此蚀刻步骤，且蚀刻通过第一阻挡材料层(例如181)。形成扩散阻挡层的实施例中，用以定义第二开口的蚀刻亦蚀刻通过扩散阻挡层，且停止于第二开口中的第二层间导体的上表面。在一实施方案中，第二开口(例如162)的宽度可以匹配第一开口(例如161)的宽度。
在第二层间导体的第二上表面上形成金属氧化层的现有方法中，需通过工艺如溅镀移除金属氧化层，因而可能造成绝缘层中第二开口的侧壁的污染。举例来说，若第二层间导体包括铜(copper，Cu)且金属氧化层包括氧化铜(CuOx)，移除金属氧化层时，铜可能被溅镀至第二开口的侧壁上。
在本发明的实施例中，因为金属氧化层并不存在于第二层间导体(例如132)的第二上表面(例如132T)上且蚀刻停止于第二层间导体(例如132)的第二上表面(例如132T)，伴随着现有方法可能发生的绝缘层中第二开口的侧壁的污染可以被降到最低。
用以定义第二开口的制造步骤中，可以使用第二蚀刻掩模(例如610)如抗光蚀掩模于绝缘层(例如150)与第一阻挡材料层(例如181)上，其中第二蚀刻掩模具有对应第一开口(例如161)的掩模区域以及对应第二开口(例如162)的间隔区。因此，在此制造步骤中，通过第一阻挡材料层与第二蚀刻掩模中的掩模区域保护第一开口中的金属氧化层(例如170)。
图7示出使用第二蚀刻掩模定义第二开口(例如162)之后，剥离如图6所示的第二蚀刻掩模(例如610)的结果。剥离过程中，通过第一阻挡材料层(例如181)保护第一开口中的金属氧化层(例如170)。
沉积第二阻挡材料层的预备过程中，通过使用自气体物质产生的有能量的电浆，可以使用电浆清洁以自第二层间导体的第二上表面(例如132T)移除杂质、污染物以及天然的氧化物。举例来说，气体物质可以包括氩气，且电浆清洁可以蚀刻自约1nm至20nm的深度。电浆清洁过程中，通过第一阻挡材料层(例如181)保护第一开口中的金属氧化层(例如170)。
图8示出于第一开口与第二开口中沉积第二阻挡材料层(例如182)的结果。第一开口中的第二阻挡材料层与第一阻挡材料层(例如181)共形且接触，第二开口中的第二阻挡材料层与第二层间导体的第二上表面(例如132T)共形且接触，且第二阻挡材料层与第二开口的侧面以及底面共形且接触。在一实施例中，第二阻挡材料层(例如182)在1nm至50nm的范围内，可以具有约10nm的厚度。第一阻挡材料层(例如181)与第二阻挡材料层(例如182)可以包括不同材料的一或多层，不同材料包括选自由钛、氮化钛、钨、铝铜合金、氮化钽、铜、铪、钽、金、铂、银以及其他与CMOS兼容且不会造成金属氧化层的变动电阻性质的金属所组成的群组中的一或多种元素。
接着可以填充导电材料(例如185)于第一开口以及第二开口中。举例来说，通过填充于第一开口中的导电材料可以形成电性连接至金属氧化层的第一存取线路(未示出)，且第一存取线路可以作为存储单元的位线。举例来说，通过填充于第二开口中的导电材料可以形成电性连接至第二层间导体的第二存取线路(未示出)，且第二存取线路可以作为存储单元的源极线。填充于第一开口(例如161)与第二开口(例如162)中的导电材料可以形成于金属层1(ML1)，而第一与第二存取线路可以形成于金属层2、3、4或n(ML2、ML3、ML4或...MLn)。再者，第一与第二存取线路可以形成于不同的金属层。举例来说，第一存取线路可以形成于金属层3(ML3)，而第二存取线路可以形成于金属层4(ML4)。
图9示出依照一实施例的电阻式随机存取存储器(Resistive RandomAccess Memory，RRAM)阵列的电路图。RRAM阵列900包括存储单元(例如901、902、903)的列与栏，其中各存储单元包括第一晶体管(例如901A)、第二晶体管(例如901B)以及连接至位线的存储元件(例如901M)。第一与第二晶体管可以是N型金氧半导体(N-type metal oxide semiconductor，NMOS)晶体管。存储元件可以包括如图8所示的金属氧化层170。存储单元可以包括如图1所示金属氧化层170上的第一阻挡材料层181与第二阻挡材料层182。存储单元中的第一与第二晶体管的第一端子连接至存储单元中存储元件的一端。示出的三个存储单元901、902与903表示存储器阵列的一个小区块，存储器阵列可以包括数千或数百万的存储单元。
多个第一存取线路(例如911、912与913)沿着第一方向延伸且与位线译码器(未示出)以及存储单元的存储元件电性通信。通过配置于存储元件(例如901M)下的第一层间导体(例如941M)，存储单元中的存储元件的一端连接至多个第一存取线路中的一第一存取线路，而另一端连接至存储单元中的第一与第二晶体管的第一端子。第一层间导体(例如131)的剖面图示出于图8中。多个第一存取线路可以作为位线。
多个第二存取线路(例如921、922与923)沿着第一方向延伸，且终止于源极线终端电路(未示出)。通过第二层间导体(例如941A与941B)，第二存取线路(例如921)与存储单元中的第一与第二晶体管(例如901A与901B)的第二端子电性通信。第二层间导体(例如132)的剖面图示出于图8中。多个第二存取线路可以作为源极线。
多个第三存取线路(例如931至936)沿着正交于第一方向的第二方向延伸。第三存取线路与字线译码器(未示出)电性通信，且可以作为字线。存储单元中的第一与第二晶体管(例如901A与901B)的栅极端子各自连接至第三存取线路。位线译码器与字线译码器可以包括互补式金氧半导体(Complementary Metal Oxide Semiconductor，CMOS)电路。
图10示出依照图9所示实施例的存储单元的简化设计图。以与图9中相似的附图标记表示图10中相似的元件。存储单元的布局可以在垂直与水平方向重复。为了简化，并未示出绝缘材料，举例来说，位于第一、第二与第三存取线路之间的绝缘材料。
此设计图示出第一存取线路911与912作为位线(Bit Lines，BL)、第二存取线路921与922作为源极线(Source Lines，SL)，第三存取线路931、932与933作为字线(Word Lines，WL)。在一实施方案中，在金属层1中可以配置第一存取线路与第二存取线路。第一、第二与第三存取线路连接至存储单元(例如901与904)，如图9所描述。存储单元包括存储元件(例如901M)，存储元件可以包括如图8所示的金属氧化层170。存储单元可以包括如图1所示金属氧化层上的第一阻挡材料层181与第二阻挡材料层182。
图11示出依照第二实施例的电阻式随机存取存储器(ResistiveRandom Access Memory，RRAM)阵列的电路图。RRAM阵列1100包括存储单元(例如1101、1102与1103)的列与栏，其中各存储单元包括第一晶体管(例如1101A)、第二晶体管(例如1101B)以及存储元件(例如1101M)。第一与第二晶体管可以是N型金氧半导体(N-type metal oxide semiconductor，NMOS)晶体管。存储单元可以包括如图1所示存储元件上的第一阻挡材料层181与第二阻挡材料层182。存储元件可以包括如图8所示的金属氧化层170。存储单元中的第一与第二晶体管的第一端子连接至存储单元中存储元件的一端，而存储单元中第一与第二晶体管的第二端子连接至源极线(例如1121)。示出的三个存储单元1101、1102与1103表示存储器阵列的一个小区块，存储器阵列可以包括数千或数百万的存储单元。
多个第一存取线路(例如1111、1112与1113)沿着第一方向延伸，且与位线译码器(未示出)电性通信。多个第一存取线路可以作为位线。多个第二存取线路(例如1121、1122与1123)沿着正交于第一方向的第二方向延伸，且终止于源极线终端电路(未示出)。多个第二存取线路可以作为源极线。
存储单元包括配置于存储元件(例如1101M)下的第一层间导体(例如1141M)，第一层间导体(例如1141M)连接存储元件(例如1101M)至第一与第二晶体管(例如1101A与1101B)的第一端子，而第二层间导体(例如1141A与1141B)连接第一与第二晶体管的第二端子至源极线(例如1121)。第一层间导体(例如131)与第二层间导体(例如132)的剖面图示出于图8中。
多个第三存取线路(例如1131至1136)沿着第一方向延伸。第三存取线路与字线译码器(未示出)电性通信，且可以作为字线。存储单元中的第一与第二晶体管(例如1101A与1101B)的栅极端子各自连接至第三存取线路。位线译码器与字线译码器可以包括互补式金氧半导体(ComplementaryMetal Oxide Semiconductor，CMOS)电路。
图12示出依照图11所示第二实施例的存储单元的简化设计图。以与图11中相似的附图标记表示图12中相似的元件。存储单元的布局可以在垂直与水平方向重复。为了简化，并未示出绝缘材料，举例来说，位于第一、第二与第三存取线路之间的绝缘材料。
此设计图示出第一存取线路(例如1111)作为位线(Bit Lines，BL)、第二存取线路(例如1121、1122与1123)作为源极线(Source Lines，SL)，第三存取线路(例如1131、1132与1133)作为字线(Word Lines，WL)。在一实施方案中，在金属层1中可以配置第二存取线路，而可以配置第一存取线路于金属层1上的金属层2。第一、第二与第三存取线路连接至存储单元(例如1101、1102与1103)，如图11所描述。存储单元包括存储元件(例如1101M)，存储元件可以包括如图8所示的金属氧化层170。存储单元可以包括如图1所示金属氧化层上的第一阻挡材料层181与第二阻挡材料层182。
图13示出依照第三实施例的电阻式随机存取存储器(ResistiveRandom Access Memory，RRAM)阵列的电路图。RRAM阵列1300包括存储单元(例如1301、1302、1303、1304、1305、1306、1307与1308)的列与栏，其中各存储单元包括一晶体管(例如1301A)以及存储元件(例如1301M)。晶体管可以是N型金氧半导体(N-type metal oxide semiconductor，NMOS)晶体管。存储元件可以包括如图8所示的金属氧化层170。存储单元可以包括如图1所示金属氧化层170上的第一阻挡材料层181与第二阻挡材料层182。存储单元中的晶体管的第一端子连接至存储单元中存储元件的一端。示出的存储单元表示存储器阵列的一个小区块，存储器阵列可以包括数千或数百万的存储单元。
多个第一存取线路(例如1311、1312、1313与1314)沿着第一方向延伸且与位线译码器(未示出)电性通信，多个第一存取线路连接至存储元件的第二端，第二端相对于连接至存储单元中晶体管的第一端子的末端。多个第一存取线路可以作为位线。存储单元可以包括配置于存储元件(例如1301M)下的第一层间导体(例如1341M)，第一层间导体(例如1341M)连接存储元件至晶体管(例如1301A)的第一端子。第一层间导体(例如131)的剖面图示出于图8中。
多个第二存取线路(例如1321、1322、1323与1324)沿着正交于第一方向的第二方向延伸，且终止于源极线终端电路(未示出)。多个第二存取线路可以作为源极线。存储单元可以包括连接晶体管的第二端子至源极线(例如1321)的第二层间导体(例如1341A)。第二层间导体(例如132)的剖面图示出于图8中。
多个第三存取线路(例如1331至1334)沿着第一方向延伸。第三存取线路与字线译码器(未示出)电性通信，且可以作为字线。存储单元中的晶体管(例如1301A)的栅极端子各自连接至第三存取线路。位线译码器与字线译码器可以包括互补式金氧半导体(Complementary Metal OxideSemiconductor，CMOS)电路。
图14示出依照图13所示第三实施例的存储单元的简化设计图。以与图13中相似的附图标记表示图14中相似的元件。存储单元的布局可以在垂直与水平方向重复。为了简化，并未示出绝缘材料，举例来说，位于第一、第二与第三存取线路之间的绝缘材料。
此设计图示出第一存取线路1311与1312作为位线(Bit Lines，BL)、第二存取线路1321、1322与1323作为源极线(Source Lines，SL)，第三存取线路1331与1132作为字线(Word Lines，WL)。在一实施方案中，在金属层1中可以配置第二存取线路，而可以配置第一存取线路于金属层1上的金属层2中。第一、第二与第三存取线路连接至存储单元(例如1301至1303与1305至1306)，如图13所描述。存储单元包括存储元件(例如1301M)，存储元件可以包括如图8所示的金属氧化层170。存储单元可以包括如图1所示金属氧化层上的第一阻挡材料层181与第二阻挡材料层182。
图15显示根据使用二极管作为存取装置的实施例的RRAM阵列的电路图。存储器阵列1500包括存储单元的矩阵、多条字线(例如1531、1532、1533与1534)以及多条位线(例如1511、1512、1513与1514)。范例存储器阵列1500中的各存储单元(例如1544)在对应的字线(例如1534)与对应的位线(例如1511)之间依序包括存取二极管(例如1544D)与存储元件(例如1544M)。各存储元件电性耦合至对应的存取二极管。
存储器阵列1500中的存储单元可以包括如图1所示存储元件上的第一阻挡材料层181与第二阻挡材料层182。存储单元中的存储元件包括如图8所示的存储单元中的金属氧化层170。
包括位线1511、1512、1513与1514的多条位线沿着第一方向平行延伸。位线与位线译码器1510电性通信。存储元件可以连接于二极管的阳极或阴极与位线之间。举例来说，存储元件1544M连接于二极管1544D的阴极与位线1511之间。包括字线1531、1532、1533与1534的多条字线沿着第二方向平行延伸。字线1531、1532、1533与1534与字线译码器1530电性通信。二极管的阳极或阴极可连接至字线。举例来说，二极管1544D的阳极连接至字线1534。位线译码器与字线译码器可以包括互补式金氧半导体(Complementary Metal Oxide Semiconductor，CMOS)电路。应注意图15中的16个存储单元是为了讨论的方便而如此示出，然而实际上存储器阵列可包括数千或数百万个这类的存储单元。
图16示出依照图15所示使用二极管作为存取装置的实施例的存储单元的简化设计图。以与图15中相似的附图标记表示图16中相似的元件。存储单元的布局可以在垂直与水平方向重复。为了简化，并未示出绝缘材料，举例来说，位于第一、第二与第三存取线路之间的绝缘材料。
此设计图示出第一存取线路1511、1512、1513与1514作为位线(BitLines，BL)、第二存取线路1531、1532、1533与1534作为字线(Word Lines，WL)。存储单元中第二存取线路可以包括用于二极管(例如1544D)的主动区域，且为了字线拾取(pickup)，第二存取电路可以连接至接点(例如1551、1552、1553与1554)。在一实施方案中，在金属层1中可以配置位线，位于字线上的位线可以包括多晶硅。第一与第二存取线路连接至存储单元(例如1544)，如图15所描述。存储单元包括存储元件(例如1541M、1542M、1543M与1544M)，存储元件可以包括如图8所示的金属氧化层170。存储单元可以包括如图1所示存储元件上的第一阻挡材料层181与第二阻挡材料层182。
第17图示出用于制造存储器装置的方法实施例的简化流程图。在步骤1701，在层间导体的阵列上形成绝缘层。在层间导体的阵列的上表面上与绝缘层之间可以形成扩散阻挡层，扩散阻挡层接触上表面。在步骤1702，蚀刻绝缘层以定义对应阵列中第一层间导体的第一开口，其中蚀刻停止于第一层间导体的第一上表面。当蚀刻以定义第一开口时，可以使用第一蚀刻掩模(例如310)于绝缘层上，其中第一蚀刻掩模具有对应第二层间导体的掩模区域以及对应第一开口(例如161)的间隔区。
在步骤1703，在第一开口中的第一层间导体的第一上表面上形成金属氧化层。金属氧化层的特征可以在于具有可编程的电阻。在步骤1704，沉积与金属氧化层以及第一开口的表面共形且接触的第一阻挡材料层，金属氧化层位于第一层间导体上。通过后续制造步骤以形成与接着移除位于金属氧化层上的蚀刻掩模，第一阻挡材料层可以保护金属氧化层免于电位损害，因而提供金属氧化层与顶电极之间较佳的接口。
在步骤1705，沉积第一阻挡材料层之后蚀刻绝缘层以定义阵列中对应第二层间导体的第二开口，其中蚀刻停止于第二层间导体的第二上表面。当蚀刻以定义第二开口时，可以使用第二蚀刻掩模于绝缘层上，其中第二蚀刻掩模具有对应第一开口的掩模区域以及对应第二开口的间隔区。在步骤1706，沉积与第一开口中的第一阻挡材料层共形且接触的第二阻挡材料层。举例来说，相同步骤中亦可以沉积与第二开口中的第二层间导体的第二上表面以及第二开口的表面共形且接触的第二阻挡材料层。
在步骤1707，使用导电材料填充第一开口。举例来说，相同步骤中亦可以使用导电材料填充第二开口，其中金属氧化层不存在于第二上表面与第二阻挡材料层之间。第一开口的宽度可以大于第一层间导体的宽度。
第一与第二层间导体可以分别连接至存取装置的第一与第二端子。存取装置可以包括二极管或晶体管。可以形成耦合至层间导体的阵列的存取装置阵列，层间导体包括第一与第二层间导体。
将理解存储器阵列并非受限于图12中示出的阵列结构，亦可以伴随着包括上述的顶电极层的存储单元使用额外的阵列结构。此外，在一些实施例中，除了MOS晶体管之外，可使用双极性晶体管或二极管作为存取装置。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (22)
1.一种制造存储器的方法，包括：
形成一绝缘层在多个层间导体的一阵列上；
蚀刻该绝缘层以定义一第一开口，该第一开口对应该阵列中的一第一层间导体，蚀刻停止于该第一层间导体的一第一上表面；
形成一金属氧化层在该第一开口中的该第一层间导体的该第一上表面上；
沉积一第一阻挡材料层，该第一阻挡材料层与该第一层间导体上的该金属氧化层共形且接触，且该第一阻挡材料层与该第一开口的多个表面共形且接触，其中该第一开口的宽度大于该第一层间导体的宽度；
在前述沉积该第一阻挡材料层之后蚀刻该绝缘层以定义一第二开口，该第二开口对应该阵列中的一第二层间导体，蚀刻停止于该第二层间导体的一第二上表面；
沉积一第二阻挡材料层，该第二阻挡材料层与该第一开口中的该第一阻挡材料层共形且接触；以及
使用一导电材料填充该第一开口；
其中该第一层间导体与该第二层间导体分别连接至一存取装置的一第一端子与一第二端子。
2.如权利要求1所述的方法，其特征在于，还包括：
形成一扩散阻挡层于所述层间导体的该阵列的多个上表面与该绝缘层之间，该扩散阻挡层接触所述上表面。
3.如权利要求1所述的方法，其特征在于，前述蚀刻以定义该第一开口的步骤，包括：
使用一第一蚀刻掩模于该绝缘层上，该第一蚀刻掩模具有对应该第二开口的一掩模区域以及对应该第一开口的一间隔区。
4.如权利要求1所述的方法，其特征在于，前述蚀刻以定义该第二开口的步骤，包括：
使用一第二蚀刻掩模于该绝缘层上，该第二蚀刻掩模具有对应该第一开口的一掩模区域以及对应该第二开口的一间隔区。
5.如权利要求1所述的方法，其特征在于，前述沉积该第二阻挡材料层的步骤，包括：
沉积该第二阻挡材料层，该第二阻挡材料层与该第二开口中的该第二层间导体的该第二上表面共形并接触，且该第二阻挡材料层与该第二开口的多个表面共形并接触；以及
使用该导电材料填充该第二开口。
6.如权利要求1所述的方法，其特征在于，包括：
形成一第一存取线路，该第一存取线路电性连接至该金属氧化层；以及
形成一第二存取线路，该第二存取线路电性连接至该第二层间导体。
7.如权利要求1所述的方法，其特征在于，包括：
形成多个存取装置的一阵列，该阵列耦合至所述层间导体的该阵列，且所述存取装置的该阵列包括第一次提到的该存取装置。
8.如权利要求1所述的方法，其特征在于，第一次提到的该存取装置包括一二极管。
9.如权利要求1所述的方法，其特征在于，第一次提到的该存取装置包括一晶体管，包括：
形成一第三存取线路，该第三存取线路电性连接至该晶体管的一栅极端子。
10.如权利要求1所述的方法，其特征在于，该金属氧化层的特征为具有可编程的一电阻。
11.如权利要求1所述的方法，其特征在于，该第一层间导体实质上由一金属所组成，且该金属氧化层包括该金属的一氧化物。
12.如权利要求1所述的方法，其特征在于，该第一层间导体实质上由一过渡金属所组成，且该金属氧化层包括该过渡金属的一氧化物。
13.一种存储器，包括：
一图案化绝缘层，位于多个层间导体的一阵列上，该图案化绝缘层包括一第一开口与一第二开口，该第一开口对应该阵列中的一第一层间导体，该第二开口对应该阵列中的一第二层间导体；
一金属氧化层，位于该第一层间导体的一第一上表面上；
一第一阻挡层，与该第一层间导体上的该金属氧化层共形并接触，且该第一阻挡层与该第一开口的多个表面共形且接触，其中该第一开口的宽度大于该第一层间导体的宽度；
一第二阻挡层，位于该第二开口上，其中该第二阻挡层的厚度小于该第一阻挡层的厚度；以及
一导电材料，填充于该第一开口中；
其中该第一层间导体与该第二层间导体分别连接至一存取装置的一第一端子与一第二端子。
14.如权利要求13所述的存储器，其特征在于，还包括：
一扩散阻挡层，位于所述层间导体的该阵列的多个上表面与该图案化绝缘层之间，且该扩散阻挡层接触所述上表面。
15.如权利要求13所述的存储器，其特征在于，还包括：
该第二阻挡层，与该第二开口中的该第二层间导体的一第二上表面共形并接触，且该第二阻挡层与该第二开口的多个表面共形并接触；以及
该导电材料，填充该第二开口。
16.如权利要求13所述的存储器，其特征在于，还包括：
一第一存取线路，电性连接至该金属氧化层；以及
一第二存取线路，电性连接至该第二层间导体。
17.如权利要求13所述的存储器，其特征在于，还包括：
多个存取装置的一阵列，耦合至所述层间导体的该阵列，且所述存取装置的该阵列包括第一次提到的该存取装置。
18.如权利要求13所述的存储器，其特征在于，第一次提到的该存取装置包括一二极管。
19.如权利要求13所述的存储器，其特征在于，第一次提到的该存取装置包括一晶体管，该存储器包括：
一第三存取线路，电性连接至该晶体管的一栅极端子。
20.如权利要求13所述的存储器，其特征在于，该金属氧化层的特征为具有可编程的一电阻。
21.如权利要求13所述的存储器，其特征在于，该第一层间导体实质上由一金属所组成，且该金属氧化层包括该金属的一氧化物。
22.如权利要求13所述的存储器，其特征在于，该第一层间导体实质上由一过渡金属所组成，且该金属氧化层包括该过渡金属的一氧化物。
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