CN118354601A - 存储器装置的制造方法 - Google Patents

Abstract

本申请提供一存储器装置的制造方法，包括：提供有定义一主动区的一半导体基底，其中该半导体基底包含相邻于该主动区的一栅极结构，以及环绕该主动区和该栅极结构的一隔离结构；形成延伸进入该半导体基底且在该主动区内的一凹陷；形成与该凹陷共形的一绝缘层；除该绝缘层的一部分以暴露出该凹陷的一第一侧，其中该凹陷的该第一侧相邻于该栅极结构；在该凹陷的该第一侧上形成一导电层的一第一部分；在该凹陷内并在该绝缘层和该导电层的该第一部分上形成一掺杂构件；以及在该掺杂构件上形成该导电层的一第二部分，且该导电层的该第二部分耦接至该导电层的该第一部分。

Description

存储器装置的制造方法

本申请是申请日为2023年7月7日，申请号为202310832990.4，发明名称为“存储器装置”的发明专利申请的分案申请。

技术领域

本申请案主张美国第18/097,338号专利申请案的优先权(即优先权日为“2023年1月16日”)，其内容以全文引用的方式并入本文中。

本公开是关于一种存储器装置及其制造方法。特别是关于一种具有绝缘层和与绝缘层相应的导电层以形成通道式P-N接面的存储器装置及该存储器装置的制造方法。

背景技术

动态随机存取存储器(DRAM)是一种将数据位元存储在集成电路(IC)的个别电容中的半导体布局。DRAM的形成通常是以沟槽电容DRAM单元的形式。一种制造埋置栅极电极的先进方法涉及在包括浅沟槽隔离(STI)结构的主动区(AA)的沟槽中建造晶体管的栅极电极和字元线。

过去的几十年内，随着半导体制造技术持续地改良，电子装置的尺寸也相应地缩小。当P-N接面的尺寸缩小到长度为几个纳米时，P-N接面内不期望的传导可能显著地降低DRAM的效能。因此，希望能避免P-N接面的漏电流。

发明内容

本公开的一层面提供一种存储器装置的制造方法。该方法包含的步骤为提供有定义一主动区的一半导体基底，其中该半导体基底包含相邻于该主动区的一栅极结构，以及环绕该主动区和该栅极结构的一隔离结构；形成延伸进入该半导体基底且在该主动区内的一凹陷；以及形成与该凹陷共形的一绝缘层。该方法更包含移除该绝缘层的一部分以暴露出该凹陷的一第一侧，其中该凹陷的该第一侧相邻于该栅极结构；在该凹陷的该第一侧上形成一导电层的一第一部分；在该凹陷内并在该绝缘层和该导电层的该第一部分上形成一掺杂构件；以及在该掺杂构件上形成该导电层的一第二部分，且该导电层的该第二部分耦接至该导电层的该第一部分。

总结而言，由于设置在掺杂构件与半导体基底的主动区之间的绝缘层耦接至与栅极结构相邻且在掺杂构件上的导电层，可避免P-N接面的漏电流。因此，可改善存储器装置的整体效能和制造存储器的过程。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

本公开的样态可配合以下图式及详细说明一起阅读以便于了解。要注意的是，依照工业上的标准惯例，各个特征部件并未按照比例绘制。事实上，为了清楚地讨论，可能任意的放大或缩小各个特征部件的尺寸。

图1为根据本公开一些实施例的存储器装置的剖面示意图。

图2为根据本公开其他实施例的存储器装置的剖面示意图。

图3为根据本公开一些实施例的存储器装置的制造方法的流程图。

图4至图20为根据本公开一些实施例的形成存储器装置的中间阶段的剖面示意图。

图21为根据本公开一些实施例的存储器装置的制造方法的流程图。

其中，附图标记说明如下：

100：第一存储器装置

101：半导体基底

101a：第一表面

101b：第二表面

101c：第一凹陷

102：隔离结构

103：栅极结构

103a：栅极氧化物

103b：栅极电极

104：主动区

104a：第一主动区

104b：第二凹陷

104c：第一侧

104d：第二侧

104e：植入区

104m：第二主动区

105：掺杂构件

105a：顶面

105b：掺杂材料

106：绝缘层

106a：第一绝缘层

106b：第二绝缘层

106c：顶面

106x：部分

111：导电层

111a：第一部分

111b：第二部分

113：第一导电材料

115：第二导电材料

121a：接触

121b：接触

121m：接触

122：第一介电层

123：电容

124：第二介电层

124a：子层

124b：子层

124c：子层

125：着陆接垫

127：位元线

141：图案遮罩

142：开口

200：第二存储器装置

A：箭头

D1：深度

D2：深度

L1：长度

L2：长度

S300：方法

S301：步骤

S302：步骤

S303：步骤

S304：步骤

S305：步骤

S306：步骤

S307：步骤

S308：步骤

S400：方法

S401：步骤

S402：步骤

S403：步骤

S404：步骤

S405：步骤

S406：步骤

S407：步骤

T1：厚度

T2：厚度

T3：厚度

T4：厚度

σ：角度

具体实施方式

以下公开提供许多不同的实施例或是范例来实行本发明的不同特征部件。以下描述组件和配置的具体范例以简化本公开。当然，这些仅是范例且不该以此限定本公开的范围。例如，在描述中提及第一特征部件形成于第二特征部件之上或上方时，可能包含第一特征部件与第二特征部件直接接触的实施例，也可能包含第一与第二特征部件之间有其他特征部件形成，使得第一与第二特征部件没有直接接触的实施例。

此外，本公开可在不同范例中重复参照符号及/或标记。这些重复是为了简化与清楚的目的，并非用以限定所讨论的不同实施例及/或组态之间的关系。

再者，此处用到与空间相关的用词，例如“在…下方”、“在…下”、“下”、“在…上”、“上”及其类似的用词是为了便于描述图式中所示的一个元件或特征部件与另一个元件或特征部件之间的关系。这些空间相关用词是用以涵盖图式所描绘的方位之外，使用中或操作中的装置不同方位。仪器可被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关用词也可相应地解释。

图1为根据本公开一些实施例的第一存储器装置100的剖面示意图。在一些实施例中，第一存储器装置100包含多个单元(unit cell)。

在一些实施例中，第一存储器装置100包含半导体基底101。在一些实施例中，半导体基底101包含像是硅、锗、镓、砷或前述的组合的半导体材料。在一些实施例中，半导体基底101包含块材半导体材料。在一些实施例中，半导体基底101为半导体晶圆(例如硅晶圆)或绝缘层上覆半导体(semiconductor-on-insulator，SOI)晶圆(例如绝缘层上覆硅(silicon-on-insulator)晶圆)。在一些实施例中，半导体基底101为硅基底。在一些实施例中，半导体基底101包含轻度掺杂的单晶硅。在一些实施例中，半导体基底101为P型基底。

在一些实施例中，半导体基底101包含第一表面101a和相对于第一表面101a的第二表面101b。在一些实施例中，第一表面101a为半导体基底101的前侧，电子装置或组件随后形成在第一表面101a上，用以电性连接至外部电路。在一些实施例中，第二表面101b为半导体基底101的背侧，此处没有电子装置或组件。

在一些实施例中，半导体基底101包含多个彼此隔开的主动区(AA)104。每一个主动区104皆为半导体基底101内的掺杂区。在一些实施例中，每一个主动区104皆水平地延伸于半导体基底101的第一表面101a上或下。在一些实施例中，每一个主动区104皆包含相同类型的掺质。在一些实施例中，主动区104分别包含不同于其他主动区104所包含的掺质类型。在一些实施例中，每一个主动区104皆具有相同的导电类型。在一些实施例中，主动区104包含N型掺质。

在一些实施例中，半导体基底101包含延伸进入半导体基底101的第一凹陷101c。在一些实施例中，第一凹陷101c自半导体基底101的第一表面101a向第二表面101b延伸。在一些实施例中，第一凹陷101c是设置在主动区104之间，例如在第一主动区104a与第二主动区104m之间。在一些实施例中，第一凹陷101c自半导体基底101的第一表面101a向第二表面101b逐渐变细(tapered)。在一些实施例中，第一凹陷101c的深度实质上大于主动区104各别的深度。

在一些实施例中，第一存储器装置100包含设置在第一凹陷101c内的栅极结构103。在一些实施例中，栅极结构103是设置在主动区104之间，例如在第一主动区104a与第二主动区104m之间。

在一些实施例中，栅极结构103包含设置在第一凹陷101c内的栅极氧化物103a，以及由栅极氧化物103a环绕的栅极电极103b。在一些实施例中，栅极氧化物103a是设置在第一凹陷101c内且与第一凹陷101c共形(conformal)。在一些实施例中，栅极氧化物103a是沿着第一凹陷101c的整体的侧壁设置。在一些实施例中，栅极电极103b与栅极氧化物103a共形。在一些实施例中，栅极氧化物103a包含氧化硅或类似的材料。在一些实施例中，栅极电极103b包含导电材料，例如钨(W)。

在一些实施例中，第一存储器装置100更包含与栅极结构103相邻的隔离结构102。在一些实施例中，隔离结构102自第一表面101a向第二表面101b延伸进入半导体基底101。在一些实施例中，隔离结构102为浅沟槽隔离(STI)。在一些实施例中，隔离结构102定义主动区104的边界。在一些实施例中，半导体基底101有定义主动区104，并包含环绕主动区104和栅极结构103的隔离结构102。在一些实施例中，隔离结构102由绝缘材料形成，例如氧化硅、氮化硅、氮氧化硅、类似的材料或前述的组合。在一些实施例中，隔离结构102的深度实质上大于栅极结构103的深度。

在一些实施例中，半导体基底101包含延伸进入半导体基底101的第二凹陷104b。在一些实施例中，第二凹陷104b相邻于栅极结构103。在一些实施例中，第二凹陷104b自半导体基底101的第一表面101a向第二表面101b延伸。在一些实施例中，第二凹陷104b自半导体基底101的第一表面101a向第二表面101b逐渐变细。在一些实施例中，第二凹陷104b是设置在其中一个主动区104内，例如第一主动区104a。在一些实施例中，第二凹陷104b是设置在栅极结构103与隔离结构102之间。在一些实施例中，第二凹陷104b的深度实质上等于或小于第一凹陷101c的深度。在一些实施例中，第二凹陷104b的深度小于第一凹陷101c的深度。在一些实施例中，第二凹陷104b具有与栅极结构103相邻的第一侧104c和与第一侧104c相对的第二侧104d。

在一些实施例中，第一存储器装置100包含设置在第二凹陷104b内的第一绝缘层106a。在一些实施例中，第一绝缘层106a暴露出第二凹陷104b的第一侧104c。在一些实施例中，第一绝缘层106a共形于第二凹陷104b的第二侧104d。在一些实施例中，第一绝缘层106a是设置在第一主动区104a内且由第一主动区104a所环绕。在一些实施例中，第一绝缘层106a是设置在第一主动区104a内且在与第二凹陷104b相邻的隔离结构102上。在一些实施例中，第一绝缘层106a包含氧化物。在一些实施例中，第一绝缘层106a包含氧化硅或类似的材料。

在一些实施例中，第一存储器装置100包含延伸进入半导体基底101并由第一主动区104a环绕的掺杂构件105。在一些实施例中，掺杂构件105是设置在第二凹陷104b内。在一些实施例中，掺杂构件105是设置在第一绝缘层106a上。在一些实施例中，第一绝缘层106a是设置在掺杂构件105下并由第一主动区104a所环绕。在一些实施例中，掺杂构件105是设置在隔离结构102与栅极结构103之间。

在一些实施例中，掺杂构件105包含多晶硅(polysilicon)。在一些实施例中，掺杂构件105包含的掺质类型与主动区104包含的掺质类型相同。在一些实施例中，掺杂构件105包含N型掺质。

在一些实施例中，第一存储器装置100包含导电层111。在一些实施例中，导电层111是设置在第一主动区104a上。在一些实施例中，导电层111覆盖第一主动区104a。在一些实施例中，导电层111是设置在栅极结构103与隔离结构102之间。在一些实施例中，导电层111是设置在掺杂构件105上。在一些实施例中，掺杂构件105由第一绝缘层106a和导电层111所环绕。在一些实施例中，导电层111包含导电材料，例如金属或合金。在一些实施例中，导电层111包含钴。

在一些实施例中，导电层111包含自第一表面101a延伸进入半导体基底101的第一主动区104a的第一部分111a，以及设置在掺杂构件105上并与第一部分111a耦接的第二部分111b。第一部分111a自第二部分111b延伸并与第二部分111b耦接。在一些实施例中，导电层111的第一部分111a实质上垂直于导电层111的第二部分111b。

在一些实施例中，第一部分111a和第二部分111b是构成整体所必需的。在一些实施例中，第一部分111a和第二部分111b是同时或分开形成的。在一些实施例中，第一部分111a在第二部分111b之前形成。第一部分111a和第二部分111b所包含的导电材料可相同或不同。

在一些实施例中，导电层111的第一部分111a是设置在栅极结构103与掺杂构件105之间。在一些实施例中，导电层111的第一部分111a是设置在第一主动区104a与掺杂构件105之间。在一些实施例中，导电层111的第一部分111a自第一表面101a延伸进入半导体基底101的第一主动区104a。在一些实施例中，导电层111的第一部分111a是设置在第一主动区104a内。在一些实施例中，导电层111的第一部分111a是设置在第二凹陷104b内。在一些实施例中，导电层111的第一部分111a接触掺杂构件105。

在一些实施例中，导电层111的第一部分111a是设置与第一绝缘层106a相邻。在一些实施例中，导电层111的第一部分111a耦接至第一绝缘层106a。在一些实施例中，导电层111的第一部分111a是设置在第二凹陷104b的第一侧104c上。在一些实施例中，导电层111的第一部分111a接触第一绝缘层106a和第一主动区104a。当电流(未绘示)流经第一存储器装置100时，电流可能按箭头A所指示的方向流动。在一些实施例中，电流可自第二主动区104m沿着栅极结构103流至第一主动区104a。由于第一绝缘层106a是设置在第一主动区104a内并阻挡电流，电流会流至导电层111的第一部分111a，并经由导电层111的第一部分111a流至导电层111的第二部分111b。此外，由于第一绝缘层106a是用来限制第一主动区104a内的P-N接面区，电流必须经过导电层111，因此可避免P-N接面的漏电流。借此改善第一存储器装置100的整体效能。

在一些实施例中，为了避免接面漏电流，导电层111的第一部分111a的长度L1实质上等于或小于第一绝缘层106a的长度L2。在一些实施例中，长度L1小于长度L2。在一些实施例中，长度L2超过长度L1的两倍。在一些实施例中，长度L2为长度L1的2倍至30倍。

在一些实施例中，导电层111的第二部分111b覆盖掺杂构件105。在一些实施例中，导电层111的第二部分111b接触掺杂构件105。在一些实施例中，第二部分111b是设置在第一绝缘层106a和第一主动区104a上。在一些实施例中，导电层111的第二部分111b是设置在导电层111的第一部分111a上。在一些实施例中，导电层111的第二部分111b接触第一绝缘层106a。在一些实施例中，掺杂构件105是设置在第一绝缘层106a与导电层111的第二部分111b之间。

在一些实施例中，第一存储器装置100包含设置在栅极结构103上的第二绝缘层106b。在一些实施例中，第一绝缘层106a和第二绝缘层106b彼此分开。在一些实施例中，第二绝缘层106b是设置在栅极结构103、第二主动区104m和与第二主动区104m相邻的隔离结构102上。在一些实施例中，第二绝缘层106b接触栅极结构103。在一些实施例中，第二绝缘层106b包含氧化物。在一些实施例中，第二绝缘层106b包含氧化硅或类似的材料。在一些实施例中，第一绝缘层106a和第二绝缘层106b包含相同的材料。在一些实施例中，第一绝缘层106a的厚度T1小于或等于第二绝缘层106b的厚度T2。在一些实施例中，第一绝缘层106a和第二绝缘层106b是同时或分开形成的。

在一些实施例中，导电层111的第一部分111a是设置在第一绝缘层106a与第二绝缘层106b之间，且与第一绝缘层106a和第二绝缘层106b耦接。在一些实施例中，导电层111的第二部分111b是设置在第一绝缘层106a与第二绝缘层106b之间。在一些实施例中，导电层111的第二部分111b与第二绝缘层106b的顶面106c实质上共平面。在一些实施例中，掺杂构件105的顶面105a与第二绝缘层106b的顶面106c实质上共平面。在一些实施例中，第二绝缘层106b的顶面106c实质上低于导电层111的第二部分111b。

图2为根据本公开一些实施例的第二存储器装置200的剖面示意图。在一些实施例中，图2显示的第二存储器装置200相似于图1显示的第一存储器装置100，除了第二存储器装置200更包含设置在导电层111上的接触121a，以及经由接触121a电性连接至导电层111的电容123。在一些实施例中，着陆接垫125是设置在接触121a上，且接触121b是设置在着陆接垫125上，着陆接垫125和接触121b是设置在接触121a与电容123之间。在一些实施例中，电容123借由接触121a、121b、着陆接垫125和导电层111电性连接至半导体基底101内的第一主动区104a。在一些实施例中，电容123是设置在接触121a、121b和着陆接垫125上。在一些实施例中，第二存储器装置200为DRAM。

在一些实施例中，第二存储器装置200更包含设置在第二主动区104m上的接触121m，以及经由接触121m电性连接至半导体基底101内的第二主动区104m的位元线127。在一些实施例中，接触121m穿过第二绝缘层106b。在一些实施例中，接触121m由第二绝缘层106b环绕且电性连接至第二主动区104m。在一些实施例中，位元线127是设置与着陆接垫125相邻。

在一些实施例中，接触121a、121b、121m包含导电材料，例如多晶硅、钨(W)、铜(Cu)或类似的材料。在一些实施例中，电容123、着陆接垫125和位元线127包含导电材料，例如多晶硅、钨(W)、铜(Cu)或类似的材料。接触121a、121b、121m、电容123、着陆接垫125和位元线127包含相同或不同的材料。

在一些实施例中，第二存储器装置200包含环绕接触121a、121m并覆盖导电层111、第一绝缘层106a、第二绝缘层106b、掺杂构件105、主动区104和栅极结构103的第一介电层122。在一些实施例中，接触121a、121m穿过第一介电层122。在一些实施例中，第一介电层122包含氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数的介电材料及/或其他合适的介电材料。

在一些实施例中，第二存储器装置200包含在第一介电层122上并环绕电容123的第二介电层124。在一些实施例中，第二介电层124包含多个子层124a、124b、124c。在一些实施例中，子层124a是设置在第一介电层122上并环绕着陆接垫125。在一些实施例中，子层124b是设置在子层124a上并环绕接触121b。在一些实施例中，子层124c是设置在子层124b上并环绕电容123。在一些实施例中，第二介电层124环绕位元线127。在一些实施例中，子层124a环绕位元线127。

在一些实施例中，多个电容123设置在第二介电层124内。在一些实施例中，电容123借由多个着陆接垫125和多个接触121a、121b电性连接至半导体基底101中相应的主动区104。在一些实施例中，电容123是设置在第二介电层124内。在一些实施例中，第二介电层124包含氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数的介电材料及/或其他合适的介电材料。第一介电层122和第二介电层124包含相同或不同的材料。在一些实施例中，第二介电层124为层间介电质(ILD)。

图3为根据本公开一些实施例的第一存储器装置100或第二存储器装置200的制造方法S300的流程图，且图4至图20为根据本公开一些实施例的形成第一存储器装置100或第二存储器装置200的中间阶段的剖面示意图。

图4至图20显示的阶段也在图3的流程图中示意性地说明。以下的讨论中，图4至图20的制造阶段会参照图3显示的制程步骤进行讨论。方法S300包含数个操作，此处的叙述和绘示并不限制操作的顺序。方法S300包含数个步骤(S301、S302、S303、S304、S305、S306、S307和S308)。

参见图4，根据图3的步骤S301提供半导体基底101。半导体基底101有定义第一主动区104a，且包含相邻于第一主动区104a的栅极结构103，以及环绕第一主动区104a和栅极结构103的隔离结构102。在一些实施例中，栅极结构103是设置与第一主动区104a相邻，且自半导体基底101的第一表面101a向第二表面101b延伸。在一些实施例中，隔离结构102自半导体基底101的第一表面101a向第二表面101b延伸。在一些实施例中，栅极结构103是设置在第一主动区104a与第二主动区104m之间。在一些实施例中，第一主动区104a包含N型掺质。在一些实施例中，半导体基底101为P型基底。

参见图5至图7，根据图3的步骤S302，形成延伸进入半导体基底101并在第一主动区104a内的第二凹陷104b。在一些实施例中，参见图5，在半导体基底101的第一表面101a上设置图案遮罩141。在一些实施例中，图案遮罩141包含提供于第一主动区104a上的开口142。开口142暴露出靠近栅极结构103的第一主动区104a。图案遮罩141的形成步骤包含(1)在半导体基底101的第一表面101a上共形地涂布光敏感材料，(2)将部分的光敏感材料对辐射进行曝光(未绘示)，(3)实施曝光后烘烤制程，以及(4)对光敏感材料进行显影，借此形成暴露出靠近栅极结构103的第一主动区104a的开口142。

参见图6，形成延伸进入半导体基底101的凹陷104b。在一些实施例中，第二凹陷104b延伸至第一主动区104a内。在一些实施例中，第二凹陷104b的形成包含移除半导体基底101的一些部分。在一些实施例中，第二凹陷104b自半导体基底101的第一表面101a向第二表面101b延伸。在一些实施例中，凹陷104b的深度D1小于栅极结构103的深度D2。在一些实施例中，凹陷104b具有相邻于栅极结构103的第一侧104c，以及相对于第一侧104c且相邻于隔离结构102的第二侧104d。在一些实施例中，借由蚀刻或其他合适的制程以形成第二凹陷104b。在一些实施例中，借由干式蚀刻以形成凹陷104b。参见图7，在一些实施例中，在形成凹陷104b之后移除图案遮罩141。

参见图8，根据图3的步骤S303，在第二凹陷104b的第一侧104c上形成第一主动区104a的植入区104e。在一些实施例中，借由在第二凹陷104b内朝栅极结构103的方向布植植入物以形成植入区104e。在一些实施例中，以角度σ布植植入物进入半导体基底101的第一主动区104a内以形成植入区104e。在一些实施例中，相对于半导体基底101的第一表面101a，角度σ的范围在7度与30度之间。在一些实施例中，借由氮离子植入来形成植入区104e。在一些实施例中，可省略步骤S303。

参见图9，根据图3的步骤S304，形成与凹陷104b共形的绝缘层106。在一些实施例中，绝缘层106是形成在隔离结构102、第二凹陷104b、栅极结构103和第二主动区104m上。在一些实施例中，绝缘层106是形成在半导体基底101的第一表面101a上。在一些实施例中，借由沉积、氧化、旋转涂布制程或任何其他合适的制程以形成绝缘层106。在一些实施例中，借由化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程或任何其他合适的制程以形成绝缘层106。在一些实施例中，绝缘层106包含氧化物，例如氧化硅。

在一些实施例中，绝缘层106并不容易形成在凹陷104b的第一侧104c上。在一些实施例中，绝缘层106并不容易形成在植入区104e上。在一些实施例中，绝缘层106在植入区104e上的部分106x的厚度T3小于绝缘层106在凹陷104b的第二侧104d上的部分106a的厚度T1。

参见图10，根据图3的步骤S305，移除绝缘层106的部分106x以暴露出凹陷104b的第一侧104c，其中凹陷104b的第一侧104c相邻于栅极结构103。在一些实施例中，绝缘层106的部分106x是设置在植入区104e上。在一些实施例中，借由蚀刻或任何其他合适的制程来移除绝缘层106的部分106x。在一些实施例中，借由稀释的氢氟酸(DHF)溶液来洗去绝缘层106的部分106x。在一些实施例中，在暴露出凹陷104b的第一侧104c之后，移除植入区104e的植入物。

在一些实施例中，在移除绝缘层106的部分106x之后，绝缘层106可分为设置在凹陷104b内的第一区段106a和设置在栅极结构103上的第二区段106b。在一些实施例中，在移除绝缘层106的部分106x之后，绝缘层106的第一区段106a的厚度T1小于绝缘层106的第二区段106b的厚度T2。在一些实施例中，绝缘层106的第一区段106a形成第一绝缘层106a，且绝缘层106的第二区段106b形成第二绝缘层106b。

参见图11至图13，根据图3的步骤S306，在凹陷104b的第一侧104c上形成导电层111的第一部分111a。在一些实施例中，参见图11，在凹陷104b的第一侧104c、第一绝缘层106a和第二绝缘层106b上设置第一导电材料113。在一些实施例中，第一导电材料113与凹陷104b的第一侧104c共形。在一些实施例中，第一导电材料113包含导电层111的第一部分111a。在一些实施例中，借由化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程或任何其他合适的制程以形成第一导电材料113。在一些实施例中，第一导电材料113包含钴。

在一些实施例中，参见图12，对导电层111的第一部分111a进行退火。在一些实施例中，对第一导电材料113进行退火。在一些实施例中，在650℃与800℃之间的温度下对导电层111的第一部分111a进行退火。

在一些实施例中，参见图13，移除设置在第一绝缘层106a和第二绝缘层106b上的第一导电材料113，并在凹陷104b的第一侧104c上形成导电层111的第一部分111a。在一些实施例中，在形成绝缘层106并移除绝缘层106的部分106x之后，才形成导电层111的第一部分111a。

在一些实施例中，借由蚀刻或任何其他合适的制程以移除设置在第一绝缘层106a和第二绝缘层106b上的第一导电材料113。在一些实施例中，借由稀释的氢氟酸(DHF)溶液来洗去设置在第一绝缘层106a和第二绝缘层106b上的第一导电材料113。在一些实施例中，导电层111的第一部分111a的长度L1实质上等于或小于第一绝缘层106a的长度L2。在一些实施例中，长度L1小于长度L2。

参见图14和图15，根据图3的步骤S307，在凹陷104b内并在绝缘层106和导电层111的第一部分111a上形成掺杂构件105。在一些实施例中，参见图14，在凹陷104b内并在导电层111的第一部分111a、第一绝缘层106a和第二绝缘层106b上设置掺杂材料105b。在一些实施例中，掺杂材料105b包含多晶硅。在一些实施例中，借由化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或其他合适的制程以形成掺杂材料105b。

在一些实施例中，参见图15，在形成掺杂材料105b之后，实施平坦化制程，并在凹陷104b内形成掺杂构件105。在一些实施例中，平坦化制程包含研磨制程、化学机械研磨(CMP)制程、蚀刻制程、其他合适的制程或前述的组合。在一些实施例中，掺杂构件105的顶面105a实质上与第二绝缘层106b的顶面106c共平面。

参见图16至图18，根据图3的步骤S308，在掺杂构件105上形成导电层111的第二部分111b，且导电层111的第二部分111b耦接至导电层111的第一部分111a。

在一些实施例中，参见图16，在掺杂构件105、第一绝缘层106a和第二绝缘层106b上设置第二导电材料115。在一些实施例中，第二导电材料115耦接至导电层111的第一部分111a。在一些实施例中，第二导电材料115包含设置在掺杂构件105上的导电层111的第二部分111b。在一些实施例中，借由化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程或任何其他合适的制程以形成第二导电材料115。在一些实施例中，第二导电材料115包含钴。

在一些实施例中，参见图17，对导电层111的第二部分111b进行退火。在一些实施例中，对第二导电材料115进行退火。在一些实施例中，在650℃与800℃之间的温度下对导电层111的第二部分111b进行退火。在一些实施例中，第二导电材料115与掺杂构件105进行反应。在一些实施例中，第二导电材料115包含CoSiO₂。

在一些实施例中，参见图18，移除设置在第二绝缘层106b和隔离结构102上的第二导电材料115，并在掺杂构件105上形成与导电层111的第一部分111a耦接的导电层111的第二部分111b。在一些实施例中，在形成导电层111的第一部分111a和掺杂构件105之后，实施导电层111的第二部分111b的形成。在一些实施例中，导电层111的第二部分111b实质上与第二绝缘层106b的顶面106c共平面。在一些实施例中，形成第一存储器装置100。

在一些实施例中，借由蚀刻或任何其他合适的制程来移除设置在第二绝缘层106b和隔离结构102上的第二导电材料115。在一些实施例中，借由稀释的氢氟酸(DHF)溶液来洗去设置在第二绝缘层106b和隔离结构102上的第二导电材料115。

在一些实施例中，参见图19，方法S300更包含在导电层111、第一绝缘层106a和第二绝缘层106b上形成第一介电层122。在一些实施例中，借由化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或其他合适的制程以形成第一介电层122。在形成第一介电层122之后，在第一介电层122内形成接触121a、121m，并选择性地实施平坦化制程。接触121a耦接至导电层111的第二部分111b，并由第一介电层122所环绕。接触121m耦接至第二主动区104m，并由第一介电层122和第二绝缘层106b所环绕。在一些实施例中，平坦化制程包含研磨制程、化学机械研磨(CMP)制程、蚀刻制程、其他合适的制程或前述的组合。在一些实施例中，接触121a、121m包含导电材料。

在一些实施例中，方法S300更包含在第一介电层122上形成第二介电层124。在一些实施例中，在第一介电层122上形成第二介电层124的多个子层124a、124b、124c。在一些实施例中，第二介电层124的材料不同于第一介电层122的材料，使得随后的制程期间，相对于第一介电层122而言，第二介电层124有较高的蚀刻选择比。在一些实施例中，借由化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或其他合适的制程以形成第二介电层124。在形成第二介电层124之后，在第二介电层124内且在导电层111上形成接触121b、电容123和着陆接垫125，以及在第二介电层124内且在第二主动区104m上形成位元线127。在一些实施例中，可选择性地实施平坦化制程。在一些实施例中，平坦化制程包含研磨制程、化学机械研磨(CMP)制程、蚀刻制程、其他合适的制程或前述的组合。在一些实施例中，电容123耦接至接触121a、121b和着陆接垫125。在一些实施例中，位元线127耦接至接触121m。在一些实施例中，接触121m、电容123、着陆接垫125和位元线127包含导电材料。

图21为根据本公开一些实施例的第一存储器装置100或第二存储器装置200的制造方法S400的流程图。

方法S400包含数个操作，此处的叙述和绘示并不限制操作的顺序。方法S400包含数个步骤(S401、S402、S403、S404、S405、S406和S407)。

在一些实施例中，根据图21的步骤S401，提供半导体基底。在一些实施例中，半导体基底有定义主动区，且包含相邻于主动区的栅极结构，以及环绕主动区和栅极结构的隔离结构。在一些实施例中，根据图21的步骤S402，形成延伸进入半导体基底且在主动区内的凹陷。在一些实施例中，根据图21的步骤S403，形成与凹陷共形的绝缘层。

在一些实施例中，根据图21的步骤S404，移除绝缘层的一部分以暴露出凹陷的第一侧，其中凹陷的第一侧相邻于栅极结构。在一些实施例中，根据图21的步骤S405，在凹陷的第一侧上形成导电层的第一部分。在一些实施例中，根据图21的步骤S406，在凹陷内并在绝缘层和导电层的第一部分上形成掺杂构件。在一些实施例中，根据图21的步骤S407，在掺杂构件上形成导电层的第二部分，且导电层的第二部分耦接至导电层的第一部分。

本公开的一层面提供一种存储器装置的制造方法。该方法包含的步骤为提供有定义一主动区的一半导体基底，其中该半导体基底包含相邻于该主动区的一栅极结构，以及环绕该主动区和该栅极结构的一隔离结构；形成延伸进入该半导体基底且在该主动区内的一凹陷；以及形成与该凹陷共形的一绝缘层。该方法更包含移除该绝缘层的一部分以暴露出该凹陷的一第一侧，其中该凹陷的该第一侧相邻于该栅极结构；在该凹陷的该第一侧上形成一导电层的一第一部分；在该凹陷内并在该绝缘层和该导电层的该第一部分上形成一掺杂构件；以及在该掺杂构件上形成该导电层的一第二部分，且该导电层的该第二部分耦接至该导电层的该第一部分。

在一些实施例中，在形成该导电层的该第一部分和形成该掺杂构件之后，实施该导电层的该第二部分的形成。在一些实施例中，该方法更包含在该凹陷的该第一侧上形成该主动区的一植入区。在一些实施例中，借由以一角度布植植入物进入该半导体基底的该主动区内以形成该植入区。

在一些实施例中，该角度相对于该半导体基底的一第一表面在7度与30度之间的范围内。在一些实施例中，该绝缘层的该部分是设置在该植入区上。在一些实施例中，在移除该绝缘层的该部分之后，该绝缘层分为设置在该凹陷内的一第一区段和设置在该栅极结构上的一第二区段。在一些实施例中，该绝缘层的该部分的厚度实质上小于该绝缘层的该第一区段的厚度。

在一些实施例中，在形成该绝缘层并移除该绝缘层的该部分之后，实施该导电层的该第一部分的形成。在一些实施例中，该方法更包含在形成该掺杂构件之前，对该导电层的该第一部分进行退火。在一些实施例中，在650℃与800℃之间的温度下对该导电层的该第一部分进行退火。

总结而言，由于绝缘层用来限制主动区内的P-N接面区，电流必须经过耦接至绝缘层的导电层，因此可避免P-N接面的漏电流。借此改善存储器装置的整体效能和存储器装置的制造过程。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (11)

1.一种内存装置的制造方法，包括：

提供有定义一主动区的一半导体基底，其中该半导体基底包含相邻于该主动区的一栅极结构，以及环绕该主动区和该栅极结构的一隔离结构；

形成延伸进入该半导体基底且在该主动区内的一凹陷；

形成与该凹陷共形的一绝缘层；

除该绝缘层的一部分以暴露出该凹陷的一第一侧，其中该凹陷的该第一侧相邻于该栅极结构；

在该凹陷的该第一侧上形成一导电层的一第一部分；

在该凹陷内并在该绝缘层和该导电层的该第一部分上形成一掺杂构件；以及

在该掺杂构件上形成该导电层的一第二部分，且该导电层的该第二部分耦接至该导电层的该第一部分。

2.如权利要求1所述的制造方法，其中在形成该导电层的该第一部分和形成该掺杂构件之后，实施该导电层的该第二部分的形成。

3.如权利要求1所述的制造方法，还包括：

在该凹陷的该第一侧上形成该主动区的一植入区。

4.如权利要求3所述的制造方法，其中借由以一角度布植植入物进入该半导体基底的该主动区内以形成该植入区。

5.如权利要求4所述的制造方法，其中该角度相对于该半导体基底的一第一表面在7度与30度之间的范围内。

6.如权利要求3所述的制造方法，其中该绝缘层的该部分设置在该植入区上。

7.如权利要求1所述的制造方法，其中在移除该绝缘层的该部分之后，该绝缘层分为设置在该凹陷内的一第一区段和设置在该栅极结构上的一第二区段。

8.如权利要求7所述的制造方法，其中该绝缘层的该部分的厚度实质上小于该绝缘层的该第一区段的厚度。

9.如权利要求1所述的制造方法，其中在形成该绝缘层并移除该绝缘层的该部分之后，实施该导电层的该第一部分的形成。

10.如权利要求1所述的制造方法，其中该方法更包含在形成该掺杂构件之前，对该导电层的该第一部分进行退火。

11.如权利要求10所述的制造方法，其中在650℃与800℃之间的温度下对该导电层的该第一部分进行退火。