TW201423990A - 用於高電壓靜電放電防護的雙向雙極型接面電晶體 - Google Patents

Abstract

一種雙向靜電放電（ESD）防護裝置可以包含一基板、一N+摻雜埋層、一N型井區、和兩個P型井區。該N+摻雜埋層可以鄰近於該基板而被設置。該N型井區可以圍繞該兩個P型井區，從而使該N型井區的一部分被安插於該兩個P型井區之間。該多個P型井區可以鄰近於該N+摻雜埋層而被設置，且包含一或更多的N+摻雜板、一或更多的P+摻雜板、一或更多的場氧化物（FOX）部分、和一或更多的場板。一多重射極結構也被提供。

Description

用於高電壓靜電放電防護的雙向雙極型接面電晶體

本發明的實施例一般地有關於半導體裝置，且更特別地有關於用於高電壓靜電放電（ESD）防護的一雙向雙極型接面電晶體（BJT）。

實際上在電子裝置製造的全部方面中，目前存在著朝縮小裝置尺寸繼續前進的驅動力。當較小和較大的兩種裝置實質上具有等效的能力時，較小的電子裝置對比於較大的、較笨重的裝置趨向於較受歡迎。於是，能夠製造較小的組件明顯地將趨向便利於結合那些組件的較小裝置的生產。然而，許多現代的電子裝置需要電子電路來執行啟動功能（例如，開關裝置）和資料處理或其它決策做出功能。用於這些雙重功能的低電壓互補金屬氧化物半導體（CMOS）技術的使用或許不總是實際的。因此，高電壓（或高功率）裝置也已經被發展來操縱低電壓操作不是實際的許多應用。

典型的高電壓裝置的靜電放電（ESD）性能經常取決於對應裝置的總寬度和表面或橫向尺規（Lateral rule）。因此，ESD性能對於較小的裝置典型地可以是較有決定性的。典型地，高電壓裝置具有包含一低接通狀態電阻（Rdson）、一高崩潰電壓和一低保持電壓的特性。該低接通狀態電阻可以趨向在一ESD事件期間造成更加可能地集中在一裝置的表面或汲極邊緣上的一ESD電流。高電流和高電場可以在這樣裝置的一表面接面區域引起物理破壞。基於用於一低接通狀態電阻的該典型需求，該表面或橫向尺規很可能地無法被增加。因此，ESD防護可以是一挑戰。

高電壓裝置的該高崩潰電壓的特性典型地意指：該崩潰電壓是高於該操作電壓，且該觸發電壓（Vt1）是高於該崩潰電壓。於是，在一ESD事件期間，在該高電壓裝置為了ESD防護而接通之前，該高電壓裝置的內部電路可以是在損壞的風險上。高電壓裝置的該低保持電壓的特性也暴露可能性：與一電力接通峰值電壓或一突波電壓相關的無用雜訊可以被觸發，或者：在正常操作期間一閂鎖效應可以發生。由於電場分佈可以是敏感於路由的事實，高電壓裝置也可以經歷一場板效應，從而使ESD電流可以在一ESD事件期間很可能地集中在該表面或汲極邊緣。

為了改良關於ESD事件的高電壓裝置的性能，已被實施的一技術涉及遮罩和其它製程的額外使用來在雙極型接面電晶體（BJT）組件內建立一較大型的二極體及/或增加用於MOS電晶體的該表面或橫向尺規。矽控整流器（SCRs）也已經被發展來在ESD事件期間保護電路。然而，在矽控整流器的該低保持電壓表示它們可以在ESD事件期間適當執行時，這個特性也在正常操作期間增加閂鎖效應的發生。

特別地，電動機驅動器電路可以使用電流解決方法而麻煩於防護以免於ESD事件。這是因為當一電動機被關斷時，它可以繼續旋轉一會兒，因而按照反饋一高負電壓的一電感器而動作。如果該電動機驅動器電路要包含一PMOS，則該PMOS的寄生順向偏壓二極體可以被這負反饋電壓所接通，因而潛在地引起閂鎖效應及/或其它不規則的電路操作。

於是，所欲的可以是發展一改良的結構以提供ESD防護，且特別地以提供雙向ESD防護。

因此，一些示範實施例著眼於用於高電壓靜電放電（ESD）防護的一雙向雙極型接面電晶體（BJT）。在一些情況中，該ESD防護可以至少部分地基於對於可以涉及一磊晶製程的一雙極型互補金屬氧化物半導體（BiCMOS）擴散金屬氧化物半導體（DMOS）製程（BCD製程）的修改而被提供。

在一示範的實施例中，一種雙向BJT被提供（如使用於此處的「示範的」表示「作為一示範、實例或例證」）。該雙向BJT可以包含一p型基板、一N+摻雜埋層、一N型井區、和兩個P型井區。該N+摻雜埋層可以鄰近於該基板而被設置。該N型井區可以鄰近於該N+摻雜埋層且圍繞該第一和該第二P型井區而被設置，從而使該N型井區的一部分被安插於該第一和該第二P型井區之間。該多個P型井區可以鄰近於該N+摻雜埋層而被設置，且其每個P型井區可以各自地包含一或更多的N+摻雜板和一或更多的P+摻雜板。多個場氧化物（FOX）薄膜可以鄰近於該N型井區而被設置，且一或更多的場板可以鄰近於該多個FOX部分而被設置。

根據一進一步的實施例，該第一P型井可以包含第一和第二N+摻雜板，且一第一P+摻雜板可以被安插於該第一和該第二N+摻雜板之間，且鄰近於該第一和該第二N+摻雜板。該第二P型井可以包含第三和第四N+摻雜板，且一第二P+摻雜板可以被安插於該第三和該第四N+摻雜板之間，且鄰近於該第三和該第四N+摻雜板。

根據先前實施例的一替換例，該第一P型井可以包含一第一P+摻雜板、第一、第二、第三、和第四N+摻雜板、以及第一和第二閘極結構。該第一P+摻雜板可以被安插於該第二和該第三N+摻雜板之間，且鄰近於該第二和該第三N+摻雜板，該第一閘極結構可以被安插於該第一和該第二N+摻雜板之間，且鄰近於該第一和該第二N+摻雜板，並且該第二閘極結構可以被安插於該第三和該第四N+摻雜板之間，且鄰近於該第三和該第四N+摻雜板。該第二P型井可以包含一第二P+摻雜板、第五、第六、第七和第八N+摻雜板、以及第三和第四閘極結構。該第二P+摻雜板可以被安插於該第六和該第七N+摻雜板之間，且鄰近於該第六和該第七N+摻雜板，該第三閘極結構可以被安插於該第五和該第六N+摻雜板之間，且鄰近於該第五和該第六N+摻雜板，並且該第四閘極結構可以被安插於該第七和該第八N+摻雜板之間，且鄰近於該第七和該第八N+摻雜板。

在另一示範的實施例中，包含一雙向高電壓ESD防護元件的一種電路被提供。該雙向高電壓ESD防護元件包含一p型基板、一N+摻雜埋層、一N型井區、和兩個P型井區。該N+摻雜埋層可以鄰近於該基板而被設置。該N型井區可以鄰近於該N+摻雜埋層而被設置，且可以圍繞該第一和該第二P型井區，從而使該N型井區的一部分被安插於該第一和該第二P型井區之間。該多個P型井區可以鄰近於該N+摻雜埋層而被設置，且其每個P型井區可以各自地包含一或更多的N+摻雜板和一或更多的P+摻雜板。第一、第二和第三場氧化物（FOX）部分可以鄰近於該N型井區而被設置。一第一場板可以鄰近於該第一FOX部分而被設置，第二和第三場板可以鄰近於該第二FOX部分的多個各自部分而被設置，且一第四場板可以鄰近於該第三FOX部分而被設置。

還根據另一示範的實施例，包含一第一隔離高電壓n通道金屬氧化物場效應電晶體（HVNMOS）和一第二隔離HVNMOS的一種半導體裝置被提供，該第一和該第二隔離HVNMOS共享一公用N型井隔離區。

還根據另一示範的實施例，所提供的一種製造一雙向雙極型接面電晶體（BJT）的方法包含下列步驟：提供一基板結構，其中該基板結構包含一p型基板區域和埋藏於該p型基板區域中的一N+摻雜埋層；在該p型基板區域中形成鄰近於該N+摻雜埋層的一第一P型井區、一第二P型井區和一N型井區，其中該N型井區圍繞該第一和該第二P型井區，從而使該N型井區的至少一部分被安插於該第一和該第二P型井區之間；在該第一和該第二P型井區的每個中形成至少一N+摻雜板和至少一P+摻雜板；經由處理該N型井區而形成一氧化物層，其中該氧化物層包含一第一、一第二和一第三場氧化物（FOX）部分；以及鄰近於該氧化物層而形成一第一、一第二、一第三和一第四場板，其中該第一場板鄰近於該第一FOX部分而被形成，該第二和該第三場板鄰近於該第二FOX部分的各自部分而被形成，且該第四場板鄰近於該第三FOX部分而被形成。

現在將更完全地參考附圖來說明本發明之某些示範實施例，於其中顯示本發明之某些而非所有實施例。的確，本發明之各種示範實施例可以多種不同的型式來具體化而不應被解釋為受限於提出於此之示範實施例；反之，這些示範實施例之提供係能使此揭露內容將滿足適用的法律規定。

本發明的一些示範實施例可以提供一雙向BJT；例如，該雙向BJT可以被使用於雙向高電壓ESD防護，比如，用於正和負電壓ESD的防護。示範實施例的該雙向BJT可以將兩個隔離高電壓N通道金屬氧化物半導體電晶體（MOS）組合成一ESD防護裝置，因而，當在兩方向中提供相似的ESD性能時，提供具有總面積小於一個二極體的BJT和MOS的結構。例如，該兩個隔離高電壓N通道MOS可以不利用汲極側擴散。示範實施例也可以有接近該高電壓裝置的操作電壓的一崩潰電壓、和低於該高電壓裝置的該崩潰電壓的一觸發電壓。而且，一相對高保持電壓比一矽控整流器（SCR）所具有的可以被提供來更容易地避免閂鎖效應發生。例如，示範實施例在比如連接於一輸入/輸出（I/O）墊和一電力墊之間的電動機驅動器電路中是有用的。在這情況中，沒有在正常操作期間引起不規則性且沒有引入閂鎖效應問題，示範實施例可以提供正和負高電壓ESD防護。在一些情況中，示範實施例也可以用不需要額外增加遮罩或製程數目的一標準BCD製程而被製造。例如，使用於一些示範實施例中的多晶矽可以在離子植入經由一硬式遮罩而被提供。根據示範實施例，經由調整一或更多的場閘極的長度，可以調整崩潰及/或觸發電壓。進一步，經由在多重射極結構的一或更多的閘極或多晶矽施加一額外偏壓，可以提供早期接通。

第1a圖繪示一習用SCR 100的簡化圖。如所示，一習用SCR由一P+材料101、一N-材料102、一P型材料103和一N+材料104所組成；該P+材料101鄰近於該N-材料102；該N-材料102依次鄰近於該P型材料103；且該P型材料103本身鄰近於該N+材料104。在第1a圖中也描繪一電性等效圖150。如在第1b圖的圖表160中所示，一習用SCR在順向方向中提供如由快速往回161所繪示的ESD防護，該快速往回161發生在順向崩潰電壓。

第2a圖繪示本發明一實施例的一簡化圖。如在視圖200中所示，本發明的實施例可以按照具有多個耦合的N型區域202的兩個NPN雙極型電晶體201而操作。因此，如在視圖210和220中所能看見，示範實施例可以運作以便由一順向偏壓二極體211所觸發，然後在順向方向210和反向方向220兩者中，接通一NPN BJT 201來快速往回。圖表230繪示前述多個順向和反向快速往回231。示範實施例可以具有低接通電阻（Ron）和高保持電壓，且高ESD電流可以在相同時間由該順向偏壓二極體和該NPN BJT所放電。

第3a圖和第3b圖繪示本發明一實施例的一簡化電路圖表示。如在第3a圖中所能看見，本發明的實施例可以包含在公用隔離區301被合併的兩個高電壓隔離NMOS 300a和300b。如在第3b圖中所示，本發明實施例的多個電器特性可以按照具有多個耦合的集極311的兩個BJT電晶體310a和310b而被做出模型。如在第4a圖和第4b圖中所能看見，在正ESD應力下，該頂部電晶體310a按照一順向偏壓二極體410a而代替地操作。如在第5a圖和第5b圖中所能看見，在負ESD應力下，該底部電晶體310b按照一順向偏壓二極體510b而代替地操作。因此，不管正ESD或負ESD應力被施加，本發明的實施例可以確保ESD電流被放電，因而提供雙向ESD防護。可以經由使用具有所述多個相同或不同崩潰電壓的多個隔離NMOS或NPN BJT而造成示範實施例的所述多個順向和反向崩潰電壓相同或不同。

因此，已一般地敘述本發明示範實施例的電氣特性和性質，現在參考將指向第6圖到第11圖以便敘述示範實施例的結構。

第6圖繪示用於提供雙向高電壓ESD防護的一示範實施例的一橫斷面視圖。如從第6圖中所能看見，可以提供帶有一N+埋層601的一P型材料基板600或一磊晶地成長的P-層（P-epi），其中該N+埋層601鄰近於該P型材料基板600或該磊晶地成長的P-層（P-epi）而被設置。一N型井602a-c可以鄰近於該N+埋層601且圍繞第一和第二P型井603a和603b而被設置，從而使該N型井的一部分602b被設置於該第一和該第二P型井603a和603b之間。根據一些實施例，該N型井602a-c可以是一單一相連井；或根據另一實施例，該N型井602a-c可以包含兩個或更多個分開的N型井。根據一示範實施例，該N型井602a、602c的多個外部分可以與該P型基板600接觸。該第一和該第二P型井603a和603b可以包含至少一P+摻雜板605和至少一N+摻雜板604。

例如，根據描繪於第6圖中的示範實施例，該第一和該第二P型井603a和603b的每個可以包含兩個N+摻雜板604和一P+摻雜板605。因此，如所示，該第一P型井603a可以包含一第一P+摻雜板605，該第一P+摻雜板605可以被安插於一第一N+摻雜板604和一第二N+摻雜板604之間，且鄰近於該第一N+摻雜板604和該第二N+摻雜板604。相似地，該第二P型井603b可以包含一第二P+摻雜板605，該第二P+摻雜板605被安插於一第三N+摻雜板604和一第四N+摻雜板604之間，且鄰近於該第三N+摻雜板604和該第四N+摻雜板604。多個場氧化物薄膜（FOX）部分609可以鄰近於該N型井602a-c的多個部分的表面且鄰近於該多個N+摻雜板604的每個的一遠側端而被設置。

根據一進一步的實施例，一或更多的場板606可以鄰近於該多個FOX部分609（例如，該多個FOX部分609的頂部）而被設置。例如，一第一場板606可以鄰近於一第一FOX部分而被設置，一第二和一第三場板606可以鄰近於一第二FOX部分的多個各自部分而被設置，且一第四場板606可以鄰近於一第三FOX部分而被設置。例如，該多個場板606可以包含多晶矽的一層，其中該多晶矽可以在離子植入按照一硬式遮罩而被提供。根據一示範實施例，一或更多的場板606的長度在製造期間可以被調整來調整該裝置的該崩潰電壓和該觸發電壓。亦即，該崩潰和該觸發電壓可以取決於該一或更多的場板606的長度。根據另一示範實施例，一陽極607可以可實行地連接到該多個P型井603a的其中之一的該P+摻雜板605、該N+摻雜板604和該多個場板606；一陰極608可以可實行地連接到該多個P型井603b的其中另一的該P+摻雜板605、該N+摻雜板604和該多個場板606。

如從第6圖中所能看見，該所提供的結構可以有效地形成多個BJT電晶體610a和610b（在這範例中，有八個，即四個陽極側BJT電晶體610a和四個陰極側BJT電晶體610b）。如所示，該多個陽極側BJT電晶體610a和該多個陰極側BJT電晶體610b的該多個集極（在第6圖中標示為“C”）是根據該描繪的結構而被有效地連接。再者，該多個陽極側BJT電晶體610a和該多個陰極側BJT電晶體610b的該多個基極（在第6圖中標示為“B”）是有效地連接到它們各自的P+板605；且該多個陽極側BJT電晶體610a和該多個陰極側BJT電晶體610b的該多個射極（在第6圖中標示為“E”）是有效地連接到它們各自的N+板604。

根據一進一步的實施例，一種製造一雙向雙極型接面電晶體（BJT）的方法包含下列步驟：提供一基板結構，其中該基板結構包含一p型基板區域和埋藏於該p型基板區域中的一N+摻雜埋層601；在該p型基板區域中形成鄰近於該N+摻雜埋層的一第一P型井區603a、一第二P型井區603b和一N型井區602a-c，其中該N型井區602a-c圍繞該第一和該第二P型井區603a、603b，從而使該N型井區602a-c的至少一部分602b被安插於該第一和該第二P型井區603a、603b之間；在該第一和該第二P型井區603a、603b的每個中形成至少一N+摻雜板604和至少一P+摻雜板605；經由處理該N型井區602a-c而形成一氧化物層，其中該氧化物層包含一第一、一第二和一第三場氧化物（FOX）部分609；以及鄰近於該氧化物層而形成一第一、一第二、一第三和一第四場板606，其中該第一場板606鄰近於該第一FOX部分609而被形成，該第二和該第三場板606鄰近於該第二FOX部分609的各自部分而被形成，且該第四場板606鄰近於該第三FOX部分609而被形成。

如分別在第7圖和第8圖中所示，在一正ESD事件中，該四個陽極側電晶體610a實際上可以按照兩個順向偏壓二極體710a而操作，且在一負ESD事件中，該四個陰極側電晶體610b實際上可以按照兩個順向偏壓二極體810b而操作。因此，在或一正或一負ESD事件期間，ESD電流可以在相同時間由至少一順向偏壓二極體和至少一NPN BJT所放電。

現在轉到第9圖，其描繪包含一多重射極結構的一示範實施例的一橫斷面視圖。如與描繪於第6圖中的實施例，在第9圖中實施例的多重射極結構包含一P型材料基板600或一磊晶地成長的P-層（P-epi）、一N+埋層601、一N型井602a-c、一第一和一第二P型井603a和603b。該P型材料基板600或該磊晶地成長的P-層（P-epi）帶有鄰近於其而被設置的一N+埋層601。一N型井602a-c可以鄰近於該N+埋層601且圍繞第一和第二P型井603a和603b而被設置，從而使該N型井的一部分602b被設置於該第一和該第二P型井603a和603b之間。根據一些實施例，該N型井602a-c可以是一單一相連井；或根據另一實施例，該N型井602a-c可以包含兩個或更多個分開的N型井。根據一示範實施例，該N型井602a、602c的多個外部分可以與該P型基板600接觸。該第一和該第二P型井603a和603b的每個可以包含至少一P+摻雜板905和至少一N+摻雜板904。

例如，為了提供描繪於第9圖中的該多重射極結構，該第一和該第二P型井603a和603b的每個可以包含四個N+摻雜板90 4、兩個P+摻雜板905和兩個閘極結構906。因此，如所示，該第一P型井603a可以包含一第一閘極結構906，該第一閘極結構906可以被安插於一第一N+摻雜板904和一第二N+摻雜板904之間，且鄰近於該第一N+摻雜板904和該第二N+摻雜板904。一第一P+摻雜板905可以被安插於該第二N+摻雜板904和一第三N+摻雜板904之間，且鄰近於該第二N+摻雜板904和該第三N+摻雜板904。最後，一第二閘極結構906可以被安插於該第三N+摻雜板904和一第四N+摻雜板904之間，且鄰近於該第三N+摻雜板904和該第四N+摻雜板904。相似地，該第二P型井603b可以包含一第三閘極結構906，該第三閘極結構906可以被安插於一第五N+摻雜板904和一第六N+摻雜板904之間，且鄰近於該第五N+摻雜板904和該第六N+摻雜板904。一第二P+摻雜板905可以被安插於該第六N+摻雜板904和一第七N+摻雜板904之間，且鄰近於該第六N+摻雜板904和該第七N+摻雜板904。最後，一第四閘極結構906可以被安插於該第七N+摻雜板904和一第八N+摻雜板904之間，且鄰近於該第七N+摻雜板904和該第八N+摻雜板904。多個場氧化物薄膜（FOX）部分609可以鄰近於該多個N型井602a-c的表面且鄰近於該多個N+摻雜板604的每個的一遠側端而被設置。

根據一進一步的實施例，一或更多的場板606可以鄰近於該多個FOX部分609（例如，該多個FOX部分609的頂部）而被設置。例如，一第一場板606可以鄰近於一第一FOX部分而被設置，一第二和一第三場板606可以鄰近於一第二FOX部分的多個各自部分而被設置，且一第四場板606可以鄰近於一第三FOX部分而被設置。例如，該多個場板606可以包含多晶矽的一層，其中該多晶矽可以在離子植入按照一硬式遮罩而被提供。根據一示範實施例，一或更多的場板606的長度在製造期間可以被調整來調整該裝置的該崩潰電壓和該觸發電壓。亦即，該崩潰和該觸發電壓可以取決於該一或更多的場板606的長度。根據另一示範實施例，一陽極607可以可實行地連接到該多個P型井603a的其中之一的該P+摻雜板905、該N+摻雜板904和該多個場板606；一陰極608可以可實行地連接到該多個P型井603b的其中另一的該P+摻雜板905、該N+摻雜板904和該多個場板606。可以形成在該多個N+摻雜板904之間的該閘極結構906可以包含一閘極氧化物層和多晶矽的一層，其中相似於該多個場板606，該多晶矽可以在離子植入按照一硬式遮罩而被提供。該多個閘極906可以致能該多個分佈的N+摻雜板904的集體操作。

如從第9圖中所能看見，該所提供的結構可以有效地形成多個BJT電晶體910a和910b（在這範例中，有12個，即六個陽極側BJT電晶體910a和六個陰極側BJT電晶體910b）。如所示，該多個陽極側BJT電晶體910a和該多個陰極側BJT電晶體910b的該多個集極（在第9圖中標示為“C”）是根據該描繪的結構而被有效地連接。再者，該多個陽極側BJT電晶體910a和該多個陰極側BJT電晶體910b的該多個基極（在第9圖中標示為“B”）是有效地連接到它們各自的P+摻雜板905；且該多個陽極側BJT電晶體910a和該多個陰極側BJT電晶體910b的該多個射極（在第9圖中標示為“E”）是有效地連接到它們各自的N+摻雜板904。

如分別在第10圖和第11圖中所示，在一正ESD事件中，該六個陽極側電晶體910a實際上可以按照兩個順向偏壓二極體1010a而操作，且在一負ESD事件中，該六個陰極側電晶體910b實際上可以按照兩個順向偏壓二極體1110b而操作。因此，在或一正或一負ESD事件期間，ESD電流可以在相同時間由至少一順向偏壓二極體和至少一NPN BJT所放電。

描繪在第6圖到第11圖中的實施例的每個可以經由相似的製程和使用相似的材料而被製造。在這點上，該N+埋層601的材料可以是N-epi、一深N型井、或多個堆疊的N+埋層。該結構可以使用沒有額外遮罩的任何標準BCD製程而被製造。根據另一示範實施例，該結構可以用一非磊晶製程（比如一個三井製程）而被製造。該結構也可以用一單層多晶或一雙層多晶製程而被製造。一矽局部氧化（LOCOS）製程可以被使用於該結構的至少一部分的製造，比如製造該多個FOX部分609。替換地，一淺溝槽隔離（STI）製程可以被使用來比如製造該結構的至少一部分（比如該多個FOX部分609）。

將被瞭解的是：描繪在第6圖到第11圖中的該配置、以及的確根據沒有描繪的其它實施例的配置可以按照兩個隔離高電壓NMOS 300a和300b而運作，該兩個隔離高電壓NMOS 300a和300b在一公用N型隔離區301被合併。亦即，該基板600、該N+埋層601、該N型井602a、602b、該P型井603a、與該一或更多P+板604、該一或更多N+板605、該多個場板606、和根據一些實施例而與該P型井603a相關的該多個閘極結構906一起，可以按照一第一隔離高電壓NMOS 300a而運作。同樣地，該基板600、該N+埋層601、該N型井602c、602b、該P型井603b、與該一或更多P+板604、該多個N+板605、該多個場板606、和根據一些實施例而與該P型井603b相關的該多個閘極結構906一起，可以按照一第二隔離高電壓NMOS 300b而運作。因此，該第一和該第二隔離高電壓NMOS被合併所在的該共享公用N型隔離區包含N型井602b。在第6圖到第11圖中，該多個高電壓NMOS 300a和300b的閘極、源極和汲極分別被標示為“G”、“S”和“D”。

第12圖包含繪示一示範實施例的崩潰電壓特性的最頂圖表1200。如從該圖表1200所能看見，該崩潰電壓在該順向（正）和反向（負）方向具有一相等大小。底部圖表1210和1220分別繪示在正和負ESD應力實驗期間在該陽極607和該陰極608之間的測量的漏電流1211、1221、以及一示範實施例的測量的ESD電流1212、1222。如所能看見，該測量的ESD電流1212、1222的兩者展示快速往回1231，該快速往回1231指示在正和負方向兩者中成功的ESD防護。

因此，示範實施例可以提供用於高電壓靜電放電（ESD）防護的一相對小尺寸雙向雙極型接面電晶體（BJT）。再者，示範實施例可以沒有需要使用額外遮罩而被應用到一標準BCD製程。也可以將實施例應用到不同的高電壓BCD製程，且經由提供一N+埋層或N型井配方而在相同的製程中提供不同的操作電壓有關的ESD防護。像這樣，高電壓ESD防護經常需要用於欲被使用在高電壓設定的裝置，且在一相對小尺寸中能夠提供可以遭遇ESD事件的所述裝置。也能夠將一些實施例使用於一般的直流（DC）電路操作。另外，可以為了在比如電動機驅動器電路中需要是雙向的這樣防護的裝置而提供ESD防護。在這點上，例如，實施例可以在該電動機驅動器電路的一輸入/輸出（I/O）墊和一電力墊之間可實行地連接，以便沒有在正常操作期間引起不規則性且沒有引入閂鎖效應問題，而提供正和負高電壓ESD防護。由於崩潰及/或觸發電壓可以經由在製造期間修改一或更多場板的長度而是可調的，示範實施例也可以提供撓性。

提出於此之本發明多數變形例與其他實施例，將對於熟習本項技藝者理解到具有呈現於上述說明與相關圖式之教導之益處。因此，吾人應理解到本發明並非受限於所揭露之特定實施例，而變形例與其他實施例意圖被包含在以下的申請專利範圍之範疇之內。此外，雖然上述說明與相關圖式說明於某個例示組合之元件及/或功能之上下文中之實施示範例，但吾人應明白到不同組合之元件及/或功能可在不背離以下的申請專利範圍之範疇之下，由替代實施例提供。在這點上，舉例而言，不同於上述詳細說明之那些之組合之元件及/或功能亦考慮可被提出於以下的申請專利範圍之某些中。雖然於此採用特定之用語，但它們之使用係只有通稱與描述性的認知而非限制之目的。

100．．．矽控整流器

101．．．P+材料

102．．．N-材料

103．．．P型材料

104．．．N+材料

150．．．電性等效圖

161、231、1231．．．快速往回

201．．．NPN雙極型電晶體

202．．．耦合的N型區域

211、410a、510b、710a、810b、1010a、1110b．．．順向偏壓二極體

210．．．順向方向

220．．．反向方向

300a、300b．．．隔離高電壓NMOS

301．．．公用隔離區

310a、310b、610a、610b、910a、910b．．．BJT電晶體

311．．．耦合的集極

600．．．P型基板

601．．．N+埋層

602a、602b、602c、602a-c．．．N型井

603a、603b．．．P型井

604、904．．．N+摻雜板

605、905．．．P+摻雜板

606．．．場板

607．．．陽極

608．．．陰極

609．．．場氧化物薄膜部分

906．．．閘極結構

1211、1221．．．測量的漏電流

1212、1222．．．測量的ESD電流

B．．．基極

C．．．集極

E．．．射極

本發明的實施例得藉由下列圖式之詳細說明，俾得更深入之瞭解︰

第1a圖和第1b圖分別繪示一先前技術的SCR的一簡化圖和它的相關的電氣特性；

第2a圖和第2b圖分別繪示本發明一實施例的一簡化圖和它的相關的電氣特性；

第3a圖和第3b圖繪示具有粗略地等效於本發明一實施例的電氣特性的電氣電路；

第4a圖和第4b圖繪示在正ESD應力下描繪在第2a圖和第2b圖中的電路表示；

第5a圖和第5b圖繪示在負ESD應力下描繪在第2a圖和第2b圖中的電路表示；

第6圖繪示一示範實施例的結構的一橫斷面視圖；

第7圖繪示在正ESD應力下一示範實施例的結構的一橫斷面視圖；

第8圖繪示在負ESD應力下一示範實施例的結構的一橫斷面視圖；

第9圖繪示具有一多重射極結構的一示範實施例的一橫斷面視圖；

第10圖繪示在正ESD應力下該多重射極示範實施例的一橫斷面視圖；

第11圖繪示在負ESD應力下該多重射極示範實施例的一橫斷面視圖；以及

第12圖繪示一示範實施例的崩潰電壓特性和實驗的電氣特性。

300a、300b．．．隔離高電壓NMOS

301．．．公用隔離區

600．．．P型基板

601．．．N+埋層

602a、602b、602c、602a-c．．．N型井

603a、603b．．．P型井

604．．．N+摻雜板

605．．．P+摻雜板

606．．．場板

607．．．陽極

608．．．陰極

609．．．場氧化物薄膜部分

610a、610b．．．BJT電晶體

B．．．基極

C．．．集極

E．．．射極

Claims (37)

1. 一種雙向雙極型接面電晶體（BJT），包含：
   一p型基板；
   一N+摻雜埋層，鄰近於該基板而被設置；
   一第一P型井區，鄰近於該N+摻雜埋層而被設置；
   一第二P型井區，鄰近於該N+摻雜埋層而被設置；
   一N型井區，鄰近於該N+摻雜埋層，且圍繞該第一和該第二P型井區，從而使該N型井區的至少一部分被安插於該第一和該第二P型井區之間；
   第二和第三場氧化物（FOX）部分，鄰近於該N型井區而被設置；以及
   第二、第三和第四場板，該第一場板鄰近於該第一FOX部分而被設置，該第二和該第三場板鄰近於該第二FOX部分的各自部分而被設置，且該第四場板鄰近於該第三FOX部分而被設置；
   其中該第一和該第二P型井的每個包含至少一N+摻雜板和至少一P+摻雜板。
2. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該第一P型井包含第一和第二N+摻雜板以及一第一P+摻雜板，該第一P+摻雜板被安插於該第一和該第二N+摻雜板之間，且鄰近於該第一和該第二N+摻雜板；以及
   更在其中該第二P型井包含第三和第四N+摻雜板以及一第二P+摻雜板，該第二P+摻雜板被安插於該第三和該第四N+摻雜板之間，且鄰近於該第三和該第四N+摻雜板。
3. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該第一P型井包含一第一P+摻雜板、第一、第二、第三和第四N+摻雜板、以及第一和第二閘極結構，該第一P+摻雜板被安插於該第二和該第三N+摻雜板之間，且鄰近於該第二和該第三N+摻雜板，該第一閘極結構被安插於該第一和該第二N+摻雜板之間，且鄰近於該第一和該第二N+摻雜板，並且該第二閘極結構被安插於該第三和該第四N+摻雜板之間，且鄰近於該第三和該第四N+摻雜板；以及
   更在其中該第二P型井包含一第二P+摻雜板、第五、第六、第七和第八N+摻雜板、以及第三和第四閘極結構，該第二P+摻雜板被安插於該第六和該第七N+摻雜板之間，且鄰近於該第六和該第七N+摻雜板，該第三閘極結構被安插於該第五和該第六N+摻雜板之間，且鄰近於該第五和該第六N+摻雜板，並且該第四閘極結構被安插於該第七和該第八N+摻雜板之間，且鄰近於該第七和該第八N+摻雜板。
4. 如申請專利範圍第3項所述的雙向雙極型接面電晶體，其中該多個閘極結構包含一多晶矽層。
5. 如申請專利範圍第4項所述的雙向雙極型接面電晶體，其中該多晶矽層在離子植入按照一硬式遮罩而被提供。
6. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該第一、該第二和該第三FOX部分是經由一矽局部氧化（LOCOS）製程而被製造。
7. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該第一、該第二和該第三FOX部分是經由一淺溝槽隔離（STI）製程而被製造。
8. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該N+埋層包含一n型磊晶層。
9. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該N+埋層包含一深N型井。
10. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該N+埋層包含多個堆疊的N+埋層。
11. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中每一P型井包含一堆疊的P型井和P+埋層。
12. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該多個P型井是經由P型植入而被製造。
13. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該N型井區是經由N型植入而被製造。
14. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該雙向BJT是經由一單層多晶製程而被製造。
15. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該雙向BJT是經由一雙層多晶製程而被製造。
16. 如申請專利範圍第1項所述的雙向雙極型接面電晶體，其中該雙向BJT是經由一非磊晶製程而被製造。
17. 如申請專利範圍第16項所述的雙向雙極型接面電晶體，其中該非磊晶製程包含一個三井製程。
18. 一種包含一雙向高電壓靜電放電（ESD）防護元件的電路，該雙向高電壓ESD防護元件包含：
    一p型基板；
    一N+摻雜埋層，鄰近於該基板而被設置；
    一第一P型井區，鄰近於該N+摻雜埋層而被設置；
    一第二P型井區，鄰近於該N+摻雜埋層而被設置；
    一N型井區，鄰近於該N+摻雜埋層，且圍繞該第一和該第二P型井區，從而使該N型井區的至少一部分被安插於該第一和該第二P型井區之間；
    第二和第三場氧化物（FOX）部分，鄰近於該N型井區而被設置；以及
    第二、第三和第四場板，該第一場板鄰近於該第一FOX部分而被設置，該第二和該第三場板鄰近於該第二FOX部分的各自部分而被設置，且該第四場板鄰近於該第三FOX部分而被設置；
    其中該第一和該第二P型井的每個包含至少一N+摻雜板和至少一P+摻雜板。
19. 如申請專利範圍第18項所述的電路，其中該雙向高電壓ESD防護元件更包含：
    一陽極，可實行地至少連接到該第一P型井的該至少一N+摻雜板和該至少一P+摻雜板；以及
    一陰極，可實行地至少連接到該第二P型井的該至少一N+摻雜板和該至少一P+摻雜板；
    更在其中該電路包含一馬達驅動器電路，該馬達驅動器電路包含一輸入/輸出（I/O）墊和一電力墊，該雙向高電壓ESD防護元件的該陽極或該陰極的其中之一可實行地連接到該I/O墊，且該雙向高電壓ESD防護元件的該陽極或該陰極的其中另一可實行地連接到該電力墊。
20. 一種半導體裝置，包含一第一隔離高電壓n通道金屬氧化物場效應電晶體（HVNMOS）和一第二隔離HVNMOS，其中該第一和該第二隔離HVNMOS在一公用N型井隔離區被合併。
21. 一種製造一雙向雙極型接面電晶體（BJT）的方法，包含下列步驟：
    提供一基板結構，其中該基板結構包含一p型基板區域和埋藏於該p型基板區域中的一N+摻雜埋層；
    在該p型基板區域中形成鄰近於該N+摻雜埋層的一第一P型井區、一第二P型井區和一N型井區，其中該N型井區圍繞該第一和該第二P型井區，從而使該N型井區的至少一部分被安插於該第一和該第二P型井區之間；
    在該第一和該第二P型井區的每個中形成至少一N+摻雜板和至少一P+摻雜板；
    經由處理該N型井區而形成一氧化物層，其中該氧化物層包含一第一、一第二和一第三場氧化物（FOX）部分；以及
    鄰近於該氧化物層而形成一第一、一第二、一第三和一第四場板，其中該第一場板鄰近於該第一FOX部分而被形成，該第二和該第三場板鄰近於該第二FOX部分的各自部分而被形成，且該第四場板鄰近於該第三FOX部分而被形成。
22. 如申請專利範圍第1項所述的方法，其中所述在該第一和該第二P型井區的每個中形成至少一N+摻雜板和至少一P+摻雜板的步驟包含子步驟：
    在該第一P型井區中形成一第一和一第二N+摻雜板，且在該第二P型井區中形成一第三和一第四N+摻雜板；
    在該第一P型井區中形成一第一P+摻雜板，且在該第二P型井區中形成一第二P+摻雜板，其中：
    該第一P+摻雜板被安插於該第一和該第二N+摻雜板之間，且鄰近於該第一和該第二N+摻雜板；以及
    該第二P+摻雜板被安插於該第三和該第四N+摻雜板之間，且鄰近於該第三和該第四N+摻雜板。
23. 如申請專利範圍第21項所述的方法，其中所述在該第一和該第二P型井區的每個中形成至少一N+摻雜板和至少一P+摻雜板的步驟包含子步驟：
    在該第一P型井區中形成一第一P+摻雜板，且在該第二P型井區中形成一第二P+摻雜板；
    在該第一P型井區中形成一第一、一第二、一第三和一第四N+摻雜板，且在該第二P型井區中形成一第五、一第六、一第七和一第八N+摻雜板；以及
    在該第一P型井區中形成一第一和一第二閘極結構，且在該第二P型井區中形成一第三和一第四閘極結構，其中：
    該第一P+摻雜板被安插於該第二和該第三N+摻雜板之間，且鄰近於該第二和該第三N+摻雜板；
    該第一閘極結構被安插於該第一和該第二N+摻雜板之間，且鄰近於該第一和該第二N+摻雜板；以及
    該第二閘極結構被安插於該第三和該第四N+摻雜板之間，且鄰近於該第三和該第四N+摻雜板。
24. 如申請專利範圍第23項所述的方法，其中該多個閘極結構包含一多晶矽層。
25. 如申請專利範圍第24項所述的方法，其中所述形成該多晶矽層是在離子植入按照一硬式遮罩而被執行。
26. 如申請專利範圍第21項所述的方法，其中所述形成該第一、該第二和該第三FOX部分是經由一矽局部氧化（LOCOS）製程而被執行。
27. 如申請專利範圍第21項所述的方法，其中所述形成該第一、該第二和該第三FOX部分是經由一淺溝槽隔離（STI）製程而被執行。
28. 如申請專利範圍第21項所述的方法，其中該N+埋層包含一n型磊晶層。
29. 如申請專利範圍第21項所述的方法，其中該N+埋層包含一深N型井。
30. 如申請專利範圍第21項所述的方法，其中該N+埋層包含多個堆疊的N+埋層。
31. 如申請專利範圍第21項所述的方法，其中每一P型井區包含一堆疊的P型井和P+埋層。
32. 如申請專利範圍第21項所述的方法，其中所述形成該多個P型井區是經由P型植入而被執行。
33. 如申請專利範圍第21項所述的方法，其中所述形成該N型井區是經由N型植入而被執行。
34. 如申請專利範圍第21項所述的方法，其中所述製造該雙向BJT是經由一單層多晶製程而被執行。
35. 如申請專利範圍第21項所述的方法，其中所述製造該雙向BJT是經由一雙層多晶製程而被執行。
36. 如申請專利範圍第21項所述的方法，其中所述製造該雙向BJT是經由一非磊晶製程而被執行。
37. 如申請專利範圍第36項所述的方法，其中該非磊晶製程包含一個三井製程。