JP2001210093A

JP2001210093A - リペア信号発生回路

Info

Publication number: JP2001210093A
Application number: JP2000016201A
Authority: JP
Inventors: Koji Goto; 宏二後藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2001-08-03
Also published as: US6236599B1; CN1149656C; TW455996B; DE10050363A1; KR100389172B1; CN1307361A; KR20010086262A

Abstract

(57)【要約】【課題】フューズが切断されているか否かを正しく検
出したリペア信号を出力し、不良箇所を有した回路の救
済を確実に行うこと。【解決手段】ソースを電源Ｖccに接続し、ゲートにリ
セット信号ＲＥＳＥＴが入力されるｐチャネルトランジ
スタ１と、接地されたフューズ３の他端にソースを接続
し、ドレインをｐチャネルトランジスタ１のドレインに
接続し、ゲートにリセット信号ＲＥＳＥＴが入力される
ｎチャネルトランジスタ２と、ｐチャネルトランジスタ
１とｎチャネルトランジスタ２との接続点であるノード
Ｎ１にドレインを接続し、ソースを電源Ｖccに接続し、
ｎチャネルトランジスタ２に比してオン抵抗が大きいｐ
チャネルトランジスタ５と、入力側をノードＮ１に接続
し、出力側をｐチャネルトランジスタ５のゲートに接続
し、リペア信号ＯＵＴを出力するインバータ６とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
上に搭載され、該半導体集積回路の製造過程で生じる機
能不良を冗長回路によって置き換えることを指示するリ
ペア信号を発生するリペア信号発生回路に関するもので
ある。

【０００２】

【従来の技術】近年の半導体プロセス技術の発達により
極微細加工が進み、半導体集積回路の集積度は急激に増
大し、これによって回路規模が増大している。また、最
近では、メモリバンド幅の増大、低消費電力化などの効
果を得るため、ロジック回路と大規模メモリデバイスと
を同一半導体チップ上に混載するものもある。

【０００３】同一半導体チップ上に大規模なシステム回
路を搭載すると、システム実機に半導体デバイスを実装
する際のシステム基板の底面積化、低消費電力化を達成
できる。しかし、半導体集積回路の製造の観点からする
と、単位面積当たりのトランジスタ密度が増大し、また
チップ面積の増大に伴ってウェハの欠陥係数が増大する
ため、半導体チップの歩留まりの悪化を引き起こすこと
になる。

【０００４】そこで、近年では半導体チップ上の一部の
回路、たとえば一部のメモリ回路が、製造過程で生じた
欠陥を有する場合であっても、この欠陥を有した回路と
同等の機能をもつ冗長回路を予め同一の半導体チップ上
に搭載しておき、切替回路によって、冗長回路の一部を
欠陥を有した回路に入れ替え、あるいは欠陥を有した回
路を全冗長回路に入れ替えるようして、欠陥を有した回
路を救済し、半導体チップの歩留まりを向上させるよう
にしている。

【０００５】欠陥を有した回路と冗長回路とを切り替え
る切替方式としては、たとえばフューズを用いたレーザ
トリミング方式があり、フューズの一端は、半導体集積
回路の電源または接地ノードに接続され、他端は欠陥を
有した回路を入れ替えるか否かを指示するリペア信号を
発生するリペア信号発生回路に接続される。

【０００６】レーザトリミング方式では、最初に半導体
集積回路がテストされ、不良箇所または不良ブロックを
特定されると、この特定された不良箇所または不良ブロ
ックのフューズをレーザトリミング装置によって切断す
る。このフューズの切断が生じると、リペア信号発生回
路が動作して、リペア信号発生回路から出力されるリペ
ア信号が反転される。この反転されたリペア信号をもと
に、不良箇所あるいは不良ブロックは、不良箇所あるい
は不良ブロックと同等の機能を有する冗長回路に入れ替
えられ、大規模半導体集積回路の歩留まりが向上される
ことになる。

【０００７】図５は、フューズを用いた従来のリペア信
号発生回路の構成を示す図である。このリペア信号発生
回路は、フューズ１０３が接続された状態では、リペア
信号「ＯＵＴ」を「Ｈ」レベルで出力し、フューズ１０
３が切断された状態では、リペア信号「ＯＵＴ」を
「Ｌ」レベルで出力する。

【０００８】図５において、フューズ１０３が接続され
た状態、すなわち切断されていない状態では、接地され
たフューズ１０３がインバータ１０４の入力に接続され
るため、インバータ１０４に「Ｌ」レベルが入力され、
インバータ１０４が「Ｈ」レベルを出力する。インバー
タ１０４の出力は、リペア信号「ＯＵＴ」として出力さ
れるとともに、ｐチャネルトランジスタ１０２のゲート
に入力される。ｐチャネルトランジスタ１０２のゲート
に、インバータ１０４からの「Ｈ」レベルが入力される
と、ｐチャネルトランジスタ１０２はオフ状態となる。

【０００９】この状態で、レーザトリミング装置などに
よってフューズ１０３が切断されると、インバータ１０
４の入力側は、電気的に孤立した浮きノードとなる。こ
こで、このリペア信号発生回路を搭載した半導体集積回
路に電源が供給されると、キャパシタ１０１の一端が
「Ｈ」レベルに急激に引っ張られ、すなわちキャパシタ
１０１の電荷が放電され、インバータ１０４の入力側の
ノードは、電荷の放電に相当する電荷の再分配が生じる
と同時に電位の変動が生じる。

【００１０】インバータ１０４の入力側のノードが一度
「Ｈ」レベルになると、インバータ１０４は「Ｌ」レベ
ルを出力し、ｐチャネルトランジスタ１０２のゲートに
「Ｌ」レベルが入力され、ｐチャネルトランジスタ１０
２はオン状態になる。ｐチャネルトランジスタ１０２が
オン状態になると、電源Ｖccの電圧レベル、すなわち
「Ｈ」レベルがインバータ１０４に入力され、その後、
ｐチャネルトランジスタ１０２はオン状態を保持し、イ
ンバータ１０４からの「Ｌ」レベルのリペア信号の出力
が保持されるラッチ回路として機能する。

【００１１】これによって、リペア信号発生回路は、フ
ューズ１０３が切断されていない場合、「Ｈ」レベルの
リペア信号を図示しない切替回路に出力し、フューズ１
０３が切断されている場合、「Ｌ」レベルのリペア信号
を図示しない切替回路に出力する。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来のリペア信号発生回路では、フューズ１０３の切
断によってキャパシタ１０１の容量を引き上げるように
しているため、リペア信号発生回路の製造の出来具合に
よっては、インバータ１０４の入力側の電圧が上がりき
らない場合などの現象が発生し、確実にフューズ１０３
の切断状態を検出できないという問題点があった。

【００１３】また、フューズ１０３が完全に切断されな
い場合、フューズ１０３には微小電流が流れ、低消費電
力化を達成することができないという問題点もあった。

【００１４】この発明は上記に鑑みてなされたもので、
フューズが切断されているか否かを正しく検出したリペ
ア信号を出力し、不良箇所を有した回路の救済を確実に
行うことができるとともに低消費電力化を図ることがで
きるリペア信号発生回路を得ることを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかるリペア信号発生回路は、ソースを
電源に接続し、ゲートにリセット信号が入力される第１
のｐチャネルトランジスタと、接地されたフューズの他
端にソースを接続し、ドレインを前記第１のｐチャネル
トランジスタのドレインに接続し、ゲートに前記リセッ
ト信号が入力されるｎチャネルトランジスタと、前記第
１のｐチャネルトランジスタと前記ｎチャネルトランジ
スタとの接続点にドレインを接続し、ソースを前記電源
に接続し、前記ｎチャネルトランジスタに比してオン抵
抗が大きい第２のｐチャネルトランジスタと、入力側を
前記接続点に接続し、出力側を前記第２のｐチャネルト
ランジスタのゲートに接続し、リペア信号を出力するイ
ンバータと、を備えたことを特徴とする。

【００１６】この発明によれば、第１のｐチャネルトラ
ンジスタとｎチャネルトランジスタとの各ゲートに、リ
セットオン状態を示すリセット信号が入力されると、接
続点にリセット信号を反転した電位レベルが発生し、第
２のｐチャネルトランジスタおよびインバータによって
構成される閉ループがこの電位レベルをラッチし、イン
バータからこの電位レベルを反転した電位レベルをもつ
リペア信号を出力する初期化を行う。リセットオン状態
を示すリセット信号を反転した電位レベルをもつ、リセ
ット解除を示すリセット信号が入力されると、接続点の
電位レベルは、このリセット信号を反転した電位レベル
となり、フューズが切断されていない場合、第２のｐチ
ャネルトランジスタおよびインバータによって構成され
る閉ループがこの電位レベルをラッチし、この電位レベ
ルを反転したリペア信号をインバータから出力する。一
方、フューズが切断されている場合、第２のｐチャネル
トランジスタおよびインバータによって構成される閉ル
ープの状態は、初期化時の状態を保持し、インバータか
ら、リセット解除を示すリセット信号を反転したリペア
信号が出力される。ここで、リセット解除を示すリセッ
ト信号が入力され、フューズが接続されている場合、第
２のｐチャネルトランジスタのオン抵抗は、ｎチャネル
トランジスタのオン抵抗に比して大きいので、これらの
オン抵抗による電圧の分圧比によって、接続点における
電気不安定をなくし、フューズが接続されている状態を
示すリペア信号を確実かつ安定に出力することができる
ようにしている。

【００１７】つぎの発明にかかるリペア信号発生回路
は、上記の発明において、前記電源と前記接続点との間
にコンデンサをさらに接続したことを特徴とする。

【００１８】この発明によれば、コンデンサが電源と接
続点との間に設けられ、リセット解除直後における接続
点の電位の変動を最小限に抑えるようにしている。

【００１９】つぎの発明にかかるリペア信号発生回路
は、上記の発明において、リセット解除を示す前記リセ
ット信号を遅延させる遅延回路をさらに備え、前記リペ
ア信号発生回路が搭載される半導体集積回路上の他の回
路に、リセット解除を示す前記リセット信号を遅延出力
することを特徴とする。

【００２０】この発明によれば、遅延回路が、リセット
解除によるリペア信号の確定後、リセット解除を示すリ
セット信号を遅延させて、リペア信号発生回路が搭載さ
れる半導体集積回路上の他の回路に出力し、リペア信号
によるリペア動作とリセット解除動作とが競合しないよ
うにしている。

【００２１】つぎの発明にかかるリペア信号発生回路
は、上記の発明において、前記遅延回路は、少なくとも
複数段のフリップフロップ回路を備え、前記半導体集積
回路に供給されるシステムクロックに同期してリセット
解除を示す前記リセット信号を遅延出力することを特徴
とする。

【００２２】この発明によれば、システムクロックの周
期とフリップフロップ回路の段数とによってリセット解
除を示すリセット信号の遅延時間を最適に設定できるよ
うにしている。

【００２３】つぎの発明にかかるリペア信号発生回路
は、上記の発明において、前記複数段のフリップフロッ
プ回路が出力するリセット信号に応答して前記インバー
タが出力するリペア信号をラッチ出力する第２のフリッ
プフロップ回路と、前記複数段のフリップフロップ回路
が出力するリセット信号をさらに遅延させる第３のフリ
ップフロップ回路と、前記第３のフリップフロップ回路
が出力するリセット信号の反転信号と当該リペア信号発
生回路に入力される前記リセット信号との論理積をと
り、前記第１のｐチャネルトランジスタおよび前記ｎチ
ャネルトランジスタのゲートに出力するリセット信号入
力回路と、をさらに備えたことを特徴とする。

【００２４】この発明によれば、まず、リセット信号入
力回路を介して、リセットオン状態を示すリセット信号
からリセット解除を示すリセット信号が前記第１のｐチ
ャネルトランジスタおよび前記ｎチャネルトランジスタ
のゲートに入力されることによって前記インバータから
前記フューズの切断状態に応じたリペア信号が出力され
る。その後、第２のフリップフロップ回路が、前記複数
段のフリップフロップ回路が遅延出力するリセット信号
に応答して前記インバータが出力するリペア信号をラッ
チする。その後、前記第３のフリップフロップ回路が、
前記複数段のフリップフロップ回路が遅延出力するリセ
ット信号をさらに遅延し、リセット信号入力回路が、前
記第３のフリップフロップ回路が遅延出力するリセット
信号の反転信号と当該リペア信号発生回路に入力される
前記リセット信号との論理積をとり、前記第１のｐチャ
ネルトランジスタおよび前記ｎチャネルトランジスタの
ゲートに出力し、当該リペア信号発生回路を再リセット
し、前記フューズが完全に切断されていない高抵抗状態
であっても、前記ｎチャネルトランジスタがオフ状態に
なるため、該フューズを介した微小電流が流れることが
なくなる。一方、前記第２のフリップフロップ回路は、
前記リセット信号入力回路によって当該リセット信号発
生回路を再リセットする前に、フューズの切断状態に応
じたリペア信号をラッチしているので、正常なリペア信
号が出力される。

【００２５】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるリペア信号発生回路の好適な実施の形態を
詳細に説明する。

【００２６】実施の形態１．図１は、この発明の実施の
形態１であるリペア信号発生回路の構成を示す回路図で
ある。図１において、ｐチャネルトランジスタ１のソー
スは、電源Ｖccに接続され、ゲートにはリセット信号
「ＲＥＳＥＴ」が端子Ｐ１から入力される。ｎチャネル
トランジスタ２のソースは、接地されたフューズ３に接
続され、ドレインはｐチャネルトランジスタ１のドレイ
ンに接続され、ゲートにはリセット信号「ＲＥＳＥＴ」
が端子Ｐ１から入力される。

【００２７】インバータ６の入力側は、ｐチャネルトラ
ンジスタ１とｎチャネルトランジスタ２との接続点であ
るノードＮ１に接続され、インバータ６の出力は端子Ｐ
２を介してリペア信号「ＯＵＴ」が出力される。ｐチャ
ネルトランジスタ５のソースは、電源Ｖccに接続され、
ドレインはノードＮ１に接続され、ゲートはインバータ
６の出力側に接続される。このｐチャネルトランジスタ
５のドライブ能力は、ｎチャネルトランジスタ２のドラ
イブ能力に比して低い。すなわち、ｐチャネルトランジ
スタ５のオン抵抗は、ｎチャネルトランジスタ２のオン
抵抗に比して大きな値を有する。

【００２８】図１（ａ）は、フューズ３が切断されてい
ない状態のリペア信号発生回路１０の構成を示し、図１
（ｂ）は、フューズ３が切断されたリペア信号発生回路
１０の構成を示す。まず、図１（ａ）を参照して、フュ
ーズ３が切断されていない状態におけるリペア信号発生
回路１０の動作について説明する。図１（ａ）におい
て、フューズ３が切断されていない状態、すなわちフュ
ーズ３が接続されている状態では、最終的なリペア信号
「ＯＵＴ」は「Ｈ」レベルを出力する。なお、リペア信
号発生回路１０が搭載される図示しない半導体集積回路
には、システムのリセット信号「ＲＥＳＥＴ」が供給さ
れる。リセット信号「ＲＥＳＥＴ」は、半導体集積回路
の内部状態を初期化する信号であり、「Ｌ」レベルの時
に、強制的にシステムのリセットがかかる。

【００２９】リセット信号「ＲＥＳＥＴ」は、端子Ｐ１
に入力される。システムリセットがオン状態の場合、リ
セット信号「ＲＥＳＥＴ」は「Ｌ」レベルであり、ｐチ
ャネルトランジスタ１は、オン状態となり、ｎチャネル
トランジスタ２は、オフ状態となる。この場合、ノード
Ｎ１には電源Ｖccの電源レベルが印加され、ノードＮ１
は「Ｈ」レベルとなり、インバータ６には「Ｈ」レベル
が入力される。

【００３０】このため、インバータ６は、反転した
「Ｌ」レベルを出力し、ｐチャネルトランジスタ５はオ
ン状態となる。この結果、インバータ６の入力側は再度
「Ｈ」レベルとなるため、インバータ６とｐチャネルト
ランジスタ５とで構成されるラッチ回路４の閉ループに
よって、インバータ６の出力は「Ｌ」レベルを保持し、
「Ｌ」レベルのリペア信号「ＯＵＴ」を端子Ｐ２から出
力する。

【００３１】リセット信号「ＲＥＳＥＴ」が「Ｌ」レベ
ルから「Ｈ」レベルに変化し、リセットが解除される
と、ｐチャネルトランジスタ１は、オフ状態となり、ｎ
チャネルトランジスタ２は、オン状態となる。上述した
ように、インバータ６とｐチャネルトランジスタ５とで
構成されるラッチ回路４の閉ループによって、リセット
オン時に、ｐチャネルトランジスタ５はオン状態である
ため、リセット解除の直後、すなわちリセット信号「Ｒ
ＥＳＥＴ」が「Ｌ」レベルから「Ｈ」レベルに変化した
瞬間、電源Ｖcc、ｐチャネルトランジスタ５、ノードＮ
１、ｎチャネルトランジスタ２、フューズ３および接地
を介した電流パスが形成される。

【００３２】ここで、ｐチャネルトランジスタ５のドラ
イブ能力は、ｎチャネルトランジスタ２のドライブ能力
に比して低い、すなわち、ｐチャネルトランジスタ５の
オン抵抗は、ｎチャネルトランジスタのオン抵抗に比し
て大きいため、これらオン抵抗による電圧の分圧比によ
って、ノードＮ１は、接地レベルに近づき、「Ｌ」レベ
ルに変化する。

【００３３】この結果、その後インバータ６の出力は
「Ｈ」レベルに変化し、ｐチャネルトランジスタ５はオ
フ状態に変化する。ｐチャネルトランジスタ５がオフ状
態に変化すると、電源Ｖcc、ｐチャネルトランジスタ
５、ノードＮ１、ｎチャネルトランジスタ２、フューズ
３および接地を介した電流パスが切断され、最終的にノ
ードＮ１は、ｎチャネルトランジスタ２およびフューズ
３を介した接地によって「Ｌ」レベルとなる。このた
め、インバータ６の入力側は再度「Ｌ」レベルとなり、
インバータ６とｐチャネルトランジスタ５とで構成され
るラッチ回路４の閉ループによって、インバータ６の出
力は「Ｈ」レベルを保持し、「Ｈ」レベルのリペア信号
「ＯＵＴ」を端子Ｐ２から出力し続ける。

【００３４】つぎに、図１（ｂ）を参照して、フューズ
３が切断された状態におけるリペア信号発生回路１０の
動作について説明する。図１（ｂ）において、フューズ
３が切断された状態では、最終的なリペア信号「ＯＵ
Ｔ」は「Ｌ」レベルを出力する。リセットオン状態、す
なわち、リセット信号「ＲＥＳＥＴ」が「Ｌ」レベルの
場合は、上述したフューズ３が切断されていない状態と
同じ動作である。すなわち、「Ｌ」レベルのリセット信
号「ＲＥＳＥＴ」が端子Ｐ１に入力されると、ｐチャネ
ルトランジスタ１は、オン状態となり、ｎチャネルトラ
ンジスタ２は、オフ状態となる。

【００３５】この場合、ノードＮ１には電源Ｖccの電源
レベルが印加され、ノードＮ１は「Ｈ」レベルとなり、
インバータ６には「Ｈ」レベルが入力される。このた
め、インバータ６は、反転した「Ｌ」レベルを出力し、
ｐチャネルトランジスタ５はオン状態となる。この結
果、インバータ６の入力側は再度「Ｈ」レベルとなるた
め、インバータ６とｐチャネルトランジスタ５とで構成
されるラッチ回路４の閉ループによって、インバータ６
の出力は「Ｌ」レベルを保持し、「Ｌ」レベルのリペア
信号「ＯＵＴ」を端子Ｐ２から出力する。

【００３６】リセット信号「ＲＥＳＥＴ」が「Ｌ」レベ
ルから「Ｈ」レベルに変化し、リセットが解除される
と、ｐチャネルトランジスタ１は、オフ状態となり、ｎ
チャネルトランジスタ２は、オン状態となる。ここで、
フューズ３は切断されているため、インバータ６に対し
て、ｐチャネルトランジスタ１による駆動はもちろん、
オン状態となっているｎチャネルトランジスタ２による
駆動もなされない。

【００３７】一方、リセットオン時において、ｐチャネ
ルトランジスタ５はオン状態を保持しているため、リセ
ット解除後も、ノードＮ１は、電源Ｖccによる電源レベ
ル、すなわち「Ｈ」レベルを維持する。このため、イン
バータ６の入力側は「Ｈ」レベルを維持し、インバータ
６とｐチャネルトランジスタ５とで構成されるラッチ回
路４の閉ループによって、インバータ６の出力は「Ｌ」
レベルを保持し、「Ｌ」レベルのリペア信号「ＯＵＴ」
を端子Ｐ２から出力し続ける。

【００３８】これによって、フューズ３が切断されてい
ない状態では、リセット解除後、「Ｈ」レベルのリペア
信号「ＯＵＴ」を出力し続け、フューズ３が切断されて
いる状態では、リセット解除後、「Ｌ」レベルのリペア
信号「ＯＵＴ」を出力し続ける。

【００３９】この実施の形態１によれば、フューズ３の
切断の有無にかかわらず、リセット解除後、いかなる電
流パスも生じないので、低消費電力化されたリペア信号
発生回路を実現できる。また、リセット信号「ＲＥＳＥ
Ｔ」によってラッチ回路４が確実に初期化されるように
しているので、リペア信号発生回路１０の回路動作が安
定し、半導体製造プロセス上のバラツキがある場合であ
っても、リペア信号回路自体の歩留まりを高めることが
できる。

【００４０】実施の形態２．つぎに、この発明の実施の
形態２について説明する。この実施の形態２では、図１
に示したリペア信号発生回路１０のノードＮ１の電圧レ
ベルを一定期間安定させるコンデンサを設けるようにし
ている。

【００４１】図２は、この発明の実施の形態２であるリ
ペア信号発生回路の構成を示す回路図である。図２
（ａ）は、フューズ３が切断されない状態でのリペア信
号発生回路の構成を示し、図２（ｂ）は、フューズ３が
切断された状態のリペア信号発生回路の構成を示してい
る。図２に示すリペア信号発生回路２０は、図１に示し
たリペア信号発生回路１０のノードＮ１に対応するノー
ドＮ２と電源Ｖccとの間にコンデンサ２１をさらに接続
した構成としている。このコンデンサ２１を設けること
によって、ノードＮ２の電位の変化を緩慢にすることが
できる。その他の構成は、図１に示したリペア信号発生
回路１０と同じであり、同一構成部分には同一符号を付
している。

【００４２】まず、図２（ａ）を参照して、フューズ３
が切断されない状態におけるリペア信号発生回路２０の
動作について説明する。リセットオン時、すなわちリセ
ット信号「ＲＥＳＥＴ」が「Ｌ」レベルの場合、コンデ
ンサ２１およびインバータ６の入力側が接続されるノー
ドＮ２は「Ｈ」レベルになり、ラッチ回路４の閉ループ
によって端子Ｐ２から「Ｌ」レベルのリペア信号「ＯＵ
Ｔ」が出力される。この場合、コンデンサ２１は「Ｈ」
レベルに充電される。

【００４３】リセット解除後、すなわちリセット信号
「ＲＥＳＥＴ」が「Ｌ」レベルから「Ｈ」レベルに変化
した後は、ｐチャネルトランジスタ５のオン抵抗がｎチ
ャネルトランジスタ２のオン抵抗に比して大きいため、
電源Ｖcc、ｐチャネルトランジスタ５、ノードＮ２、ｎ
チャネルトランジスタ２、フューズ３および接地を介し
た電流パス上で、オン抵抗による電圧の分圧比によって
ノードＮ２は、「Ｌ」レベルに変化する。この結果、そ
の後インバータ６の出力は「Ｈ」レベルに変化し、ｐチ
ャネルトランジスタ５はオフ状態に変化する。

【００４４】ｐチャネルトランジスタ５がオフ状態に変
化すると、電源Ｖcc、ｐチャネルトランジスタ５、ノー
ドＮ２、ｎチャネルトランジスタ２、フューズ３および
接地を介した電流パスが切断され、最終的にノードＮ１
は、ｎチャネルトランジスタ２およびフューズ３を介し
た接地によって「Ｌ」レベルとなる。このため、インバ
ータ６の入力側は再度「Ｌ」レベルとなり、インバータ
６とｐチャネルトランジスタ５とで構成されるラッチ回
路４の閉ループによって、インバータ６の出力は「Ｈ」
レベルを保持し、「Ｈ」レベルのリペア信号「ＯＵＴ」
を端子Ｐ２から出力し続ける。

【００４５】つぎに、図２（ｂ）を参照して、フューズ
３が切断された状態におけるリペア信号発生回路２０の
動作について説明する。リセットオン時では、フューズ
が切断されていない状態と同様に、リセット信号「ＲＥ
ＳＥＴ」の「Ｌ」レベルによって、コンデンサ２１およ
びインバータ６の入力側が接続されるノードＮ２は
「Ｈ」レベルになり、ラッチ回路４の閉ループによって
端子Ｐ２から「Ｌ」レベルのリペア信号「ＯＵＴ」が出
力される。この場合、コンデンサ２１は「Ｈ」レベルに
充電される。

【００４６】リセット解除時、すなわちリセット信号
「ＲＥＳＥＴ」が「Ｌ」レベルから「Ｈ」レベルに変化
した後は、フューズ３が切断されており、またｐチャネ
ルトランジスタ１がオフ状態であるため、ｎチャネルト
ランジスタ２およびｐチャネルトランジスタ１によって
インバータ６が駆動されることはない。ここで、リセッ
トオン状態からリセット解除状態に移行する瞬間、ｎチ
ャネルトランジスタ２がオフ状態からオン状態に遷移す
るので、ｎチャネルトランジスタ２の近傍のノードＮ２
において電荷の再分配が発生するが、ノードＮ２に、こ
の電荷の再分配を発生される電気容量に比して十分大き
な電気容量をもつコンデンサ２１が接続されているた
め、この電荷の再分配によるノードＮ２における電位の
変動を減衰させることができる。

【００４７】ここで、ｐチャネルトランジスタ５はオン
状態を保持しているため、リセット解除後も、ノードＮ
２は、電源Ｖccによる電源レベル、すなわち「Ｈ」レベ
ルを維持する。このため、インバータ６の入力側は
「Ｈ」レベルを維持し、インバータ６とｐチャネルトラ
ンジスタ５とで構成されるラッチ回路４の閉ループによ
って、インバータ６の出力は「Ｌ」レベルを保持し、
「Ｌ」レベルのリペア信号「ＯＵＴ」を端子Ｐ２から出
力し続ける。

【００４８】なお、ノードＮ２における電位が一瞬でも
「Ｌ」レベルになると、ラッチ回路４によって反転した
「Ｈ」レベルがラッチされてしまうことになり、フュー
ズ３が切断されているにもかかわらず、フューズ３が接
続されている状態を示すリペア信号「ＯＵＴ」を出力す
ることになる。

【００４９】これによって、フューズ３が切断されてい
ない状態では、リセット解除後、「Ｈ」レベルのリペア
信号「ＯＵＴ」を出力し続け、フューズ３が切断されて
いる状態では、リセット解除後、「Ｌ」レベルのリペア
信号「ＯＵＴ」を出力し続ける。特に、フューズ３が切
断されている状態におけるリセット解除時における
「Ｌ」レベルのリペア信号「ＯＵＴ」を安定して出力す
ることができる。

【００５０】この実施の形態２によれば、実施の形態１
と同様に、フューズ３の切断の有無にかかわらず、リセ
ット解除後、いかなる電流パスも生じないので、低消費
電力化されたリペア信号発生回路を実現できるととも
に、リセット信号「ＲＥＳＥＴ」によってラッチ回路４
が確実に初期化されようにしているので、リペア信号発
生回路１０の回路動作が安定し、半導体製造プロセス上
のバラツキがある場合であっても、リペア信号回路自体
の歩留まりを高めることができる。また、コンデンサ２
１によって、リセット解除直後におけるノードＮ２の電
圧変動を減衰させるようにしているので、フューズ３の
切断の検出を安定して行うことができる。

【００５１】実施の形態３．つぎに、この発明の実施の
形態３について説明する。この実施の形態３では、リペ
ア信号発生回路が供給するリペア信号が確定した後に、
このリペア信号発生回路が搭載される半導体集積回路上
の他の回路に、リセット解除を指示するリセット信号を
供給するようにし、リペア信号に基づいたリペア動作
と、この半導体集積回路上の他の回路のリセット解除動
作との競合によるタイミングクリティカルな動作を回避
するようにしている。

【００５２】図３は、この発明の実施の形態３であるリ
ペア信号発生回路の構成を示す回路図である。図３に示
すリペア信号発生回路３０は、図２に示したリペア信号
発生回路２０にリセット信号発生回路３１を付加した構
成である。

【００５３】リセット信号発生回路３１は、二つのフリ
ップフロップ回路３２，３３を有し、各フリップフロッ
プ回路３２，３３は、カスケード接続される。各フリッ
プフロップ回路３２，３３の端子Ｔには、端子Ｐ３を介
してシステムクロック「ＳＹＳＴＥＭ＿ＣＬＫ」が供給
される。また、各フリップフロップ回路３２，３３の端
子Ｒおよびフリップフロップ回路の端子Ｄには、リセッ
ト信号「ＲＥＳＥＴ」が供給される。さらに、フリップ
フロップ回路３３の端子Ｄには、フリップフロップ回路
３２の出力端子である端子Ｙからの出力が入力され、フ
リップフロップ回路３３の端子Ｙから、端子Ｐ４を介し
て図示しない半導体集積回路上におけるリペア信号発生
回路以外の他の回路に、リセット信号「ＩＮＴＥＲＮＡ
Ｌ＿ＲＥＳＥＴ」を出力する。

【００５４】各フリップフロップ回路３２，３３は、シ
ステムクロック「ＳＹＳＴＥＭ＿ＣＬＫ」の立ち上がり
に同期して端子Ｄに入力されたデータをラッチし、端子
Ｙからラッチしたデータを出力する。また、各フリップ
フロップ回路３２，３３は、端子Ｒに「Ｌ」レベルのデ
ータが供給されると、これを反転した「Ｈ」レベルのデ
ータが入力され、端子Ｙからの出力を強制的に「Ｌ」レ
ベルで出力する。

【００５５】端子Ｐ１から入力されるリセット信号「Ｒ
ＥＳＥＴ」が「Ｌ」レベルの時、すなわちリセットオン
時、リセット信号発生回路３１の各フリップフロップ回
路３２，３３の端子Ｒにも、「Ｌ」レベルのリセット信
号「ＲＥＳＥＴ」が入力され、リセット信号「ＩＮＴＥ
ＲＮＡＬ＿ＲＥＳＥＴ」は「Ｌ」レベルを出力する。リ
セット信号「ＩＮＴＥＲＮＡＬ＿ＲＥＳＥＴ」が「Ｌ」
レベルの時、半導体集積回路上のリペア信号発生回路以
外の回路は全て初期化される。

【００５６】リセット信号「ＲＥＳＥＴ」がリセット解
除して「Ｌ」レベルから「Ｈ」レベルに変化すると、リ
ペア信号発生回路のリセットが解除され、フューズ３が
切断されていない場合、「Ｈ」レベルのリペア信号「Ｏ
ＵＴ」を出力し、フューズ３が切断されている場合、
「Ｌ」レベルのリペア信号「ＯＵＴ」を出力する。この
とき、リセット信号発生回路３１は「Ｌ」レベルを保持
し続け、半導体集積回路上のリペア信号発生回路以外の
回路は、リセットがかかったままの状態である。

【００５７】その後、端子Ｐ３からシステムクロック
「ＳＹＳＴＥＭ＿ＣＬＫ」が供給され始めると、フリッ
プフロップ回路３２は、システムクロック「ＳＹＳＴＥ
Ｍ＿ＣＬＫ」の最初の立ち上がりで、リセット信号「Ｒ
ＥＳＥＴ」をラッチする。このとき、リセット解除状態
であるので、ラッチされるリセット信号「ＲＥＳＥＴ」
は「Ｈ」レベルのデータである。つぎにシステムクロッ
ク「ＳＹＳＴＥＭ＿ＣＬＫ」の２番目の立ち上がりが各
フリップフロップ回路３２，３３に入力されると、フリ
ップフロップ回路３３は、フリップフロップ回路３２か
ら入力された「Ｈ」レベルのデータをラッチし、「Ｈ」
レベルのリセット信号「ＩＮＴＥＲＮＡＬ＿ＲＥＳＥ
Ｔ」を出力する。

【００５８】これによって、半導体集積回路上のリペア
信号発生回路以外の回路はリセット解除されることにな
る。この場合、半導体集積回路上のリペア信号発生回路
以外の他の回路にはまず、リセット解除によって確定し
たリペア信号「ＯＵＴ」が出力され、その後、システム
クロック「ＳＹＳＴＥＭ＿ＣＬＫ」およびフリップフロ
ップ回路３２，３３の段数に応じた分の遅延をもって、
リセット信号発生回路３１からリセット信号「ＩＮＴＥ
ＲＮＡＬ＿ＲＥＳＥＴ」が出力される。

【００５９】すなわち、半導体集積回路に入力される外
部のリセット信号「ＲＥＳＥＴ」が解除され、リペア信
号発生回路のリセットが解除され、フューズ３の切断／
非切断の状態に応じて半導体集積回路内の回路が救済さ
れた後、システムクロック「ＳＹＳＴＥＭ＿ＣＬＫ」お
よびフリップフロップ回路３２，３３の段数分、遅延し
て、半導体集積回路内の回路が立ち上がる。このため、
完全に半導体集積回路内の回路がリペアされた後、タイ
ミング的に余裕をもって、半導体集積回路内におけるリ
ペア信号発生回路以外の回路のリセット解除を行うこと
ができる。

【００６０】なお、上述した実施の形態３では、フリッ
プフロップ回路２２，２３の段数を２段に設定したが、
これに限らず、３段以上のフリップフロップ回路を直接
接続するようにしてもよい。この場合、システムクロッ
ク「ＳＹＳＴＥＭ＿ＣＬＫ」の周期を加味し、所望の遅
延時間を得るための段数を設定するとよい。

【００６１】この実施の形態３によれば、リセット信号
発生回路３１が、リペア信号発生回路によるリセット解
除を確定し、半導体集積回路内の回路に対するリペアが
完全に行われた後に、この半導体集積回路内の回路に対
するリセット解除を行うようにしているので、リペア動
作とリセット動作との競合がなくなり、安全なタイミン
グでリペア動作とリセット動作とを行うことができる。

【００６２】実施の形態４．つぎに、この発明の実施の
形態４について説明する。この実施の形態４では、フュ
ーズ３が完全に切断されていない場合に、フューズ３に
流れる微小電流の発生を防ぎ、低消費電力化を図るよう
にしている。

【００６３】図４は、この発明の実施の形態４であるリ
ペア信号発生回路の構成を示す回路図である。図４に示
すリペア信号発生回路４０は、図３に示したリペア信号
発生回路３０に、フリップフロップ回路４１と、フリッ
プフロップ回路４２と、アンド回路４３とをさらに付加
した構成である。その他の構成は、図３に示したリペア
信号発生回路３０と同じ構成であり、同一構成部分には
同一符号を付している。

【００６４】図４において、フリップフロップ回路４２
は、リセット信号発生回路３１内のフリップフロップ回
路３３の後段に接続される。フリップフロップ回路４２
の端子Ｔには、端子Ｐ３を介してシステムクロック「Ｓ
ＹＳＴＥＭ＿ＣＬＫ」が供給される。また、フリップフ
ロップ回路４２の端子Ｒにはリセット信号「ＲＥＳＥ
Ｔ」が供給される。さらに、フリップフロップ回路４２
の端子Ｄには、フリップフロップ回路３３の端子Ｙから
の出力が入力され、フリップフロップ回路４２の端子か
ら出力されるリセット信号Ｓ２は、反転されて、アンド
回路４３に入力される。

【００６５】アンド回路４３には、端子Ｐ１からのリセ
ット信号「ＲＥＳＥＴ」が入力されるとともに、上述し
たフリップフロップ回路４２から、システムクロック
「ＳＹＳＴＥＭ＿ＣＬＫ」の３クロック分遅延したリセ
ット信号Ｓ２が入力される。このため、フューズ回路４
４には、端子Ｐ１から入力されるリセット信号「ＲＥＳ
ＥＴ」がそのまま入力され、フューズ３の切断／非切断
の状態に応じたリペア信号Ｓ４をフリップフロップ回路
４１に出力することになる。その後、システムクロック
「ＳＹＳＴＥＭ＿ＣＬＫ」の３クロック分遅延した
「Ｈ」レベルのリセット信号Ｓ２の反転信号がアンド回
路４３の他端に入力され、このリセット信号Ｓ２の入力
によって、再度、「Ｌ」レベルのリセットオン状態を示
すリセット信号Ｓ３がフューズ回路４４に入力され、フ
ューズ回路４４はリセット状態となる。

【００６６】このリセット信号Ｓ２の反転信号がアンド
回路４３に入力されてフューズ回路４４がリセット状態
となる前に、フリップフロップ回路４１の端子Ｔには、
フリップフロップ回路３３の端子Ｙから出力されたリセ
ット信号Ｓ１を反転した信号が入力され、このリセット
信号Ｓ１をラッチクロックとし、リセット信号Ｓ１が
「Ｌ」レベルのときに端子Ｄに入力されるリセット信号
Ｓ４を取り込み、「Ｈ」レベルのときに、この取り込ん
だリセット信号Ｓ４のデータをラッチし、リペア信号
「ＯＵＴ」として出力する。すなわち、フリップフロッ
プ回路４１は、システムクロック「ＳＹＳＴＥＭ＿ＣＬ
Ｋ」２クロック分経過するまでに、フューズ回路４４が
確実に判定したリペア信号Ｓ４を取り込み、システムク
ロック「ＳＹＳＴＥＭ＿ＣＬＫ」２クロック分経過後、
ラッチしたリセット信号「ＯＵＴ」を端子Ｐ２に出力す
る。

【００６７】また、フリップフロップ回路３３から出力
されるリセット信号Ｓ１は、システムクロック「ＳＹＳ
ＴＥＭ＿ＣＬＫ」２クロック分遅延した信号であり、リ
セット信号Ｓ２によってフューズ回路４４が再リセット
される前に、フューズ３の切断状態に応じた正常なリペ
ア信号Ｓ４がフリップフロップ回路４１に確実に取り込
まれることになる。一方、このリセット信号Ｓ１は、端
子Ｐ１から入力されるリセット信号「ＲＥＳＥＴ」を、
システムクロック「ＳＹＳＴＥＭ＿ＣＬＫ」２クロック
分遅延したリセット信号「ＩＮＴＥＲＮＡＬ＿ＲＥＳＥ
Ｔ」として、端子Ｐ４に出力される。

【００６８】これによって、たとえばフューズ回路４４
のフューズ３が完全に切断されず、たとえば数十ＭΩと
いった高い抵抗を有する場合であっても、ｎチャネルト
ランジスタ２がオフ状態となるため、フューズ３には、
電源Ｖcc、ノードＮ２、フューズ３を介した微小電流が
流れるパスが生成されず、低消費電力化を促進すること
になる。一方、上述したように、フリップフロップ回路
４１は、フューズ３の切断状態に応じた正常なリペア信
号Ｓ４を確実に取り込み、リペア信号「ＯＵＴ」として
端子Ｐ２に出力する。

【００６９】なお、上述した実施の形態４では、フリッ
プフロップ回路４１がフリップフロップ回路３３が出力
するリセット信号Ｓ１の反転信号をラッチクロックと
し、システムクロック「ＳＹＳＴＥＭ＿ＣＬＫ」２クロ
ック分遅延した状態で端子Ｐ２にリペア信号「ＯＵＴ」
を出力するとともに、リセット信号Ｓ１をリセット信号
「ＩＮＴＥＲＮＡＬ＿ＲＥＳＥＴ」として端子Ｐ４に出
力しているが、フリップフロップ回路４２から出力され
るリセット信号Ｓ２をリセット信号「ＩＮＴＥＲＮＡＬ
＿ＲＥＳＥＴ」として端子Ｐ４に出力するようにしても
よい。この場合、端子Ｐ２から出力されるリペア信号
「ＯＵＴ」によるリペア動作と端子Ｐ４から出力される
リセット信号「ＩＮＴＥＲＮＡＬ＿ＲＥＳＥＴ」による
リセット動作との競合を確実に避けることができる。

【００７０】この実施の形態４によれば、フリップフロ
ップ回路４１によってフューズ３の切断状態に応じた正
常なリペア信号「ＯＵＴ」を出力することができるとと
もに、このフリップフロップ回路４１がこの正常なリペ
ア信号「ＯＵＴ」を取り込んだ後に、アンド回路４３に
よって再びフューズ回路４４をリセットしてｎチャネル
トランジスタ２をオフ状態にするようにしているので、
フューズ３の切断が完全でない場合であっても、このフ
ューズ３には電流が流れず、低消費電力化を図ることが
できる。

【００７１】

【発明の効果】以上説明したように、この発明によれ
ば、第１のｐチャネルトランジスタとｎチャネルトラン
ジスタとの各ゲートに、リセットオン状態を示すリセッ
ト信号が入力されると、接続点にリセット信号を反転し
た電位レベルが発生し、第２のｐチャネルトランジスタ
およびインバータによって構成される閉ループがこの電
位レベルをラッチし、インバータからこの電位レベルを
反転した電位レベルをもつリペア信号を出力する初期化
を行う。リセットオン状態を示すリセット信号を反転し
た電位レベルをもつ、リセット解除を示すリセット信号
が入力されると、接続点の電位レベルは、このリセット
信号を反転した電位レベルとなり、フューズが切断され
ていない場合、第２のｐチャネルトランジスタおよびイ
ンバータによって構成される閉ループがこの電位レベル
をラッチし、この電位レベルを反転したリペア信号をイ
ンバータから出力する。一方、フューズが切断されてい
る場合、第２のｐチャネルトランジスタおよびインバー
タによって構成される閉ループの状態は、初期化時の状
態を保持し、インバータから、リセット解除を示すリセ
ット信号を反転したリペア信号が出力される。ここで、
リセット解除を示すリセット信号が入力され、フューズ
が接続されている場合、第２のｐチャネルトランジスタ
のオン抵抗は、ｎチャネルトランジスタのオン抵抗に比
して大きいので、これらのオン抵抗による電圧の分圧比
によって、接続点における電気不安定をなくし、フュー
ズが接続されている状態を示すリペア信号を確実かつ安
定に出力することができるようにしているので、確実か
つ安定したリペア信号を簡易な構成によって出力するこ
とができるとともに、リセット解除後においてフューズ
の切断／非切断にかかわらず、電源から接地への電流パ
スが発生しないため、低消費電力化を高めることができ
るという効果を奏する。

【００７２】つぎの発明によれば、コンデンサが電源と
接続点との間に設けられ、リセット解除直後における接
続点の電位の変動を最小限に抑えるようにしているの
で、一層、確実かつ安定したリペア信号を出力すること
ができるという効果を奏する。

【００７３】つぎの発明によれば、遅延回路が、リセッ
ト解除によるリペア信号の確定後、リセット解除を示す
リセット信号を遅延させて、リペア信号発生回路が搭載
される半導体集積回路上の他の回路に出力し、リペア信
号によるリペア動作とリセット解除動作とが競合しない
ようにしているので、半導体集積回路上の他の回路にお
けるリペア動作とリセット解除動作とを安全に行うこと
ができるという効果を奏する。

【００７４】つぎの発明によれば、システムクロックの
周期とフリップフロップ回路の段数とによってリセット
解除を示すリセット信号の遅延時間を最適に設定できる
ようにしているので、一層、安全なリペア動作とリセッ
ト解除動作とを行うことができるという効果を奏する。

【００７５】つぎの発明によれば、まず、リセット信号
入力回路を介して、リセットオン状態を示すリセット信
号からリセット解除を示すリセット信号が前記第１のｐ
チャネルトランジスタおよび前記ｎチャネルトランジス
タのゲートに入力されることによって前記インバータか
ら前記フューズの切断状態に応じたリペア信号が出力さ
れる。その後、第２のフリップフロップ回路が、前記複
数段のフリップフロップ回路が遅延出力するリセット信
号に応答して前記インバータが出力するリペア信号をラ
ッチする。その後、前記第３のフリップフロップ回路
が、前記複数段のフリップフロップ回路が遅延出力する
リセット信号をさらに遅延し、リセット信号入力回路
が、前記第３のフリップフロップ回路が遅延出力するリ
セット信号の反転信号と当該リペア信号発生回路に入力
される前記リセット信号との論理積をとり、前記第１の
ｐチャネルトランジスタおよび前記ｎチャネルトランジ
スタのゲートに出力し、当該リペア信号発生回路を再リ
セットし、前記フューズが完全に切断されていない高抵
抗状態であっても、前記ｎチャネルトランジスタがオフ
状態になるため、該フューズを介した微小電流が流れる
ことがなくなる。一方、前記第２のフリップフロップ回
路は、前記リセット信号入力回路によって当該リセット
信号発生回路を再リセットする前に、フューズの切断状
態に応じたリペア信号をラッチしているので、正常なリ
ペア信号が出力されるようにしているので、フューズの
切断状態が完全でない場合に該フューズを介した微小電
流の発生を防ぎ、低消費電力化を一層促進することがで
きるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１であるリペア信号発
生回路の構成を示す回路図である。

【図２】この発明の実施の形態２であるリペア信号発
生回路の構成を示す回路図である。

【図３】この発明の実施の形態３であるリペア信号発
生回路の構成を示す回路図である。

【図４】この発明の実施の形態４であるリペア信号発
生回路の構成を示す回路図である。

【図５】従来におけるリペア信号発生回路の構成を示
す図である。

【符号の説明】

１，５ｐチャネルトランジスタ、２ｎチャネルトラ
ンジスタ、３フューズ、４ラッチ回路、６インバ
ータ、１０，２０，３０，４０リペア信号発生回路、
２１コンデンサ、３１リセット信号発生回路、３
２，３３，４１，４２フリップフロップ回路、４３
アンド回路、Ｎ１，Ｎ２ノード、Ｖcc電源、Ｐ１〜Ｐ
４端子。

Claims

【特許請求の範囲】

【請求項１】ソースを電源に接続し、ゲートにリセッ
ト信号が入力される第１のｐチャネルトランジスタと、接地されたフューズの他端にソースを接続し、ドレイン
を前記第１のｐチャネルトランジスタのドレインに接続
し、ゲートに前記リセット信号が入力されるｎチャネル
トランジスタと、前記第１のｐチャネルトランジスタと前記ｎチャネルト
ランジスタとの接続点にドレインを接続し、ソースを前
記電源に接続し、前記ｎチャネルトランジスタに比して
オン抵抗が大きい第２のｐチャネルトランジスタと、入力側を前記接続点に接続し、出力側を前記第２のｐチ
ャネルトランジスタのゲートに接続し、リペア信号を出
力するインバータと、を備えたことを特徴とするリペア信号発生回路。
【請求項２】前記電源と前記接続点との間にコンデン
サをさらに接続したことを特徴とする請求項１に記載の
リペア信号発生回路。
【請求項３】リセット解除を示す前記リセット信号を
遅延させる遅延回路をさらに備え、前記リペア信号発生回路が搭載される半導体集積回路上
の他の回路に、リセット解除を示す前記リセット信号を
遅延出力することを特徴とする請求項１または２に記載
のリペア信号発生回路。
【請求項４】前記遅延回路は、少なくとも複数段のフリップフロップ回路を備え、前記半導体集積回路に供給されるシステムクロックに同
期してリセット解除を示す前記リセット信号を遅延出力
することを特徴とする請求項３に記載のリペア信号発生
回路。
【請求項５】前記複数段のフリップフロップ回路が出力
するリセット信号に応答して前記インバータが出力する
リペア信号をラッチ出力する第２のフリップフロップ回
路と、前記複数段のフリップフロップ回路が出力するリセット
信号をさらに遅延させる第３のフリップフロップ回路
と、前記第３のフリップフロップ回路が出力するリセット信
号の反転信号と当該リペア信号発生回路に入力される前
記リセット信号との論理積をとり、前記第１のｐチャネ
ルトランジスタおよび前記ｎチャネルトランジスタのゲ
ートに出力するリセット信号入力回路と、をさらに備えたことを特徴とする請求項４に記載のリペ
ア信号発生回路。