JP2002124858A - 遅延回路および方法 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が低下しても遅延時間が過剰に増加
せず、遅延時間の増加を抑制することが可能な遅延回路
を提供すること。 【解決手段】 ロウレベル及びハイレベルの論理レベル
を有する論理信号ＳＩＮを遅延させる遅延回路におい
て、論理信号ＳＩＮの論理レベルがロウレベルの場合と
ハイレベルの場合とで遅延時間が異なる遅延特性を有
し、ロウレベル及びハイレベルの論理レベルのうち、遅
延時間が短い方の論理レベルを遅延対象とする。すなわ
ち、遅延経路の各ノードに対し、各ノードに現れる信号
の遷移領域において、オフ状態からオン状態に変化する
ｎ型ＭＯＳトランジスタＮ１１，Ｎ１２およびｐ型ＭＯ
ＳトランジスタＰ１１，Ｐ１２をＭＯＳキャパシタとし
て設ける。これにより、電源電圧に対する遅延時間の依
存性が抑制され、電源電圧が低下しても、遅延時間が過
剰に増加することがなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ロウレベル及び
ハイレベルの２値の論理レベルを有する論理信号を遅延
させるための遅延回路および方法に関し、特に電源電圧
に対する遅延時間の依存性を抑えるための技術に関す
る。

【０００２】

【従来の技術】従来、半導体装置では、各回路を動作さ
せる上で必要とされる信号のタイミングを得るために遅
延回路を用いている。図１６に、従来技術にかかる遅延
回路の構成例を示す。同図に示す例は、複数のインバー
タＪＶ１〜ＪＶ４によりインバータチェーンを構成し、
各インバータの出力部とグランドとの間にはｎ型ＭＯＳ
トランジスタＪＮ１〜ＪＮ４を接続したものである。こ
れらｎ型ＭＯＳトランジスタＪＮ１〜ＪＮ４のゲート
は、インバータＪＶ１〜ＪＶ４の出力部にそれぞれ接続
され、これらｎ型ＭＯＳトランジスタＪＮ１〜ＪＮ４の
ソース及びドレインはグランドに接続されている。

【０００３】この従来技術にかかる遅延回路によれば、
ｎ型ＭＯＳトランジスタＪＮ１〜ＪＮ４がＭＯＳ容量を
形成し、各インバータに容量性の負荷が接続されるた
め、各インバータの出力信号の変化が緩やかとなり、こ
の遅延回路を通過する信号に遅延が生じる。

【０００４】

【発明が解決しようとする課題】ところで、近年、デバ
イス構造の微細化に伴う各種の耐圧の低下と低消費電力
化の観点から、半導体装置の電源電圧を低下させ、内部
回路を低電圧で動作させるのが通例となっている。しか
しながら、上述の従来技術にかかる遅延回路によれば、
電源電圧が低下すると、通常の論理回路系での遅延量に
対して遅延時間が過剰に増大し、各信号のタイミング関
係が満足されなくなるという問題がある。

【０００５】以下、この問題を詳細に説明する。ＤＲＡ
Ｍなどの半導体装置では、例えばデコーダ内部にアドレ
ス信号線が長い距離にわたって配線されており、この配
線自体が寄生抵抗と寄生容量を有している。図１７に、
この種の信号線ＳＬと、この信号線を駆動するためのド
ライバＤ（インバータ）とを示す。この信号線ＳＬの先
には否定的論理積（ＮＡＮＤ）などの論理ゲートの入力
部が接続される。同図において、ドライバＤから上述の
論理ゲートに信号を送る場合、ドライバＤは信号線ＳＬ
に寄生する負荷を駆動する。このとき、信号線ＳＬ上の
信号のレベルは、信号線ＳＬの寄生抵抗Ｒと、ドライバ
Ｄ自体の出力抵抗（すなわち、駆動用トランジスタのオ
ン抵抗）と、信号線ＳＬの寄生容量Ｃとにより定まる時
定数に従って変化する。

【０００６】ここで、ドライバＤを構成する駆動用トラ
ンジスタのオン抵抗は、電源電圧の依存性を有し、電源
電圧が低下すると、電源電圧の２乗に比例して増加する
ものの、信号線の寄生抵抗は電源電圧の依存性を有しな
い。したがって、一般に、配線の寄生抵抗を負荷として
有する回路系では、信号の遅延時間は電源電圧に対して
大きな依存性を持たない傾向を示す。

【０００７】これに対し、上述の図１６に示す遅延回路
の場合、各インバータの出力部に接続された配線は短い
ため、実質的な配線抵抗は存在せず、ＭＯＳキャパシタ
と共に時定数として寄与する抵抗成分は、各インバータ
を構成するトランジスタのオン抵抗が支配的である。こ
のため、従来の遅延回路によれば、図１８に示すよう
に、一般の論理回路系に比較して電源電圧に対する遅延
時間の依存性が大きくなり、電源電圧の低下に伴って遅
延時間が過剰となる。この結果、内部の論理回路系を経
由した信号と、遅延回路を経由した信号との間にタイミ
ング上のずれが生じ、これらの信号を受けて動作する回
路が誤動作する場合がある。

【０００８】この発明は、上記事情に鑑みてなされたも
のであって、電源電圧が低下しても遅延時間が過剰に増
加せず、遅延時間の増加を抑制することが可能な遅延回
路および方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明にかかる遅延回路は、ロウレベル及びハイレベルの論
理レベルを有する論理信号を遅延させる遅延回路におい
て、１または２以上のインバータからなるインバータチ
ェーンと、前記インバータの出力部に接続され、前記遅
延対象の論理レベルを有する論理信号が入力された場合
に前記インバータの出力部に現れる信号の遷移領域にお
いてオフ状態からオン状態になるＭＯＳキャパシタとを
備えたことを特徴とする。

【００１０】この発明にかかる遅延回路は、ロウレベル
及びハイレベルの論理レベルを有する論理信号を遅延さ
せる遅延回路において、１または２以上のインバータか
らなるインバータチェーンと、 前記インバータの出力
部に接続され、電源電圧に対する前記インバータの出力
抵抗の変化に対応して容量値が変化するＭＯＳキャパシ
タとを備えたことを特徴とする。

【００１１】前記遅延回路において、前記ＭＯＳキャパ
シタがオン状態にあるゲート電圧範囲とオフ状態にある
ゲート電圧範囲との比率は、前記インバータの出力部に
現れる信号の遷移領域において電源電圧の増減に比例す
ることを特徴とする。前記遅延回路において、前記ＭＯ
Ｓキャパシタの容量値は、前記インバータの出力部に現
れる信号の遷移領域において増加する方向に変化するこ
とを特徴とする。前記遅延回路において、前記ＭＯＳキ
ャパシタは、前記論理信号の伝搬経路上のノードであっ
て、前記論理信号の論理レベルがロウレベルからハイレ
ベルに変化するノードにゲートが接続され、ソース及び
ドレインがグランドに固定されたｎ型ＭＯＳトランジス
タからなることを特徴とする。

【００１２】前記遅延回路において、前記ＭＯＳキャパ
シタは、例えば、前記論理信号の伝搬経路上のノードで
あって、前記論理信号の論理レベルがハイレベルからロ
ウレベルに変化するノードにゲートが接続され、ソース
及びドレインが電源電圧に固定されたｐ型ＭＯＳトラン
ジスタからなることを特徴とする。前記遅延回路におい
て、前記ＭＯＳキャパシタは、例えば、前記論理信号の
伝搬経路上のノードであって、前記論理信号の論理レベ
ルがハイレベルからロウレベルに変化するノードにソー
ス及びドレインが接続され、ゲートが電源電圧に固定さ
れたｎ型ＭＯＳトランジスタからなることを特徴とす
る。前記遅延回路において、前記ＭＯＳキャパシタは、
例えば、前記論理信号の伝搬経路上のノードであって、
前記論理信号の論理レベルがロウレベルからハイレベル
に変化するノードにソース及びドレインが接続され、ゲ
ートがグランドに固定されたｐ型ＭＯＳトランジスタか
らなることを特徴とする。

【００１３】この発明にかかる遅延回路は、ロウレベル
及びハイレベルの論理レベルを有する論理信号を遅延さ
せる遅延回路において、１または２以上のインバータを
従属接続してなるインバータチェーンを備え、遅延対象
の前記論理信号の論理レベルに応じて、前記インバータ
を構成するｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳト
ランジスタの各ゲート閾値電圧を互いに逆方向にシフト
させたことを特徴とする。

【００１４】この発明にかかる遅延方法は、ロウレベル
及びハイレベルの論理レベルを有する論理信号を遅延さ
せる遅延方法において、（ａ）初期状態において前記論
理信号の伝搬経路上に接続されたＭＯＳキャパシタをオ
フ状態とし、（ｂ）前記論理信号に基づき前記ＭＯＳキ
ャパシタをオフ状態からオン状態に変化させることを特
徴とする。前記遅延方法において、前記ＭＯＳキャパシ
タの容量値は、例えば、当該ＭＯＳキャパシタが接続さ
れた前記伝搬経路上のノードに現れる信号の遷移領域に
おいて増加する方向に変化することを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１にか
かる遅延回路の構成を示す。この遅延回路は、ロウレベ
ル及びハイレベルの論理レベルを有する論理信号ＳＩＮ
を遅延させて信号ＳＯＵＴとして出力するものであっ
て、入力する論理信号ＳＩＮの論理レベルがロウレベル
の場合とハイレベルの場合とで遅延時間が異なる遅延特
性を有し、この論理信号ＳＩＮの論理レベルとして与え
られるロウレベル及びハイレベルの論理レベルのうち、
遅延時間が短い方の論理レベルを遅延対象とする遅延系
から構成されている。同図に示す例では、論理信号ＳＩ
Ｎのハイレベルを遅延対象とし、論理信号ＳＩＮがロウ
レベルからハイレベルに変化した場合に論理信号ＳＩＮ
を遅延させるように機能する。

【００１６】以下、この遅延回路の構成を詳細に説明す
る。図１に示すように、この遅延回路は、インバータＶ
１１〜Ｖ１４からなるインバータチェーンと、ｐ型ＭＯ
ＳトランジスタＰ１１，Ｐ１２、およびｎ型ＭＯＳトラ
ンジスタＮ１１，Ｎ１２とから構成される。インバータ
Ｖ１１〜Ｖ１４は、ｐ型ＭＯＳトランジスタとｎ型ＭＯ
ＳトランジスタとによりＭＯＳ構成されたものである。
具体的には、これらの各インバータを構成するｐ型ＭＯ
Ｓトランジスタおよびｎ型ＭＯＳトランジスタの各ソー
スは電源およびグランドにそれぞれ接続され、各ゲート
は共通接続されてインバータの入力部とされ、各ドレイ
ンは共通接続されてインバータの出力部とされる。

【００１７】また、ｐ型ＭＯＳトランジスタＰ１１，Ｐ
１２は、インバータＶ１１，Ｖ１３の出力部にそれぞれ
接続され、遅延対象の論理レベルを有する論理信号が入
力された場合にインバータＶ１１，Ｖ１３の出力部に現
れる信号の遷移領域においてオフ状態からオン状態にな
るＭＯＳキャパシタとして寄与する。具体的には、ｐ型
ＭＯＳトランジスタＰ１１のゲートはインバータＶ１１
の出力部に接続され、そのソース及びドレインは電源に
接続されている。ｐ型ＭＯＳトランジスタＰ１１のゲー
トは、インバータＶ１３の出力部に接続され、そのソー
ス及びドレインは、電源に接続されている。

【００１８】また、ｎ型ＭＯＳトランジスタＮ１１，Ｎ
１２は、インバータＶ１２，Ｖ１４の出力部にそれぞれ
接続され、遅延対象の論理レベルを有する論理信号が入
力された場合にインバータＶ１２，Ｖ１４の出力部に現
れる信号の遷移領域においてオフ状態からオン状態にな
るＭＯＳキャパシタとして寄与する。具体的には、ｎ型
ＭＯＳトランジスタＮ１１のゲートはインバータＶ１２
の出力部に接続され、そのソース及びドレインはグラン
ドに接続されている。ｎ型ＭＯＳトランジスタＮ１１の
ゲートは、インバータＶ１４の出力部に接続され、その
ソース及びドレインは、グランド電源に接続されてい
る。

【００１９】このように、ＭＯＳキャパシタをなすｐ型
ＭＯＳトランジスタＰ１１，Ｐ１２は、論理信号ＳＩＮ
の伝搬経路上のノードであって論理信号ＳＩＮの論理レ
ベルがハイレベルからロウレベルに変化するノードにゲ
ートが接続されており、同じくＭＯＳキャパシタをなす
ｎ型ＭＯＳトランジスタＮ１１，Ｎ１２は、論理信号Ｓ
ＩＮの伝搬経路上のノードであって論理信号ＳＩＮの論
理レベルがロウレベルからハイレベルに変化するノード
にゲートが接続されている。すなわち、この実施の形態
１では、論理信号ＳＩＮとして遅延対象のハイレベルが
入力された場合に、出力信号がハイレベルからロウレベ
ルに変化するインバータの出力部に対しｐ型ＭＯＳトラ
ンジスタからなるＭＯＳキャパシタを設け、出力信号が
ロウレベルからハイレベルに変化するインバータの出力
部に対しｎ型ＭＯＳトランジスタからなるＭＯＳキャパ
シタを設けている。

【００２０】ここで、ＭＯＳキャパシタをなすｐ型ＭＯ
ＳトランジスタＰ１１，Ｐ１２およびｎ型ＭＯＳトラン
ジスタＮ１１，Ｎ１２のゲート閾値電圧Ｖｔは、標準的
なトランジスタのゲート閾値電圧よりも高く設定されて
いる。以下、この発明において、「高Ｖｔ」と記す場合
は、標準よりも高いゲート閾値電圧Ｖｔを意味し、「低
Ｖｔ」と記す場合は、標準のゲート閾値電圧を意味する
ものとする。ただし、「高Ｖｔ」と「低Ｖｔ」の意味内
容は、これに限定されるものではなく、相対的に大小関
係にある２種類のゲート閾値電圧に対して用いられる。

【００２１】なお、この実施の形態１では、論理信号Ｓ
ＩＮのハイレベルを遅延対象とするが、ロウレベルを遅
延対象とする場合には、図１（ｂ）に示す構成を採用す
ればよい。すなわち、この場合の遅延回路は、上述の図
１（ａ）に示す構成において、ｐ型ＭＯＳトランジスタ
Ｐ１１，Ｐ１２に代えてｎ型ＭＯＳトランジスタＮ２
１，Ｎ２２を備え、ｎ型ＭＯＳトランジスタＮ１１，Ｎ
１２に代えてｐ型ＭＯＳトランジスタＰ２１，Ｐ２２を
備えて構成される。

【００２２】ここで、ｐ型ＭＯＳトランジスタＰ２１，
Ｐ２２は、インバータＶ１１，Ｖ１３の出力部にそれぞ
れ接続され、遅延対象の論理レベル（ハイレベル）を有
する論理信号が入力された場合にインバータＶ１１，Ｖ
１３の出力部に現れる信号の遷移領域においてオフ状態
からオン状態になるＭＯＳキャパシタとして寄与する。
ｎ型ＭＯＳトランジスタＮ２１，Ｎ２２は、インバータ
Ｖ１２，Ｖ１４の出力部にそれぞれ接続され、遅延対象
の論理レベル（ハイレベル）を有する論理信号が入力さ
れた場合にインバータＶ１２，Ｖ１４の出力部に現れる
信号の遷移領域においてオフ状態からオン状態になるＭ
ＯＳキャパシタとして寄与する。

【００２３】以下、図１（ａ）を参照して、この実施の
形態１の動作（論理信号の遅延方法）を説明する。初期
状態において、論理信号ＳＩＮの論理レベルは、ロウレ
ベルにあるものとする。この場合、インバータＶ１１，
Ｖ１３の出力信号はハイレベルにあり、インバータＶ１
２，Ｖ１４の出力信号はロウレベルにある。したがっ
て、論理信号ＳＩＮの伝搬経路上に接続されたＭＯＳキ
ャパシタ、すなわちｐ型ＭＯＳトランジスタＰ１１，Ｐ
１２およびｎ型ＭＯＳトランジスタＮ１１，Ｎ１２はオ
フ状態とされる。なお、この発明において、ＭＯＳキャ
パシタがオフ状態にあるということは、このＭＯＳキャ
パシタを構成するＭＯＳトランジスタにはチャネルが形
成されていないことを意味し、ＭＯＳキャパシタがオン
状態にあるということは、このＭＯＳキャパシタを構成
するＭＯＳトランジスタにチャネルが形成されているこ
とを意味するものとする。

【００２４】次に、あるタイミングで論理信号ＳＩＮが
ロウレベルからハイレベルに変化すると、これを受け
て、インバータＶ１１〜Ｖ１４の出力信号が順次変化す
る。このとき、初期状態においてオフ状態にあったｐ型
ＭＯＳトランジスタ、ｎ型ＭＯＳトランジスタＮ１１、
ｐ型ＭＯＳトランジスタＰ１２、ｎ型ＭＯＳトランジス
タＮ１２が、オフ状態からオン状態に変化する。即ち、
論理信号ＳＩＮに基づき、ＭＯＳキャパシタをなすｐ型
ＭＯＳトランジスタＰ１１，Ｐ１２およびｎ型ＭＯＳト
ランジスタＮ１１，Ｎ１２がオフ状態からオン状態に順
次変化する。

【００２５】ＭＯＳキャパシタをなすｐ型ＭＯＳトラン
ジスタＰ１１，Ｐ１２およびｎ型ＭＯＳトランジスタＮ
１１，Ｎ１２は、オフ状態ではチャネルが形成されてい
ないのでＭＯＳキャパシタの容量値が小さく、オン状態
ではチャネルが形成されているのでＭＯＳキャパシタの
容量値が大きくなる。したがって、ＭＯＳキャパシタを
構成するこれらｐ型ＭＯＳトランジスタＰ１１，Ｐ１２
およびｎ型ＭＯＳトランジスタＮ１１，Ｎ１２の容量値
は、インバータＶ１１〜Ｖ１４の各出力部に現れる信号
の遷移領域において増加する方向に変化する。

【００２６】ここで、ｐ型ＭＯＳトランジスタＰ１１，
Ｐ１２およびｎ型ＭＯＳトランジスタＮ１１，Ｎ１２が
初期状態においてオフ状態にあるため、これらＭＯＳキ
ャパシタが初期状態でオン状態にある場合に比較して、
論理信号ＳＩＮに対して与えられる遅延時間が相対的に
短くなる。すなわち、この遅延回路は、論理信号ＳＩＮ
に対して与えられる遅延時間が短くなるように、ハイレ
ベルとロウレベルとで遅延時間が異なる遅延特性を有し
ている。ただし、遅延時間の短縮量は、遅延対象のハイ
レベルの論理信号ＳＩＮに対して必要な遅延時間が与え
られることを限度とする。このような遅延特性により、
遅延対象の論理レベルに与えられる遅延時間を有効に抑
え、電源電圧に対する遅延時間の依存性を抑制する。

【００２７】この実施の形態１では、遅延対象の論理信
号の遷移領域において、ＭＯＳキャパシタをオフ状態か
らオン状態に変化させ、このＭＯＳキャパシタの容量値
を増加する方向に変化させているが、見方を変えれば、
ＭＯＳキャパシタをなすｐ型ＭＯＳトランジスタＰ１
１，Ｐ１２およびｎ型ＭＯＳトランジスタＮ１１，Ｎ１
２は、電源電圧に対するインバータＶ１１〜Ｖ１４の出
力抵抗の変化に対応してその容量値が変化するように振
る舞うものと言える。例えば、電源電圧が低下して、ト
ランジスタの駆動電流が減少し、見かけ上のオン抵抗が
増加すると、ＭＯＳキャパシタの容量値が相対的に減少
し、遅延量の増加を抑制する。

【００２８】さらに、見方を変えれば、遅延回路をなす
各インバータの出力部に現れる信号の遷移領域におい
て、ＭＯＳキャパシタがオン状態にあるゲート電圧範囲
とオフ状態にあるゲート電圧範囲との比率が、電源電圧
の増減に比例するものであると言える。例えば図１
（ａ）に示すｎ型ＭＯＳトランジスタＮ１１を例として
具体的に説明すると、ｎ型ＭＯＳトランジスタＮ１１が
オン状態にあるゲート電圧範囲とは、このｎ型ＭＯＳト
ランジスタＮ１１のゲート閾値電圧Ｖｔから電源電圧ま
でのゲート電圧の範囲を指し、ｎ型ＭＯＳトランジスタ
Ｎ１１がオフ状態にあるゲート電圧範囲とは、グランド
からこのｎ型ＭＯＳトランジスタＮ１１のゲート閾値電
圧Ｖｔまでのゲート電圧の範囲を指す。

【００２９】ここで、電源電圧に対してゲート閾値電圧
Ｖｔは一定であるから、ｎ型ＭＯＳトランジスタＮ１１
がオフ状態にあるゲート電圧範囲は、電源電圧の変化に
対して一定である。これに対し、ｎ型ＭＯＳトランジス
タＮ１１がオン状態にあるゲート電圧範囲は、電源電圧
が変化した分だけ変化する。結局、ＭＯＳキャパシタが
オン状態にあるゲート電圧範囲とオフ状態にあるゲート
電圧範囲との比率が、電源電圧の増減に比例することと
なる。

【００３０】以上説明したように、この実施の形態１に
よれば、初期状態でＭＯＳキャパシタをオフ状態とし、
遅延対象の論理信号に基づきオン状態に変化させるよう
にしたので、必要な遅延時間が得られると共に、この遅
延時間の電源電圧依存性を抑制することが可能となる。
したがって、電源電圧が低下しても、遅延時間が過剰に
増加することがなくなり、遅延回路の遅延特性（すなわ
ち電源電圧に対する依存性）と、配線負荷を駆動する論
理回路系の遅延特性とを整合させることが可能となる。
よって、電源圧電圧の変化に対し、遅延回路と他の論理
回路系とをそれぞれ経由した信号間のタイミングを安定
的に維持することが可能となり、これらの信号を受けて
動作する回路の誤動作を防止することが可能となる。

【００３１】＜実施の形態２＞以下、この発明の実施の
形態２を説明する。図２に、この実施の形態２にかかる
遅延回路の構成例を示す。上述の実施の形態１では、論
理信号ＳＩＮに基づき出力信号がハイレベルからロウレ
ベルに変化するインバータの出力部にｐ型ＭＯＳトラン
ジスタからなるＭＯＳキャパシタを設け、出力信号がロ
ウレベルからハイレベルに変化するインバータの出力部
にｎ型ＭＯＳトランジスタからなるＭＯＳキャパシタを
設けたが、この実施の形態２では、論理信号ＳＩＮに基
づき出力信号がハイレベルからロウレベルに変化するイ
ンバータの出力部、または出力信号がロウレベルからハ
イレベルに変化するインバータの出力部の何れかのみに
ＭＯＳキャパシタを設ける。

【００３２】図２に、この実施の形態２にかかる遅延回
路の構成例を示す。図２（ａ）に示す例は、上述の図１
（ａ）に示す実施の形態１にかかる構成において、ＭＯ
Ｓキャパシタとしてのｎ型ＭＯＳトランジスタＮ１１，
Ｎ１２を省き、高Ｖｔのｐ型ＭＯＳトランジスタＰ１
１，Ｐ１２のみを用いたものである。この構成によれ
ば、インバータＶ１１，Ｖ１３の出力信号がハイレベル
からロウレベルに変化する場合にｐ型ＭＯＳトランジス
タＰ１１，Ｐ１２がオフ状態からオン状態に変化し、こ
れらインバータの出力信号の遷移領域においてＭＯＳキ
ャパシタの容量値が増加する方向に変化する。したがっ
て、ＭＯＳキャパシタとしてｐ型ＭＯＳトランジスタの
みを用いて電源電圧依存性の少ない遅延回路を実現する
ことができ、しかも図１（ａ）に示す構成と比較して回
路構成を簡略化することができる。

【００３３】図２（ｂ）に示す例は、上述の図１（ｂ）
に示す構成において、ＭＯＳキャパシタとしてのｐ型Ｍ
ＯＳトランジスタＰ２１，Ｐ２２を省き、高Ｖｔのｎ型
ＭＯＳトランジスタＮ２１，Ｎ２２のみを用いたもので
ある。この構成によれば、インバータＶ１１，Ｖ１３の
出力信号が、ロウレベルからハイレベルに変化する場合
にｎ型ＭＯＳトランジスタＮ２１，Ｎ２２がオフ状態か
らオン状態に変化し、これらインバータの出力信号の遷
移領域においてＭＯＳキャパシタの容量値が増加する方
向に変化する。したがって、ＭＯＳキャパシタとしてｎ
型ＭＯＳトランジスタのみを用いて電源電圧依存性の少
ない遅延回路を実現することができ、しかも図１（ｂ）
に示す構成と比較して回路構成を簡略化することができ
る。

【００３４】＜実施の形態３＞以下、実施の形態３を説
明する。図３に、この実施の形態３にかかる遅延回路の
構成例を示す。同図に示す例は、上述の図１（ａ）に示
す実施の形態１にかかる構成において、ＭＯＳキャパシ
タとして、ｐ型ＭＯＳトランジスタＰ１１，Ｐ１２に代
えて高Ｖｔのｎ型ＭＯＳトランジスタＮ３１，Ｎ３２を
備え、ｎ型ＭＯＳトランジスタＮ１１，Ｎ１２に代えて
高Ｖｔのｐ型ＭＯＳトランジスタＰ３１，Ｐ３２を備え
る。

【００３５】ここで、ｎ型ＭＯＳトランジスタＮ３１の
ドレイン及びソースはインバータＶ１１の出力部に共通
接続され、ｎ型ＭＯＳトランジスタＮ３２のドレイン及
びソースはインバータＶ１３の出力部に接続され、これ
らｎ型ＭＯＳトランジスタＮ３１，Ｎ３２のゲートは共
に電源電圧ＶＤＤに固定される。また、ｐ型ＭＯＳトラ
ンジスタＰ３１のドレイン及びソースはインバータＶ１
２の出力部に接続され、ｐ型ＭＯＳトランジスタＰ３２
のドレイン及びソースはインバータＶ１４の出力部に接
続され、これらｐ型ＭＯＳトランジスタＰ３１，Ｐ３２
のゲートは共に電源電圧ＶＤＤに固定される。すなわ
ち、ＭＯＳキャパシタをなすｎ型ＭＯＳトランジスタの
ソース及びドレインは、論理信号ＳＩＮの伝搬経路上の
ノードであって、この論理信号ＳＩＮの論理レベルがハ
イレベルからロウレベルに変化するノードに接続され、
ゲートが電源電圧に固定されている。また、同じくＭＯ
Ｓキャパシタをなすｐ型ＭＯＳトランジスタのソース及
びドレインは、論理信号ＳＩＮの伝搬経路上のノードで
あって、この論理信号ＳＩＮの論理レベルがロウレベル
からハイレベルに変化するノードに接続され、ゲートが
グランドに固定されている。

【００３６】この構成によれば、インバータＶ１１，Ｖ
１３の出力信号がハイレベルからロウレベルに変化する
場合、ｎ型ＭＯＳトランジスタＮ３１，Ｎ３２がオフ状
態からオン状態に変化し、これらインバータの出力信号
の遷移領域においてＭＯＳキャパシタの容量値が増加す
る方向に変化する。また、インバータＶ１２，Ｖ１４の
出力信号がロウレベルからハイレベルに変化する場合、
ｐ型ＭＯＳトランジスタＰ３１，Ｐ３２がオフ状態から
オン状態に変化し、これらインバータの出力信号の遷移
領域においてＭＯＳキャパシタの容量値が増加する方向
に変化する。したがって、上述の図１（ａ）に示す実施
の形態１にかかる遅延回路と同様に、電源電圧依存性の
少ない遅延回路を実現することができる。

【００３７】なお、上述の図１（ａ）に示す構成と図３
に示す構成との対応関係にならって、上述の図１（ｂ）
に示す実施の形態１の構成において、ｐ型ＭＯＳトラン
ジスタＰ２１，Ｐ２２及びｎ型ＭＯＳトランジスタＮ２
１，Ｎ２２に代えて、図３に示すｎ型ＭＯＳトランジス
タＮ３１，Ｎ３２及びｐ型ＭＯＳトランジスタＰ３１，
Ｐ３２を設けてもよい。また、特に説明しないが、図２
に示す実施の形態２にかかる構成において、各ＭＯＳキ
ャパシタとして、ソース及びドレインが各インバータの
出力部に接続され、ゲートが電源電圧またはグランドに
固定されたＭＯＳトランジスタを設けてもよい。

【００３８】＜実施の形態４＞以下、この発明の実施の
形態４を説明する。図４に、この実施の形態４にかかる
遅延回路の構成例を示す。この遅延回路は、前述の図２
（ｂ）に示す遅延回路を応用したもので、遅延経路上に
否定的論理和ゲートＶ４３，Ｖ４５を設けることによ
り、論理信号がハイレベルに復帰した場合に、遅延回路
の内部状態を速やかに元の状態に復帰させるように構成
されたものである。

【００３９】同図において、インバータＶ４１，Ｖ４２
および高Ｖｔのｎ型ＭＯＳトランジスタＮ４１は、図２
（ｂ）に示す構成と同様の思想に基づく遅延経路を形成
し、論理信号ＳＩＮを遅延させて否定的論理和ゲートＶ
４３の一方の入力部に与える。この否定的論理和ゲート
Ｖ４３の他方の入力部には、論理信号ＳＩＮが直接的に
与えられる。否定的論理和ゲートＶ４３と高Ｖｔのｎ型
ＭＯＳトランジスタＮ４２とインバータＶ４４も図２
（ｂ）に示す構成と同様の思想に基づく遅延経路を形成
し、インバータＶ４２の出力信号を遅延させて否定的論
理和ゲートＶ４５の一方の入力部に与える。この否定的
論理和ゲートＶ４５の他方の入力部には、上述の論理信
号ＳＩＮが直接的に与えられる。否定的論理和ゲートＶ
４５の出力信号は、インバータＶ４６に与えられ、信号
ＳＯＵＴとして出力される。

【００４０】この実施の形態４では、初期状態で論理信
号ＳＩＮがハイレベルにあり、この状態から論理信号が
ロウレベルに変化すると、この論理信号ＳＩＮが、イン
バータＶ４１、ｎ型ＭＯＳトランジスタＮ４１，インバ
ータＶ４２からなる遅延系と、否定的論理和ゲートＶ４
３、ｎ型ＭＯＳトランジスタＮ４２，インバータＶ４４
からなる遅延系を経て否定的論理和ゲートＶ４５に与え
られ、この否定的論理和ゲートＶ４５およびインバータ
Ｖ４６を経て信号ＳＯＵＴとして出力される。したがっ
て、論理信号ＳＩＮは遅延されて信号ＳＯＵＴとして出
力される。これに対し、論理信号ＳＩＮがロウレベルか
らハイレベルに変化した場合、否定的論理和ゲートＶ４
３，Ｖ４４の出力信号が強制的にロウレベルとされ、こ
の遅延回路の内部状態が初期状態に速やかに戻される。
したがって、この実施の形態４によれば、電源電圧の依
存性を抑えながら遅延対象の論理信号ＳＩＮのロウレベ
ルを有効に遅延させ、しかも次に入力される論理信号Ｓ
ＩＮのロウレベルに速やかに対処することが可能とな
る。

【００４１】＜実施の形態５＞この発明の実施の形態５
を説明する。図５に、この実施の形態５にかかる遅延回
路の構成例を示す。上述の実施の形態１ないし４は、ロ
ウレベルまたはハイレベルの何れかを遅延対象とするも
のであるが、この実施の形態５にかかる遅延回路は、ロ
ウレベル及びハイレベルの双方を遅延対象とするもので
ある。図５に示す遅延回路は、論理信号ＳＩＮを入力す
るインバータＶ５１と、ロウレベルを遅延させる遅延系
Ｄ５１，Ｄ５２と、ハイレベルを遅延させる遅延系Ｄ５
３，Ｄ５４と、ｐ型ＭＯＳトランジスタＰ５１，Ｐ５２
およびｎ型ＭＯＳトランジスタＮ５１，Ｎ５２とから構
成される。ただし、遅延系Ｄ５１，Ｄ５２は、前述の図
１（ｂ）に示す構成と同様の構成を有し、遅延系Ｄ５
３，Ｄ５４は、前述の図１（ａ）に示す構成と同様の構
成を有する。

【００４２】さらに具体的に構成を説明する。インバー
タＶ５１の出力部には遅延系Ｄ５１の入力部が接続さ
れ、この遅延系Ｄ５１の出力部には遅延系Ｄ５２の入力
部が接続される。また、インバータＶ５１の出力部には
遅延系Ｄ５３の入力部が接続され、この遅延系Ｄ５３の
出力部には遅延系Ｄ５４の入力部が接続される。ｐ型Ｍ
ＯＳトランジスタＰ５１のソースは電源に接続され、そ
のゲートには遅延系Ｄ５２の出力部が接続される。ｐ型
ＭＯＳトランジスタＰ５２のソースは、上述のｐ型ＭＯ
ＳトランジスタＰ５１のドレインに接続され、そのゲー
トには遅延系Ｄ５３の出力部が接続される。ｎ型ＭＯＳ
トランジスタＮ５１のソースはグランドに接続され、そ
のゲートには遅延系Ｄ５４の出力部が接続される。ｎ型
ＭＯＳトランジスタＮ５２のソースは上述のｎ型ＭＯＳ
トランジスタＮ５１のドレインに接続され、そのゲート
には遅延系Ｄ５１の出力部が接続される。ｐ型ＭＯＳト
ランジスタＰ５２のドレインとｎ型ＭＯＳトランジスタ
Ｎ５２のドレインとの接続点は、この遅延回路の出力部
とされる。

【００４３】次に、この実施の形態５の動作を説明す
る。論理信号ＳＩＮがロウレベルからハイレベルに変化
した場合、インバータＶ５１の出力信号がハイレベルか
らロウレベルに変化する。このインバータＶ５１の出力
信号は、遅延系Ｄ５１により遅延されてｎ型ＭＯＳトラ
ンジスタＮ５２のゲートに与えられ、このｎ型ＭＯＳト
ランジスタＮ５２をオフ状態とし、さらに遅延系Ｄ５２
により遅延されてｐ型ＭＯＳトランジスタＰ５１のゲー
トに与えられ、このｐ型ＭＯＳトランジスタＰ５１をオ
ン状態とする。一方、インバータＶ５１の出力信号は、
遅延系Ｄ５３により遅延されてｐ型ＭＯＳトランジスタ
Ｐ５２のゲートに与えられ、このｐ型ＭＯＳトランジス
タＰ５２をオン状態とし、さらに遅延系Ｄ５４により遅
延されてｎ型ＭＯＳトランジスタＮ５１のゲートに与え
られ、このｎ型ＭＯＳトランジスタＮ５１をオフ状態と
する。

【００４４】ここで、ｐ型ＭＯＳトランジスタＰ５１，
Ｐ５２およびｎ型ＭＯＳトランジスタＮ５１，Ｎ５２の
各動作状態に着目すると、ｐ型ＭＯＳトランジスタＰ５
１がオン状態に制御される過程において、先ずｐ型ＭＯ
ＳトランジスタＰ５２およびｎ型ＭＯＳトランジスタＮ
５２がそれぞれオン状態およびオフ状態に制御される。
したがって、信号ＳＯＵＴは、遅延系Ｄ５１，Ｄ５２を
経てｐ型ＭＯＳトランジスタＰ５１に与えられる信号に
基づきハイレベルになる。すなわち、インバータＶ５１
から出力されるロウレベルが、遅延系Ｄ５１，Ｄ５２に
より遅延され、この遅延系Ｄ５１，Ｄ５２により遅延さ
れた信号に基づき信号ＳＯＵＴがハイレベルとなる。

【００４５】上述の場合と同様に、論理信号ＳＩＮがハ
イレベルからロウレベルに変化した場合には、インバー
タＶ５１から出力されるハイレベルが、遅延系Ｄ５３，
Ｄ５４により遅延され、この遅延系Ｄ５３，Ｄ５４によ
り遅延された信号に基づき信号ＳＯＵＴがロウレベルと
なる。この実施の形態５によれば、ロウレベルを遅延対
象とする遅延経路と、ハイレベルを遅延対象とする遅延
経路を備えたので、論理信号ＳＩＮがロウレベルからハ
イレベルに変化した場合と、論理信号ＳＩＮがハイレベ
ルからロウレベルに変化した場合の両方の信号変化に対
処することが可能となる。

【００４６】＜実施の形態６＞以下、この発明の実施の
形態６を説明する。上述の実施の形態１ないし５は、論
理信号の論理レベルを単に遅延させるためのものである
が、この実施の形態６は、ワンショットパルスを発生す
るパルス発生回路として構成される。図６に、この実施
の形態６にかかる遅延回路が適用されたパルス発生回路
の構成を示す。同図に示すパルス発生回路は、遅延系Ｄ
６１と論理積ゲートＶ６１と遅延系Ｄ６２と否定的論理
積ゲートＶ６２と、論理積ゲートＶ６３から構成され
る。ただし、遅延系Ｄ６１，Ｄ６２は、前述の図１
（ａ）に示す構成と同様の構成を有する。

【００４７】さらに具体的に構成を説明する。遅延系Ｄ
６１の入力部には、論理信号ＳＩＮが与えられる。論理
積ゲートＶ６１の一方の入力部には遅延系Ｄ６１の出力
部が接続され、この他方の入力部には論理信号ＳＩＮが
与えられる。遅延系Ｄ６２の入力部には論理積ゲートＶ
６１の出力部が接続される。否定的論理積ゲートＶ６２
の一方の入力部には遅延系Ｄ６２の出力部が接続され、
その他方の入力部には論理積ゲートＶ６１の出力部が接
続される。論理積ゲートＶ６３の一方の入力部には否定
的論理積ゲートＶ６２の出力部が接続され、その他方の
入力部には論理信号ＳＩＮが直接与えられる。

【００４８】次に、この実施の形態６の動作を説明す
る。初期状態において、論理信号ＳＩＮがロウレベルに
あるものとする。この初期状態では、否定的論理積ゲー
トＶ６２から論理積ゲートＶ６３に与えられる信号はロ
ウレベルとなっており、信号ＳＯＵＴはロウレベルとな
っている。この状態から論理信号ＳＩＮがロウレベルか
らハイレベルに変化すると、論理積ゲートＶ６３は、こ
れを受けて信号ＳＯＵＴをハイレベルとする。また、論
理信号ＳＩＮのハイレベルは、遅延系Ｄ６１により遅延
されて論理積ゲートＶ６１の一方の入力部に与えられ
る。このとき、論理積ゲートＶ６１の他方の入力部に直
接与えられている論理信号ＳＩＮは既にハイレベルにな
っているので、論理積ゲートＶ６１の出力信号は、遅延
系Ｄ６１を経た信号に基づいてハイレベルに変化する。

【００４９】この論理積ゲートＶ６１の出力信号は、遅
延系Ｄ６２により遅延されて否定的論理積ゲートＶ６２
の一方の入力部に与えられる。このとき、論理積ゲート
Ｖ６１から否定的論理積ゲートＶ６２の他方の入力部に
与えられる信号は既にハイレベルになっているので、否
定的論理積ゲートＶ６２の出力信号は、遅延系Ｄ６２を
経た信号に基づいてロウレベルに変化する。論理積ゲー
トＶ６３は、この否定的論理積ゲートＶ６２の出力信号
を受けて信号ＳＯＵＴをロウレベルとする。結局、論理
信号ＳＩＮがロウレベルからハイレベルに変化すると、
遅延系Ｄ６１、Ｄ６２での遅延時間に相当するパルス幅
を有するワンショットパルスが信号ＳＯＵＴとして出力
される。この実施の形態６によれば、論理信号ＳＩＮが
ロウレベルからハイレベルに変化した場合、電源電圧に
対する依存性が抑制されたパルス幅を有するワンショッ
トパルスを発生することができる。したがって、電源電
圧が低下しても、概ねパルス幅を一定に保つことができ
る。

【００５０】＜実施の形態７＞以下、この発明の実施の
形態７を説明する。上述の実施の形態１ないし６では、
ＭＯＳキャパシタを構成するＭＯＳトランジスタの基板
のバイアス方法について特に明記していないが、通常の
バイアス方法に従えば、ＭＯＳキャパシタとして機能す
るｎ型ＭＯＳトランジスタの基板（またはウェル）はグ
ランド電位にバイアスされ、ｐ型ＭＯＳトランジスタの
基板（またはウェル）は電源電圧にバイアスされる。こ
れに対し、この実施の形態７では、ＭＯＳキャパシタを
構成するＭＯＳトランジスタの基板バイアス量を高くし
て基板効果を利用することにより、見かけ上のゲート閾
値電圧を高くする。

【００５１】図７に、この実施の形態７にかかる遅延回
路の特徴部を示す。同図において、インバータＶ７１，
Ｖ７２は、例えば前述の図１（ａ）に示すインバータＶ
１１，Ｖ１２に対応し、ＭＯＳキャパシタをなすｐ型Ｍ
ＯＳトランジスタＰ７２およびｎ型ＭＯＳトランジスタ
Ｎ７３は、図１（ａ）に示すｐ型ＭＯＳトランジスタＰ
１１およびｎ型ＭＯＳトランジスタＮ１１に対応する。
ただし、この実施の形態にかかるｐ型ＭＯＳトランジス
タＰ７２の基板（またはウェル）は、電源電圧ＶＤＤよ
りもさらにαだけ高い電位「ＶＤＤ＋α」にバイアスさ
れ、ｎ型ＭＯＳトランジスタＮ７３の基板（またはウェ
ル）は、グランド電位ＶＧＮＤよりもさらにβだけ低い
電位「ＶＧＮＤ−β」にバイアスされている。「α」お
よび「β」なる定数は、基板バイアス量を表し、必要と
するＭＯＳキャパシタのゲート閾値電圧に応じて設定さ
れる。

【００５２】また、インバータＶ７１，Ｖ７２を構成す
るｐ型ＭＯＳトランジスタの基板は電圧ＶＤにバイアス
され、ｎ型ＭＯＳトランジスタの基板は電圧ＶＧにバイ
アスされている。ここで、電圧ＶＤは、この遅延回路が
搭載された半導体装置がアクティブ時に電源電圧ＶＤＤ
となり、スタンバイ時に「ＶＤＤ＋α」となる。また、
電圧ＶＧは、アクティブ時にグランド電圧ＶＧＮＤとな
り、スタンバイ時に「ＶＧＮＤ−β」となる。この実施
の形態７によれば、ＭＯＳキャパシタの基板バイアス量
を制御することにより、ＭＯＳキャパシタを構成するＭ
ＯＳトランジスタのゲート閾値電圧を任意に設定するこ
とができる。したがって、デバイス自体の特性として２
種類のゲート閾値電圧を準備する必要がなくなる。

【００５３】＜実施の形態８＞以下、この発明の実施の
形態８を説明する。上述の実施の形態１ないし７では、
ロウレベルおよびハイレベルの各遅延時間が異なるよう
にＭＯＳキャパシタを用いて遅延回路を構成したが、こ
の実施の形態８では、遅延回路内のインバータを構成す
るｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの
各ゲート閾値電圧を高Ｖｔまたは低Ｖｔの何れかに選択
的に設定することにより、ロウレベルおよびハイレベル
の各遅延時間を異ならせる。

【００５４】図８（ａ）に、この実施の形態８にかかる
遅延回路の構成上の特徴部を示す。同図に示すように、
この遅延回路は、論理信号ＳＩＮのハイレベルを遅延対
象とするものであって、インバータＶ８１およびインバ
ータＶ８２を従属接続したインバータチェーンを備えて
構成される。ここで、遅延対象の論理信号の論理レベル
に応じて、各インバータを構成するｐ型ＭＯＳトランジ
スタおよびｎ型ＭＯＳトランジスタの各ゲート閾値電圧
は、標準的な各ゲート閾値電圧に対して互いに逆方向に
シフトされている。具体的には、インバータＶ８１を構
成するｐ型ＭＯＳトランジスタＰ８１のゲート閾値電圧
は高Ｖｔに設定され、ｎ型ＭＯＳトランジスタＮ８１の
ゲート閾値電圧は低Ｖｔに設定されている。また、その
後段に接続されたインバータＶ８２を構成するｐ型ＭＯ
ＳトランジスタＰ８２のゲート閾値電圧は低Ｖｔに設定
され、ｎ型ＭＯＳトランジスタＮ８２のゲート閾値電圧
は高Ｖｔに設定されている。これにより、前段のインバ
ータＶ８１の入力閾値は低く設定され、後段のインバー
タＶ８２の入力閾値は高く設定される。なお、この例で
は、ハイレベルの論理信号を遅延対象としているが、ロ
ウレベルを遅延対象とする場合には、前段のインバータ
Ｖ８１を構成するｐ型ＭＯＳトランジスタＰ８１のゲー
ト閾値電圧を低Ｖｔとし、ｎ型ＭＯＳトランジスタＮ８
１のゲート閾値電圧を高Ｖｔとし、また、その後段に接
続されたインバータＶ８２を構成するｐ型ＭＯＳトラン
ジスタＰ８２のゲート閾値電圧を高Ｖｔとし、ｎ型ＭＯ
ＳトランジスタＮ８２のゲート閾値電圧を低Ｖｔとすれ
ばよい。

【００５５】この実施の形態８によれば、図８（ｂ）に
示すように、通常のインバータの入力閾値（この例では
０．５Ｖ）を基準として、インバータＶ８１の入力閾値
は、電源電圧の低下に伴って低下する傾向を示し、逆に
インバータＶ８２の入力閾値は、電源電圧の低下に伴っ
て上昇する傾向を示す。これにより、電源電圧の低い領
域で、遅延回路としての入力閾値は低下し、論理信号Ｓ
ＩＮのハイレベルの遅延時間が、ロウレベルの遅延時間
に対して相対的に短くなる。この結果、必要な遅延時間
が得られる限度において、論理信号のハイレベルの遅延
時間を短縮することができ、この遅延時間の電源電圧に
対する依存性を有効に抑制することができる。

【００５６】図９に、この実施の形態８にかかる遅延回
路の変形例を示す。同図に示す例は、半導体装置をアク
ティブ状態またはスタンバイ状態に制御するためのチッ
プセレクト信号により、スタンバイ時に低ＶｔのＭＯＳ
トランジスタをリークする電流をカットするように構成
されたものである。すなわち、同図において、インバー
タＶ９１を構成する低Ｖｔのｎ型ＭＯＳトランジスタの
ソースと、インバータＶ９３を構成する低Ｖｔのｎ型Ｍ
ＯＳトランジスタのソースは、高Ｖｔのｎ型ＭＯＳトラ
ンジスタＮ９１を介してグランドに接続される。また、
インバータＶ９２を構成する低Ｖｔのｐ型ＭＯＳトラン
ジスタのソースと、インバータＶ９４を構成する低Ｖｔ
のｐ型ＭＯＳトランジスタのソースは、高Ｖｔのｐ型Ｍ
ＯＳトランジスタＰ９１を介して電源に接続される。

【００５７】この変形例によれば、スタンバイ時に論理
信号ＳＩＮがロウレベルに固定されると、ｎ型ＭＯＳト
ランジスタＮ９１およびｐ型ＭＯＳトランジスタＰ９１
が、チップセレクト信号ＣＳ，／ＣＳに基づきオフ状態
に制御される。ここで、インバータＶ９１，Ｖ９３を構
成する低Ｖｔの各ｎ型ＭＯＳトランジスタはオフ状態と
なるが、これらは低Ｖｔのトランジスタであるため、リ
ーク電流が発生しやすい。しかしながら、これらの低Ｖ
ｔのｎ型ＭＯＳトランジスタでリーク電流が発生したと
しても、高Ｖｔのｎ型ＭＯＳトランジスタＮ９１がオフ
状態にあるため、リーク電流の発生が抑えられる。同様
に、スタンバイ時に、インバータＶ９２，Ｖ９４を構成
する低Ｖｔのｐ型ＭＯＳトランジスタでリーク電流が発
生しても、高Ｖｔのｐ型ＭＯＳトランジスタＰ９１でリ
ーク電流が抑えられる。したがって、この第１の変形例
によれば、電源電圧の依存性が抑制され、しかもスタン
バイ時の消費電流を有効に抑制することが可能となる。

【００５８】この変形例は、各インバータの入力閾値に
より遅延時間の電源依存性を抑制するものとしたが、前
述の例えば実施の形態１のように、ＭＯＳキャパシタに
より電源電圧の依存性を抑制するものとしてもよい。図
１０に、上述の図９に示す変形例において、ＭＯＳキャ
パシタを採用した場合の構成例を示す。この構成例は、
上述の変形例の構成において、ＭＯＳキャパシタをなす
ｐ型ＭＯＳトランジスタＰ９２，Ｐ９３およびｎ型ＭＯ
ＳトランジスタＮ９２，Ｎ９３をさらに備えて構成たも
のである。ただし、インバータＶ９１〜Ｖ９４の入力閾
値は標準値に設定されている。

【００５９】＜実施の形態９＞以下、この発明の実施の
形態９を説明する。前述の実施の形態６では、実施の形
態１に係る遅延回路を用いてパルス発生回路を構成した
が、この実施の形態９では、この形式の遅延回路に加え
て、低Ｖｔのトランジスタを用いることにより、パルス
幅の電圧依存性がなく、しかも高速に動作するパルス発
生回路を説明する。

【００６０】図１１に、この実施の形態９に係るパルス
発生回路の構成を示す。このパルス発生回路は、遅延回
路Ｄ１１、否定的論積ゲートＧ１１、論理回路Ｒ１１か
ら構成される。遅延回路Ｄ１１は、前述した図１（ａ）
に示す実施の形態１に係る遅延回路と同様に構成された
ものであって、ｐ型ＭＯＳトランジスタＰ１１０１およ
びｎ型ＭＯＳトランジスタＮ１１０１からなるインバー
タＶ１１０１と、ｐ型ＭＯＳトランジスタＰ１１０２か
らなるＭＯＳキャパシタと、ｐ型ＭＯＳトランジスタＰ
１１０３およびｎ型ＭＯＳトランジスタＮ１１０２から
なるインバータＶ１１０２と、ｎ型ＭＯＳトランジスタ
Ｎ１１０３からなるＭＯＳキャパシタと、ｐ型ＭＯＳト
ランジスタＰ１１０４およびｎ型ＭＯＳトランジスタＮ
１１０４からなるインバータＶ１１０３と、ｐ型ＭＯＳ
トランジスタＰ１１０５からなるＭＯＳキャパシタとを
有する。

【００６１】ここで、インバータＶ１１０１の入力部に
は入力信号ＳＩＮが与えられる。ｐ型ＭＯＳトランジス
タＰ１１０２のゲートはインバータＶ１１０１の出力部
に接続され、そのソース・ドレインは電源に接続され
る。また、インバータＶ１１０２の入力部は上述のイン
バータＶ１１０１の出力部に接続される。ｎ型ＭＯＳト
ランジスタＮ１１０３のゲートはインバータＶ１１０２
の出力部に接続され、そのソース・ドレインは接地され
る。さらに、インバータＶ１１０３の入力部は上述のイ
ンバータＶ１１０２の出力部に接続される。ｐ型ＭＯＳ
トランジスタＰ１１０５のゲートはインバータＶ１１０
３の出力部に接続され、そのソース・ドレインは電源に
接続される。

【００６２】否定的論理積ゲートＧ１１は、出力ノード
Ｂと電源との間に並列接続されたｐ型ＭＯＳトランジス
タＰ１１０６，Ｐ１１０７と、この出力ノードＢと接地
との間に直列接続されたｎ型ＭＯＳトランジスタＮ１１
０５，Ｎ１１０６から構成される。ここで、ｐ型ＭＯＳ
トランジスタＰ１１０６とｎ型ＭＯＳトランジスタ１１
０５のゲートには入力信号ＳＩＮが与えられ、ｐ型ＭＯ
ＳトランジスタＰ１１０７とｎ型ＭＯＳトランジスタ１
１０６のゲートには、上述の遅延回路Ｄ１１の出力信号
が与えられる。

【００６３】論理回路Ｒ１１は、インバータＶ１１０
４，Ｖ１１０５，Ｖ１１０６の３段のインバータチェー
ンからなる。ここで、インバータＶ１１０４は、ｐ型Ｍ
ＯＳトランジスタＰ１１０８およびｎ型ＭＯＳトランジ
スタＮ１１０７からなり、インバータＶ１１０５は、ｐ
型ＭＯＳトランジスタＰ１１０９およびｎ型ＭＯＳトラ
ンジスタＮ１１０８からなり、インバータＶ１１０６
は、ｐ型ＭＯＳトランジスタＰ１１１０およびｎ型ＭＯ
ＳトランジスタＮ１１０９からなる。この論理回路Ｒ１
１は、このパルス発生回路で生成されたパルス信号の出
力状態を制御するための回路を象徴したものであって、
インバータチェーンに限定されない。

【００６４】上述のパルス発生回路の構成において、ｎ
型ＭＯＳトランジスタＮ１１０１，Ｎ１１０４，Ｎ１１
０５，Ｎ１１０８およびｐ型ＭＯＳトランジスタＰ１１
０３，Ｐ１１０８，Ｐ１１１０のゲート閾値電圧Ｖｔは
低く設定され、その他のトランジスタのゲート閾値電圧
は標準値に設定される。

【００６５】以下、図１２に示す波形図を参照しなが
ら、この実施の形態９に係るパルス発生回路の動作を説
明する。先ず、時刻ｔ０１以前では、入力信号ＳＩＮが
Ｌレベルにある。この状態では、遅延回路Ｄ１１の出力
ノードＡにはＨレベルが現れ、否定的論理積ゲートＧ１
１の出力ノードＢにもＨレベルが現れており、出力信号
ＳＯＵＴはＬレベルになっている。時刻ｔ０１において
入力信号ＳＩＮがＨレベルに変化すると、この入力信号
ＳＩＮをゲートで受けるｎ型ＭＯＳトランジスタＮ１１
０５がオン状態になる。

【００６６】このとき、出力ノードＡには、入力信号Ｓ
ＩＮの変化がまだ現れておらず、それまでのＨレベルが
維持されているので、ｎ型ＭＯＳトランジスタＮ１１０
６はオン状態にある。従って、否定的論理積ゲートＧ１
１の出力ノードＢは、ｎ型ＭＯＳトランジスタＮ１１０
５，Ｎ１１０６を介してＬレベルに駆動される。論理回
路Ｒ１１は、出力ノードＢに現れたＬレベルを入力し、
時刻ｔ０１から時間ｔS後に出力信号ＳＯＵＴとしてＨ
レベルが出力される。

【００６７】次に、時刻ｔ０１から遅延回路Ｄ１１の遅
延時間を経た後、遅延回路Ｄ１１から出力ノードＡにＬ
レベルが出力される。このＬレベルを入力する否定的論
理積ゲートＧ１１は出力ノードＢにＨレベルを出力す
る。このＨレベルを入力する論理回路Ｒ１１は、時刻ｔ
０２から時間ｔE後に出力信号ＳＯＵＴとしてＬレベル
を出力する。

【００６８】ここで、出力信号ＳＯＵＴがＨレベルにな
ってからＬレベルに復帰するまでの時間は、遅延回路Ｄ
１１の遅延時間と否定的論理積ゲートＧ１１の遅延時間
と、論理回路Ｇ１１の遅延時間の総和となるが、否定的
論理ゲートＧ１１と論理回路Ｒ１１の遅延時間を、遅延
回路Ｄ１１の遅延時間に比較して十分小さく抑える。こ
れにより、時刻ｔ０１において入力信号ＳＩＮがＨレベ
ルに変化することによって、遅延回路Ｄ１１の遅延時間
に相当するパルス幅を有する出力信号ＳＯＵＴが出力さ
れることとなる。

【００６９】ところで、このパルス発生回路によれば、
入力信号ＳＩＮがＨレベルに変化した場合、低Ｖｔのｎ
型ＭＯＳトランジスタＮ１１０５、低Ｖｔのｐ型ＭＯＳ
トランジスタＰ１１０８、低Ｖｔのｎ型ＭＯＳトランジ
スタＮ１１０８、低Ｖｔのｐ型ＭＯＳトランジスタＰ１
１１０が順次オン状態に変化して、出力信号ＳＯＵＴと
してＨレベルが出力される。従って、時間ｔSが小さく
なり、出力信号ＳＯＵＴを高速に発生することができ
る。しかも、この出力信号ＳＯＵＴのパルス幅は、電圧
依存性が緩和された遅延回路Ｄ１１の遅延時間が支配す
るので、その電圧依存性が小さくなる。

【００７０】なお、図１２において、点線で示す波形
は、図１１に示す構成において、全てのトランジスタの
ゲート閾値電圧を標準値に設定した場合の特性を参考的
に示したものである。この場合、出力信号ＳＯＵＴがＨ
レベルになるまでの時間が遅くなり、高速性が損なわれ
る。また、論理回路Ｒ１１での遅延時間が増加するた
め、パルス幅の電源電圧依存性が高まる傾向を示すよう
になる。従って、図１１に示すように、低Ｖｔのトラン
ジスタを組み合わせることにより、高速性と安定性とを
確保することができる。

【００７１】図１３に、このパルス発生回路の遅延時間
ｔｐｄ（ｔS，ｔE）の電圧依存性を示す。同図におい
て、実線は低Ｖｔのトランジスタを用いた場合の特性を
示し、点線は標準のＶｔのトランジスタのみを用いた場
合の特性である。同図から理解されるように、時間ｔS
および時間ｔEのいずれについても、低Ｖｔのトランジ
スタを用いた場合の特性曲線の傾きがなだらかで、電源
電圧依存性が小さくなっている。しかも、低Ｖｔのトラ
ンジスタを用いた場合には、入力信号ＳＩＮが変化して
から出力信号ＳＯＵＴが変化するまでの時間ｔSが一層
小さくなっており、出力信号が高速に発生することが分
かる。

【００７２】＜実施の形態１０＞以下、この発明の実施
の形態１０を説明する。上述の実施の形態９では、入力
信号ＳＩＮがＨレベルに変化した場合にパルス信号を発
生するパルス発生回路を構成したが、この実施の形態１
０では、入力信号ＳＩＮとしてＨレベルを入力した場合
に入力信号ＳＩＮを遅延させてタイミングを調整するタ
イミング調整回路について説明する。

【００７３】図１４に、この実施の形態１０に係るタイ
ミング調整回路の構成を示す。このタイミング調整回路
は、遅延回路Ｄ１４、否定的論積ゲートＧ１４、論理回
路Ｒ１４から構成される。遅延回路Ｄ１４は、ｐ型ＭＯ
ＳトランジスタＰ１４０１およびｎ型ＭＯＳトランジス
タＮ１４０１からなるインバータＶ１４０１と、ｐ型Ｍ
ＯＳトランジスタＰ１４０２からなるＭＯＳキャパシタ
と、ｐ型ＭＯＳトランジスタＰ１４０３およびｎ型ＭＯ
ＳトランジスタＮ１４０２からなるインバータＶ１４０
２と、ｎ型ＭＯＳトランジスタＮ１４０３からなるＭＯ
Ｓキャパシタとを有する。これらの接続関係は、上述の
実施の形態９に係る遅延回路Ｄ１１を同様である。

【００７４】否定的論理積ゲートＧ１４は、出力ノード
Ｄと電源との間に並列接続されたｐ型ＭＯＳトランジス
タＰ１４０４，Ｐ１４０５と、この出力ノードＤと接地
との間に直列接続されたｎ型ＭＯＳトランジスタＮ１４
０４，Ｎ１４０５から構成される。ここで、ｐ型ＭＯＳ
トランジスタＰ１４０５とｎ型ＭＯＳトランジスタ１４
０４のゲートには入力信号ＳＩＮが与えられ、ｐ型ＭＯ
ＳトランジスタＰ１４０４とｎ型ＭＯＳトランジスタ１
４０５のゲートには、上述の遅延回路Ｄ１４の出力信号
が与えられる。

【００７５】論理回路Ｒ１４は、インバータＶ１４０
３，Ｖ１４０４，Ｖ１４０５の３段のインバータチェー
ンからなる。ここで、インバータＶ１４０３は、ｐ型Ｍ
ＯＳトランジスタＰ１４０６およびｎ型ＭＯＳトランジ
スタＮ１４０６からなり、インバータＶ１４０４は、ｐ
型ＭＯＳトランジスタＰ１４０７およびｎ型ＭＯＳトラ
ンジスタＮ１４０７からなり、インバータＶ１４０５
は、ｐ型ＭＯＳトランジスタＰ１４０８およびｎ型ＭＯ
ＳトランジスタＮ１４０８からなる。この論理回路Ｒ１
４は、上述の実施の形態９に係る論理回路Ｒ１１と同様
にパルス信号の出力状態を制御するための回路を象徴し
たものであって、インバータチェーンに限定されない。
また、上述のタイミング調整回路の構成において、ｎ型
ＭＯＳトランジスタＮ１４０１，Ｎ１４０５，Ｎ１４０
６，Ｎ１４０８およびｐ型ＭＯＳトランジスタＰ１４０
３，Ｐ１４０５，Ｐ１４０７のゲート閾値電圧Ｖｔは低
く設定され、その他のトランジスタのゲート閾値電圧は
標準値に設定される。

【００７６】以下、図１５に示す波形図を参照しなが
ら、この実施の形態１０に係るタイミング調整回路の動
作を説明する。時刻ｔ１１以前では、入力信号ＳＩＮが
Ｈレベルにある。この状態では、遅延回路Ｄ１４の出力
ノードＣにはＨレベルが現れ、否定的論理積ゲートＧ１
４の出力ノードＤにはＬレベルが現れており、出力信号
ＳＯＵＴはＨレベルになっている。時刻ｔ１１において
入力信号ＳＩＮがＬレベルに変化すると、この入力信号
ＳＩＮをゲートで受けるｐ型ＭＯＳトランジスタＮ１４
０５がオン状態になり、出力ノードＤにＨレベルが現れ
る。このＨレベルを入力する論理回路Ｒ１４は、時刻ｔ
１１から時間ｔS後に出力信号ＳＯＵＴとしてＬレベル
を出力する。

【００７７】次に、時刻ｔ１１から遅延回路Ｄ１４の遅
延時間を経た後、遅延回路Ｄ１４から出力ノードＣにＬ
レベルが出力される。このＬレベルを入力する否定的論
理積ゲートＧ１４のｐ型ＭＯＳトランジスタＰ１４０４
がオン状態となるが、既にｐ型ＭＯＳトランジスタＰ１
４０５がオン状態にあるので、出力ノードの信号レベル
はＨレベルに維持される。従って、遅延回路Ｄ１４の出
力ノードＣにＬレベルが現れたとしても、出力信号ＳＯ
ＵＴは変化しない。

【００７８】次に、時刻ｔ１２において入力信号ＳＩＮ
がＨレベルに変化すると、これをゲートで受けるｎ型Ｍ
ＯＳトランジスタＮ１４０４がオン状態となる。しか
し、このとき、遅延回路Ｄ１４の出力ノードＣにはＬレ
ベルが現れているので、これをゲートで受けるｎ型ＭＯ
ＳトランジスタＮ１４０５がオフ状態にある。従って、
出力ノードＤはＨレベルを維持する。

【００７９】次に、時刻ｔ１２から遅延回路Ｄ１４の遅
延時間を経た後、遅延回路Ｄ１４から出力ノードＣにＨ
レベルが出力される。このＨレベルをゲートで受けるｎ
型ＭＯＳトランジスタＮ１４０５はオン状態となる。こ
のとき、ｎ型ＭＯＳトランジスタＮ１４０４は既にオン
状態にあるので、出力ノードＤはｎ型ＭＯＳトランジス
タＮ１４０４，Ｎ１４０５を介してＬレベルに駆動され
る。このＬレベルを入力する論理回路Ｒ１４は、時刻ｔ
１２から時間ｔE後に出力信号ＳＯＵＴとしてＨレベル
を出力する。

【００８０】ここで、入力信号ＳＩＮがＨレベルに変化
してから出力信号ＳＯＵＴがＨレベルに変化するまでの
時間は、遅延回路Ｄ１４の遅延時間と否定的論理積ゲー
トＧ１４の遅延時間と、論理回路Ｒ１４の遅延時間の総
和となるが、否定的論理ゲートＧ１４と論理回路Ｒ１４
の遅延時間を、遅延回路Ｄ１４の遅延時間に比較して十
分小さく抑える。これにより、時刻ｔ１２において入力
信号ＳＩＮがＨレベルに変化してから出力信号ＳＯＵＴ
がＨレベルに変化するまでの時間ｔEは、電源電圧依存
性の小さな遅延回路Ｄ１４の遅延時間に支配される。従
って、時間ｔEの電源電圧依存性が小さくなる。

【００８１】また、入力信号ＳＩＮが時刻ｔ１１でＬレ
ベルに変化した場合、低Ｖｔのｐ型ＭＯＳトランジスタ
Ｐ１４０５、低Ｖｔのｎ型ＭＯＳトランジスタＮ１４０
６、低Ｖｔのｐ型ＭＯＳトランジスタＰ１４０７、低Ｖ
ｔのｎ型ＭＯＳトランジスタＮ１４０８が順次オン状態
に変化して、出力信号ＳＯＵＴとしてＬレベルが出力さ
れる。従って、時間ｔSが小さくなり、出力信号ＳＯＵ
Ｔを高速に発生することができる。

【００８２】なお、図１５において、点線で示す波形
は、図１４に示す構成において、全てのトランジスタの
ゲート閾値電圧を標準値に設定した場合の特性を参考的
に示したものである。この場合、出力信号ＳＯＵＴがＬ
レベルになるまでの時間ｔSが遅くなり、高速性が損な
われる。また、論理回路Ｒ１４での遅延時間が増加する
ため、パルス幅の電源電圧依存性が高まる傾向を示すよ
うになる。従って、図１４に示すように、低Ｖｔのトラ
ンジスタを組み合わせることにより、高速性と安定性と
を確保することができる。

【００８３】以上、この発明の実施の形態を説明した
が、この発明は、これらの実施の形態に限られるもので
はなく、この発明の要旨を逸脱しない範囲の設計変更等
があっても本発明に含まれる。例えば、上述の実施の形
態９では、入力信号ＳＩＮがＨレベルに変化した場合に
パルス信号を発生するものとしたが、Ｌレベルに変化し
た場合にパルス信号を発生するようにしてもよい。ま
た、上述の実施の形態１０では、入力信号がＨレベルに
変化した場合にこの入力信号を遅らせるものとしたが、
Ｌレベルに変化した場合に遅らせるようにしてもよい。
さらに、遅延回路の出力信号を縮退させるためのゲート
回路を設け、例えばスタンバイモードにおいては回路を
非活化するものとしてもよい。

【００８４】

【発明の効果】この発明によれば、以下の効果を得るこ
とができる。すなわち、ロウレベル及びハイレベルの論
理レベルを有する論理信号を遅延させる遅延回路におい
て、前記論理信号の論理レベルがロウレベルの場合とハ
イレベルの場合とで遅延時間が異なる遅延特性を有し、
前記ロウレベル及びハイレベルの論理レベルのうち、遅
延時間が短い方の論理レベルを遅延対象とする遅延系を
備えたので、電源電圧が低下しても遅延時間が過剰に増
加せず、遅延時間の増加を抑制することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる遅延回路の
構成を示す回路図である。

【図２】 この発明の実施の形態２にかかる遅延回路の
構成を示す回路図である。

【図３】 この発明の実施の形態３にかかる遅延回路の
構成を示す回路図である。

【図４】 この発明の実施の形態４にかかる遅延回路の
構成を示す回路図である。

【図５】 この発明の実施の形態５にかかる遅延回路の
構成を示す回路図である。

【図６】 この発明の実施の形態６にかかる遅延回路の
構成を示す回路図である。

【図７】 この発明の実施の形態７にかかる遅延回路の
構成を示す回路図である。

【図８】 この発明の実施の形態８にかかる遅延回路を
説明するための回路図である。

【図９】 この発明の実施の形態８にかかる遅延回路の
変形例を示す回路図である。

【図１０】 この発明の実施の形態８にかかる遅延回路
の他の変形例を示す回路図である。

【図１１】 この発明の実施の形態９にかかるパルス発
生回路の構成を示す回路図である。

【図１２】 この発明の実施の形態９にかかるパルス発
生回路の動作を説明するための波形図である。

【図１３】 この発明の実施の形態９にかかるパルス発
生回路の電源電圧依存性を説明するための特性図であ
る。

【図１４】 この発明の実施の形態１０にかかるタイミ
ング調整回路の構成を示す回路図である。

【図１５】 この発明の実施の形態１０にかかるタイミ
ング調整回路の動作を説明するための波形図である。

【図１６】 従来技術にかかる遅延回路の構成例を示す
回路図である。

【図１７】 遅延回路と共に半導体装置に搭載される論
理回路系の一例を示す回路図である。

【図１８】 遅延回路と論理回路系との電源電圧依存性
の違いを説明するための特性図である。

【符号の説明】

Ｖ１１〜Ｖ１４，Ｖ４１，Ｖ４２，Ｖ４４，Ｖ４６，Ｖ
５１：インバータ Ｖ７１，Ｖ７２，Ｖ８１，Ｖ８２，Ｖ９１〜Ｖ９４：イ
ンバータ Ｖ１１０１〜Ｖ１１０６，Ｖ１４０１〜Ｖ１４０５：イ
ンバータ Ｖ４３，Ｖ４５：否定的論理和ゲート Ｖ６１，Ｖ６３：論理積ゲート Ｖ６２：否定的論理積ゲート Ｄ５１，Ｄ５２，Ｄ５３，Ｄ５４，Ｄ６１，Ｄ６２：遅
延系 Ｄ１１，Ｄ１４：遅延回路 Ｇ１１，Ｇ１４：否定的論理積ゲート Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３１，Ｎ３２：ｎ
型ＭＯＳトランジスタ Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５２：ｎ型ＭＯＳトランジ
スタ Ｎ７３，Ｎ９１〜Ｎ９３：ｎ型ＭＯＳトランジスタ Ｎ１１０１〜Ｎ１１０９，Ｎ１４０１〜Ｎ１４０８：ｎ
型ＭＯＳトランジスタ Ｐ１１０１〜Ｐ１１１０，Ｐ１４０１〜Ｐ１４０８：ｐ
型ＭＯＳトランジスタ Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２：ｐ
型ＭＯＳトランジスタ Ｐ５１，Ｐ５２，Ｐ７２，Ｐ９１〜Ｐ９３：ｐ型ＭＯＳ
トランジスタ Ｒ１１，Ｒ１４：論理回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ロウレベル及びハイレベルの論理レベル
   を有する論理信号を遅延させる遅延回路において、 １または２以上のインバータからなるインバータチェー
   ンと、 前記インバータの出力部に接続され、前記遅延対象の論
   理レベルを有する論理信号が入力された場合に前記イン
   バータの出力部に現れる信号の遷移領域においてオフ状
   態からオン状態になるＭＯＳキャパシタとを備えたこと
   を特徴とする請求項１に記載された遅延回路。
2. 【請求項２】 ロウレベル及びハイレベルの論理レベル
   を有する論理信号を遅延させる遅延回路において、 １または２以上のインバータからなるインバータチェー
   ンと、 前記インバータの出力部に接続され、電源電圧に対する
   前記インバータの出力抵抗の変化に対応して容量値が変
   化するＭＯＳキャパシタとを備えたことを特徴とする遅
   延回路。
3. 【請求項３】 前記ＭＯＳキャパシタがオン状態にある
   ゲート電圧範囲とオフ状態にあるゲート電圧範囲との比
   率は、前記インバータの出力部に現れる信号の遷移領域
   において電源電圧の増減に比例することを特徴とする請
   求項１または２に記載された遅延回路。
4. 【請求項４】 前記ＭＯＳキャパシタの容量値は、前記
   インバータの出力部に現れる信号の遷移領域において増
   加する方向に変化することを特徴とする請求項１ないし
   ３の何れかに記載された遅延回路。
5. 【請求項５】 前記ＭＯＳキャパシタは、 前記論理信号の伝搬経路上のノードであって、前記論理
   信号の論理レベルがロウレベルからハイレベルに変化す
   るノードにゲートが接続され、ソース及びドレインがグ
   ランドに固定されたｎ型ＭＯＳトランジスタからなるこ
   とを特徴とする請求項１ないし４の何れかに記載された
   遅延回路。
6. 【請求項６】 前記ＭＯＳキャパシタは、 前記論理信号の伝搬経路上のノードであって、前記論理
   信号の論理レベルがハイレベルからロウレベルに変化す
   るノードにゲートが接続され、ソース及びドレインが電
   源電圧に固定されたｐ型ＭＯＳトランジスタからなるこ
   とを特徴とする請求項１ないし４の何れかに記載された
   遅延回路。
7. 【請求項７】 前記ＭＯＳキャパシタは、 前記論理信号の伝搬経路上のノードであって、前記論理
   信号の論理レベルがハイレベルからロウレベルに変化す
   るノードにソース及びドレインが接続され、ゲートが電
   源電圧に固定されたｎ型ＭＯＳトランジスタからなるこ
   とを特徴とする請求項１ないし４何れかに記載された遅
   延回路。
8. 【請求項８】 前記ＭＯＳキャパシタは、 前記論理信号の伝搬経路上のノードであって、前記論理
   信号の論理レベルがロウレベルからハイレベルに変化す
   るノードにソース及びドレインが接続され、ゲートがグ
   ランドに固定されたｐ型ＭＯＳトランジスタからなるこ
   とを特徴とする請求項１ないし４の何れかに記載された
   遅延回路。
9. 【請求項９】 ロウレベル及びハイレベルの論理レベル
   を有する論理信号を遅延させる遅延回路において、 １または２以上のインバータを従属接続してなるインバ
   ータチェーンを備え、 遅延対象の前記論理信号の論理レベルに応じて、前記イ
   ンバータを構成するｐ型ＭＯＳトランジスタおよびｎ型
   ＭＯＳトランジスタの各ゲート閾値電圧を互いに逆方向
   にシフトさせたことを特徴とする遅延回路。
10. 【請求項１０】 ロウレベル及びハイレベルの論理レベ
    ルを有する論理信号を遅延させる遅延方法において、 （ａ）初期状態において前記論理信号の伝搬経路上に接
    続されたＭＯＳキャパシタをオフ状態とし、 （ｂ）前記論理信号に基づき前記ＭＯＳキャパシタをオ
    フ状態からオン状態に変化させることを特徴とする遅延
    方法。
11. 【請求項１１】 前記ＭＯＳキャパシタの容量値は、当
    該ＭＯＳキャパシタが接続された前記伝搬経路上のノー
    ドに現れる信号の遷移領域において増加する方向に変化
    することを特徴とする請求項１０に記載された遅延方
    法。