TWI852733B - 半導體裝置的形成方法 - Google Patents

Abstract

一種半導體裝置及其形成方法，所述方法包括以下步 驟。於基底上形成多個堆疊圖案，其中各堆疊圖案包括選擇閘極及在選擇閘極上的罩幕層。於各堆疊圖案的頂面和側壁上形成第一介電材料層。於相鄰的兩個堆疊圖案之間形成浮置閘極圖案，其中浮置閘極圖案的頂面低於罩幕層的頂面。於各堆疊圖案的側壁上形成間隙壁。移除浮置閘極圖案的被間隙壁所暴露出的部分，以形成彼此面對的多個浮置閘極。移除間隙壁、第一介電材料層的一部分以及罩幕層，以在選擇閘極及浮置閘極之間形成第一介電層。

Description

半導體裝置的形成方法

本發明是有關於一種半導體裝置及其形成方法，且特別是有關於一種記憶體裝置及其形成方法。

記憶體主要可分為諸如動態隨機存取記憶體(dynamic random access memory，DRAM)等的揮發性記憶體(volatile memory)以及諸如快閃記憶體(flash memory)等的非揮發性記憶體(non-volatile memory)。快閃記憶體由於易於編程(program)、抹除(erase)、使用壽命長等優點，被廣泛應用於各個領域，例如消費電子、網路通訊設備、汽車元件等。

分離式閘極(split-gate)為快閃記憶體中的一種類型，其例如藉由源端熱電子注入機制(source-side hot electron injection mechanism)進行編程操作，並且例如使用浮置閘極和抹除閘極來進行基於多晶矽到多晶矽增強型穿隧(poly-to-poly enhance tunneling)的抹除操作，如此可使得該類型的快閃記憶體具有更高的編程/抹除效率。

然而，隨著科技的進步，半導體元件不斷朝向「輕、薄、短、小」的型態發展。因此，如何在不增加元件尺寸的前提下改善快閃記憶體的元件表現，為本領域研究人員研究的目標之一。

本發明提供一種半導體裝置及其形成方法，其藉由將浮置閘極形成為矩形的形狀來使得後續形成於浮置閘極與控制閘極之間的電荷儲存層具有良好的製程裕度(process margin)。如此一來，即便在元件尺寸不斷縮小的前提下，所形成之電荷儲存層在各方面(例如形狀、尺寸等)都具有良好的均一性，使得半導體裝置具有良好的閘極耦合比(gate coupling ratio，GCR)。另一方面，浮置閘極與抹除閘極彼此重疊的部分也因重疊偏移的變化減小而具有良好的均一性，故能夠改善抹除操作的表現。

本發明一實施例提供一種半導體裝置的形成方法，其包括：於基底上形成多個堆疊圖案，其中各堆疊圖案包括選擇閘極及在選擇閘極上的罩幕層；於各堆疊圖案的頂面和側壁上形成第一介電材料層；於相鄰的兩個堆疊圖案之間形成浮置閘極圖案，其中浮置閘極圖案的頂面低於罩幕層的頂面；於各堆疊圖案的側壁上形成間隙壁；移除浮置閘極圖案的被間隙壁所暴露出的部分，以形成彼此面對的多個浮置閘極；以及移除間隙壁、第一介電材料層的一部分以及罩幕層，以在選擇閘極及浮置閘極之間形 成第一介電層。

在本發明的一實施例中，在垂直於基底的方向上，罩幕層的厚度約等於選擇閘極的厚度。

在本發明的一實施例中，形成浮置閘極圖案的步驟包括：在形成所述第一介電材料層之後，於基底上形成覆蓋堆疊圖案及第一介電材料層的浮置閘極材料；通過平坦化製程移除在罩幕層的頂面上方的浮置閘極材料，以形成浮置閘極材料層；移除浮置閘極材料層的一部分，以形成其頂面低於罩幕層的頂面的浮置閘極層；以及圖案化浮置閘極層，以於相鄰的兩個堆疊圖案之間形成浮置閘極圖案。

在本發明的一實施例中，平坦化製程包括化學機械研磨製程(CMP process)，而移除浮置閘極材料層的所述部分包括回蝕刻製程(etch-back process)。

在本發明的一實施例中，間隙壁包括彼此面對且設置在閘極圖案上的第一部分以及與第一部分相對且設置在基底上的第二部分。第一部分的底面高於第二部分的底面。

在本發明的一實施例中，半導體裝置的形成方法更包括：於相鄰的兩個浮置閘極及基底所界定的開口中形成電荷儲存層；於電荷儲存層上形成控制閘極；於基底上形成覆蓋選擇閘極、第一介電層、浮置閘極、電荷儲存層以及控制閘極的抹除閘極材料；以及圖案化抹除閘極材料以形成多個抹除閘極，所述抹除閘極分別設置在控制閘極的相對兩側處且位於浮置閘極及選擇 閘極上方。

在本發明的一實施例中，半導體裝置的形成方法，更包括：在形成抹除閘極材料之前，於選擇閘極、第一介電層、浮置閘極、電荷儲存層和控制閘極上形成第二介電層，其中第二介電層將抹除閘極材料與選擇閘極、第一介電層、浮置閘極、電荷儲存層和控制閘極間隔開來。

在本發明的一實施例中，形成控制閘極的步驟包括平坦化製程。

本發明提供一種半導體裝置，其包括多個選擇閘極、控制閘極、多個浮置閘極、多個抹除閘極以及電荷儲存層。選擇閘極設置在基底上。控制閘極設置在基底上以及選擇閘極之間。浮置閘極設置在基底上以及選擇閘極及控制閘極之間，其中浮置閘極為矩形。抹除閘極分別設置在控制閘極的相對兩側處且位於浮置閘極及選擇閘極上方。電荷儲存層設置在浮置閘極以及控制閘極之間。

在本發明的一實施例中，浮置閘極的頂面與控制閘極的頂面為共平面。

基於上述，在上述實施例的半導體裝置及其形成方法中，其藉由將浮置閘極形成為矩形的形狀來使得後續形成於浮置閘極與控制閘極之間的電荷儲存層具有良好的製程裕度(process margin)。如此一來，即便在元件尺寸不斷縮小的前提下，所形成之電荷儲存層在各方面(例如形狀、尺寸等)都具有良好的均一 性，使得半導體裝置具有良好的閘極耦合比(gate coupling ratio，GCR)。另一方面，浮置閘極與抹除閘極彼此重疊的部分也因重疊偏移的變化減小而具有良好的均一性，故能夠改善抹除操作的表現。

100:基底

102:摻雜區

110:選擇閘極

120:罩幕層

130:第一介電材料層

132:第一介電層

140:浮置閘極材料

142:浮置閘極材料層

144:浮置閘極層

146:浮置閘極圖案

148:浮置閘極

150:間隙壁

160:電荷儲存材料層

162:電荷儲存層

170:控制閘極材料層

172:控制閘極層

174:控制閘極

180:第二介電層

190:抹除閘極材料

192:抹除閘極

PR1、PR2、PR3、PR4:罩幕圖案

SP:堆疊圖案

圖1至圖14是本發明一實施例的半導體裝置的形成方法的剖面示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理和/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接(例如有線連接)及物理斷接(例如無線連接)。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量(即，測量系統的限制)。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30%、±20%、±10%、±5%內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1至圖14是本發明一實施例的半導體裝置的形成方法的剖面示意圖。

首先，請參照圖1，於基底100上形成多個堆疊圖案SP。各堆疊圖案SP包括選擇閘極110及在選擇閘極110上的罩幕層120。在一些實施例中，堆疊圖案SP可藉由以下步驟形成。首先，於基底100上依序形成選擇閘極材料層(未示出)以及罩幕材料層(未示出)。接著，通過罩幕圖案PR1對選擇閘極材料層和罩幕材料層進行圖案化製程，以形成包括選擇閘極110和罩幕層120的堆疊圖案SP。在一些實施例中，罩幕圖案PR1可包括光阻材料。然後，在形成堆疊圖案SP之後，將罩幕圖案PR1移除。在一些實施例中，在垂直於基底100表面的方向上， 罩幕層120的厚度約等於選擇閘極110的厚度。

基底100可包括半導體基底。半導體基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為N型，而第二導電型可為P型。選擇閘極110可包括適合作為選擇閘極的材料(例如多晶矽)。罩幕層120可包括氧化物(例如氧化矽)。

接著，請參照圖1和圖2，於各堆疊圖案SP的頂面和側壁上形成第一介電材料層130。第一介電材料層130可包括氧化物(例如氧化矽)。在一些實施例中，罩幕層120可包括由低溫 製程形成的氧化物，而第一介電材料層130可包括由高溫製程形成的氧化物。也就是說，第一介電材料層130的緻密度大於罩幕層120的緻密度。

之後，於相鄰的兩個堆疊圖案SP之間形成如圖5所示的浮置閘極圖案146。在一些實施例中，如圖5所示的浮置閘極圖案146可藉由以下步驟形成。

請繼續參照圖2，在形成第一介電材料層130之後，於基底100上形成覆蓋堆疊圖案SP及第一介電材料層130的浮置閘極材料140。在一些實施例中，浮置閘極材料140可藉由沉積製程形成，但不以此為限。浮置閘極材料140可包括適合作為浮置閘極的材料(例如多晶矽)。

請參照圖2和圖3，通過平坦化製程移除在罩幕層120的頂面上方的浮置閘極材料140，以形成浮置閘極材料層142。在一些實施例中，平坦化製程可包括化學機械研磨製程(CMP process)。在一些實施例中，第一介電材料層130在上述平坦化製程中可作為停止層，也就是說，第一介電材料層130在堆疊圖案SP的頂面上的表面可與浮置閘極材料層142的頂面齊平。

請參照圖3和圖4，移除浮置閘極材料層142的一部分，以形成其頂面低於罩幕層120的頂面的浮置閘極層144。在一些實施例中，移除浮置閘極材料層142的所述部分包括回蝕刻製程(etch-back process)。在一些實施例中，浮置閘極層144的頂面低於罩幕層120的頂面。在一些實施例中，浮置閘極層144 的頂面高於選擇閘極110的頂面。

之後，請參照圖4和圖5，圖案化浮置閘極層144，以於相鄰的兩個堆疊圖案SP之間形成浮置閘極圖案146。在一些實施例中，可通過罩幕圖案PR2對浮置閘極層144進行圖案化製程，以形成浮置閘極圖案146。在一些實施例中，罩幕圖案PR2可包括光阻材料。之後，在形成浮置閘極圖案146之後將罩幕圖案PR2移除。在一些實施例中，浮置閘極圖案146的頂面低於罩幕層120的頂面。

而後，請參照圖5和圖6，於各堆疊圖案SP的側壁上形成間隙壁150。在一些實施例中，間隙壁150可包括彼此面對且設置在浮置閘極圖案146上的第一部分以及與第一部分相對且設置在基底100上的第二部分。在一些實施例中，間隙壁150的第一部分的底面高於間隙壁150的第二部分的底面。在一些實施例中，間隙壁150的第一部分的形狀不同於間隙壁150的第二部分的形狀。間隙壁150可包括氮化物(例如氮化矽)。

之後，請參照圖6和圖7，移除浮置閘極圖案146的被間隙壁150所暴露出的部分，以形成彼此面對的多個浮置閘極148。接著，對浮置閘極148所暴露出之基底100進行摻雜製程以形成摻雜區102。然後，請參照圖7和圖8，移除間隙壁150、第一介電材料層130的一部分以及罩幕層120，以在選擇閘極110及浮置閘極148之間形成第一介電層132。如此一來，浮置閘極148可形成為如圖8所示出的矩形，使得後續形成於浮置閘 極148與控制閘極(如圖11至圖14所示出的控制閘極174)之間的電荷儲存層(如圖12至圖14所示出的電荷儲存層162)具有良好的製程裕度(process margin)。如此一來，即便在元件尺寸不斷縮小的前提下，所形成之電荷儲存層在各方面(例如形狀、尺寸等)都具有良好的均一性，使得半導體裝置具有良好的閘極耦合比(gate coupling ratio，GCR)。另一方面，浮置閘極148與抹除閘極(如圖12至圖14所示出的抹除閘極192)彼此重疊的部分也因重疊偏移的變化減小而具有良好的均一性，故能夠改善抹除操作的表現。

接著，於相鄰的兩個浮置閘極148及基底100所界定的開口中形成電荷儲存層(如圖12-14所示出的電荷儲存層162)。而後，於電荷儲存層上形成控制閘極(如圖11-14所示出的控制閘極174)。電荷儲存層162可包括氧化物-氮化物-氧化物(ONO)複合層。控制閘極174可包括適合作為控制閘極的材料(例如多晶矽)。在一些實施例中，電荷儲存層162和控制閘極174可藉由以下步驟形成。

首先，請參照圖8和圖9，於相鄰的兩個浮置閘極148及基底100所界定的開口中形成電荷儲存材料層160，其中電荷儲存材料層160還延伸覆蓋浮置閘極148的頂面和側壁、第一介電層132的頂面以及選擇閘極110的頂面和側壁。然後，於電荷儲存材料層160上形成控制閘極材料層170。如圖9所示，電荷儲存材料層160可形成於控制閘極材料層170與選擇閘極110、 第一介電層132以及浮置閘極148之間。

接著，請參照圖9和圖10，對控制閘極材料層170進行平坦化製程以形成控制閘極層172。在一些實施例中，平坦化製程可包括化學機械研磨製程(CMP process)。在一些實施例中，電荷儲存材料層160在上述平坦化製程中可作為停止層，也就是說，電荷儲存材料層160在浮置閘極148的頂面上的表面可與控制閘極層172的頂面齊平。

然後，請參照圖10和圖11，圖案化控制閘極層172以形成控制閘極174。在一些實施例中，可通過罩幕圖案PR3對控制閘極層172進行圖案化製程，以形成控制閘極174。在一些實施例中，罩幕圖案PR3可包括光阻材料。而後，在形成控制閘極174之後將罩幕圖案PR3移除。由於浮置閘極148形成為矩形的，故填入於由相鄰的兩個浮置閘極148及基底100所界定之開口的控制閘極174也形成為矩形的。

而後，請參照圖11和圖12，移除電荷儲存材料層160的一部分以於相鄰的兩個浮置閘極148及基底100所界定的開口中形成電荷儲存層162。如圖12所示，電荷儲存層162形成於控制閘極174與浮置閘極148之間，並且至少基於如上所舉例說明的製造流程，形成於浮置閘極148與控制閘極174之間的電荷儲存層162可具有良好的製程裕度(process margin)。如此一來，即便在元件尺寸不斷縮小的前提下，所形成之電荷儲存層162在各方面(例如形狀、尺寸等)都具有良好的均一性，使得半導體 裝置具有良好的閘極耦合比(gate coupling ratio，GCR)。在一些實施例中，浮置閘極148的頂面與控制閘極174的頂面可為共平面。

接著，請參照圖12和圖13，在形成抹除閘極材料190之前，於選擇閘極110、第一介電層132、浮置閘極148、電荷儲存層162和控制閘極174上形成第二介電層180。在一些實施例中，第二介電層180可形成於控制閘極174的頂面、電荷儲存層162的頂面、浮置閘極148的頂面和側壁、第一介電層132的頂面以及選擇閘極110的頂面和側壁上。第二介電層180可包括氧化物(例如氧化矽)。

然後，請參照圖12和圖13，於基底100上形成覆蓋選擇閘極110、第一介電層132、浮置閘極148、電荷儲存層162以及控制閘極174的抹除閘極材料190。第二介電層180可形成於抹除閘極材料190與選擇閘極110、第一介電層132、浮置閘極148、電荷儲存層162以及控制閘極174之間，以將抹除閘極材料190與選擇閘極110、第一介電層132、浮置閘極148、電荷儲存層162和控制閘極174間隔開來。在一些實施例中，抹除閘極材料190可包括適合作為抹除閘極的材料(例如多晶矽)。

而後，請參照圖13和圖14，圖案化抹除閘極材料190以形成多個抹除閘極192。抹除閘極192分別設置在控制閘極174的相對兩側處且位於浮置閘極148及選擇閘極110上方。在一些實施例中，可通過罩幕圖案PR4對抹除閘極材料190進行圖 案化製程，以形成抹除閘極192。在一些實施例中，罩幕圖案PR4可包括光阻材料。在一些實施例中，第二介電層180在上述圖案化製程中可作為停止層。而後，在形成抹除閘極192之後將罩幕圖案PR4移除。

至少基於如上所舉例說明的製造流程可知，浮置閘極148與抹除閘極192彼此重疊的部分可因重疊偏移的變化減小而具有良好的均一性，故能夠改善抹除操作的表現。

以下，將藉由圖14來舉例說明本發明一實施例的半導體裝置。此外，本發明一實施例的半導體裝置的製造方法雖然是以上述製造方法為例進行說明，但本發明的半導體裝置的製造方法並不以此為限。

請參照圖14，半導體裝置包括多個選擇閘極110、控制閘極174、多個浮置閘極148、多個抹除閘極192以及電荷儲存層162。選擇閘極110設置在基底100上。控制閘極174設置在基底100上以及選擇閘極110之間。浮置閘極148設置在基底100上以及選擇閘極110及控制閘極174之間，其中浮置閘極148為矩形。抹除閘極192分別設置在控制閘極174的相對兩側處且位於浮置閘極148及選擇閘極110上方。電荷儲存層162設置在浮置閘極148以及控制閘極174之間。在一些實施例中，浮置閘極148的頂面與控制閘極174的頂面為共平面。

綜上所述，在上述實施例的半導體裝置及其形成方法中，其藉由將浮置閘極形成為矩形的形狀來使得後續形成於浮置 閘極與控制閘極之間的電荷儲存層具有良好的製程裕度(process margin)。如此一來，即便在元件尺寸不斷縮小的前提下，所形成之電荷儲存層在各方面(例如形狀、尺寸等)都具有良好的均一性，使得半導體裝置具有良好的閘極耦合比(gate coupling ratio，GCR)。另一方面，浮置閘極與抹除閘極彼此重疊的部分也因重疊偏移的變化減小而具有良好的均一性，故能夠改善抹除操作的表現。

100:基底

102:摻雜區

110:選擇閘極

132:第一介電層

148:浮置閘極

162:電荷儲存層

174:控制閘極

180:第二介電層

192:抹除閘極

PR4:罩幕圖案

Claims (8)

1. 一種半導體裝置的形成方法，包括：於基底上形成多個堆疊圖案，其中各所述堆疊圖案包括選擇閘極及在所述選擇閘極上的罩幕層；於各所述堆疊圖案的頂面和側壁上形成第一介電材料層；於相鄰的兩個堆疊圖案之間形成浮置閘極圖案，其中所述浮置閘極圖案的頂面低於所述罩幕層的頂面；於各所述堆疊圖案的所述側壁上形成間隙壁；移除所述浮置閘極圖案的被所述間隙壁所暴露出的部分，以形成彼此面對的多個浮置閘極；以及移除所述間隙壁、所述第一介電材料層的一部分以及所述罩幕層，以在所述選擇閘極及所述浮置閘極之間形成第一介電層。
2. 如請求項1所述的半導體裝置的形成方法，其中在垂直於所述基底的方向上，所述罩幕層的厚度約等於所述選擇閘極的厚度。
3. 如請求項1所述的半導體裝置的形成方法，其中形成所述浮置閘極圖案的步驟包括：在形成所述第一介電材料層之後，於所述基底上形成覆蓋所述堆疊圖案及所述第一介電材料層的浮置閘極材料；通過平坦化製程移除在所述罩幕層的所述頂面上方的所述浮置閘極材料，以形成浮置閘極材料層；移除所述浮置閘極材料層的一部分，以形成其頂面低於所述 罩幕層的所述頂面的浮置閘極層；以及圖案化所述浮置閘極層，以於相鄰的兩個堆疊圖案之間形成所述浮置閘極圖案。
4. 如請求項3所述的半導體裝置的形成方法，其中所述平坦化製程包括化學機械研磨製程(CMP process)，而移除所述浮置閘極材料層的所述部分包括回蝕刻製程(etch-back process)。
5. 如請求項1所述的半導體裝置的形成方法，其中所述間隙壁包括彼此面對且設置在所述閘極圖案上的第一部分以及與所述第一部分相對且設置在所述基底上的第二部分，所述第一部分的底面高於所述第二部分的底面。
6. 如請求項1所述的半導體裝置的形成方法，更包括：於相鄰的兩個浮置閘極及所述基底所界定的開口中形成電荷儲存層；於所述電荷儲存層上形成控制閘極；於所述基底上形成覆蓋所述選擇閘極、所述第一介電層、所述浮置閘極、所述電荷儲存層以及所述控制閘極的抹除閘極材料；以及圖案化所述抹除閘極材料以形成多個抹除閘極，所述抹除閘極分別設置在所述控制閘極的相對兩側處且位於所述浮置閘極及所述選擇閘極上方。
7. 如請求項6所述的半導體裝置的形成方法，更包括：在形成所述抹除閘極材料之前，於所述選擇閘極、所述第一介電層、所述浮置閘極、所述電荷儲存層和所述控制閘極上形成第二介電層，其中所述第二介電層將所述抹除閘極材料與所述選擇閘極、所述第一介電層、所述浮置閘極、所述電荷儲存層和所述控制閘極間隔開來。
8. 如請求項6所述的半導體裝置的形成方法，其中形成所述控制閘極的步驟包括平坦化製程。

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