TWI852481B

TWI852481B - 記憶體元件及其形成方法

Info

Publication number: TWI852481B
Application number: TW112114475A
Authority: TW
Inventors: 黃珈擇
Original assignee: 旺宏電子股份有限公司
Priority date: 2023-04-19
Filing date: 2023-04-19
Publication date: 2024-08-11
Also published as: TW202444209A

Abstract

一種記憶體元件，可以應用於三維AND快閃記憶體元件。記憶體元件包括基底、第一堆疊結構、第二堆疊結構、通道結構、絕緣柱、通孔以及導體層。基底具有記憶體陣列區與階梯區。第一堆疊結構配置於記憶體陣列區的基底上，其中第一堆疊結構包括交替堆疊的多個第一介電層和多個閘極。第二堆疊結構配置於階梯區的基底上，其中第二堆疊結構包括交替堆疊的多個第二介電層和多個階梯。通道結構貫穿記憶體陣列區中的第一堆疊結構。絕緣柱貫穿所階梯區中的第二堆疊結構。通孔貫穿階梯區中的絕緣柱。導體層環繞絕緣柱的側壁。

Description

記憶體元件及其形成方法

本發明是有關於一種半導體元件及其形成方法，且特別是有關於一種記憶體元件及其形成方法。

非揮發性記憶體元件(如，快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。

目前業界較常使用的快閃記憶體陣列包括反或閘(NOR)快閃記憶體與反及閘(NAND)快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，仍存在許多與三維NAND快閃記憶體相關的挑戰。

本發明提供一種記憶體元件及其形成方法，可簡化製程，提升所製造記憶體元件的可靠度。

本發明提供一種記憶體元件，其包括基底、第一堆疊結構、第二堆疊結構、通道結構、絕緣柱、通孔以及導體層。基底具有記憶體陣列區與階梯區。第一堆疊結構配置於記憶體陣列區的基底上，其中第一堆疊結構包括交替堆疊的多個第一介電層和多個閘極。第二堆疊結構配置於階梯區的基底上，其中第二堆疊結構包括交替堆疊的多個第二介電層和多個階梯。通道結構貫穿記憶體陣列區中的第一堆疊結構。絕緣柱貫穿所階梯區中的第二堆疊結構。通孔貫穿階梯區中的絕緣柱。導體層環繞絕緣柱的側壁。

本發明另提供一種記憶體元件的形成方法，包括以下步驟。提供基底，其中所述基底具有記憶體陣列區與階梯區。於基底上形成堆疊結構，其中所述堆疊結構包括交替堆疊的多個介電層和多個中間層，且階梯區中的所述堆疊結構具有階梯輪廓。於記憶體陣列區中形成貫穿堆疊結構的通道結構，以及於階梯區中形成貫穿堆疊結構的虛設結構。於記憶體陣列區中形成貫穿堆疊結構的溝渠，以及於階梯區中形成貫穿堆疊結構的孔洞。將記憶體陣列區的多個中間層置換為多個閘極，以及將階梯區中多個中間層置換為多個階梯。於溝渠中形絕緣牆，以及於孔洞中形成絕緣柱。於階梯區中形成通孔，所述通孔貫穿孔洞中的絕緣柱。

基於上述，本發明提供一種記憶體元件及其形成方法，可同時定義用於置換製程的溝渠以及用於通孔的孔洞，接著於溝渠和孔洞中填入單一氧化物層以分別形成絕緣牆和絕緣柱，再形成貫穿絕緣柱的通孔。上述同時定義溝渠/開口步驟可簡化製程。此外，上述單一氧化物層可避免蝕刻通孔開口過程中因蝕刻不全造成通孔與下方內連線結構之間的習知短路問題，進而提升所製造記憶體元件的可靠度。

10:記憶體元件

100:基底

100a:記憶體陣列區

100b:階梯區

102:元件層

103a、103b:停止圖案

104:絕緣層

105:隔離層

107、107a、107b:介電層

108、204a、204b:堆疊結構

109:中間層

110:頂蓋層

122a、122b:半導體層

124a、124b:隔離柱

126:介電柱

130a:絕緣牆

130b:絕緣柱

200S:源極柱

200D:汲極柱

201:複合介電層

201a:電荷儲存結構

201b:階梯保護層

202:導體層

202G:閘極

202ST:階梯

DV:虛設結構

DVH:虛設結構孔洞

MC:記憶胞

SLT:溝渠

VC:通道結構

VCH:通道結構孔洞

TVH:孔洞

TV:通孔

W1、W2:尺寸

圖1至圖9是依照本發明一實施例的一種記憶體元件的形成方法的剖面示意圖。

圖10是圖13是依照本發明一些實施例的各種記憶體元件的一些形成階段的簡化上視示意圖。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。

關於文中所使用的「包含」、「包括」、「具有」等用語，均為開放性的用語，也就是指「包含但不限於」。

關於文中所使用的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。因此，應理解，「上」可與「下」互換使用，且當層或膜等元件放置於另一元件「上」時，所述元件可直接放置於所述另一元件上，或者可存在中間元件。另一方面，當稱元件「直接」放置於另一元件「上」時，則兩者之間不存在中間元件。

圖1至圖9是依照本發明實施例的一種記憶體元件的製造流程的剖面示意圖。

參照圖1，提供基底100。在一實施例中，基底100包括半導體基底，例如含矽基底。基底100具有記憶體陣列區100a與階梯區100b。然後，於基底100上形成元件層102。在一實施例中，元件層102可包括一般熟知的各種半導體元件。在一實施例中，元件層102可包括形成於基底100的表面處的金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體、與金屬氧化物半導體電晶體電性連接的內連線結構，但本發明並不以此為限。內連線結構包括多個介電層以及所述多個介電層中的多個內連線。在其他實施例中，元件層102可更包括本領域技術人員所熟知的其他半導體元件。此外，元件層102的形成方法為本領域技術人員所熟知，於此不另行說明。

然後，於元件層102上形成絕緣層104。在一實施例中，絕緣層104中具有多個分開的停止圖案103a、103b。更具體地說，停止圖案103a形成於記憶體陣列區100a的絕緣層104內，且停止圖案103b形成於階梯區100b的絕緣層104內。在一實施例中，停止圖案103a、103b嵌入於絕緣層104中且被絕緣層104包覆。在一實施例中，絕緣層104包括氧化矽，且停止圖案103a、103b包括多晶矽。但本發明並不以此為限。視實際情況，在其他實施例中，停止圖案可連續地形成且橫跨記憶體陣列區100a與階梯區100b，形成包括下部絕緣層、中間停止層、上部絕緣層的三明治結構。絕緣層104和停止圖案103a、103b的形成方法為本領域技術人員所熟知，於此不另行說明。

接著，於記憶體陣列區100a的絕緣層104上形成接地層106以及於階梯區100b的絕緣層104上形成隔離層105。接地層 106可用以將後續製程中產生的電荷傳導至基底100。在一實施例中，接地層106包括多晶矽層，且隔離層105包括氧化矽層，但本發明並不以此為限。在其他實施例中，接地層106可為其他導電層，例如金屬層。視實際情況，在其他實施例中，可省略隔離層105，而將接地層106連續地形成且橫跨記憶體陣列區100a與階梯區100b。當接地層106連續地形成在記憶體陣列區100a與階梯區100b上時，也可以視情況省略形成停止圖案。

參照圖2，於接地層106以及隔離層105上形成堆疊結構108。在一實施例中，堆疊結構108包括交替堆疊於基底100上的多個介電層107與多個中間層109。本發明不對介電層107與中間層109的數量作限制。在一實施例中，介電層107包括氧化物層，且中間層109包括氮化物層，但本發明並不以此為限。在其他實施例中，介電層107與中間層109可為其他介電材料層，只要介電層107與中間層109之間具有蝕刻選擇比(etching selectivity)即可。在一實施例中，中間層109作為犧牲層，會進行後續的置換製程。在另一實施例中，中間層109為摻雜多晶矽層時，不會進行後續的置換製程。此外，在階梯區100b中，堆疊結構108具有階梯輪廓。將堆疊結構108形成為具有階梯輪廓的方法為本領域技術人員所熟知，於此不另行說明。

然後，於堆疊結構108上形成頂蓋層110。頂蓋層110覆蓋堆疊結構108，且具有平坦的頂表面。在一實施例中，頂蓋層110包括氧化物層，但本發明並不以此為限。頂蓋層110的形成方法包括於堆疊結構108上形成頂蓋材料層，然後進行平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)製程。

參照圖3和圖4，於記憶體陣列區100a中形成貫穿堆疊結構108的通道結構VC，以及於階梯區100b中形成貫穿堆疊結構108的虛設結構DV。

在一實施例中，如圖3所示，於記憶體陣列區100a中形成貫穿堆疊結構108的通道結構孔洞VCH，以及於階梯區100b中形成貫穿堆疊結構108的虛設結構孔洞DVH。形成通道結構孔洞VCH和虛設結構孔洞DVH的方法包括微影蝕刻製程。在一實施例中，通道結構孔洞VCH和虛設結構孔洞DVH可由同一光罩定義，如圖10或圖12所示。蝕刻通道結構孔洞VCH和虛設結構孔洞DVH的製程以下方的停止圖案103a、103b為蝕刻停止層。

通道結構孔洞VCH具有尺寸W1，虛設結構孔洞DVH具有尺寸W2。在一實施例中，尺寸W1實質上等於尺寸W2。形成通道結構孔洞VCH的步驟為關鍵製程(critical process)。當於記憶體陣列區100a和階梯區100b中形成單一尺寸的孔洞VCH、DVH時，可增加通道結構孔洞的製程裕度(process window)。然而，本發明並不以此為限。在另一實施例中，尺寸W1不同於尺寸W2。例如，當尺寸W2大於尺寸W1時，後續形成的虛設結構可對階梯區提供更佳的結構支撐。

接著，於通道結構孔洞VCH的側壁上形成半導體層122a，以及於虛設結構孔洞DVH的側壁上形成半導體層122b。在一實施例中，半導體層122a作為記憶體陣列的通道層。半導體層122a、122b的形成方法包括於頂蓋層110上共形地形成半導體材料層，填入通道結構孔洞VCH和虛設結構孔洞DVH，然後進行非等向性蝕刻製程以移除部分半導體材料層。在一實施例中，半導體材料層包括多晶矽層，例如非摻雜多晶矽層。

繼續參照圖3，於通道結構孔洞VCH中填入隔離柱124a，以及於虛設結構孔洞DVH中填入隔離柱124b。隔離柱124a、隔離柱124a的形成方法包括於頂蓋層110上形成隔離材料層填入通道結構孔洞VCH、虛設結構孔洞DVH，然後進行平坦化製程以移除通道結構孔洞VCH、虛設結構孔洞DVH外的隔離材料層。在一實施例中，隔離材料層包括氧化矽層。

然後，於隔離柱124a中形成介電柱126。形成介電柱126的方法包括於隔離柱124a中以微影蝕刻製程形成孔洞，於頂蓋層110上形成介電材料層填入孔洞，然後進行平坦化製程以移除孔洞外的介電材料層。在一實施例中，介電材料層包括氮化矽層。

在另一實施例中，當通道結構孔洞VCH的尺寸W1大於虛設結構孔洞DVH的尺寸W2時，上述隔離材料層僅填滿虛設結構孔洞DVH但未填滿通道結構孔洞VCH，則可利用介電材料層填滿通道結構孔洞VCH以形成上述結構。

請參照圖4，於隔離柱124a中形成源極柱200S與汲極柱200D，其中源極柱200S與汲極柱200D彼此以介電柱126隔開。形成源極柱200S與汲極柱200D的方法包括於每一個隔離柱124a中形成兩個孔洞，蝕刻孔洞的製程以下方停止圖案103a為蝕刻停止層。接著，於頂蓋層110上形成導體層填入孔洞，然後進行平坦化製程以移除孔洞外的導體層。在一實施例中，導體層包括摻雜多晶矽層。在一實施例中，垂直通道結構VC包括作為通道層的半導體層122a、介電柱126以及源極柱200S與汲極柱200D。

參照圖5，於記憶體陣列區100a中形成貫穿堆疊結構108 的溝渠SLT(在一些實施例中稱為「狹縫(slit)」)，以及於階梯區100b中形成貫穿堆疊結構108的孔洞TVH。更具體地說，溝渠SLT形成為跨越記憶體陣列區100a以及階梯區100b，如圖11或圖13所示。形成溝渠SLT和孔洞TVH的方法包括微影蝕刻製程。在一實施例中，溝渠SLT和孔洞TVH可由同一光罩定義，如圖11或圖13所示。在一實施例中，溝渠SLT可貫穿接地層106並延伸至部分絕緣層104中。在一實施例中，孔洞TVH可貫穿隔離層105和停止圖案103b。更具體地說，孔洞TVH可延伸至停止圖案103b下方的絕緣層104中，但未貫穿絕緣層104。溝渠SLT、孔洞TVH裸露出堆疊結構108的介電層107和中間層109。

在一實施例中，孔洞TVH的尺寸大於虛設結構孔洞DVH的尺寸，如圖11和圖13所示，但本發明並不以此為限。在另一實施例中，是製程需要，孔洞TVH的尺寸可等於或小於虛設結構孔洞DVH的尺寸。

參照圖6，將記憶體陣列區100a與階梯區100b中的多個中間層109置換為多個閘極202G和多個階梯202ST。更具體地說，在置換製程之後，記憶體陣列區100a上的堆疊結構204a包括交替堆疊於基底100上的多個介電層107a與多個閘極202G，階梯區100b上的堆疊結構204b包括交替堆疊於基底100上的多個介電層107b與多個階梯202ST。在一實施例中，當中間層109為摻雜多晶矽時，可視情況省略上述置換步驟。

在一實施例中，進行選擇性蝕刻製程，使蝕刻劑與溝渠SLT、孔洞TVH所裸露出的堆疊結構108的中間層109接觸。藉此，蝕刻並移除堆疊結構108的中間層109，以形成多個水平開口 (未示出)。選擇性蝕刻製程可以是等向性蝕刻，例如是濕式蝕刻製程。濕式蝕刻製程所採用的蝕刻劑例如是熱磷酸。然後，於溝渠SLT、孔洞TVH以及水平開口中依序形成複合介電層201和導體層202。

在一實施例中，複合介電層201和導體層202覆蓋頂蓋層110表面、溝渠SLT的側壁和底部、孔洞TVH的側壁和底部並填滿水平開口。在一實施例中，複合介電層201包括氧化物/氮化物/氧化物(ONO)複合層。在一實施例中，導體層202包括包括阻障層以及金屬層。在一實施例中，阻障層的材料包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。金屬層的材料包括鎢(W)。

記憶體陣列區100a的複合介電層201作為電荷儲存結構201a，階梯區100b的複合介電層201作為階梯202ST的階梯保護層201b。記憶體陣列區100a的導體層202形成多個閘極202G，階梯區100b的導體層202形成多個導電階梯202ST。在一實施例中，記憶體陣列中的每個記憶胞MC包括閘極202G、電荷儲存結構201a、半導體通道層122a、源極柱200S與汲極柱200D。

參照圖7，進行回蝕刻製程，以移除頂蓋層110表面、在溝渠SLT的底部和孔洞TVH的底部上的導體層202。剩餘的導體層202配置在溝渠SLT的側壁和孔洞TVH的側壁上。在一實施例中，回蝕刻製程包括非等向性蝕刻製程。

參照圖8，於溝渠SLT中形絕緣牆130a，以及於所述孔洞TVH中形成絕緣柱130b。絕緣牆130a、絕緣柱130b的形成方法包括於頂蓋層110上形成絕緣材料層填入溝渠SLT和孔洞TVH，然後進行平坦化製程以移除溝渠SLT和孔洞TVH外的絕緣材料層。在一實施例中，絕緣材料層包括氧化矽層，例如低溫氧化矽層。更具體地說，絕緣材料層為單一氧化物層。

參照圖9，於階梯區100b中形成通孔TV，且通孔TV貫穿孔洞TVH中的絕緣柱130b。形成通孔TV的方法包括於每一個絕緣柱130b中形成通孔開口，接著於通孔開口內填入導電層，然後進行平坦化製程以移除孔洞外的導電層。由於絕緣柱130b具有單一氧化物層，故可避免蝕刻通孔開口過程中因蝕刻不全造成通孔與下方內連線結構之間的習知短路問題，進而提升所製造記憶體元件的可靠度。在一實施例中，導電層包括鎢。上述孔洞會貫穿絕緣層104並延伸到部分元件層102中。更具體地說，通孔TV可著陸在元件層102的內連線結構中的頂部金屬層(未示出)上。通孔TV與內連線結構連接，因此又可稱為訊號接觸窗(signal contact)。至此，形成本發明的記憶體結構10。

以下，將參照圖9、圖11和圖13說明本發明的記憶體元件。在一實施例中，記憶體元件10包括基底100、堆疊結構204a、堆疊結構204b、通道結構VC、絕緣柱130b以及通孔TV。基底100具有記憶體陣列區100a與階梯區100b。堆疊結構204a配置於記憶體陣列區100a的基底100上，其中堆疊結構204a包括交替堆疊的多個介電層107a和多個閘極202G。堆疊結構204b配置於階梯區100b的基底100上，其中所述堆疊結構204b包括交替堆疊的多個介電層107b和多個階梯202ST。通道結構VC貫穿記憶體陣列區100a中的堆疊結構204a。絕緣柱130b貫穿階梯區100b中的堆疊結構204b。通孔TV貫穿所述階梯區100b中的絕緣柱130b。導體層202環繞所述絕緣柱130b的側壁。在一實施例中，導體層202可稱為導電環，與多個閘極202G和多個階梯202ST連接。

在一實施例中，記憶體元件10更包括接地層106，其配置於基底100與堆疊結構204a之間，其中所述通道結構VC更貫穿所述接地層106。

在一實施例中，記憶體元件10更包括絕緣層104，其配置於基底100與堆疊結構204b之間。在一實施例中，記憶體元件10更包括多個停止圖案103b，其配置於絕緣層104中，其中所述通孔TV貫穿所述停止圖案103b中的一者。

在一實施例中，所述通道結構VC包括介電柱126、源極柱200S與汲極柱200D，以及半導體層122a。源極柱200S與汲極柱200D藉由所述介電柱126彼此分隔開。半導體層122a配置於源極柱200S與對應的所述閘極202G之間以及汲極柱200D與對應的所述閘極202G之間。半導體層122a可稱為通道環或通道層。在一實施例中，半導體層122a為連續通道層，其配置於多個閘極202G、多個介電層107a的側壁上，但本發明並不以此為限。在另一實施例中，半導體層122a包括不連續的分開的多個通道區塊，僅配置於多個閘極202G的側壁上。半導體層122a與閘極202G之間更配置有作為電荷儲存結構201a之複合介電層。

在一實施例中，記憶體元件10更包括虛設結構DV，其貫穿階梯區100b中的堆疊結構204b，且鄰接絕緣柱130b。在一實施例中，記憶體元件10更包括絕緣層104，其配置於基底100與堆疊結構204b之間。在一實施例中，記憶體元件10更包括多個停止圖案103b，其配置於所述絕緣層104中，其中所述虛設結構DV未貫穿所述停止圖案103b中的一者。更具體地說，虛設結構DV著陸在停止圖案103b中的一者上。

在一實施例中，虛設結構DV包括隔離柱124b、以及環繞所述隔離柱124b的側壁的半導體層122b。半導體層122b可稱為半導體環，與階梯保護層201b連接。

在一實施例中，所述通道結構VC的尺寸實質上等於所述虛設結構DV的尺寸。在一實施例中，所述通道結構VC的尺寸不等於所述虛設結構DV的尺寸。

在一實施例中，記憶體元件10更包括絕緣牆130a，其貫穿記憶體陣列區100a中的堆疊結構204a，且鄰接所述通道結構VC。在一實施例中，形成在溝渠SLT中的絕緣牆130a更延伸配置到所述階梯區100b中，如圖11和圖13所示。

綜上所述，本發明提供一種記憶體元件及其形成方法，可同時定義用於置換製程的溝渠以及用於通孔的孔洞，接著於溝渠和孔洞中填入單一氧化物層以分別形成絕緣牆和絕緣柱，再形成貫穿絕緣柱的通孔。上述同時定義溝渠/孔洞步驟可簡化製程。此外，上述單一氧化物層可避免蝕刻通孔開口過程中因蝕刻不全造成通孔與下方內連線結構之間的習知短路問題，進而提升所製造記憶體元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。