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CN111816660A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

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CN111816660A
CN111816660A CN202010272722.8A CN202010272722A CN111816660A CN 111816660 A CN111816660 A CN 111816660A CN 202010272722 A CN202010272722 A CN 202010272722A CN 111816660 A CN111816660 A CN 111816660A
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CN
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gate
dielectric
charge storage
gate structure
vertical channel
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张佑在
李昌燮
朴世准
李载德
李正勋
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Abstract

一种三维半导体存储器件包括：包括交替堆叠的栅结构和第一电介质图案的堆叠结构；穿透堆叠结构的垂直沟道；以及从垂直沟道和第一栅结构之间延伸到垂直沟道和第一电介质图案之间的电荷存储层。栅结构包括具有彼此面对且具有不同宽度的顶表面和底表面的第一栅结构。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。每个第一栅结构的顶表面的宽度和每个第一栅结构的底表面的宽度中的一个与在该第一栅结构上的第一电介质图案的宽度相同。

Description

三维半导体存储器件
技术领域
发明构思涉及半导体存储器件，更具体地，涉及三维半导体存储器件。
背景技术
近来，半导体器件已经高度集成，以满足对高性能和低成本装置的需求。由于半导体器件的集成是确定产品价格的重要因素，所以日益需要高度集成的半导体器件。典型的二维或平面半导体器件的集成度主要由单位存储单元所占据的面积决定，并且很大程度上受用于形成精细图案的技术水平影响。然而，增加图案精细度所需的极其昂贵的处理设备可能对提高二维或平面半导体器件的集成度设置实际限制。结果，对具有三维布置的存储单元的三维半导体存储器件越来越感兴趣。
发明内容
发明构思的实施方式提供一种具有改善的电特性的三维半导体存储器件。
发明构思的实施方式提供一种三维半导体存储器件，该三维半导体存储器件包括：包括交替且重复地堆叠在衬底上的多个栅结构和多个第一电介质图案的堆叠结构，栅结构包括多个第一栅结构，每个第一栅结构具有顶表面和面对该顶表面的底表面，并且顶表面的宽度与底表面的宽度不同；在衬底上的穿透堆叠结构的垂直沟道；以及从垂直沟道与第一栅结构之间延伸到垂直沟道与第一电介质图案之间的电荷存储层。电荷存储层包括在垂直沟道与第一栅结构之间的第一段以及在垂直沟道与第一电介质图案之间的第二段。第一段的厚度大于第二段的厚度。多个第一栅结构当中的每个第一栅结构的顶表面的宽度和底表面的宽度之一与多个第一电介质图案当中的在该第一栅结构上的第一电介质图案的宽度相同。
发明构思的实施方式还提供一种三维半导体存储器件，该三维半导体存储器件包括：包括交替且重复地堆叠在衬底上的多个栅结构和多个第一电介质图案的堆叠结构，栅结构包括多个第一栅结构，每个第一栅结构具有顶表面和面对该顶表面的底表面，并且顶表面的宽度不同于底表面的宽度；在衬底上穿透堆叠结构的垂直沟道；以及从垂直沟道与第一栅结构之间延伸到垂直沟道与第一电介质图案之间的电荷存储结构，该电荷存储结构包括在垂直沟道与第一栅结构之间的第一电荷存储段以及在垂直沟道与第一电介质图案之间的第二电荷存储段。第一电荷存储段的厚度大于第二电荷存储段的厚度。多个第一栅结构当中的每个第一栅结构的顶表面的宽度和底表面的宽度之一与多个第一电介质图案当中的在该第一栅结构上的第一电介质图案的宽度相同。
发明构思的实施方式还提供一种三维半导体存储器件，该三维半导体存储器件包括：堆叠结构，包括交替地且重复地堆叠在衬底上的多个栅结构和电介质图案，栅结构包括多个第一栅结构，每个第一栅结构具有顶表面和面对该顶表面的底表面，顶表面的宽度不同于底表面的宽度，电介质图案包括与该多个第一栅结构相邻的多个第一电介质图案；以及穿透堆叠结构的垂直沟道结构，垂直沟道结构延伸到第一栅结构的第一侧壁上并且延伸到第一电介质图案的第一侧壁上。垂直沟道结构具有从垂直沟道结构的侧壁突出的突起。每个第一栅结构的第一侧壁包括第一凹进区域。突起在第一凹进区域中。多个第一栅结构当中的每个第一栅结构的顶表面的宽度和底表面的宽度之一与多个第一电介质图案当中的在该第一栅结构上的第一电介质图案的宽度相同。
发明构思的实施方式还提供了一种半导体存储器件，该半导体存储器件包括：堆叠结构，包括交替且重复地堆叠的栅结构和电介质结构；穿透堆叠结构的垂直沟道；以及设置在垂直沟道与栅结构之间以及在垂直沟道与电介质层之间的电荷存储结构。电荷存储结构包括在栅结构与电介质结构之间的界面处延伸到设置在栅结构的侧壁中的凹进区域中的突起。
附图说明
鉴于参考附图进行的以下详细描述，发明构思的特征将变得明显。
图1示出显示了根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列的简化电路图。
图2示出显示了根据发明构思的一些示例实施方式的三维半导体存储器件的平面图。
图3示出沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图4示出沿图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图5示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图6A示出图4中的部分B的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图6B示出图4中的部分B的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图7示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图8示出图4中的部分B的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图9示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图10示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图11示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图12示出沿图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图13示出图12中的部分A'的放大图。
图14示出沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图15示出沿图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图16示出了沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图17示出沿图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图18示出图16中的部分C的放大图。
图19示出显示了根据发明构思的一些示例实施方式的三维半导体存储器件的平面图。
图20示出沿图19的线III-III'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图21A、图22A、图23A、图24A、图25A、图26A和图27A示出沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图21B、图22B、图23B、图24B、图25B、图26B和图27B示出沿图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
图22C示出图22B中的部分D的放大图。
具体实施方式
在下文中，发明构思的实施方式将被详细且清楚地描述至使得本领域普通技术人员可以容易地实现发明构思的程度。
图1示出显示了根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列的简化电路图。
参照图1，三维半导体存储器件可以包括公共源极线CSL、多条位线BL0至BL2(即，位线BL0、BL1和BL2)和在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可以被二维地布置，多个单元串CSTR可以并联连接至位线BL0至BL2中的每条位线。单元串CSTR因此可以二维地布置在公共源极线CSL上或衬底上。
每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL0至BL2之一的串选择晶体管SST、和在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。另外，接地选择线GSL、多条字线WL0至WL3(即，WL0、WL1、WL2和WL3)和多条串选择线SSL1和SSL2(其中线GSL、WL0至WL3、SSL1和SSL2设置在公共源极线CSL与位线BL0至BL2之间)可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅极。
图2示出显示了根据发明构思的一些示例实施方式的三维半导体存储器件的平面图。图3示出沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图4示出沿图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图5示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图6A和图6B示出图4中的部分B的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图7示出图3中的部分A的放大图，显示了根据本构思的一些示例实施方式的三维半导体存储器件。
参照图2、图3和图4，衬底100可以包括单元阵列区CAR和焊盘区CR。衬底100可以是例如硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。缓冲电介质层50可以设置在衬底100的顶表面上(或设置在衬底100的顶表面上方)。缓冲电介质层50可以被放置在衬底100的单元阵列区CAR和焊盘区CR上。缓冲电介质层50可以包括例如热氧化物层或硅氧化物层。
堆叠结构ST可以设置在衬底100的单元阵列区CAR和焊盘区CR上。堆叠结构ST可以在衬底100上沿第一方向X延伸，并且可以在与第一方向X相交的第二方向Y上间隔开。公共源极区CSR可以设置在衬底100中、在堆叠结构ST之间。公共源极区CSR可以沿第一方向X延伸。公共源极区CSR可以具有与衬底100的导电类型不同的导电类型。
每个堆叠结构ST可以包括交替且重复地堆叠在缓冲电介质层50上的电介质图案110以及栅电极120a、120b和120c。电介质图案110可以在垂直于衬底100的顶表面的第三方向Z上堆叠在衬底100上。电介质图案110可以包括例如硅氧化物层。栅电极120a、120b和120c中的每个可以设置在电介质图案110之间。也就是，例如，栅电极120b设置在一对电介质图案110之间。栅电极120a、120b和120c可以包括接地选择栅电极120a、串选择栅电极120c和在接地选择栅电极120a与串选择栅电极120c之间的单元栅电极120b。接地选择栅电极120a可以是栅电极120a、120b和120c中的最下面的栅电极，串选择栅电极120c可以是栅电极120a、120b和120c中的最上面的栅电极。接地选择栅电极120a可以是图1所示的接地选择线GSL，单元栅电极120b可以是图1所示的字线WL0至WL3，串选择栅电极120c可以是在图1中描绘的串选择线SSL。
每个堆叠结构ST可以在衬底100的焊盘区CR上具有阶梯结构。例如，堆叠结构ST可以具有随着距单元阵列区CAR的距离增加而减小的高度。例如，栅电极120a、120b和120c中的每个可以在第一方向X上具有随着距衬底100的距离增加而减小的长度。在某些实施方式中，栅电极120a、120b和120c中的每个可以在衬底100的焊盘区CR上具有远端。接地选择栅电极120a的远端和单元栅电极120b的远端可以是通过紧接上覆的单元栅电极120b和紧接上覆的串选择栅电极120c而暴露的部分。串选择栅电极120c的远端可以是串选择栅电极120c的设置在焊盘区CR上的部分。
每个电介质图案110可以在第一方向X上具有随着距衬底100的距离增加而减小的长度。每个电介质图案110在第一方向X上的长度可以与栅电极120a、120b和120c中的紧接在下面的栅电极在第一方向X上的长度基本相同。因此，栅电极120a、120b和120c的末端可以被紧接上覆的电介质图案110覆盖。
层间电介质图案200可以形成为覆盖堆叠结构ST和缓冲电介质层50的阶梯结构。层间电介质图案200可以暴露堆叠结构ST的顶表面。层间电介质图案200可以包括例如正硅酸乙酯(TEOS)氧化物层。
垂直沟道结构VS可以穿透在衬底100的单元阵列区CAR上的对应的堆叠结构ST。垂直沟道结构VS可以沿第一方向X以Z字形或直线布置。半导体柱PI可以设置在衬底100和垂直沟道结构VS之间。半导体柱PI可以设置在衬底100的顶表面上，并且可以穿透接地选择栅电极120a。半导体柱PI可以电连接到垂直沟道结构VS。半导体柱PI可以是本征半导体或具有与衬底100的导电类型相同的导电类型的半导体。例如，半导体柱PI可以是单晶本征半导体或p型导电性半导体。
栅极电介质层60可以设置在接地选择栅电极120a与每个半导体柱PI之间。栅极电介质层60可以具有在相反方向上凸地弯曲的侧壁。栅极电介质层60可以包括例如热氧化物层或硅氧化物层。水平电介质层170(如图5所示)可以设置在每个垂直沟道结构VS与单元选择栅电极120b和串选择栅电极120c中的每个之间，并且还可以在栅极电介质层60与接地选择栅电极120a之间。水平电介质层170可以延伸到栅电极120a、120b和120c的顶表面和底表面上。水平电介质层170可以包括例如硅氧化物层(例如SiO2)或高k电介质层(例如铝氧化物(Al2O3)或铪氧化物(HfO2))。
在某些实施方式中，栅结构可以被定义为包括单个水平电介质层170和单个栅电极，该单个栅电极设置于在第三方向Z上彼此相邻的电介质图案110之间。例如，单元栅结构GS1可以被定义为包括单元栅电极120b和围绕单元栅电极120b的水平电介质层170。串选择栅结构GS2可以被定义为包括串选择栅电极120c和围绕串选择栅电极120c的水平电介质层170。接地选择栅结构GS3可以被定义为包括接地选择栅电极120a和围绕接地选择栅电极120a的水平电介质层170。
进一步参考图5，单元栅结构GS1和串选择栅结构GS2中的每个可以设置在沿第三方向Z彼此相邻的电介质图案110之间。单元栅结构GS1和串选择栅结构GS2中的每个可以包括下部LP和上部UP。下部LP可以设置在沿第三方向Z彼此相邻的一对上电介质图案110a和下电介质图案110b之间。上部UP可以设置在下部LP与沿第三方向Z彼此相邻的上电介质图案110a和下电介质图案110b中的位于该下部LP上方的上电介质图案110a之间。单元栅结构GS1和串选择栅结构GS2中的每个可以具有底表面1和顶表面3，其中底表面1的从任意线AL(其在垂直于衬底的顶表面的方向上延伸)起沿第一方向X的宽度W1大于顶表面3的从该相同的任意线AL起沿第一方向X的宽度W2(W1>W2)。例如，下部LP在其底表面1处的宽度W1可以大于在上部UP的顶表面3处的宽度W2(W1＞W2)。覆在单元栅结构GS1和串选择栅结构GS2上方的上电介质图案110a可以具有顶表面5和底表面7，单元栅结构GS1和串选择栅结构GS2的下部LP的在底表面1处的宽度W1可以与顶表面5的从该相同的任意线AL起沿第一方向X的宽度W3基本相同(W1＝W3)。下部LP的底表面1处的宽度W1可以与在下部LP下方的下电介质图案110b的宽度基本相同。单元栅结构GS1和串选择栅结构GS2中的每个的在顶表面3处的宽度W2可以小于覆在下部LP上方的上电介质图案110a的在顶表面5处的宽度W3(W2＜W3)。下部LP可以具有随着从下电介质图案110b接近上部UP而保持恒定的宽度，上部UP可以具有随着从下部LP接近上电介质图案110a而减小的宽度。
单元栅电极120b和串选择栅电极120c中的每个在其底表面1处可以具有较大的宽度，并且在其顶表面3处可以具有较小的宽度。例如，单元栅电极120b和串选择栅电极120c中的每个可以包括下部A'和上部B'。下部A'可以设置于在第三方向Z上彼此相邻的上电介质图案110a和下电介质图案110b之间，上部B'可以设置在下部A'与覆在下部A'上方的上电介质图案110a之间。下部A'可以在其底表面1处具有比在上部B'的顶表面3处的宽度大的宽度。下部A'和上部B'中的每个可以具有与电荷存储结构240相邻的侧壁，并且上部B'的侧壁可以相对于下部A'的侧壁形成角度θ，该角度θ是钝角(例如90°<θ<180°)。上部B'的与电荷存储结构240相邻的侧壁可以是基本上没有弯曲的平坦表面。下部A'的侧壁可以基本垂直于衬底100的顶表面，该侧壁与电荷存储结构240相邻。或者，如图7所示，单元栅电极120b和串选择栅电极120c中的每个的上部B'与电荷存储结构240相邻的侧壁可以具有平滑弯曲的凹表面，从而电荷存储结构240的与上部B'相邻的侧壁具有平滑弯曲的凸表面。
在某些实施方式中，垂直沟道结构VS可以穿透单元栅结构GS1和串选择栅结构GS2，并且可以从衬底100的顶表面延伸到单元栅结构GS1和串选择栅结构GS2的第一侧壁S1上并且还延伸到除了最下面的电介质图案110之外的电介质图案110的第一侧壁S1_a上。在某些实施方式中，每个单元栅结构GS1和串选择栅结构GS2中的上部UP的第一侧壁S1可以从覆在单元栅结构GS1和串选择栅结构GS2的每个上的上电介质图案110a的第一侧壁S1_a凹进。因此，在衬底100的单元阵列区CAR上，可以在上电介质图案110a与单元栅结构GS1和串选择栅结构GS2的每个之间提供第一凹进区域R1。垂直沟道结构VS可以具有从其侧壁突出的突起PS。突起PS可以接触单元栅结构GS1和串选择栅结构GS2。每个突起PS可以设置在第一凹进区域R1中。例如，电荷存储结构240可以具有从其与电介质图案110接触的侧壁突出的突出部，并且垂直沟道结构VS的突起PS可以对应于电荷存储结构240的突出部。电荷存储结构240的每个突出部可以设置在第一凹进区域R1中。突起PS的顶表面可以处于与电介质图案110的底表面7相同的水平。每个突起PS可以与在第三方向Z上彼此相邻的电介质图案110a和110b中的下电介质图案110b间隔开，并且可以与在第三方向Z上彼此相邻的电介质图案110a和110b中的上电介质图案110a接触。在本发明构思的实施方式中，电荷存储结构240的特征可以在于包括延伸到第一凹进区域R1中的突起PS，该第一凹进区域R1在栅结构GS1和GS2与电介质图案110a之间的界面处设置在单元栅结构GS1和串选择栅结构GS2的侧壁中。电荷存储结构240可以包括第一电荷存储段240A、第二电荷存储段240B和第三电荷存储段240C。第一电荷存储段240A可以设置在第一凹进区域R1中。第一电荷存储段240A可以设置在垂直沟道VC与单元和串选择栅结构GS1和GS2中的每个的上部UP之间。第二电荷存储段240B可以设置在垂直沟道VC与每个电介质图案110之间。第三电荷存储段240C可以设置在垂直沟道VC与单元和串选择栅结构GS1和GS2中的每个的下部LP之间。第一电荷存储段240A可以具有比第二电荷存储段240B的厚度W5大的厚度W4(W4>W5)。第二电荷存储段240B的厚度W5可以与第三电荷存储段240C的厚度W6基本相同(W5＝W6)。第一电荷存储段240A的厚度W4可以随着从第三电荷存储段240C接近第二电荷存储段240B而增加。在某些实施方式中，第一电荷存储段240A的厚度W4可以是第二电荷存储段240B的厚度W5的大约1.1至2倍。例如，第一电荷存储段240A的厚度W4可以是第二电荷存储段240B的厚度W5的约1.3至1.7倍。
在某些实施方式中，电荷存储结构可以形成为在栅电极的上侧壁上具有大的厚度。因此，可以最小化彼此垂直相邻的栅电极之间的干扰，并且还可以最小化在某些栅电极的拐角上的电荷存储结构中的捕获电荷扩散到与该某些栅电极垂直相邻的其他栅电极上的电荷存储结构中。
在衬底100的顶表面上，垂直沟道结构VS可以穿透单元栅结构GS1和串选择栅结构GS2。每个垂直沟道结构VS可以包括垂直沟道VC和电荷存储结构240。垂直沟道VC可以在第三方向Z上穿透单元栅结构GS1、串选择栅结构GS2和电介质图案110。垂直沟道VC可以具有中空管形状、圆筒形状或杯形状。垂直沟道VC可以包括单层或多层。垂直沟道VC可以包括例如单晶硅层、有机半导体层和碳纳米结构中的一个或更多个。
电荷存储结构240可以在垂直沟道VC与单元栅结构GS1之间、在垂直沟道VC与串选择栅结构GS2之间以及在垂直沟道VC与电介质图案110之间延伸。电介质图案110的底表面7可以具有与单元和串选择栅结构GS1和GS2中的相应一个的上部UP相邻的部分。电介质图案110的底表面7还可以包括不仅与单元和串选择栅结构GS1和GS2中的该相应一个间隔开而且还用电荷存储结构240覆盖的部分。电荷存储结构240可以接触下部LP和上部UP中的每个的侧壁。电荷存储结构240可以具有从其外壁凹进的凹陷D。电荷存储结构240的外壁可以接触垂直沟道VC。垂直沟道VC可以设置在电荷存储结构240的外壁上，并且可以被设置在凹陷D中。因此，垂直沟道VC可以具有与电荷存储结构240的轮廓相同的轮廓。例如，凹陷D可以位于从衬底100的顶表面起测量的一水平处，该水平在单元和串选择栅结构GS1和GS2的每个的下部LP的水平与覆在单元和串选择栅结构GS1和GS2的每个的上部UP的上电介质图案110a的水平之间。
电荷存储结构240可以包括隧道电介质层TL、阻挡电介质层BLL和电荷存储层CTL。隧道电介质层TL可以邻近垂直沟道VC设置，并且可以围绕垂直沟道VC的内壁。阻挡电介质层BLL可以邻近单元和串选择栅结构GS1和GS2设置。电荷存储层CTL可以设置在隧道电介质层TL和阻挡电介质层BLL之间。隧道电介质层TL可以包括例如硅氧化物层或高k电介质层(例如铝氧化物(Al2O3)或铪氧化物(HfO2))。阻挡电介质层BLL可以包括例如硅氧化物层或高k电介质层(例如铝氧化物(Al2O3)或铪氧化物(HfO2))。电荷存储层CTL可以包括例如硅氮化物层。
在某些实施方式中，阻挡电介质层BLL可以与单元和串选择栅结构GSl和GS2的第一侧壁Sl接触并且与电介质图案110的第一侧壁Sl_a接触，并且可以设置在第一凹进区域R1中。阻挡电介质层BLL可以具有从其外壁凹陷的第一凹部E1。阻挡电介质层BLL的外壁可以比其内壁更靠近垂直沟道VC。电荷存储层CTL可以围绕阻挡电介质层BLL的外壁，并且可以设置在阻挡电介质层BLL的第一凹部E1中。电荷存储层CTL可以接触第一凹部E1。电荷存储层CTL可以具有从其外壁凹陷的第二凹部E2。电荷存储层CTL的外壁可以比其内壁更靠近垂直沟道VC。隧道电介质层TL可以围绕电荷存储层CTL的外壁，并且可以设置在电荷存储层CTL的第二凹部E2中。隧道电介质层TL可以接触第二凹部E2。隧道电介质层TL可以具有从其外壁凹陷的凹陷D。隧道电介质层TL的外侧壁可以接触垂直沟道VC。隧道电介质层TL的凹陷D可以对应于电荷存储结构240的凹陷D。图7包括与图5类似的结构，除了单元和串选择栅电极120b和120c中的每个的上部B'的侧壁的形状以及第一凹进区域R1的形状、以及突起PS、凹陷D、第一凹部E1和第二凹部E2的各自形状。
在某些实施方式中，在参考图1描述的每个单元串CSTR中，接地选择晶体管GST可以包括一个接地选择栅结构GS3的接地选择栅电极120a，串选择晶体管SST可以包括一个串选择栅结构GS2的串选择栅电极120c，存储单元晶体管MCT可以包括四个单元栅结构GS1的单元栅电极120b。在一个单元串CSTR中，垂直沟道结构VS的突起PS可以设置在四个单元栅结构GS1的侧壁和一个串选择栅结构GS2的侧壁上。
在某些实施方式中，在穿透相同堆叠结构ST的每个相邻单元串CSTR中，垂直沟道结构VS的突起PS可以设置在四个单元栅结构GS1的侧壁和一个串选择栅结构的侧壁的每个上。
间隙填充层250可以设置在由垂直沟道VC围绕的内部空间中。间隙填充层250可以包括例如硅氧化物层、硅氮化物层或硅氮氧化物层。焊盘260可以设置在电荷存储结构240的垂直沟道VC的上部上以及间隙填充层250的上部上。焊盘260可以包括导电材料或掺杂有杂质的半导体材料，该杂质的导电类型不同于垂直沟道VC的导电类型。
进一步参考图6A，虚设垂直沟道结构DVS可以设置在衬底100的焊盘区CR上。虚设垂直沟道结构DVS可以穿透堆叠结构ST和层间电介质图案200。当在平面图中看时，虚设垂直沟道结构DVS可以设置在接地选择栅结构GS3、单元栅结构GS1和串选择栅结构GS2的端部上。例如，当在平面图中看时，虚设垂直沟道结构DVS可以安置在接地选择栅结构GS3、单元栅结构GS1和串选择栅结构GS2的端部的边缘上。每个虚设垂直沟道结构DVS可以包括虚设垂直沟道DVC和虚设电荷存储结构D240。
在衬底100的焊盘区CR上，在串选择栅结构GS2的端部上的虚设垂直沟道DVC可以穿透单元栅结构GS1、串选择栅结构GS2和电介质图案110。在衬底100的焊盘区CR上，在单元栅结构GS1的端部上的虚设垂直沟道结构DVS可以穿透单元栅结构GS1、电介质图案110和层间电介质图案200。在接地选择栅结构GS3的端部上的虚设垂直沟道结构DVS可以穿透层间电介质图案200。虚设电荷存储结构D240可以邻近单元栅结构GS1和串选择栅结构GS2设置，并且虚设垂直沟道DVC可以围绕虚设电荷存储结构D240的外壁。虚设电荷存储结构D240可以具有与单元栅结构GS1和串选择栅结构GS2接触以及与电介质图案110接触的内壁。虚设垂直沟道DVC可以由与垂直沟道VC的材料相同的材料形成，并且虚设电荷存储结构D240可以由与电荷存储结构240的材料相同的材料形成。
在某些实施方式中，虚设垂直沟道结构DVS可以穿透单元栅结构GS1和串选择栅结构GS2，并且可以从衬底100的顶表面延伸到单元栅结构GS1和串选择栅结构GS2的第二侧壁S2上并且还延伸到电介质图案110的第二侧壁S2_a上。在某些实施方式中，单元栅结构GS1和串选择栅结构GS2中的每个的上部UP的第二侧壁S2可以从覆在单元栅结构GS1和串选择栅结构GS2中的每个上的上电介质图案110a的第二侧壁S2_a凹进。因此，在衬底100的焊盘区CR上，可以在单元栅结构GS1和串选择栅结构GS2中的每个与紧接地覆在单元栅结构GS1和串选择栅结构GS2中的每个上的上电介质图案110a之间设置第二凹进区域R2。虚设垂直沟道结构DVS可以具有从其与电介质图案110接触的内壁突出的虚设突起DPS。虚设突起DPS可以接触单元栅结构GS1和串选择栅结构GS2。每个虚设突起DPS可以设置在第二凹进区域R2中。例如，虚设电荷存储结构D240可以具有从其与电介质图案110接触的侧壁突出的突出部，并且虚设垂直沟道结构DVS的虚设突起DPS可以对应于虚设电荷存储结构D240的突出部。虚设电荷存储结构D240的每个突出部可以设置在第二凹进区域R2中。
在某些实施方式中，当在第一方向X上彼此相邻的虚设垂直沟道结构DVS之间没有提供足够的距离时，或者当虚设垂直沟道结构DVS的宽度大于垂直沟道结构VS的宽度时，在第一方向X上彼此相邻的虚设垂直沟道结构DVS的虚设突起DPS可以彼此接触。例如，如图6A所示，在第一方向X上彼此相邻的虚设垂直沟道结构DVS的虚设电荷存储结构D240可以彼此接触。单元栅结构GS1的在虚设突起DPS之间的部分可以与紧接地覆在单元栅结构GS1的该部分上的上电介质图案110a间隔开。在某些实施方式中，如图6B所示，在第一方向X上彼此相邻的虚设垂直沟道结构DVS的虚设突起DPS可以彼此间隔开，并且可以在虚设突起DPS之间提供气隙AG。气隙AG可以插置在单元栅结构GS1的在虚设突起DPS之间的部分与紧接地覆在单元栅结构GS1的该部分上的上电介质图案110a之间。
在其他实施方式中，如图8所示，当在第一方向X上彼此相邻的虚设垂直沟道结构DVS之间提供足够的距离时，在第一方向X上彼此相邻的虚设垂直沟道结构DVS的虚设突起DPS可以彼此间隔开。单元栅结构GS1的在虚设突起DPS之间的部分可以与紧接地覆在单元栅结构GS1的该部分上的上电介质图案110a接触。
虚设垂直沟道DVC可以具有与垂直沟道VC的形状相同的沉积形状，并且虚设电荷存储结构D240可以具有与电荷存储结构240的形状相同的沉积形状。另外，与电荷存储结构240一样，虚设电荷存储结构D240可以包括阻挡电介质层BLL、电荷存储层CTL和隧道电介质层TL。虚设垂直沟道DVC和虚设电荷存储结构D240可以分别具有与垂直沟道VC和电荷存储结构240的结构特性相同的结构特性。因此，垂直沟道VC和电荷存储结构240的结构说明也可以适用于虚设垂直沟道DVC和虚设电荷存储结构D240，为了简洁起见，可以省略虚设垂直沟道DVC和虚设电荷存储结构D240的进一步详细描述。
虚设半导体柱DPI可以设置在衬底100和虚设垂直沟道结构DVS之间。虚设半导体柱DPI可以穿透接地选择栅结构GS3。虚设栅极电介质层D60可以设置在接地选择栅结构GS3与每个虚设半导体柱DPI之间。虚设间隙填充层D250可以设置在由虚设垂直沟道DVC围绕的内部空间中。虚设焊盘D260可以设置在虚设垂直沟道DVC的上部、虚设电荷存储结构D240的上部和虚设间隙填充层D250的上部上。
第一层间电介质层310可以设置在堆叠结构ST的顶表面上和层间电介质图案200的顶表面上。第一层间电介质层310可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的一种或更多种。
接触结构340可以设置于在第二方向Y上彼此相邻的堆叠结构ST之间。接触结构340可以在第一方向X上延伸并且可以穿透第一层间电介质层310。当在平面图中看时，接触结构340可以具有在第一方向X上延伸的矩形或线形形状。或者，接触结构340可以设置多个，并且所述多个接触结构340可以沿公共源极区CSR在第一方向X上布置。在这种情况下，所述多个接触结构340可以具有柱状。
接触结构340可以包括间隔物320和公共源极接触330。公共源极接触330可以电连接到公共源极区CSR。公共源极接触330可以包括例如金属(例如钨、铜或铝)或过渡金属(例如钛或钽)。间隔物320可以围绕公共源极接触330的侧壁。间隔物320可以包括例如电介质材料，诸如硅氧化物层或硅氮化物层。
第二层间电介质层350可以设置在第一层间电介质层310上。第二层间电介质层350可以覆盖第一层间电介质层310的顶表面和接触结构340的顶表面。第二层间电介质层350可以包括例如硅氧化物层。
单元接触插塞410可以设置在衬底100的焊盘区CR上。单元接触插塞410可以安置在堆叠结构ST的栅结构GS1、GS2和GS3的端部上。例如，单元接触插塞410可以直接接触栅电极120a、120b和120c的远端的顶表面。单元接触插塞410可以包括例如金属(例如铜或钨)和金属氮化物(例如TiN、TaN或WN)中的一种或多种。
沟道接触插塞420可以被提供在设置于垂直沟道结构VS上的焊盘260上。沟道接触插塞420可以穿透第二层间电介质层350和第一层间电介质层310，从而直接接触焊盘260。沟道接触插塞420可以包括例如金属(例如铜或钨)和金属氮化物(例如TiN、TaN或WN)中的一种或多种。在某些实施方式中，可以不在设置于虚设垂直沟道结构DVS上的虚设焊盘D260上提供沟道接触插塞420。
连接线430可以设置在第二层间电介质层350上。连接线430可以电连接到单元接触插塞410。
位线BL可以设置在第二层间电介质层350上。位线BL可以在第二方向Y上延伸，并且可以越过堆叠结构ST。位线BL可以电连接到对应的沟道接触插塞420。
图9示出了图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图9包括与图5中所示的类似结构，并且以下描述将集中于图5和图9的实施方式之间的差异。
参照图9，盖图案230a可以设置在电荷存储结构240的凹陷D中。盖图案230a可以具有与电荷存储结构240的外壁对准的侧壁。垂直沟道VC可以沿着盖图案230a的侧壁和电荷存储结构240的外壁在第三方向Z上延伸。垂直沟道VC可以具有与间隙填充层250接触的平坦侧壁。盖图案230a可以包括例如硅氧化物层或高k电介质层(例如铝氧化物(Al2O3)或铪氧化物(HfO2))。盖图案230a可以包括与隧道电介质层TL的材料相同的材料。
图10示出了图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图10包括与图5所示的类似结构，并且以下描述将集中于图5和图10的实施方式之间的差异。
参照图10，可以在电荷存储层CTL的第二凹部E2中设置盖图案230b。盖图案230b可以具有与电荷存储层CTL的外壁对准的侧壁。隧道电介质层TL可以沿着盖图案230b的侧壁和电荷存储层CTL的外壁在第三方向Z上延伸。隧道电介质层TL可以具有与垂直沟道VC接触的平坦侧壁。
图11示出图3中的部分A的放大图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图11包括与图5所示的类似结构，下面的描述将集中于图5和图11的实施方式之间的差异。
参照图11，上电介质图案110a的底表面7可以具有第一部分，该第一部分被水平电介质层170覆盖并且相对于衬底100的顶表面是平坦的。上电介质图案110a的底表面7还可以具有第二部分，该第二部分被电荷存储结构240覆盖并且相对于衬底100的顶表面是不平坦的。例如，底表面7的被电荷存储结构240覆盖的第二部分可以相对于上电介质图案110a的第一侧壁S1_a具有钝角。
图12示出沿着图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图13示出了图12中的部分A'的放大图。
参照图12和图13，可以在下电介质图案110b与单元栅结构GS1和串选择栅结构GS2中的每个之间提供第一凹进区域R1。第一凹进区域R1可以对应于一区域，在该区域处单元栅结构GS1和串选择栅结构GS2中的每个的第一侧壁S1从下电介质图案110b的第一侧壁S1_a凹进。第一凹进区域R1可以部分地暴露下电介质图案110b的顶表面8。垂直沟道结构VS的每个突起PS可以设置在第一凹进区域R1中。垂直沟道结构VS的突起PS可以部分地覆盖下电介质图案110b的顶表面8。在某些实施方式中，突起PS可以具有在与电介质图案110的顶表面8的水平相同水平处的底表面。单元栅结构GS1和串选择栅结构GS2中的每个可以包括下部LP和上部UP。下部LP的底表面1的宽度W1可以小于上部UP的顶表面3的宽度W2(W1＜W2)。下部LP的底表面1的宽度W1可以小于上电介质图案110a的底表面7的宽度W8(W1＜W8)。
电荷存储结构240可以包括第一电荷存储段240A、第二电荷存储段240B和第三电荷存储段240C。第一电荷存储段240A可以设置在垂直沟道VC与单元栅结构GS1和串选择栅结构GS2中的每个的下部LP之间。第二电荷存储段240B可以设置在垂直沟道VC与每个电介质图案110之间。第三电荷存储段240C可以设置在垂直沟道VC与单元栅结构GS1和串选择栅结构GS2中的每个的上部UP之间。第一电荷存储段240A的厚度W4可以大于第二电荷存储段240B的厚度W5(W4>W5)。第二电荷存储段240B的厚度W5可以与第三电荷存储段240C的厚度W6基本相同(W5＝W6)。第一电荷存储段240A的厚度W4可以随着从第三电荷存储段240C接近第二电荷存储段240B而增加。
图14示出沿着图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图15示出沿着图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
参考图14和图15，垂直沟道结构VS、虚设垂直沟道结构DVS、间隙填充层250和虚设间隙填充层D250可以与衬底100的顶表面接触。例如，本实施方式可以既不包括先前参考图3和图4描述的半导体柱PI也不包括虚设半导体柱DPI。垂直沟道结构VS可以具有与接地选择栅结构GS3接触的平坦侧壁。例如，垂直沟道结构VS可以不具有与接地选择栅结构GS3接触的突起PS。另外，虚设垂直沟道结构DVS可以不具有与接地选择栅结构GS3接触的虚设突起DPS。
图16示出了沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图17示出沿着图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。图18示出了图16中的部分C的放大图。
参照图16、图17和图18，垂直沟道结构VS可以具有与串选择栅结构GS2接触的平坦侧壁。例如，与参照图3和图4描述的实施方式相比，本实施方式可以不具有与串选择栅结构GS2接触的突起PS。在串选择栅结构GS2的上部处的第一侧壁S1可以与串选择栅结构GS2上的上电介质图案110a的第一侧壁S1_a对准。
电荷存储结构240可以包括在串选择栅结构GS2和垂直沟道VC之间的第四电荷存储段240D。第四电荷存储段240D可以具有比第一电荷存储段(参见图5的240A)的厚度(参见图5的W4)小的厚度W7。
图19示出显示了根据发明构思的一些示例实施方式的三维半导体存储器件的平面图。图20示出沿着图19的线III-III'截取的截面图，显示了根据发明构思的一些示例实施方式的三维半导体存储器件。
参照图19和图20，衬底100上可以提供有沿第二方向Y交替布置的第一堆叠结构ST1和第二堆叠结构ST2。接触结构340可以设置于在第二方向Y上彼此相邻在第一方向X上延伸的第一堆叠结构ST1和第二堆叠结构ST2之间。下衬底1000可以设置在衬底100下方，并且外围电路结构PRS可以设置在下衬底1000和衬底100之间。下衬底1000可以是例如硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。
外围电路结构PRS可以包括晶体管TR、外围电路层间电介质层10、布线焊盘13和通路15。晶体管TR可以设置在下衬底1000的有源区域上。晶体管TR可以均包括外围栅极电介质层40、外围栅电极43和源极/漏极区45。外围电路层间电介质层10可以设置在下衬底1000上。外围电路层间电介质层10可以覆盖晶体管TR。布线焊盘13和通路15可以设置在外围电路层间电介质层10中。位于不同水平的布线焊盘13可以通过插置在其间的通路15彼此连接。晶体管TR可以通过通路15连接到布线焊盘13。
贯穿电介质图案TVS可以穿透接触结构340以及一对第一堆叠结构ST1和第二堆叠结构ST2。贯穿电介质图案TVS可以设置在单元阵列区CAR上，与衬底100的焊盘区CR相邻。贯穿电介质图案TVS可以穿透衬底100，并且可以接触外围电路结构PRS。贯穿电介质图案TVS可以包括电介质材料(例如硅氧化物层)。
外围接触插塞450可以设置在贯穿电介质图案TVS中。外围接触插塞450可以接触设置在外围电路结构PRS中的布线焊盘13，并且可以通过布线焊盘13和通路15电连接到晶体管TR。连接线430可以设置在外围接触插塞450上。连接线430可以延伸到单元接触插塞410上。连接线430可以将外围接触插塞450电连接至单元接触插塞410。
图21A至图27A示出沿图2的线I-I'截取的截面图，显示了根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法。图21B至图27B示出沿着图2的线II-II'截取的截面图，显示了根据发明构思的一些示例实施方式的制造三维半导体存储器件的方法。图22C示出图22B中的部分D的放大图。
参照图21A和图21B，衬底100可以包括单元阵列区CAR和焊盘区CR。可以在衬底100的单元阵列区CAR和焊盘区CR上形成缓冲电介质层50。缓冲电介质层50可以覆盖衬底100的顶表面。可以在衬底100上形成模制结构MS。可以通过在缓冲电介质层50上交替且重复地堆叠牺牲层610和电介质层620来形成模制结构MS。牺牲层610可以包括例如硅氮化物层。电介质层620可以由相对于牺牲层610具有蚀刻选择性的材料形成。电介质层620可以包括例如硅氧化物层。
可以将模制结构MS图案化为在衬底100的焊盘区CR上具有阶梯结构。模制结构MS的图案化可以包括在模制结构MS上形成掩模图案(未示出)，该掩模图案暴露出模制结构MS的一部分，该部分形成在衬底100的焊盘区CR上，然后重复地执行其中将掩模图案用作蚀刻掩模来蚀刻电介质层620和牺牲层610的工艺以及其中减小掩模图案的宽度以增加电介质层620和牺牲层610的蚀刻目标平面区域的工艺。模制结构MS可以暴露衬底100的焊盘区CR上的缓冲电介质层50。电介质层620可以具有其顶表面在衬底100的焊盘区CR上暴露的远端。牺牲层610的在第一方向(参见图2的X方向)上的长度可以随着距衬底100的距离增加而减小，并且电介质层620在第一方向上的长度可以随着距衬底100的距离增加而减小。彼此垂直相邻的一对牺牲层610和电介质层620可以在第一方向X上具有相同的长度。
可以形成层间电介质图案200以覆盖模制结构MS的阶梯结构和缓冲电介质层50。层间电介质图案200可以暴露模制结构MS的顶表面。层间电介质图案200可以包括例如正硅酸乙酯(TEOS)氧化物层。
参考图22A和图22B，可以图案化模制结构MS和缓冲电介质层50以在模制结构MS中形成沟道孔CH和虚设沟道孔DCH。沟道孔CH可以形成在衬底100的单元阵列区CAR上，虚设沟道孔DCH可以形成在衬底100的焊盘区CR上。沟道孔CH和虚设沟道孔DCH的形成可以包括在模制结构MS和层间电介质图案200上形成掩模图案(未示出)，然后使用掩模图案作为蚀刻掩模来各向异性地蚀刻模制结构MS和层间电介质图案200。当在平面图中看时，沟道孔CH和虚设通道孔DCH可以具有圆形、椭圆形或多边形。
例如，在形成虚设沟道孔DCH时沉积层的数量可以大于在形成沟道孔CH时沉积层的数量，从而可以将虚设沟道孔DCH形成为其宽度和深度大于沟道孔CH的宽度和深度。作为另一示例，虚设沟道孔DCH可以形成为具有与沟道孔CH的宽度基本相同的宽度。
在某些实施方式中，可以执行蚀刻工艺，使得暴露于沟道孔CH的牺牲层610的上侧壁可以从暴露于沟道孔CH的电介质层620的侧壁凹进。因此，可以在沿第三方向(参见图2的Z)彼此相邻的牺牲层610和电介质层620之间形成第一凹进区域R1。另外，暴露于虚设沟道孔DCH的牺牲层610的上侧壁可以从暴露于虚设沟道孔DCH的电介质层620的侧壁凹进。因此，可以在第三方向Z上彼此相邻的牺牲层610和电介质层620之间形成第二凹进区域R2。第一凹进区域R1和第二凹进区域R2可以部分地暴露电介质层620的底表面。第一凹进区域R1可以在空间上连接到相应的沟道孔CH，第二凹进区域R2可以在空间上连接到相应的虚设沟道孔DCH。在牺牲层610的与电介质层620的顶表面相邻的下侧壁上不会发生蚀刻。蚀刻气体可以包括例如CH2F2、C4F6、C4F8和NF3中的一种或更多种。
在某些实施方式中，如图22C所示，在形成沟道孔CH和虚设沟道孔DCH期间，可以在牺牲层610的侧壁上形成第一副产物BP1，并且可以在电介质层620的侧壁上形成第二副产物BP2。第一副产物BP1可以是当蚀刻气体与从牺牲层610分离的被蚀刻掉的材料结合时形成的层，第二副产物BP2可以是当蚀刻气体与从电介质层620分离的被蚀刻掉的材料结合时形成的层。第二副产物BP2可以形成得比第一副产物BP1薄。第一副产物BP1可以充分地覆盖牺牲层610的每个下部与牺牲层610的下部下方的每个电介质层620之间的界面。因此，牺牲层610的下部可以不被蚀刻。相反，因为第二副产物BP2形成为在电介质层620的侧壁上具有小的厚度，所以蚀刻离子可以容易地进入每个电介质层620与电介质层620下方的每个牺牲层610之间的界面。因此，第一凹进区域R1和第二凹进区域R2可以形成在牺牲层610与电介质层620的下部之间。在蚀刻工艺之后，可以去除第一副产物BP1和第二副产物BP2。
在某些实施方式中，牺牲层610的顶表面与电介质层620的底表面之间的粘合力可以不同于牺牲层610的底表面与电介质层620的顶表面之间的粘合力。例如，可以在牺牲层610的顶表面与电介质层620的底表面之间提供弱粘合力，并且可以在牺牲层610的底表面与电介质层620的顶表面之间提供强粘合力。因此，蚀刻气体可以进入牺牲层610的顶表面与电介质层620的底表面之间的界面，从而蚀刻牺牲层610的上部。
参照图23A和图23B，可以在沟道孔CH中形成半导体柱PI，并且可以在虚设沟道孔DCH中形成虚设半导体柱DPI。可以用半导体柱PI填充沟道孔CH的下部，并且可以用虚设半导体柱DPI填充虚设沟道孔DCH的下部。可以采用选择性外延生长工艺，以从暴露于沟道孔CH和虚设沟道孔DCH的用作籽晶的衬底100生长半导体柱PI和虚设半导体柱DPI。半导体柱PI和虚设半导体柱DPI可以包括其方向性与衬底100的方向性相同的材料。
可以在沟道孔CH中形成电荷存储结构240，并且可以在虚设沟道孔DCH中形成虚设电荷存储结构D240。电荷存储结构240可以共形地覆盖沟道孔CH的侧壁和第一凹进区域R1的侧壁，并且可以部分地暴露半导体柱PI的顶表面。虚设电荷存储结构D240可以共形地覆盖虚设沟道孔DCH的侧壁和第二凹进区域R2的侧壁，并且可以部分地暴露虚设半导体柱DPI的顶表面。第一凹进区域R1可以填充有电荷存储结构240，第二凹进区域R2可以填充有虚设电荷存储结构D240。因此，电荷存储结构240可以包括形成在第一凹进区域R1中的突起(参见图5的PS)，并且虚设电荷存储结构D240可以包括形成在第二凹进区域R2中的虚设突起(参见图6A的DPS)。
如图5所示，每个电荷存储结构240可以包括顺序地形成在沟道孔CH中的对应一个的侧壁上的阻挡电介质层BLL、电荷存储层CTL和隧道电介质层TL。类似地，如图6A所示，每个虚设电荷存储结构D240可以包括顺序地形成在虚设沟道孔DCH中的对应一个的侧壁上的阻挡电介质层BLL、电荷存储层CTL和隧道电介质层TL。例如，阻挡电介质层BLL可以包括硅氧化物层或高k电介质层(例如Al2O3或HfO2)，电荷存储层CTL可以包括硅氮化物层，隧道电介质层TL可以包括硅氧化物层或高k电介质层(例如Al2O3或HfO2)。
可以在电荷存储结构240上共形地形成垂直沟道VC，并且可以在虚设电荷存储结构D240上共形地形成虚设垂直沟道DVC。垂直沟道VC可以覆盖半导体柱PI的由电荷存储结构240暴露的顶表面，虚设垂直沟道DVC可以覆盖虚设半导体柱DPI的由虚设电荷存储结构D240暴露的顶表面。垂直沟道VC和虚设垂直沟道DVC可以是例如多晶硅层、有机半导体层和碳纳米结构之一。垂直沟道VC和虚设垂直沟道DVC可以通过使用例如原子层沉积(ALD)或化学气相沉积(CVD)形成。
可以用间隙填充层250填充沟道孔CH，并且可以用虚设间隙填充层D250填充虚设沟道孔DCH。例如，间隙填充层250可以填充由垂直沟道VC围绕的内部空间，虚设间隙填充层D250可以填充由虚设垂直沟道DVC围绕的内部空间。SOG(即，玻璃上硅)技术可以用于形成间隙填充层250和虚设间隙填充层D250。间隙填充层250和虚设间隙填充层D250可以包括电介质材料(例如硅氧化物层)。可以在垂直沟道VC的上部上形成焊盘260，并且可以在虚设垂直沟道DVC的上部上形成虚设焊盘D260。焊盘260和虚设焊盘D260可以通过以下方式形成：通过蚀刻间隙填充层250的上部并通过蚀刻虚设间隙填充层D250的上部来形成凹进区域，然后用导电材料填充该凹进区域。或者，焊盘260和虚设焊盘D260可以通过用其导电类型与垂直沟道VC和虚设垂直沟道DVC的导电类型不同的杂质掺杂垂直沟道VC和虚设垂直沟道DVC的上部来形成。
参考图24A和图24B，可以各向异性地蚀刻模制结构MS以形成公共源极沟槽CTH。公共源极沟槽CTH的形成可以包括：在模制结构MS上形成第一层间电介质层310；然后使用第一层间电介质层310作为蚀刻掩模来图案化模制结构MS和缓冲电介质层50，直到衬底100的顶表面暴露。公共源极沟槽CTH可以形成为在第一方向(参见图2的X)上延伸。然后，公共源极沟槽CTH可以具有在第一方向X上延伸的线形或矩形形状。公共源极沟槽CTH的形成可以在衬底100的顶表面上形成在第二方向(参见图2的Y)上彼此间隔开的堆叠结构ST。每个堆叠结构ST可以包括牺牲图案610a和电介质图案110。牺牲图案610a和电介质图案110可以交替且重复地堆叠在缓冲电介质层50上。堆叠结构ST可以使其侧壁暴露于公共源极沟槽CTH。
参照图25A和图25B，可以去除暴露于公共源极沟槽CTH的牺牲图案610a以形成凹进区域RR。牺牲图案610a可以通过执行湿蚀刻工艺和/或各向同性干蚀刻工艺被去除。凹进区域RR可以形成在彼此垂直相邻的电介质图案110之间以及在缓冲电介质层50与最下面的电介质图案110之间。蚀刻工艺可以使用包括磷酸的蚀刻剂。
凹进区域RR可以从公共源极沟槽CTH水平地延伸到电介质图案110之间的间隙中。凹进区域RR可以暴露电介质图案110的顶表面和底表面、电荷存储结构240的部分侧壁、虚设电荷存储结构D240的部分侧壁、半导体柱PI的部分侧壁、以及虚设半导体柱DPI的部分侧壁。凹进区域RR还可以暴露电荷存储结构240的突起PS和虚设电荷存储结构D240的虚设突起DPS。
可以在半导体柱PI的暴露的侧壁上形成栅极电介质层60，并且可以在虚设半导体柱DPI的暴露的侧壁上形成虚设栅极电介质层D60。可以通过在半导体柱PI的侧壁和虚设半导体柱DPI的侧壁上执行氧化工艺来形成栅极电介质层60和虚设栅极电介质层D60。栅极电介质层60和虚设栅极电介质层D60可以包括例如热氧化物层或硅氧化物层。
参照图26A、图26B和图5，可以在凹进区域RR中形成水平电介质层170(参见图5)。例如，水平电介质层170可以共形地覆盖电介质图案110的表面、电荷存储结构240的侧壁、虚设电荷存储结构D240的侧壁、栅极电介质层60的侧壁、虚设栅极电介质层D60的侧壁和第一层间电介质层310的侧壁，其中所述表面和所述侧壁暴露于凹进区域RR。水平电介质层170可以通过使用具有优异的台阶覆盖率的沉积工艺来形成。例如，水平电介质层170可以通过使用化学气相沉积(CVD)或原子层沉积(ALD)形成。
可以在凹进区域RR中形成栅电极120a、120b和120c。栅电极120a、120b和120c的形成可以包括：形成金属层以填充公共源极沟槽CTH和凹进区域RR；然后去除形成在公共源极沟槽CTH中的金属层。栅电极120a、120b和120c可以包括例如掺杂的硅、金属(例如钨)、金属氮化物、金属硅化物或其组合。
参照图27A和图27B，可以在暴露于公共源极沟槽CTH的衬底100中形成公共源极区CSR。可以执行离子注入工艺以形成公共源极区CSR。公共源极区CSR可以具有与衬底100的导电类型不同的导电类型。可以在公共源极沟槽CTH中形成接触结构340。接触结构340可以包括间隔物320和公共源极接触330。间隔物320可以覆盖公共源极沟槽CTH的侧壁。公共源极接触330可以形成为填充在其中形成有间隔物320的公共源极沟槽CTH的剩余空间。
返回参考图3和图4，可以形成第二层间电介质层350。第二层间电介质层350可以覆盖第一层间电介质层310和接触结构340的顶表面。第二层间电介质层350可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。可以在栅电极120a、120b和120c的远端上形成单元接触插塞410，其中所述远端设置在衬底100的焊盘区CR上。单元接触插塞410可包括金属(例如铜或钨)和金属氮化物(例如TiN、TaN或WN)中的一种或更多种。可以在焊盘260上形成沟道接触插塞420。沟道接触插塞420可以穿透第一层间电介质层310和第二层间电介质层350，并且可以直接接触焊盘260。沟道接触插塞420可以包括金属(例如铜或钨)和金属氮化物(例如TiN、TaN或WN)中的一种或更多种。
可以在第二层间电介质层350上形成连接线430。连接线430可以连接到单元接触插塞410。可以在第二层间电介质层350上形成位线BL。位线BL可以电连接到在第二方向(参见图2的Y)上布置的垂直沟道VC。
根据发明构思的一些示例实施方式，可能提供一种具有改善的可靠性的三维半导体存储器件。
本申请要求于2019年4月10日向韩国知识产权局提交的韩国专利申请第10-2019-0042159号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种三维半导体存储器件，包括：
包括交替且重复地堆叠在衬底上的多个栅结构和多个第一电介质图案的堆叠结构，所述栅结构包括多个第一栅结构，每个第一栅结构具有顶表面和面对所述顶表面的底表面，并且所述顶表面的宽度与所述底表面的宽度不同；
在所述衬底上的穿透所述堆叠结构的垂直沟道；以及
从所述垂直沟道与所述第一栅结构之间延伸到所述垂直沟道与所述第一电介质图案之间的电荷存储层，所述电荷存储层包括在所述垂直沟道与所述第一栅结构之间的第一段以及在所述垂直沟道与所述第一电介质图案之间的第二段，
其中所述第一段的厚度大于所述第二段的厚度，以及
其中所述多个第一栅结构当中的每个第一栅结构的所述顶表面的所述宽度和所述底表面的所述宽度之一与所述多个第一电介质图案当中的在所述第一栅结构的所述顶表面上的第一电介质图案的宽度相同。
2.根据权利要求1所述的三维半导体存储器件，其中，所述多个第一栅结构当中的每个第一栅结构包括：
第一栅部分；以及
在所述第一栅部分与所述多个第一电介质图案当中的在所述第一栅结构上的所述第一电介质图案之间的第二栅部分，
其中，所述第二栅部分的宽度随着从所述第一栅部分接近所述第一电介质图案而减小。
3.根据权利要求1所述的三维半导体存储器件，其中，所述多个第一栅结构当中的每个第一栅结构的所述顶表面的所述宽度小于所述第一栅结构的所述底表面的所述宽度，以及
所述多个第一栅结构当中的每个第一栅结构的所述顶表面的所述宽度小于所述多个第一电介质图案当中的在所述第一栅结构上的所述第一电介质图案的顶表面的宽度。
4.根据权利要求1所述的三维半导体存储器件，其中，所述栅结构还包括第二栅结构，
其中，所述第一栅结构和所述第二栅结构构成单个单元串，
所述第一栅结构是所述单个单元串的单元栅结构，以及
所述第二栅结构是所述单个单元串的串选择栅结构。
5.根据权利要求1所述的三维半导体存储器件，其中，所述多个第一栅结构当中的每个第一栅结构包括第一栅部分以及第二栅部分，所述第二栅部分在所述第一栅部分与所述多个第一电介质图案当中的在所述第一栅结构上的所述第一电介质图案之间，
在所述多个第一栅结构当中的每个第一栅结构处，所述电荷存储层具有从所述电荷存储层的侧壁凹进的凹陷，以及
所述凹陷位于距所述衬底的顶表面一水平处，所述水平在所述第一栅结构上的所述第一电介质图案的水平与所述第一栅部分的水平之间。
6.根据权利要求1所述的三维半导体存储器件，还包括：
在所述电荷存储层和所述垂直沟道之间的隧道电介质层；以及
在所述电荷存储层和所述第一栅结构之间的阻挡电介质层，
其中在所述多个第一栅结构当中的每个第一栅结构处，
所述阻挡电介质层具有从所述阻挡电介质层的侧壁凹陷的第一空腔，
所述电荷存储层具有从所述电荷存储层的侧壁凹陷的第二空腔，
所述电荷存储层在所述第一空腔中，以及
所述隧道电介质层与所述第二空腔间隔开。
7.根据权利要求6所述的三维半导体存储器件，还包括在所述多个第一栅结构当中的每个第一栅结构处在所述电荷存储层与所述隧道电介质层之间的盖图案，所述盖图案在所述第二空腔中。
8.根据权利要求1所述的三维半导体存储器件，其中
所述衬底包括单元阵列区和焊盘区，
所述堆叠结构从所述单元阵列区延伸到所述焊盘区上，以及
所述三维半导体存储器件还包括穿透所述衬底的所述焊盘区上的堆叠结构的第一虚设垂直结构和第二虚设垂直结构，其中
所述第一虚设垂直结构具有从所述第一虚设垂直结构的侧壁突出的第一突起，
所述第二虚设垂直结构具有从所述第二虚设垂直结构的侧壁突出的第二突起，以及
所述第一虚设垂直结构的所述第一突起和所述第二虚设垂直结构的所述第二突起与所述第一栅结构接触。
9.根据权利要求8所述的三维半导体存储器件，其中，所述第一虚设垂直结构的所述第一突起与所述第二虚设垂直结构的所述第二突起接触。
10.根据权利要求8所述的三维半导体存储器件，还包括：在所述第一虚设垂直结构的所述第一突起与所述第二虚设垂直结构的所述第二突起之间的各个气隙，
其中，所述气隙插置在所述第一电介质图案与所述第一栅结构之间。
11.根据权利要求1所述的三维半导体存储器件，其中，所述多个第一栅结构在垂直于所述衬底的顶表面的方向上彼此相邻。
12.根据权利要求1所述的三维半导体存储器件，其中
所述电荷存储层围绕所述垂直沟道，
所述栅结构围绕所述电荷存储层，以及
所述第一栅结构的形状在所述垂直沟道的相反两侧是相同的，其中所述第一栅结构的所述顶表面的所述宽度与所述底表面的所述宽度不同。
13.一种三维半导体存储器件，包括：
包括交替且重复地堆叠在衬底上的多个栅结构和多个第一电介质图案的堆叠结构，所述栅结构包括多个第一栅结构，每个第一栅结构具有顶表面和面对所述顶表面的底表面，并且所述顶表面的宽度不同于所述底表面的宽度；
在所述衬底上穿透所述堆叠结构的垂直沟道；以及
从所述垂直沟道与所述第一栅结构之间延伸到所述垂直沟道与所述第一电介质图案之间的电荷存储结构，所述电荷存储结构包括在所述垂直沟道与所述第一栅结构之间的第一电荷存储段以及在所述垂直沟道与所述第一电介质图案之间的第二电荷存储段，
其中所述第一电荷存储段的厚度大于所述第二电荷存储段的厚度，以及
其中所述多个第一栅结构当中的每个第一栅结构的顶表面的所述宽度和所述底表面的所述宽度之一与所述多个第一电介质图案当中的在所述第一栅结构的所述顶表面上的第一电介质图案的宽度相同。
14.根据权利要求13所述的三维半导体存储器件，其中，所述电荷存储结构覆盖所述第一电介质图案的水平表面，所述水平表面暴露于所述第一电介质图案与所述第一栅结构间隔开的区域。
15.根据权利要求13所述的三维半导体存储器件，其中，所述多个第一栅结构当中的每个第一栅结构的所述顶表面的所述宽度小于所述第一栅结构的所述底表面的所述宽度，以及
所述多个第一栅结构当中的每个第一栅结构的所述顶表面的所述宽度小于所述多个第一电介质图案当中的在所述第一栅结构上的所述第一电介质图案的顶表面的宽度。
16.根据权利要求13所述的三维半导体存储器件，其中，所述多个第一栅结构当中的每个第一栅结构的所述底表面的所述宽度小于所述第一栅结构的所述顶表面的所述宽度，以及
所述多个第一栅结构当中的每个第一栅结构的所述底表面的所述宽度小于所述多个第一电介质图案当中的在所述第一栅结构上的所述第一电介质图案的底表面的宽度。
17.根据权利要求13所述的三维半导体存储器件，其中，所述多个第一栅结构当中的每个第一栅结构包括第一部分以及第二部分，所述第二部分在所述第一部分与所述多个第一电介质图案当中的在所述第一栅结构上的所述第一电介质图案之间，
在所述多个第一栅结构当中的每个第一栅结构处，所述电荷存储结构具有从所述电荷存储结构的侧壁凹进的凹陷，以及
其中，所述凹陷位于距所述衬底的顶表面的一水平处，所述水平在所述第一栅结构上的所述第一电介质图案的水平与所述第一部分的水平之间。
18.一种三维半导体存储器件，包括：
堆叠结构，包括交替地且重复地堆叠在衬底上的多个栅结构和电介质图案，所述栅结构包括多个第一栅结构，每个第一栅结构具有顶表面和面对所述顶表面的底表面，所述顶表面的宽度不同于所述底表面的宽度，所述电介质图案包括与所述多个第一栅结构相邻的多个第一电介质图案；以及
穿透所述堆叠结构的垂直沟道结构，所述垂直沟道结构延伸到所述第一栅结构的第一侧壁上并且延伸到所述第一电介质图案的第一侧壁上，
其中所述垂直沟道结构具有从所述垂直沟道结构的侧壁突出的突起，
每个所述第一栅结构的所述第一侧壁包括第一凹进区域，
所述突起在所述第一凹进区域中，以及
所述多个第一栅结构当中的每个第一栅结构的所述顶表面的所述宽度和所述底表面的所述宽度之一与所述多个第一电介质图案当中的在所述第一栅结构上的第一电介质图案的宽度相同。
19.根据权利要求18所述的三维半导体存储器件，其中，所述突起覆盖所述第一电介质图案的底表面的一部分，所述底表面的所述部分暴露于所述第一电介质图案与所述第一栅结构间隔开的区域，以及
所述底表面的所述部分相对于所述第一电介质图案的所述第一侧壁具有钝角。
20.根据权利要求18所述的三维半导体存储器件，其中，所述衬底包括单元阵列区和焊盘区，
所述垂直沟道结构在所述衬底的所述单元阵列区上，以及
所述三维半导体存储器件还包括在所述衬底的所述焊盘区上的穿透所述堆叠结构的虚设垂直沟道结构，
其中所述虚设垂直沟道结构延伸到所述第一栅结构的第二侧壁上并且延伸到所述第一电介质图案的第二侧壁上，
所述第一栅结构的每个所述第二侧壁包括第二凹进区域，
所述虚设垂直沟道结构具有从所述虚设垂直沟道结构的侧壁突出的虚设突起，以及
所述虚设突起在所述第二凹进区域中。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115835642A (zh) * 2022-12-14 2023-03-21 福建省晋华集成电路有限公司 三维存储器件及其制造方法
TWI852481B (zh) * 2023-04-19 2024-08-11 旺宏電子股份有限公司 記憶體元件及其形成方法
US12464720B2 (en) 2023-04-19 2025-11-04 Macronix International Co., Ltd. Memory device with insulating pillar in staircase region and method of forming the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102707458B1 (ko) * 2018-12-21 2024-09-23 삼성전자주식회사 3차원 반도체 메모리 장치
KR102731927B1 (ko) * 2019-05-13 2024-11-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102832476B1 (ko) * 2020-06-24 2025-07-09 삼성전자주식회사 반도체 소자 제조 방법
KR102774987B1 (ko) * 2020-08-06 2025-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US12193228B2 (en) * 2020-10-07 2025-01-07 Sandisk Technologies Llc Three-dimensional NAND memory device with reduced reverse dipole effect and method for forming the same
US11877452B2 (en) 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11515326B2 (en) * 2021-03-04 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
WO2022239957A1 (ko) * 2021-05-14 2022-11-17 한양대학교 산학협력단 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
US20230232621A1 (en) * 2022-01-18 2023-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for manufacturing the same using hard mask
US20240015963A1 (en) * 2022-07-07 2024-01-11 Sandisk Technologies Llc Three-dimensional memory device including variable thickness semiconductor channels and method of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140284695A1 (en) * 2013-03-19 2014-09-25 Jin-Yeon WON Vertical cell-type semiconductor device having protective pattern
CN105845689A (zh) * 2015-02-02 2016-08-10 三星电子株式会社 具有电荷存储层的竖直存储器装置及其制造方法
KR20170026924A (ko) * 2015-08-31 2017-03-09 삼성전자주식회사 반도체 메모리 소자
CN107046037A (zh) * 2016-01-28 2017-08-15 三星电子株式会社 垂直存储器件及其制造方法
US20170271527A1 (en) * 2016-03-16 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device with charge-diffusion-less transistors
KR20190009401A (ko) * 2019-01-16 2019-01-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010596A (ja) 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5431386B2 (ja) 2011-02-22 2014-03-05 株式会社東芝 半導体記憶装置
JP2013038186A (ja) 2011-08-05 2013-02-21 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US9041090B2 (en) 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
KR20150064520A (ko) 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150130103A (ko) 2014-05-13 2015-11-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9553146B2 (en) 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
KR102248419B1 (ko) 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9613979B2 (en) 2015-07-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
JP2018137388A (ja) 2017-02-23 2018-08-30 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140284695A1 (en) * 2013-03-19 2014-09-25 Jin-Yeon WON Vertical cell-type semiconductor device having protective pattern
CN105845689A (zh) * 2015-02-02 2016-08-10 三星电子株式会社 具有电荷存储层的竖直存储器装置及其制造方法
KR20170026924A (ko) * 2015-08-31 2017-03-09 삼성전자주식회사 반도체 메모리 소자
CN107046037A (zh) * 2016-01-28 2017-08-15 三星电子株式会社 垂直存储器件及其制造方法
US20170271527A1 (en) * 2016-03-16 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device with charge-diffusion-less transistors
KR20190009401A (ko) * 2019-01-16 2019-01-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115835642A (zh) * 2022-12-14 2023-03-21 福建省晋华集成电路有限公司 三维存储器件及其制造方法
TWI852481B (zh) * 2023-04-19 2024-08-11 旺宏電子股份有限公司 記憶體元件及其形成方法
US12464720B2 (en) 2023-04-19 2025-11-04 Macronix International Co., Ltd. Memory device with insulating pillar in staircase region and method of forming the same

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Publication number Publication date
CN111816660B (zh) 2025-01-24
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