TWI852345B - 半導體封裝及其製作方法 - Google Patents

Abstract

一種半導體封裝包括：包括半導體晶粒的第一封裝元件，其中半導體晶粒包括多個導電接墊，其中半導體晶粒被封裝膠體環繞；位於半導體晶粒上的適應性內連線結構，其中適應性內連線結構包括多條導電線以及多個第一接合接墊，其中每一導電線實體接觸且電性接觸相應的導電接墊，其中每一第一接合接墊實體接觸且電性接觸相應的導電線；以及，包括內連線結構的第二封裝元件，其中內連線結構包括多個第二接合接墊，其中每一第二接合接墊直接接合至相應的第一接合接墊，其中每一第二接合接墊自與其電性耦合的對應的導電接墊側向偏移。

Description

半導體封裝及其製作方法

本揭露有關於一種半導體封裝及其製作方法。

由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵尺寸(minimum feature size)的不斷減小，此使得能夠將更多的元件整合至給定的面積中。隨著對日益縮小的電子裝置的需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。

根據一實施例，一種半導體封裝的製作方法包括：在第一半導體裝置的第一側上形成第一適應性內連線結構以及將第二導電接墊接合至接合接墊，在第一半導體裝置的第一側上形成第 一適應性內連線結構包括：決定第一半導體裝置的第一導電接墊的第一側向位置與第二側向位置之間的第一側向偏移，其中第二側向位置對應於封裝元件的接合接墊的位置；基於第一側向偏移，在第一導電接墊上形成第一導電線，其中第一導電線自第一側向位置延伸至第二側向位置；以及，在第一導電線上形成第二導電接墊，其中第二導電接墊位於第二側向位置；以及，將第二導電接墊接合至接合接墊。

根據另一實施例，一種半導體封裝的製作方法包括：將多個積體電路晶粒貼合至載體，其中每一積體電路晶粒包括位於積體電路晶粒的頂表面的多個導電接墊；為每一積體電路晶粒的每一導電接墊決定側向偏移，其中每一側向偏移表示對應的導電接墊的量測位置與期望位置之間的差異；在多個積體電路晶粒之上形成第一介電層；在第一介電層中圖案化出多個第一開口，其中每一第一開口的圖案是根據對應的導電接墊的量測位置、側向偏移及期望位置決定；在多個第一開口中沉積第一導電材料；在第一介電層之上形成第二介電層；在第二介電層中圖案化出多個第二開口，其中每一第二開口的圖案是根據對應的導電接墊的期望位置決定；以及，在多個第二開口中沉積第二導電材料，以形成多個第一接合接墊。

根據又一實施例，一種半導體封裝包括：第一封裝元件，包括半導體晶粒，其中半導體晶粒包括多個導電接墊，其中半導體晶粒被封裝膠體環繞；適應性內連線結構，位於半導體晶粒上，其 中適應性內連線結構包括多條導電線以及多個第一接合接墊，其中每一導電線實體接觸且電性接觸相應的導電接墊，其中每一第一接合接墊實體接觸且電性接觸相應的導電線；以及第二封裝元件，包括內連線結構，其中內連線結構包括多個第二接合接墊，其中每一第二接合接墊直接接合至相應的第一接合接墊，其中每一第二接合接墊自與其電性耦合的對應的導電接墊側向偏移。

50、50A、50B:積體電路晶粒

52、52A、52B:半導體基底

54、54A、54B:裝置

56、56A、56B、104、209:對準標記

58、58A、58B、206:基底穿孔

60、60A、60B、208:內連線結構

66、66A、66B:接墊

80:區域

100、400:積體電路元件

102:載體

106:封裝膠體

108:第一介電層

110、424:光阻

112、428:開口

114、114A、114B、430:適應性線

115、115A、115B、115C、115D、431:連接線

116、116A、116B:校正接墊

118:第二介電層

120:適應性內連線結構

200、500:第二封裝元件

202:基底

204:電路裝置

212:接合接墊

300、600、700:半導體封裝

302、602:後側重佈線結構

304、604:重佈線層

306、606:鈍化層

308、608:凸塊下金屬

310、610:導電連接件

420:第二適應性內連線結構

422:介電層

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1及圖2示出根據一些實施例的形成積體電路元件的中間步驟的剖視圖及俯視圖。

圖3、圖4、圖5、圖6、圖7、圖8、圖9及圖10示出根據一些實施例的形成適應性內連線結構的中間步驟的剖視圖及俯視圖。

圖11、圖12、圖13、圖14及圖15示出根據一些實施例的形成半導體封裝的中間步驟的剖視圖及俯視圖。

圖16、圖17、圖18、圖19、圖20、圖21及圖22示出根據一些實施例的形成半導體封裝的中間步驟的剖視圖。

圖23、圖24及圖25示出根據一些實施例的形成半導體封裝的中間步驟的剖視圖及俯視圖。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於……之下(beneath)」、「位於……下方(below)」、「下部的(lower)」、「位於……上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外也囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

根據一些實施例，形成內連線結構以補償多個接合接墊的任何側向偏移。內連線結構可包括多條導電線，以將偏移的多個 接合接墊連接至幾乎未發生偏移或未發生偏移的上覆的「校正」多個接合接墊。可利用適應性技術(例如，利用可程式化微影技術)來形成內連線結構。藉由此種方式，可形成內連線結構，以在校正的接合接墊與上覆的元件之間提供更精確的接合，而無需顯著的製程變化或附加的製程步驟。

圖1示出根據一些實施例的貼合至載體102的積體電路晶粒50的剖視圖。圖1示出貼合至載體102的兩個積體電路晶粒50A至50B，但在其他實施例中，可僅使用一個積體電路晶粒50或者多於兩個積體電路晶粒50。根據一些實施例，在後續處理中對積體電路晶粒50A至積體電路晶粒50B進行封裝以形成併入至半導體封裝300(參見圖15)中的積體電路元件100(參見圖9至圖10)。積體電路晶粒50(例如，50A及/或50B)可包括邏輯晶粒(例如，中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、應用處理器(application processor，AP)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、功率管理晶粒(例如，功率管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒，感測器晶粒，微機電系統(micro-electro-mechanical-system，MEMS)晶粒，訊號處理晶粒(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒 (例如，類比前端(analog front-end，AFE)晶粒)、類似裝置或其組合。積體電路元件100的積體電路晶粒50可包括相似類型的晶粒或不同類型的晶粒。

積體電路晶粒50可形成於晶圓中，晶圓可包括不同的多個裝置區，多個裝置區在後續步驟中被單體化以形成多個積體電路晶粒。可根據適用的製作程序來處理積體電路晶粒50以形成多個積體電路。積體電路晶粒50可包括半導體基底52，半導體基底52的示例在圖1中由半導體基底52A及半導體基底52B示出。舉例而言，如圖1所示，積體電路晶粒50A包括半導體基底52A，而積體電路晶粒50B包括半導體基底52B。半導體基底52(例如，半導體基底52A及/或半導體基底52B)可為經摻雜或未經摻雜的矽，或者由絕緣體上半導體(semiconductor-on-insulator，SOI)基底形成的主動層。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。也可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。半導體基底52可具有有時被稱為前側或頂側的主動表面(例如，圖1中面朝上的表面)以及有時被稱為後側的非主動表面(例如，圖1中面朝下的表面)。

半導體基底52的前表面可形成有裝置54，裝置54的示例在圖1中由裝置54A及裝置54B示出。舉例而言，積體電路晶 粒50A包括裝置54A，而積體電路晶粒50B包括裝置54B。裝置54(例如，裝置54A及/或裝置54B)可包括主動裝置(例如，電晶體、二極體等)、電容器、電阻器等。層間介電質(inter-layer dielectric，ILD)可環繞且覆蓋裝置54(未示出)。積體電路晶粒50可包括內連線結構60，內連線結構60對裝置54進行內連以形成積體電路。舉例而言，積體電路晶粒50A包括內連線結構60A，而積體電路晶粒50B包括內連線結構60B。內連線結構60可由例如介電層(例如，金屬間介電質(inter-metal dielectric，IMD)或類似元件)中的多個金屬化圖案形成。在一些實施例中，多個金屬化圖案可為重佈線層，且可包括形成於一或多個低介電常數介電層中的多條金屬線及多個通孔。內連線結構60的多個金屬化圖案電性耦合至裝置54。

在一些實施例中，內連線結構60包括位於內連線結構60的頂部或靠近內連線結構60的頂部且可外露的多個接墊66。舉例而言，積體電路晶粒50A的內連線結構60A包括多個接墊66A，而積體電路晶粒50B的內連線結構60B包括接墊多個66B。在一些實施例中，多個接墊66電性耦合至內連線結構60的多個金屬化圖案，且可為內連線結構60的金屬化圖案的一部分(例如，最頂金屬化圖案)。在一些實施例中，內連線結構60可包括在放置積體電路晶粒50期間或在後續處理期間使用的多個對準標記56。舉例而言，內連線結構60A可包括多個對準標記56A，而內連線結構60B可包括多個對準標記56B。內連線結構60A至60B 僅為示例，且也可能為具有其他配置或尺寸的內連線結構60。

在一些實施例中，積體電路晶粒50A至50B可貼合至載體102。載體102可為玻璃載體基板、陶瓷載體基板或類似元件。載體102可為晶圓，使得載體102上能夠同時形成多個封裝。在一些實施例中，載體102包括多個對準標記104。可使用黏合劑(未示出)將積體電路晶粒50A至50B貼合至載體102，且可利用取放方法(pick-and-place method)或類似方法來放置積體電路晶粒50A至50B。在一些情形中，可在放置積體電路晶粒50A至50B期間使用載體102的多個對準標記104、積體電路晶粒50A的多個對準標記56A及/或積體電路晶粒50B的多個對準標記56B。在一些實施例中，隨後自積體電路晶粒50A至50B移除載體102，並且，在此種實施例中，使用釋放層或類似元件來貼合積體電路晶粒50A至50B。在一些實施例中，隨後不自積體電路晶粒50A至50B移除載體102，而是將載體102併入至半導體封裝300中(參見圖15)。在此種實施例中，載體102可包括散熱器或其他散熱結構。

在一些實施例中，在對積體電路晶粒50A至50B進行貼合之後，積體電路晶粒50A至50B上及積體電路晶粒50A至50B周圍可形成有封裝膠體106。封裝膠體106包覆積體電路晶粒50A至50B。封裝膠體106可為模封材料、環氧樹脂或類似材料。封裝膠體106可採用壓縮成形(compression molding)、轉移成形(transfer molding)或類似製程來形成在載體102之上，使得積體 電路晶粒50A至50B被掩埋或覆蓋。封裝膠體106可被進一步形成於多個積體電路晶粒50之間的多個間隙區中。封裝膠體106可採用液體或半液體的形式施加，且隨後被固化。在一些實施例中，在形成封裝膠體106之後，可實行平坦化製程(例如，化學機械拋光(chemical-mechanical polish，CMP)製程、研磨製程、蝕刻製程及/或類似製程)。在一些實施例中，在實行平坦化製程之後，積體電路晶粒50A的多個接墊66A及積體電路晶粒50B的多個接墊66B暴露於外。在實行平坦化製程之後，封裝膠體106的頂表面與積體電路晶粒50A至50B的頂表面可齊平。

圖2示出根據一些實施例的積體電路晶粒50的俯視圖(例如，平面圖)。圖2也示出封裝膠體106的環繞積體電路晶粒50的一部分。圖2所示的積體電路晶粒50為說明用的示例，並且，在一些情形中，可相似於積體電路晶粒50A至50B中的一者或兩者。如圖2所示，積體電路晶粒50包括外露的多個接墊66。然而，在一些情形中，多個接墊66可自其隨後接合的對應的多個接墊側向偏移。舉例而言，多個接墊66可自第二封裝元件200中的對應的多個接合接墊212側向偏移，在下文中將針對圖11至圖12進行更詳細的闡述。多個接墊66與對應的多個接合接墊212的接合可能因側向偏移導致多個接墊66與多個接合接墊212之間的電性耦合不良或電性耦合不完全。多個接墊66的側向偏移可能是歸因於錯位、製程變化或類似因素，或者可能是有意的。未發生側向偏移的多個接墊66的位置在圖2中由多個校正接墊116來指 示。舉例而言，多個校正接墊116的位置對應於正確位置，且隨後將被接合至對應的多個接合接墊212。換句話說，多個校正接墊116幾乎未發生或未發生側向偏移。多個接墊66與多個校正接墊116的位置、數目及排列方式僅為說明用的示例，且在其他實施例中可能不同。

圖3至圖10示出根據一些實施例的適應性內連線結構120(參見圖9)的形成。舉例而言，可形成適應性內連線結構120，以對多個接墊66相對於其隨後接合的多個接合接墊212的任何側向偏移進行校正。在一些實施例中，適應性內連線結構120包括電性耦合至對應的多個接墊66的多個校正接墊116(參見圖9至圖10)。多個校正接墊116可形成於具有較多個接墊66小的側向偏移的位置中，據此，相較於未校正的多個接墊66而言，多個校正接墊116能夠以更佳的品質來接合至多個接合接墊212及更佳的電性來耦合至多個接合接墊212。圖3至圖10中所闡述的製程僅為示例，且也可能為用於形成適應性內連線結構的其他製程。舉例而言，可利用任何合適的技術(例如，鑲嵌、雙鑲嵌或類似製程)來形成適應性內連線結構120。

在圖3中，根據一些實施例，形成第一介電層108及經圖案化的光阻110。第一介電層108可覆蓋封裝膠體106的頂表面及積體電路晶粒50A至50B的頂表面。在一些實施例中，第一介電層108由例如氮化矽、氧化矽、氮氧化矽、碳氧化矽、玻璃、聚合物、類似材料或其組合等材料形成。第一介電層108可藉由任 何可接受的沉積製程(例如，旋轉塗佈、化學氣相沉積(chemical vapor deposition，CVD)、層壓、類似製程或其組合)形成。在一些實施例中，第一介電層108可形成為具有大約介於0.07微米至1微米之間的厚度，但也可能為其他厚度。根據一些實施例，光阻110隨後形成在第一介電層108上。光阻110可為單層或者可為由多層形成的光阻結構。光阻110可利用合適的技術(例如，旋轉塗佈或類似製程)形成。

根據一些實施例，隨後可在光阻110中圖案化出多個開口112。多個開口112對應於隨後形成的多條適應性線114(參見圖7至圖8)，多條適應性線114將多個接墊66電性耦合至隨後形成的多個校正接墊116。在一些實施例中，在對光阻110進行圖案化之前決定多個開口112的圖案。舉例而言，與多個開口112對應的圖案可基於多個接墊66的位置及相關聯的多個校正接墊116的位置而定。在決定多個開口112的圖案之後，隨後可適應性地對光阻110進行圖案化以形成多個開口112。舉例而言，可使用可程式化微影工具或類似工具適應性地對光阻110進行圖案化，可程式化微影工具或類似工具能夠根據預定圖案對光進行控制以達成光阻110的選擇性曝光，而非藉由使用例如光罩或類似元件。可程式化微影工具可為例如雷射寫入系統、電子束寫入系統、無光罩曝光系統或類似工具。其他的可程式化微影工具或適應性圖案化技術也是可行的。藉由使用可程式化微影工具，每一個被製作的結構的側向偏移可獲得補償，且無需產生額外的光罩。如此可提高 製程靈活性，也允許改變多個接墊66的排列方式(例如，改變為不同的積體電路晶粒)或多個接合接墊212的排列方式，但對製作程序不產生顯著改變。

在一些實施例中，可決定圖案並隨後用於多個後續製程運行。在一些實施例中，多個開口112的圖案可基於與製作程序相關的歷史資料來決定。舉例而言，若已觀察到在多次製程運行中頻繁地或持續地出現特定的側向偏移，則圖案可被決定以補償此種可預測的偏移。作為另一示例，不同的積體電路晶粒所具有的多個接墊66的不同排列方式可應用於結構中，且基於多個接墊66的不同排列方式來決定圖案。

在其他實施例中，可為每一製程運行決定單獨的圖案。藉由此種方式，更精確地與多個接墊66的側向偏移對應的圖案能夠被決定。舉例而言，可觀察或量測多個接墊66的位置，並隨後可基於這些觀察或量測來決定圖案。在一些實施例中，可觀察或量測多個對準標記104、多個對準標記56A或多個對準標記56B的位置，且基於多個對準標記104、多個對準標記56A或多個對準標記56B的位置或相對位置來決定圖案。在一些實施例中，可觀察或量測對應的多個接合接墊212的位置而不是多個接墊66的位置，或除了多個接墊66的位置外，還可觀察或量測對應的多個接合接墊212的位置。藉由此種方式，可至少部分地基於多個接合接墊212的位置來決定圖案。

圖4示出根據一些實施例的在形成經圖案化的光阻110 之後的積體電路晶粒50的俯視圖。如圖4所示，每一開口112可自接墊66延伸至對應的校正接墊116。多個開口112可部分地或完全地重疊於多個接墊66及/或多個校正接墊116。多個開口112的寬度可小於、大於或約相同於多個接墊66的寬度或多個校正接墊116的寬度。在一些實施例中，多個開口112可具有不同的長度及/或寬度。多個開口112的長度、寬度、定向及/或排列方式可視多個接墊66與多個校正接墊116的相對位置而定。

在圖5中，根據一些實施例，多個開口112延伸穿過第一介電層108。根據一些實施例，多個開口112可藉由使用經圖案化的光阻110作為蝕刻光罩對第一介電層108進行蝕刻而延伸穿過第一介電層108。舉例而言，可利用合適的濕式蝕刻製程及/或乾式蝕刻製程。在第一介電層108中形成多個開口112之後，可利用合適的製程(例如，灰化製程或類似製程)來移除光阻110。

圖6示出根據一些實施例的積體電路晶粒的俯視圖。如圖6所示，第一介電層108中的多個開口112至少部分地暴露出多個接墊66。在其他實施例中，多個開口112完全地暴露出多個接墊66。

在圖7中，根據一些實施例，在多個開口112中形成多條適應性線114。一旦多個接墊66由多個開口112暴露於外，便可形成多條適應性線114以與多個接墊66實體接觸及電性接觸。如圖7所示，多條適應性線114A與積體電路晶粒50A的多個接墊66A實體接觸及電性接觸，而多條適應性線114B與積體電路 晶粒50B的多個接墊66B實體接觸及電性接觸。在一實施例中，多條適應性線114包括障壁層、種子層、填充金屬或其組合。舉例而言，可首先在第一介電層108之上及多個開口112內全面性沉積障壁層。障壁層可包含鈦、氮化鈦、鉭、氮化鉭、類似材料或其組合。種子層可為導電材料(例如，銅)且可利用合適的製程(例如，濺鍍、蒸鍍、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)或類似製程)全面性沉積於障壁層之上。填充金屬可為導電材料(例如，銅或銅合金)且可利用合適的製程(例如，電鍍、無電鍍或類似製程)進行沉積。在一些實施例中，填充金屬可對多個開口112進行填充或過度填充。一旦已沉積了填充金屬，則可利用例如平坦化製程(例如，化學機械拋光(CMP)製程或類似製程)來移除填充金屬的過量材料、種子層的過量材料及障壁層的過量材料。在一些情形中，在平坦化製程之後，第一介電層108的頂表面與多條適應性線114的頂表面可實質上齊平或共面。其他材料或技術也是可行的。

圖8示出根據一些實施例的在形成多條適應性線114之後的積體電路晶粒50的俯視圖。多條適應性線114的寬度可小於、大於或約相同於多個接墊66的寬度或多個校正接墊116的寬度。在一些實施例中，多條適應性線114可具有不同的長度及/或寬度。多條適應性線114的長度、寬度、定向及/或排列方式可視多個接墊66與多個校正接墊116的相對位置而定。在一些實施例中，多條適應性線114可具有大約介於0.032微米至約1微米之間的寬 度或大約介於0.01微米至1微米之間的長度，但也可能為其他寬度或長度。

在圖9中，根據一些實施例，在多條適應性線114上形成多個校正接墊116。藉由此種方式，根據一些實施例，可在積體電路晶粒50A至50B上形成適應性內連線結構120，進而形成積體電路元件100。在一些實施例中，可在第一介電層108及多條適應性線114之上沉積第二介電層118。可使用與先前針對第一介電層108所闡述的材料或技術相似的材料或技術來形成第二介電層118。在一些實施例中，將第二介電層118的材料選擇成使得第二介電層118能夠接合至其他結構(例如，在下文中針對圖11所闡述的第二封裝元件200)。舉例而言，第二介電層118可用於接合製程，例如直接接合、熔融接合、介電質對介電質接合、氧化物對氧化物接合或類似製程。根據一些實施例，第二介電層118由含矽介電材料(例如，氧化矽、氮化矽)或類似材料形成。可利用任何合適的技術來沉積第二介電層118。可將第二介電層118沉積至大約介於70奈米至1000奈米之間的厚度。然而，任何合適的材料、製程或厚度也是可行的。

多個校正接墊116實體接觸且電性接觸多條適應性線114。舉例而言，在圖9中，多個校正接墊116A接觸多條適應性線114A，而多個校正接墊116B接觸多條適應性線114B。在一些實施例中，多個校正接墊116可用於接合製程，例如直接接合、熔融接合、金屬對金屬接合或類似製程。在一些實施例中，可利用與 先前針對多條適應性線114所闡述的技術相似的技術來形成多個校正接墊116。舉例而言，可在第二介電層118上形成光阻(未示出)並對其圖案化，所得的圖案具有與多個校正接墊116對應的多個開口(未單獨示出)。在一些實施例中，可使用可程式化微影工具適應性地對光阻進行圖案化。多個開口可藉由使用經圖案化的光阻作為蝕刻光罩來實行合適的蝕刻製程而延伸至第二介電層118中。隨後可在第二介電層118之上及多個開口中沉積導電材料以形成多個校正接墊116。導電材料可相似於多條適應性線114的導電材料，且可利用相似的技術形成。舉例而言，導電材料可包括障壁層、種子層、填充金屬或其組合。可實行平坦化製程以移除過量的導電材料。在實行平坦化製程之後，在一些情形中，第二介電層118的頂表面與多個校正接墊116的頂表面可實質上齊平或共面。其他的材料或技術也是可行的。

圖10示出根據一些實施例的在形成多個校正接墊116之後的積體電路元件100的俯視圖。此俯視圖相似於圖2、圖4、圖6及圖8的俯視圖。多個校正接墊116的寬度可小於、約相同於或大於多個接墊66的寬度。

圖11示出根據一些實施例的在接合之前的積體電路元件100與第二封裝元件200。隨後對積體電路元件100與第二封裝元件200進行接合以形成半導體封裝300(參見圖15)。圖11所示的第二封裝元件200僅為示例，在其他實施例中，其他類型的元件或結構、中介層、晶圓、晶粒、裝置或類似物也可接合至積體 電路元件100。在一些實施例中，第二封裝元件200可包括基底202及形成於基底202上的內連線結構208。

在一些實施例中，基底202包括半導體基底(例如，晶圓或類似裝置)，例如經摻雜或未經摻雜的矽，或者絕緣體上半導體(SOI)基底的主動層。基底202可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。也可使用例如多層式基底或梯度基底等其他基底。在一些實施例中，基底202具有有時被稱為前側或「頂側」的主動表面(例如，圖11中面朝下的表面)以及有時被稱為後側的非主動表面(例如，圖11中面朝上的表面)。

在一些實施例中，可在基底202的前表面處形成多個電路裝置204。多個電路裝置204包括多種主動裝置(例如，電晶體、二極體或類似裝置)及被動裝置(例如，電容器、電阻器、電感器或類似裝置)，可用於產生半導體封裝300的設計所期望的結構及功能需求。可利用任何合適的方法來形成多個電路裝置。在其他實施例中，基底202不存在主動裝置及/或被動裝置。

可在基底202之上形成內連線結構208，以對各種電路裝置及/或多個基底穿孔206(如下所述)進行內連。在一些實施例中，內連線結構208可相似於積體電路晶粒50的內連線結構60。在一些實施例中，內連線結構208可包括由介電材料(例如，低介 電常數介電材料或類似材料)與導電材料(例如，金屬化圖案、重佈線層或類似材料)的交替層形成的多層金屬化層。多層金屬化層可利用任何合適的製程(例如，沉積、鑲嵌、雙鑲嵌或類似製程)形成。在一些實施例中，內連線結構208可包括在將第二封裝元件200接合至積體電路元件100期間所使用的多個對準標記209。圖11所示的內連線結構208僅為示例，且具有其他配置的內連線結構208也是可行的。

在一些實施例中，內連線結構208包括位於內連線結構208的頂部或靠近內連線結構208的頂部且外露的多個接合接墊212。在一些實施例中，多個接合接墊212電性耦合至內連線結構208的多層金屬化層，且可作為內連線結構208的金屬化圖案的一部分(例如，最頂金屬化圖案)。在一些實施例中，隨後將多個接合接墊212接合至多個校正接墊116，以將積體電路元件100實體連接且電性連接至第二封裝元件200。舉例而言，多個接合接墊212可用於接合製程，例如直接接合、熔融接合、金屬對金屬接合或類似製程。多個接合接墊212可包含與多個校正接墊116的材料相似的材料，但其他材料也是可行的。

在一些實施例中，內連線結構208的最頂介電層是被選擇成使得此最頂介電層能夠接合至積體電路元件100的第二介電層118的材料。舉例而言，內連線結構208的最頂介電層可用於接合製程，例如直接接合、熔融接合、介電質對介電質接合、氧化物對氧化物接合或類似製程。舉例而言，內連線結構208的最頂 介電層可由含矽介電材料(例如，氧化矽、氮化矽)、與第二介電層118的材料相似的材料或類似材料形成。在一些情形中，多個接合接墊212可形成於內連線結構208的最頂介電層中。

在一些實施例中，在基底202內形成多個基底穿孔206。多個基底穿孔206可形成於基底202內，並且，若期望，則也可形成於內連線結構208的一或多層內。可形成多個基底穿孔206以提供自基底202的前側至基底202的後側的電性連接(electrical connectivity)。在一實施例中，可藉由以下方式來形成多個基底穿孔206：首先在基底202中形成多個基底穿孔開口(未單獨示出)，並且，若期望，則可在內連線結構208的上覆的金屬化層中的任一者中形成多個基底穿孔開口(未單獨示出)。然後，可使用導電材料(例如，銅或類似材料)對多個開口進行填充。然後可利用例如平坦化製程來移除過量的導電材料。在一些實施例中，可在沉積導電材料之前在多個開口中沉積襯墊及/或障壁層。

在圖12中，根據一些實施例，可將積體電路元件100與第二封裝元件200接合於一起。圖13示出圖12中所指示的區域80的放大圖。在一些實施例中，利用例如介電質對介電質接合、金屬對金屬接合或其組合(例如，「混合接合」)將積體電路元件100接合至第二封裝元件200。在一些實施例中，可在進行接合之前對積體電路元件100的接合表面及/或第二封裝元件200的接合表面進行活化。對接合表面進行活化可包括乾式處理、濕式處理、電漿處理、暴露於惰性氣體電漿、暴露於氫氣、暴露於氮氣、暴露 於氧氣、類似製程或其組合。對於利用濕式處理的實施例而言，在一些實施例中，可利用RCA清潔。在其他實施例中，活化製程可包括其他類型的處理。活化製程有利於積體電路元件100與第二封裝元件200的接合。

在活化製程之後，可將積體電路元件100放置成與第二封裝元件200接觸。在一些實施例中，可將積體電路元件100的多個校正接墊116放置成與第二封裝元件200的接合接墊212實體接觸，同時可將內連線結構208的最頂介電層放置成與第二介電層118實體接觸。在一些情形中，接合表面之間的接合製程是在接合表面彼此進行實體接觸時開始。可將多個校正接墊116接合至多個接合接墊212以對積體電路元件100與第二封裝元件200進行電性耦合。

在一些實施例中，在接合表面進行實體接觸之後實行熱處理。在一些情形中，熱處理可加強積體電路元件100與第二封裝元件200之間的接合。熱處理可包括大約介於200攝氏度至40攝氏度之間的製程溫度，但其他溫度也是可行的。在一些實施例中，熱處理包括處於或高於多個校正接墊116及/或多個接合接墊212的材料的共晶點(eutectic point)的製程溫度。藉由此種方式，利用介電質對介電質接合及/或金屬對金屬接合而將積體電路元件100與第二封裝元件200接合於一起。

此外，儘管已闡述特定的製程來發起及加強積體電路元件100與第二封裝元件200之間的接合，但該些說明旨在進行例 示而非旨在對實施例進行限制。確切而言，可利用烘烤、退火、壓製(pressing)、或其他接合製程或製程的組合的任何合適的組合。所有此種製程皆完全旨在包括於實施例的範圍內。

在圖14中，根據一些實施例，在第二封裝元件200上形成後側重佈線結構302。在其他實施例中，不形成後側重佈線結構302。在一些實施例中，在形成後側重佈線結構302之前，實行平坦化製程(例如，CMP製程、研磨製程或類似製程)以對基底202進行薄化並暴露出多個基底穿孔206。然後可在基底202及多個基底穿孔206之上形成後側重佈線結構302，且後側重佈線結構302可與多個基底穿孔206進行電性接觸。後側重佈線結構302可包括一或多個重佈線層304，所述一或多個重佈線層304可包括導電線、導通孔、金屬化層、金屬化圖案或類似元件。後側重佈線結構302可利用合適的製程(例如，鑲嵌、雙鑲嵌或另一製程)形成。舉例而言，在一些實施例中，可沉積鈍化層並對鈍化層進行圖案化，且然後可在經圖案化的鈍化層之上沉積種子層。然後可在種子層之上沉積光阻並對所述光阻進行圖案化。重佈線層304可藉由以下方式來形成：在種子層的被暴露出的區域上沉積導電材料，且然後移除光阻及種子層的下伏的區域。可重複進行此製程以形成包括一或多個重佈線層304的後側重佈線結構302。後側重佈線結構302可具有不同於圖14所示的層數，後側重佈線結構302可使用任何合適的材料或製程形成。

在圖15中，根據一些實施例，可在後側重佈線結構302 上形成多個導電連接件310，進而形成半導體封裝300。多個導電連接件310使得能夠與外部元件進行電性連接。在一些實施例中，在後側重佈線結構302之上形成鈍化層306。鈍化層306可為介電材料(例如，聚合物、氮化矽、氧化矽或類似材料)且可利用任何合適的技術形成。在一些實施例中，鈍化層306是後側重佈線結構302的一部分。

在一些實施例中，可在後側重佈線結構302上形成多個凸塊下金屬(Under-bump metallization，UBM)308。多個凸塊下金屬308可具有位於鈍化層306的主表面上且沿鈍化層306的主表面延伸的多個凸塊部分，且可具有延伸穿過鈍化層306以實體接觸且電性接觸後側重佈線結構302的最頂重佈線層304的多個通孔部分。多個凸塊下金屬308可由與後側重佈線結構302的重佈線層304相同的材料形成，但其他的材料或材料的組合也是可行的。

在一些實施例中，然後可在成多個凸塊下金屬308上形成多個導電連接件310。多個導電連接件310可為例如球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、可控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊或類似元件。多個導電連接件310可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合等導電材料。在一些實施例中，藉由首先透過蒸 鍍、電鍍、印刷、焊料轉移(solder transfer)、植球或類似製程形成焊料層來形成多個導電連接件310。一旦已在結構上形成焊料層，便可實行迴焊(reflow)，以將所述材料造型成所期望的凸塊形狀。在另一實施例中，多個導電連接件310包括藉由濺鍍、印刷、電鍍、無電鍍覆、化學氣相沉積或類似製程形成的多個金屬柱(例如，銅柱)。多個金屬柱可不含焊料，且可具有實質上垂直的側壁。在一些實施例中，在多個金屬柱的頂部上形成金屬頂蓋層(metal cap layer)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由電鍍製程來形成。

在其他實施例中，不形成多個凸塊下金屬308及/或多個導電連接件310，且半導體封裝300的後側重佈線結構302可直接接合至外部元件。在其他實施例中，在形成多個導電連接件310之後移除載體102。在其他實施例中，可在先前的製程步驟(例如，在將積體電路元件100接合至第二封裝元件200之前)移除載體102。在一些實施例中，將載體102移除並使用散熱器或其他散熱結構來代替載體102。在一些實施例中，載體102包括散熱器或其他散熱結構，且未被移除。具有適應性內連線結構120的半導體封裝300的該些變化及其他變化也被視為處於本揭露的範圍內。

圖16至圖22示出根據一些實施例的形成半導體封裝600(參見圖22)的中間步驟的剖視圖。除第一適應性內連線結構120形成於積體電路晶粒50A至50B的前側之上(相似於半導體封裝300的適應性內連線結構120)以及第二適應性內連線結構 420形成於積體電路晶粒50A至50B的後側之上以外，半導體封裝600相似於圖15所示的半導體封裝300。半導體封裝600的形成步驟及/或特徵中的一些相似於半導體封裝300的形成步驟及/或特徵中的一些，且不再予以贅述。

圖16示出根據一些實施例的積體電路元件400。除以下所闡述的一些差異或所有差異以外，圖16所示的積體電路元件400相似於先前針對圖9所闡述的積體電路元件100。因此，積體電路元件400可使用與先前針對積體電路元件100在圖1至圖9中所闡述的材料或技術相似的材料或技術來形成。除了圖16中的積體電路晶粒50還包括多個基底穿孔58以外，積體電路元件400包括與先前所闡述的積體電路晶粒50相似的一或多個積體電路晶粒50。舉例而言，積體電路晶粒50A包括多個基底穿孔58A，而積體電路晶粒50B包括多個基底穿孔58B。積體電路晶粒50的多個基底穿孔58可電性連接至積體電路晶粒50的內連線結構60，且可延伸至積體電路晶粒50的半導體基底52中。在一些實施例中，積體電路晶粒50可被封裝膠體106包覆。

積體電路元件400包括形成於積體電路晶粒50的多個內連線結構60之上的第一適應性內連線結構120。第一適應性內連線結構120可相似於積體電路元件100的適應性內連線結構120且可利用相似的技術來形成。舉例而言，積體電路元件400的第一適應性內連線結構120可包括第一介電層108中的多條適應性線114及第二介電層118中的多個校正接墊116。多條適應性線 114多個將校正接墊116電性連接至積體電路晶粒50的對應的多個接墊66。多條適應性線114及多個校正接墊116可例如藉由以下步驟來形成：決定圖案，使用可程式化微影工具或類似工具在光阻中適應性地圖案化出圖案，使用經圖案化的光阻作為蝕刻光罩以在下伏的介電層中蝕刻出多個開口，且然後使用導電材料對多個開口進行填充。

圖17示出根據一些實施例的在接合之前的積體電路元件400與第二封裝元件500。隨後對積體電路元件400與第二封裝元件500進行接合以形成半導體封裝600(參見圖22)。在一些實施例中，可在對積體電路元件400與第二封裝元件500進行接合之前移除載體102。除在一些實施例中，第二封裝元件500可不包括多個基底穿孔206以外，第二封裝元件500相似於先前所闡述的第二封裝元件200(參見圖11)。舉例而言，在一些實施例中，第二封裝元件500可包括基底202、形成於基底202上的內連線結構208以及形成於內連線結構208中的多個接合接墊212。圖17所示的第二封裝元件500僅為示例，在其他實施例中，其他類型的元件或結構也可接合至積體電路元件400。

在圖18中，根據一些實施例，將積體電路元件400與第二封裝元件500接合於一起。在一些實施例中，利用例如介電質對介電質接合、金屬對金屬接合或其組合(例如，「混合接合」)將積體電路元件400接合至第二封裝元件500。舉例而言，積體電路元件400的多個校正接墊116可直接接合至第二封裝元件500 的多個接合接墊212，以對積體電路元件400與第二封裝元件500進行電性連接。所述接合製程可相似於先前針對圖12所闡述的接合製程。舉例而言，接合製程可包括活化製程及/或熱處理。

圖19及圖20示出根據一些實施例的在積體電路元件400上形成第二適應性內連線結構420的中間步驟。舉例而言，可形成適應性內連線結構120以校正多個基底穿孔58的任何側向偏移。舉例而言，第二適應性內連線結構420可包括在多個基底穿孔58與上覆的結構(例如，後側重佈線結構602(參見圖21)或另一元件)之間進行電性連接的多條適應性線430(參見圖20)。多條適應性線430可自多個基底穿孔58延伸至具有較多個基底穿孔58小的側向偏移的位置，且因此多條適應性線430能夠以更佳的品質來接合至隨後形成或隨後接合的結構及更佳的電性來耦合至隨後形成或隨後接合的結構。第二適應性內連線結構420可利用與用於第一適應性內連線結構120的技術相似的技術來形成。在一些實施例中，實行平坦化製程(例如，化學機械拋光製程、研磨製程或類似製程)以對積體電路晶粒50的後側進行薄化並暴露出多個基底穿孔58。在實行平坦化製程之後，封裝膠體106的頂表面、積體電路晶粒50的半導體基底52的頂表面與積體電路晶粒50的多個基底穿孔58的頂表面可實質上齊平或共面。

在圖19中，根據一些實施例，形成介電層422及經圖案化的光阻424。介電層422可覆蓋封裝膠體106的頂表面及積體電路晶粒50A至50B的頂表面。在一些實施例中，介電層422可 使用與先前針對第一介電層108或第二介電層118所闡述的材料或技術相似的材料或技術來形成。然後在介電層422上形成光阻424，且可使用相似於先前所闡述的光阻110的材料或技術來形成光阻424。然後可在光阻424中圖案化出多個開口428，多個開口428對應於隨後形成的多條適應性線430(參見圖20)。可例如藉由確定圖案並使用可程式化微影工具或類似工具在光阻424中適應性地圖案化出所述圖案來形成多個開口428。

在圖20中，根據一些實施例，在介電層422中形成多條適應性線430。多條適應性線430可藉由使用經圖案化的光阻424作為蝕刻光罩而對介電層422進行蝕刻來形成。藉由此種方式，多個開口428延伸穿過介電層422以暴露出多個基底穿孔58。可利用適當的濕式蝕刻製程及/或乾式蝕刻製程對介電層422進行蝕刻。可利用合適的製程(例如，灰化製程)來移除光阻424。然後可將導電材料沉積於介電層422上及介電層422中的多個開口428內。導電材料可相似於第一適應性內連線結構120的材料且可利用相似的技術來形成。可實行平坦化製程(例如，化學機械拋光製程或研磨製程)以移除過量的導電材料並形成第二適應性內連線結構420的多條適應性線430。形成第二適應性內連線結構420可提高製程靈活性，並使得第二適應性內連線結構420至多個基底穿孔58的連接能夠得到改善。

在圖21中，根據一些實施例，在第二適應性內連線結構420上形成後側重佈線結構602。在其他實施例中，可形成封裝 元件或類似元件並將所述封裝元件或類似元件接合至第二適應性內連線結構420。在其他實施例中，不形成後側重佈線結構602。後側重佈線結構602可相似於後側重佈線結構302且可利用相似的技術來形成。舉例而言，後側重佈線結構602可包括一或多個重佈線層604，且可利用鑲嵌、雙鑲嵌或另一製程來形成。後側重佈線結構602經由第二適應性內連線結構420而電性耦合至積體電路晶粒50的多個基底穿孔58。

在圖22中，根據一些實施例，在後側重佈線結構602上形成多個導電連接件610，進而形成半導體封裝600。在一些實施例中，在後側重佈線結構602之上形成鈍化層606，鈍化層606可相似於先前所闡述的鈍化層306。在一些實施例中，可在後側重佈線結構602上形成多個凸塊下金屬608，多個凸塊下金屬608可相似於先前所闡述的多個凸塊下金屬308。可在多個凸塊下金屬608上形成多個導電連接件610，多個導電連接件610可相似於先前所闡述的多個導電連接件310。多個導電連接件610使得能夠與外部元件進行電性連接。在其他實施例中，不形成多個凸塊下金屬608及/或多個導電連接件610。在一些實施例中，利用平坦化製程(例如，化學機械拋光製程或研磨製程)對第二封裝元件500的基底202進行薄化。

圖23、圖24及圖25示出根據一些實施例的形成半導體封裝700(參見圖25)的中間步驟。除第一適應性內連線結構120包括將積體電路晶粒50A的多個接墊66A連接至積體電路晶粒 50B的多個接墊66B的多條連接線115，且第二適應性內連線結構420包括將積體電路晶粒50A的多個基底穿孔58A連接至積體電路晶粒50B的多個基底穿孔58B的多條連接線431(參見圖25)以外，半導體封裝700相似於圖22所示半導體封裝600。在其他實施例中，可形成多條連接線115或多條連接線431以連接多於兩個積體電路晶粒50。在其他實施例中，不存在第一適應性內連線結構120或第二適應性內連線結構420中的一者。在其他實施例中，不存在多條連接線115及/或多條連接線431。如本文中所述般形成多條連接線115或多條連接線431可使得能夠在封裝內形成附加的內連線，此可使得佈局更靈活且內連線的長度更短。

圖23示出根據一些實施例的第一適應性內連線結構120的多條適應性線114及多條連接線115的形成。多條連接線115可利用與圖3至圖7中所闡述的技術相似的技術與多條適應性線114一起形成。舉例而言，可使用可程式化微影工具或類似工具在光阻(例如，光阻110)中適應性地圖案化出對應於多條連接線115的多個開口。可使用經圖案化的光阻作為蝕刻光罩在第一介電層108中蝕刻出多個開口的圖案。對應於多條連接線115的多個開口可暴露出積體電路晶粒50的多個接墊66。舉例而言，多個開口可自積體電路晶粒50A的多個接墊66A延伸至積體電路晶粒50B的多個接墊66B。然後可將導電材料沉積於多個開口中，進而形成多條適應性線114及多條連接線115。

圖24示出根據一些實施例的在形成多條適應性線114 及多條連接線115之後的俯視圖。圖24所示的結構僅為說明用的示例，在其他實施例中也可能為其他的配置或排列方式。如圖24所示，多條適應性線114A形成於積體電路晶粒50A的多個接墊66A之上，而多條適應性線114B形成於積體電路晶粒50B的多個接墊66B之上。此外，連接線115A至115D被形成為自積體電路晶粒50A的多個接墊66A延伸至積體電路晶粒50B的多個接墊66B，連接線115A至115D對積體電路晶粒50A至積體電路晶粒50B進行電性耦合。連接線115A自接墊66A延伸至接墊66B，但也延伸至隨後形成校正接墊116A的位置及校正接墊116B的位置中。連接線115B自接墊66A延伸至接墊66B，但僅延伸至隨後形成校正接墊116A的位置中。連接線115C自接墊66A延伸至接墊66B，但僅延伸至隨後形成校正接墊116B的位置中。連接線115D自接墊66A延伸至接墊66B，但連接線115D之上隨後並未形成校正接墊116。圖24所示的連接線115A至連接線115D僅為說明用的示例，且多條連接線115的其他配置、排列方式、數目或組合也是可行的。

圖25示出根據一些實施例的在隨後對圖24所示結構進行處理之後形成的半導體封裝700。半導體封裝700可利用與先前針對半導體封裝600在圖16至圖22中所闡述的製程步驟相似的製程步驟來形成。舉例而言，可形成多個校正接墊116以形成積體電路元件400的第一適應性內連線結構120，且第二封裝元件500可接合至第一適應性內連線結構120。

相似於半導體封裝600，半導體封裝700可包括形成於積體電路元件400的後側之上的第二適應性內連線結構420。除存在多條連接線431以外，圖25所示的第二適應性內連線結構420可相似於先前針對圖19至圖20所闡述的第二適應性內連線結構420。在一些實施例中，多條連接線431可在不同的積體電路晶粒50的多個基底穿孔58之上延伸並對多個基底穿孔58進行電性耦合。在一些實施例中，一或多條連接線431電性連接至一或多個基底穿孔58以及上覆的後側重佈線結構602。在一些實施例中，一或多條連接線431不形成於多個基底穿孔58之上且不電性連接至多個基底穿孔58，而是電性連接至上覆的後側重佈線結構602。多條連接線431可與多條適應性線430一起形成。藉由此種方式形成多條連接線431可提高製程靈活性或設計靈活性，且可使得特徵之間的內連能夠得以改善。

在一些實施例中，可在第二適應性內連線結構420之上形成後側重佈線結構602，後側重佈線結構602可相似於針對圖21所闡述的後側重佈線結構602。後側重佈線結構602的重佈線層604可實體接觸且電性接觸第二適應性內連線結構420的多條適應性線430及/或多條連接線431。在一些實施例中，可形成鈍化層606、多個凸塊下金屬608及/或多個導電連接件610，此可相似於先前所闡述的鈍化層、多個凸塊下金屬及/或導電連接件。半導體封裝700僅為示例，且其他的配置或變化也是可行的。

也可包括其他特徵及製程。舉例而言，可包括測試結構 以協助對3D封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。測試結構可例如包括在重佈線層中或在基底上形成的測試接墊(test pad)，使得能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用以及進行類似操作。可對中間結構以及最終結構實行驗證測試。此外，可將本文中所揭露的結構及方法與包括對已知良好晶粒(known good die)進行中間驗證的測試方法結合使用，以提高良率(yield)並降低成本。

實施例可達成各種優點。藉由形成如本文所述的適應性內連線結構，可達成更精確的接合對準。可對側向偏移或錯位進行補償，此可改善接合、裝置效能、裝置可靠性及良率(yield)。適應性圖案化技術的利用使得能夠形成校正的接合接墊，而無需使用昂貴的光罩或類似元件。在一些情形中，適應性內連線結構可用於補償設計誤差或製程誤差，而無需使用昂貴的光罩。可使用可程式化微影工具及技術來形成適應性內連線結構，且因此適應性內連線結構的圖案可基於每一裝置來決定，或者可基於歷史資料或製程資料來決定。藉由此種方式，可調整封裝的製造，而無需額外的處理步驟。此外，可在適應性內連線結構內形成相鄰裝置(例如，積體電路晶粒)之間的連接。

根據本揭露一些實施例，一種半導體封裝的製作方法包括：在第一半導體裝置的第一側上形成第一適應性內連線結構以及將第二導電接墊接合至接合接墊，在第一半導體裝置的第一側 上形成第一適應性內連線結構包括：決定第一半導體裝置的第一導電接墊的第一側向位置與第二側向位置之間的第一側向偏移，其中第二側向位置對應於封裝元件的接合接墊的位置；基於第一側向偏移，在第一導電接墊上形成第一導電線，其中第一導電線自第一側向位置延伸至第二側向位置；以及，在第一導電線上形成第二導電接墊，其中第二導電接墊位於第二側向位置；以及，將第二導電接墊接合至接合接墊。在一實施例中，決定第一側向偏移是在將第一半導體裝置貼合至載體之後實行。在一實施例中，所述方法包括：在第一半導體裝置的後側上形成第二適應性內連線結構，在第一半導體裝置的後側上形成第二適應性內連線結構包括：決定第一半導體裝置的第一基底穿孔的第三側向位置與第四側向位置之間的第二側向偏移，其中第四側向位置對應於後側重佈線結構的導電特徵的位置；以及，基於第二側向偏移，在第一基底穿孔上形成第二導電線，其中第二導電線自第三側向位置延伸至第四側向位置。在一實施例中，第二導電線實體連接且電性連接第一半導體裝置的第一基底穿孔與第二半導體裝置的第二基底穿孔。在一實施例中，所述方法包括：在第一半導體裝置的後側之上形成後側重佈線結構，其中後側重佈線結構電性連接至第二導電線。在一實施例中，所述方法包括：在第三半導體裝置的第一側上形成第一適應性內連線結構，其中第一適應性內連線結構包括第三導電線，第三導電線自第一半導體裝置的第三導電接墊的第五側向位置延伸至第三半導體裝置的第四導電接墊的第六側向位置。在一實施例 中，形成第一導電線包括：使用可程式化微影工具以在光罩中形成與第一導電線對應的開口。在一實施例中，可程式化微影工具是雷射寫入系統。在一實施例中，封裝元件包括多個基底穿孔，且所述方法包括：在多個基底穿孔之上形成電性連接至多個基底穿孔的重佈線結構。

根據本揭露一些實施例，一種半導體封裝的製作方法包括：將多個積體電路晶粒貼合至載體，其中每一積體電路晶粒包括位於積體電路晶粒的頂表面的多個導電接墊；為每一積體電路晶粒的每一導電接墊決定側向偏移，其中每一側向偏移表示對應的導電接墊的量測位置與期望位置之間的差異；在多個積體電路晶粒之上形成第一介電層；在第一介電層中圖案化出多個第一開口，其中每一第一開口的圖案是根據對應的導電接墊的量測位置、側向偏移及期望位置決定；在多個第一開口中沉積第一導電材料；在第一介電層之上形成第二介電層；在第二介電層中圖案化出多個第二開口，其中每一第二開口的圖案是根據對應的導電接墊的期望位置決定；以及，在多個第二開口中沉積第二導電材料，以形成多個第一接合接墊。在一實施例中，所述方法包括：將封裝元件直接接合至多個第一接合接墊。在一實施例中，封裝元件包括多個第二接合接墊，其中每一接合接墊的位置對應於對應的導電接墊的期望位置。在一實施例中，將封裝元件直接接合至多個第一接合接墊包括：利用金屬對金屬接合將每一第一接合接墊接合至對應的第二接合接墊。在一實施例中，圖案化出多個第一開口包括：在第 一介電層之上沉積光阻；使用可程式化微影工具對光阻進行圖案化；以及，使用經圖案化的光阻作為蝕刻光罩對第一介電層進行蝕刻。在一實施例中，可程式化微影工具是無光罩微影系統。在一實施例中，所述方法包括：在第一介電層中圖案化出多個第三開口，其中每一第三開口中的圖案是根據多個積體電路晶粒中的第一積體電路晶粒的導電接墊的量測位置和多個積體電路晶粒中的第二積體電路晶粒的導電接墊的量測位置決定；以及，在多個第三開口中沉積第一導電材料。

根據本揭露一些實施例，一種半導體封裝包括：第一封裝元件，包括半導體晶粒，其中半導體晶粒包括多個導電接墊，其中半導體晶粒被封裝膠體環繞；適應性內連線結構，位於半導體晶粒上，其中適應性內連線結構包括多條導電線以及多個第一接合接墊，其中每一導電線實體接觸且電性接觸相應的導電接墊，其中每一第一接合接墊實體接觸且電性接觸相應的導電線；以及第二封裝元件，包括內連線結構，其中內連線結構包括多個第二接合接墊，其中每一第二接合接墊直接接合至相應的第一接合接墊，其中每一第二接合接墊自與其電性耦合的對應的導電接墊側向偏移。在一實施例中，多條導電線形成於第一介電層中，其中第一介電層在半導體晶粒之上且在封裝膠體之上延伸。在一實施例中，多個第一接合接墊形成於第二介電層中，其中第二介電層在半導體晶粒之上及封裝膠體之上延伸。在一實施例中，每一第二接合接墊相對於其所對應的導電接墊具有相同的側向偏移。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者也應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、代替及變更。

50A、50B:積體電路晶粒

58A、58B:基底穿孔

106:封裝膠體

115、431:連接線

120:適應性內連線結構

202:基底

208:內連線結構

400:積體電路元件

420:第二適應性內連線結構

500:第二封裝元件

602:後側重佈線結構

604:重佈線層

606:鈍化層

608:凸塊下金屬

610:導電連接件

700:半導體封裝

Claims (9)

1. 一種半導體封裝的製作方法，包括：在第一半導體裝置的第一側上形成第一適應性內連線結構，包括：決定所述第一半導體裝置的第一導電接墊的第一側向位置與第二側向位置之間的第一側向偏移，其中所述第二側向位置對應於封裝元件的接合接墊的位置；基於所述第一側向偏移，在所述第一導電接墊上形成第一導電線，其中所述第一導電線自所述第一側向位置延伸至所述第二側向位置；以及在所述第一導電線上形成第二導電接墊，其中所述第二導電接墊位於所述第二側向位置；以及將所述第二導電接墊接合至所述接合接墊，其中所述第一導電接墊的每一者相對於所對應的所述第二導電接墊與所述接合接墊具有相同的所述第一側向偏移。
2. 如請求項1所述的半導體封裝的製作方法，更包括：在所述第一半導體裝置的後側上形成第二適應性內連線結構，包括：決定所述第一半導體裝置的第一基底穿孔的第三側向位置與第四側向位置之間的第二側向偏移，其中所述第四側向位置對應於後側重佈線結構的導電特徵的位置；以及 基於所述第二側向偏移，在所述第一基底穿孔上形成第二導電線，其中所述第二導電線自所述第三側向位置延伸至所述第四側向位置。
3. 如請求項2所述的半導體封裝的製作方法，其中所述第二導電線實體連接且電性連接所述第一半導體裝置的所述第一基底穿孔與第二半導體裝置的第二基底穿孔。
4. 如請求項2所述的半導體封裝的製作方法，更包括在所述第一半導體裝置的所述後側之上形成所述後側重佈線結構，其中所述後側重佈線結構電性連接至所述第二導電線。
5. 如請求項1所述的半導體封裝的製作方法，更包括在第三半導體裝置的第一側上形成所述第一適應性內連線結構，其中所述第一適應性內連線結構包括第三導電線，所述第三導電線自所述第一半導體裝置的第三導電接墊的第五側向位置延伸至所述第三半導體裝置的第四導電接墊的第六側向位置。
6. 如請求項1所述的半導體封裝的製作方法，其中所述封裝元件包括多個基底穿孔，且所述半導體封裝的製作方法更包括在所述多個基底穿孔之上形成電性連接至所述多個基底穿孔的重佈線結構。
7. 一種半導體封裝的製作方法，包括：將多個積體電路晶粒貼合至載體，其中每一所述積體電路晶粒包括位於所述積體電路晶粒的頂表面的多個導電接墊； 為每一所述積體電路晶粒的每一所述導電接墊決定側向偏移，其中每一所述側向偏移表示對應的所述導電接墊的量測位置與期望位置之間的差異，且每一所述導電接墊具有相同的所述側向偏移；在所述多個積體電路晶粒之上形成第一介電層；在所述第一介電層中圖案化出多個第一開口，其中每一所述第一開口的圖案是根據對應的所述導電接墊的所述量測位置、所述側向偏移及所述期望位置決定；在所述多個第一開口中沉積第一導電材料；在所述第一介電層之上形成第二介電層；在所述第二介電層中圖案化出多個第二開口，其中每一所述第二開口的圖案是根據對應的所述導電接墊的所述期望位置決定；以及在所述多個第二開口中沉積第二導電材料，以形成多個第一接合接墊。
8. 如請求項7所述的半導體封裝的製作方法，更包括：在所述第一介電層中圖案化出多個第三開口，其中每一所述第三開口中的圖案是根據所述多個積體電路晶粒中的第一積體電路晶粒的導電接墊的量測位置和所述多個積體電路晶粒中的第二積體電路晶粒的導電接墊的量測位置決定；以及在所述多個第三開口中沉積所述第一導電材料。
9. 一種半導體封裝，包括： 第一封裝元件，包括半導體晶粒，其中所述半導體晶粒包括多個導電接墊，其中所述半導體晶粒被封裝膠體環繞；適應性內連線結構，位於所述半導體晶粒上，其中所述適應性內連線結構包括：多條導電線，其中每一所述導電線實體接觸且電性接觸相應的所述導電接墊；以及多個第一接合接墊，其中每一所述第一接合接墊實體接觸且電性接觸相應的所述導電線；以及第二封裝元件，包括內連線結構，其中所述內連線結構包括多個第二接合接墊，其中每一所述第二接合接墊直接接合至相應的所述第一接合接墊，其中每一所述第二接合接墊自與其電性耦合的對應的所述導電接墊側向偏移，其中每一所述第二接合接墊相對於其所對應的所述導電接墊具有相同的側向偏移。

Images