[go: up one dir, main page]

TWI896183B - 具有介電絕緣層之堆疊電晶體 - Google Patents

具有介電絕緣層之堆疊電晶體

Info

Publication number
TWI896183B
TWI896183B TW113123324A TW113123324A TWI896183B TW I896183 B TWI896183 B TW I896183B TW 113123324 A TW113123324 A TW 113123324A TW 113123324 A TW113123324 A TW 113123324A TW I896183 B TWI896183 B TW I896183B
Authority
TW
Taiwan
Prior art keywords
effect transistor
field
insulating layer
semiconductor structure
gate
Prior art date
Application number
TW113123324A
Other languages
English (en)
Other versions
TW202517049A (zh
Inventor
瑞龍 謝
朱立安 弗洛吉爾
沙耶 瑞寶
典洪 山下
Original Assignee
美商萬國商業機器公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商萬國商業機器公司 filed Critical 美商萬國商業機器公司
Publication of TW202517049A publication Critical patent/TW202517049A/zh
Application granted granted Critical
Publication of TWI896183B publication Critical patent/TWI896183B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明揭示一種半導體結構，其包括一第一堆疊裝置，該第一堆疊裝置具有：一第一場效電晶體，其含有一或多個第一奈米片層；一第二場效電晶體，其含有一或多個第二奈米片層；及一第一介電絕緣層，其定位於該第一場效電晶體與該第二場效電晶體之間，該第一介電絕緣層具有一第一寬度。該半導體結構進一步包括鄰近該第一堆疊裝置之一第二堆疊裝置。該第二堆疊裝置具有：一第三場效電晶體，其含有一或多個第三奈米片層；一第四場效電晶體，其含有一或多個第四奈米片層；及一第二介電絕緣層，其定位於該第三場效電晶體與該第四場效電晶體之間。該第二介電絕緣層具有小於該第一介電絕緣層之該第一寬度的一第二寬度。

Description

具有介電絕緣層之堆疊電晶體
場效電晶體(FET)為具有源極、閘極及汲極之電晶體，其操作取決於沿著在源極與汲極之間延行的通道之載波(電子或電洞)流。通過源極與汲極之間的通道之電流可藉由閘極下之橫向電場控制。FET廣泛用於交換、擴增、過濾及其他任務。
本揭示之說明性實施例包括供用於半導體製造之技術。在一說明性實施例中，一種半導體結構包含一第一堆疊裝置，該第一堆疊裝置包含：一第一場效電晶體，其包含一或多個第一奈米片層；一第二場效電晶體，其豎直地堆疊於該第一場效電晶體上方，該第二場效電晶體包含一或多個第二奈米片層；及一第一介電絕緣層，其定位於該第一場效電晶體與該第二場效電晶體之間，該第一介電絕緣層具有一第一寬度。該半導體結構進一步包含鄰近該第一堆疊裝置之一第二堆疊裝置。該第二堆疊裝置包含：一第三場效電晶體，其包含一或多個第三奈米片層；一第四場效電晶體，其豎直地堆疊於該第三場效電晶體上方，該第四場效電晶體包含 一或多個第四奈米片層；及一第二介電絕緣層，其定位於該第三場效電晶體與該第四場效電晶體之間。該第二介電絕緣層具有小於該第一介電絕緣層之該第一寬度的一第二寬度。
該說明性實施例之半導體結構有利地允許形成第一堆疊裝置之具有與鄰近第一堆疊裝置的第二堆疊裝置之第二介電絕緣層之不同寬度的第一介電絕緣層，從而產生共用閘極積體裝置及獨立閘極裝置兩者。
在一或多個額外說明性實施例中，如可與前述段落組合，該第一介電絕緣層之該第一寬度等於該一或多個第二奈米片層之一第三寬度，且該第二介電絕緣層之該第二寬度等於該一或多個第三奈米片層之一第四寬度。
在一或多個額外說明性實施例中，如可與前述段落組合，該半導體結構進一步包含安置於該第一堆疊裝置之一底部表面上的一第三介電絕緣層及安置於該第二堆疊裝置之一底部表面上的一第四介電絕緣層。
在一或多個額外說明性實施例中，如可與前述段落組合，該第一堆疊裝置與該第二堆疊裝置藉由一隔離介電柱分離。
在一或多個額外說明性實施例中，如可與前述段落組合，該第一場效電晶體進一步包含一第一閘極結構，且該第二場效電晶體進一步包含藉由該第一介電絕緣層與該第一閘極結構分離的一第二閘極結構。
在一或多個額外說明性實施例中，如可與前述段落組合，該半導體結構進一步包含連接至該第一閘極結構及一前側後段製程層的一第一前側閘極接點。
在一或多個額外說明性實施例中，如可與前述段落組合， 該半導體結構進一步包含連接至該第二閘極結構及一背側後段製程層的一背側閘極接點。
在一或多個額外說明性實施例中，如可與前述段落組合，該第二堆疊裝置進一步包含安置於該第三場效電晶體及該第四場效電晶體上方的一第三閘極結構。
在一或多個額外說明性實施例中，如可與前述段落組合，該半導體結構進一步包含連接至該第三閘極結構及一前側後段製程層的一第二前側閘極接點。
在另一說明性實施例中，一種半導體結構包含一第一堆疊裝置，該第一堆疊裝置包含：一第一場效電晶體，其安置為包含一第一源極/汲極區；及一第二場效電晶體，其豎直地堆疊於該第一場效電晶體上方，該第二場效電晶體包含一第二源極/汲極區。該第一堆疊裝置進一步包含安置於該第二源極/汲極區之一側壁及一頂部表面之一第一部分上的一前側源極/汲極接點，及連接至該前側源極/汲極接點及一第一背側電力線的一第一金屬通孔。該半導體結構進一步包含鄰近該第一堆疊裝置之一第二堆疊裝置。該第二堆疊裝置包含：一第三場效電晶體，其包含一第三源極/汲極區；及一第四場效電晶體，其豎直地堆疊於該第三場效電晶體上方，該第四場效電晶體包含一第四源極/汲極區。該第二堆疊裝置進一步包含安置於該第三源極/汲極區之一側壁及一底部表面之一第二部分上的一第一背側源極/汲極接點，及連接至該第一背側源極/汲極接點及一後段製程層的一第二金屬通孔。
該說明性實施例之半導體結構有利地允許形成第一堆疊裝置之具有與鄰近第一堆疊裝置的第二堆疊裝置之第二介電絕緣層之不同寬 度的第一介電絕緣層，從而產生共用閘極積體裝置及獨立閘極裝置兩者。
在一或多個額外說明性實施例中，如可與前述段落組合，該第三閘極結構為該第三堆疊裝置與該第四堆疊裝置之間的一共用閘極結構。
在一或多個額外說明性實施例中，如可與前述段落組合，該半導體結構進一步包含連接至該第三閘極結構及一前側後段製程層的一第一前側閘極接點。
在一或多個額外說明性實施例中，如可與前述段落組合，該半導體結構進一步包含連接至該第一閘極結構及該前側後段製程層的一第二前側閘極接點。
在一或多個額外說明性實施例中，如可與前述段落組合，該半導體結構進一步包含連接至該第二閘極結構及一背側後段製程層的一背側閘極接點。
在一或多個額外說明性實施例中，如可與前述段落組合，該第一介電絕緣層具有一第一寬度，且該第二介電絕緣層具有小於該第一介電絕緣層之該第一寬度的一第二寬度。
在一或多個額外說明性實施例中，如可與前述段落組合，該第一堆疊裝置與該第二堆疊裝置藉由一隔離介電柱分離。
另一例示性實施例包含一種積體電路，其包含一或多個半導體結構。該一或多個半導體結構中之至少一者為根據前述實施例中之一或多者的半導體結構。
此等及其他例示性實施例將在將結合隨附圖式閱讀之例示性實施例之以下詳細描述中予以描述或自該以下詳細描述變得顯而易見。
100:半導體結構
102:基板
104:蝕刻終止層
106:犧牲層
106-1:犧牲層
106-2:犧牲層
108:犧牲層
108-1:犧牲層
108-2:犧牲層
110:奈米片通道層
110-1:奈米片通道層
110-2:奈米片通道層
112-1:奈米片裝置
112-2:奈米片裝置
114:硬遮罩層
116-1:奈米片堆疊
116-2:奈米片堆疊
118:遮罩層
120:隔離介電柱
122:淺溝槽隔離區
124:虛設閘極
126:閘極硬遮罩層
128:開口
130:開口
132:介電絕緣層
132-1:底部介電絕緣層
132-2:中間介電絕緣層
134:側壁間隔件
136:底部源極/汲極區
138:底部層級間介電層
140:頂部源極/汲極區
142:頂部層級間介電層
144:內部間隔件
146:替換閘極
148:介電填充物
150:前側頂部源極/汲極接點
152:前側底部源極/汲極接點
154:前側閘極接點
156:前側後段製程結構
158:載體晶圓
160:背側層級間介電層
162:背側源極/汲極接點
164:背側閘極接點
166:背側後段製程結構
X-X:軸線/線
Y1-Y1:軸線/線
Y2-Y2:軸線/線
將參考隨附圖式在下文更詳細地描述例示性實施例，在隨附圖式中：圖1A為繪示根據說明性實施例之供用於第一中間製造階段處之半導體結構的俯視圖。
圖1B為根據說明性實施例之在第一中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖1C為根據說明性實施例之在第一中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖1D為根據說明性實施例之在第一中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖2A為根據說明性實施例之在第二中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖2B為根據說明性實施例之在第二中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖2C為根據說明性實施例之在第二中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖3A為繪示根據說明性實施例之在第三中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖3B為繪示根據說明性實施例之在第三中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖3C為繪示根據說明性實施例之在第三中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖4A為繪示根據說明性實施例之在第四中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖4B為繪示根據說明性實施例之在第四中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖4C為繪示根據說明性實施例之在第四中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖5A為繪示根據說明性實施例之在第五中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖5B為繪示根據說明性實施例之在第五中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖5C為繪示根據說明性實施例之在第五中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖6A為根據說明性實施例之在第六中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖6B為根據說明性實施例之在第六中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖6C為根據說明性實施例之在第六中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖7A為繪示根據說明性實施例之在第七中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖7B為繪示根據說明性實施例之在第七中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖7C為繪示根據說明性實施例之在第七中間製造階段處沿 著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖8A為根據說明性實施例之在第八中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖8B為根據說明性實施例之在第八中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖8C為根據說明性實施例之在第八中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖9A為繪示根據說明性實施例之在第九中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖9B為繪示根據說明性實施例之在第九中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖9C為繪示根據說明性實施例之在第九中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖10A為繪示根據說明性實施例之在第十中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖10B為繪示根據說明性實施例之在第十中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖10C為繪示根據說明性實施例之在第十中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖11A為繪示根據說明性實施例之在第十一中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖11B為繪示根據說明性實施例之在第十一中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖11C為繪示根據說明性實施例之在第十一中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖12A為繪示根據說明性實施例之在第十二中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖12B為繪示根據說明性實施例之在第十二中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖12C為繪示根據說明性實施例之在第十二中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖13A為繪示根據說明性實施例之在第十三中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖13B為繪示根據說明性實施例之在第十三中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖13C為繪示根據說明性實施例之在第十三中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖14A為繪示根據說明性實施例之在第十四中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖14B為繪示根據說明性實施例之在第十四中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖14C為繪示根據說明性實施例之在第十四中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖15A為繪示根據說明性實施例之在第十五中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖15B為繪示根據說明性實施例之在第十五中間製造階段 處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖15C為繪示根據說明性實施例之在第十五中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖16A為繪示根據說明性實施例之在第十六中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖16B為繪示根據說明性實施例之在第十六中間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖16C為繪示根據說明性實施例之在第十六中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
圖17A為繪示根據說明性實施例之在第十七中間製造階段處沿著圖1A之X-X軸線截取之半導體結構的橫截面圖。
圖17B為繪示根據說明性實施例之在第十七間製造階段處沿著圖1A之Y1-Y1軸線截取之半導體結構的橫截面圖。
圖17C為繪示根據說明性實施例之在第十七中間製造階段處沿著圖1A之Y2-Y2軸線截取之半導體結構的橫截面圖。
本文中可在用於形成第一堆疊裝置之具有與鄰近第一堆疊裝置的第二堆疊裝置之第二介電絕緣層之不同寬度的第一介電絕緣層從而產生共用閘極積體裝置及獨立閘極裝置兩者之說明性方法，以及使用此等方法形成之說明性設備、結構及裝置的上下文中描述本發明之說明性實施例。然而，應理解，本發明之實施例不限於說明性方法、設備、結構及裝置，而是更廣泛地適用於其他合適之方法、設備、結構及裝置。
應理解，隨附圖式中所展示之各種層、結構及區為未按比 例繪製之示意性圖示。另外，為了易於解釋，通常用於形成半導體裝置或結構之類型的一或多個層、結構及區可不在給定圖式中明確地展示。此並不暗示未明確展示之任何層、結構及區自實際半導體結構省略。
此外，貫穿圖式使用相同或類似的元件符號來表示相同或類似特徵、元件或結構，且因此，針對圖式中之各者將不重複相同或類似特徵、元件或結構之詳細解釋。此外，本文中所使用之術語「例示性」及「說明性」意謂「充當實例、例項或圖示」。本文中描述為「例示性」或「說明性」之任何實施例或設計不應解釋為比其他實施例或設計更佳或更有利。
此外，應理解，本文中所論述之實施例不限於本文中所展示及描述之特定材料、特徵及處理步驟。特別地，相對於半導體處理步驟，應強調，本文中所提供之描述並不意欲涵蓋形成功能性半導體積體電路裝置可能所需之所有處理步驟。實情為，本文中出於描述之經濟性而有目的地不描述通常用於形成半導體裝置之某些處理步驟，諸如例如濕式清潔及退火步驟。應理解，本文中所使用之關於厚度、寬度、百分比、範圍等之術語「約」或「實質上」意謂表示接近或近似，但並不精確。舉例而言，本文中所使用之術語「約」或「實質上」暗示可能存在小誤差容限，諸如1%或小於所陳述量。
本說明書中對本發明原理之「一個實施例」或「一實施例」以及其其他變化形式之提及意謂結合實施例所描述之特定特徵、結構、特性等包括於本發明原理之至少一個實施例中。因此，在整個說明書中各個位置出現之片語「在一個實施例中」或「在一實施例中」以及任何其他變化形式之表現形式未必均指相同實施例。術語「定位於......上」意 謂諸如第一結構之第一元件存在於諸如第二結構之第二元件上，其中諸如界面結構(例如，界面層)之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂諸如第一結構之第一元件與諸如第二結構之第二元件在該兩個元件之界面處無任何中間導電層、絕緣層或半導體層的情況下連接。
應理解，儘管本文中可使用術語第一、第二等來描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開。因此，在不脫離本發明概念之範疇的情況下，下文所論述之第一元件可稱為第二元件。
在本文中所使用，「高度」係指元件(例如層、溝槽、孔、開口等)之在橫截面圖中自元件之底部表面至頂部表面量測及/或相對於元件位於其上之表面量測的豎直大小。相反地，「深度」係指元件(例如，層、溝槽、孔、開口等)之在橫截面圖中自元件之頂部表面至底部表面量測的豎直大小。諸如「厚」、「厚度」、「薄」或其衍生詞之術語可在指示時替代「高度」而使用。
在本文中所使用，「寬度」或「長度」係指元件(例如，層、溝槽、孔、開口等)之在圖式中自元件之側表面至相對表面量測的大小。諸如「厚」、「厚度」、「薄」或其衍生詞之術語可在指示時替代「寬度」或「長度」而使用。
在IC晶片製造行業中，在典型IC晶片建置中提及三個部分：前段製程(FEOL)、後段製程(BEOL)及將彼兩者連接在一起之部分，即中段製程(MOL)。FEOL由例如電晶體之半導體裝置製成，BEOL由互連件及佈線製成，且MOL為FEOL與BEOL之間的包括用以防止BEOL金 屬擴散至FEOL裝置之材料的互連件。因此，本文中所描述之說明性實施例可針對BEOL半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容器、電阻器等)與晶圓上之佈線(例如，一或多個金屬化層)互連。BEOL包括用於晶片至封裝件連接之接點、絕緣層(介電質)、金屬層級及接合位點。在BEOL中，形成製造階段接點(襯墊)、互連導線、通孔及介電結構之部分。對於現代IC製程，可將多於10個金屬層添加於BEOL中。
下文所描述之實施例可適用於FEOL處理及結構、BEOL處理及結構，或FEOL處理及結構以及BEOL處理及結構兩者。特別地，儘管可使用FEOL處理情境來繪示例示性處理方案，但此等方法亦可適用於BEOL處理。同樣地，儘管可使用BEOL處理情境來繪示例示性處理方案，但此等方法亦可適用於FEOL處理。
目前的堆疊FET利用電晶體之間的具有均勻寬度之介電絕緣層。因此，目前的堆疊FET並不允許共用閘極積體裝置及獨立閘極裝置兩者。因此，需要形成不具有以上缺點之堆疊FET。因此，本文中所描述之非限制性說明性實施例藉由以下方式克服上文所論述之缺點：形成第一堆疊裝置之具有與鄰近第一堆疊裝置的第二堆疊裝置之第二介電絕緣層之不同寬度的第一介電絕緣層以允許共用閘極積體裝置及獨立閘極裝置兩者。
現參考圖1A至圖17C，圖1A展示半導體結構100之俯視圖。圖1B之第一側視橫截面圖沿著圖1A之俯視圖中的線X-X而截取，圖1C之第二側視橫截面圖沿著圖1A之俯視圖中的線Y1-Y1而截取，且圖1D之第三側視橫截面圖沿著圖1A之俯視圖中的線Y2-Y2而截取。
半導體結構100展示基板102。基板102可由任何合適之半導體結構形成，包括各種含矽材料，該等含矽材料包括但不限於矽(Si)、矽鍺(SiGe)、碳化矽鍺(SiGeC)、碳化矽(SiC)及其多層。儘管矽為晶圓製造中主要使用之半導體材料，但替代半導體材料可用作額外層，諸如但不限於鍺(Ge)、砷化鎵(GaAs)、氮化鎵(GaN)、SiGe、碲化鎘(CdTe)、硒化鋅(ZnSe)等。在一個說明性實施例中，基板102為矽。
蝕刻終止層104形成於基板102中。蝕刻終止層104可包含內埋氧化物(BOX)層或矽鍺(SiGe)，或諸如第III-V族半導體磊晶層之另一合適材料。
奈米片堆疊116-1及116-2形成於基板102上方，該等奈米片堆疊各自含有奈米片裝置112-1及112-2。奈米片裝置112-1及112-2包括犧牲層106-1及106-2(統稱為犧牲層106)、犧牲層108-1及108-2(統稱為犧牲層108)以及奈米片通道層110-1及110-2(統稱為奈米片通道層110)。
犧牲層106及犧牲層108說明性地由不同犧牲材料形成，使得其可彼此選擇性地經蝕刻或以其他方式經移除。在一些實施例中，犧牲層106及犧牲層108兩者由SiGe形成，但具有不同Ge百分比。舉例而言，犧牲層106可具有相對較高Ge百分比(例如，55% Ge)，且犧牲層108可具有相對較低Ge百分比(例如，25% Ge)。可在其他實施例中使用不同犧牲材料之其他組合。
在非限制性說明性實施例中，奈米片通道層110-1具有第一寬度，且奈米片通道層110-2具有小於第一寬度之第二寬度(參見圖1C及圖1D)。
奈米片通道層110可由Si或另一合適材料(例如，與用於基 板102之材料類似的材料)形成。
奈米片堆疊116-1及116-2藉由沉積硬遮罩(HM)層114，接著進行微影及蝕刻處理來形成。HM層114可由氮化矽(SiN)、SiN及SiO2之多層或另一合適材料構成。
圖2A至圖2C繪示在第二中間製造階段處之半導體結構100。在此階段期間，使用任何習知沉積製程(諸如旋塗式塗佈或任何其他合適之沉積製程)將遮罩層118(諸如有機平坦化層(OPL)或旋塗碳(SOC))沉積於半導體結構100上。接下來，遮罩層118經圖案化，且接著使用例如反應性離子蝕刻(RIE)來選擇性地經蝕刻，以移除奈米片堆疊116-2之犧牲層106-2的經暴露部分。
圖3A至圖3C展示在第三中間製造階段處之半導體結構100。在此階段期間，使用諸如灰化之任何習知技術來移除遮罩層118。接下來，藉由使用任何習知沉積技術(諸如物理氣相沉積(PVD)、原子層沉積(ALD)、化學氣相沉積(CVD)等)首先將介電材料沉積於半導體結構100上方來形成隔離介電柱120，在圖3B及圖3C中所展示。接著進行諸如濕式蝕刻之回蝕製程，以自半導體結構100移除介電材料，從而留下奈米片堆疊116-1與116-2之間的隔離介電柱120。合適之一或多種介電材料包括例如SiN、SiO2、SiOC、SiOCN、SiBCN、SiC等。
圖4A至圖4C繪示在第四中間製造階段處之半導體結構100。在此階段期間，淺溝槽隔離(STI)區122可形成於基板102上。STI區122包含諸如氧化矽或氮氧化矽之介電材料，且藉由此項技術中已知之方法形成。舉例而言，在一個說明性實施例中，STI區122為淺溝槽隔離氧化層。HM層114可接著藉由任何合適之蝕刻技術移除。
圖5A至圖5C繪示在第五中間製造階段處之半導體結構100。在此階段期間，虛設閘極124可填充於結構上方，接著使用閘極硬遮罩(HM)層126進行圖案化。可藉由毯式沉積虛設閘極材料(例如，薄SiO2或氮化鈦(TiN)層上方的非晶矽(a-Si)或非晶矽鍺(a-SiGe)，或另一合適材料)及閘極HM層126之材料(例如，氮化矽(SiN)，SiN及SiO2之多層，或另一合適材料)，接著進行微影處理以產生經圖案化閘極HM層126及下伏虛設閘極124來形成虛設閘極124，在圖5A及圖5C中所展示。
圖6A至圖6C繪示在第六中間製造階段處之半導體結構100。在此階段期間，使用任何合適之選擇性蝕刻製程來移除犧牲層106。舉例而言，可首先移除犧牲層106-1以形成開口128，且接著可移除犧牲層106-2以形成開口130。
圖7A至圖7C繪示在第七中間製造階段處之半導體結構100。在此階段期間，形成底部介電絕緣(BDI)層132-1、中間介電絕緣(MDI)層132-2及側壁間隔件134。BDI層132-1及MDI層132-2(統稱為介電絕緣層132)可由任何合適之絕緣材料或介電材料形成，諸如SiN、碳氮化矽硼(SiBCN)、碳氮氧化矽(SiOCN)等。BDI層132-1形成於先前由犧牲層106-1佔據之區中，且MDI層132-2形成於先前由犧牲層106-2佔據之區中，且其可具有與該等犧牲層類似之大小。
在非限制性說明性實施例中，奈米片堆疊116-1之奈米片裝置112-1與112-2之間的MDI層132-2形成有第一寬度，且奈米片堆疊116-2之奈米片裝置112-1與112-2之間的MDI層132-2形成有小於第一寬度之第二寬度，在圖7C中所描繪。在說明性實施例中，奈米片堆疊116-1之奈米片裝置112-1與112-2之間的MDI層132-2之第一寬度與奈米片裝置 112-1之奈米片通道層110-1的寬度相同，且奈米片堆疊116-2之奈米片裝置112-1與112-2之間的MDI層132-2之第二寬度與奈米片裝置112-2之奈米片通道層110-2的寬度相同。
側壁間隔件134可由與BDI層132-1之材料類似的材料形成。在一個實施例中，側壁間隔件134由與BDI層132-1相同之絕緣材料或介電材料形成，諸如SiN或SiBCN。
圖8A至圖8C展示在第八中間製造階段處之半導體結構100。在此階段期間，形成底部源極/汲極區136、底部層級間介電(ILD)層138、頂部源極/汲極區140、頂部ILD層142及內部間隔件144。在說明性實施例中，底部源極/汲極區136首先形成於基板102上，接著在底部源極/汲極區136及STI區122上沉積底部ILD層138，接著形成頂部源極/汲極區140，接著在頂部源極/汲極區140、底部ILD層138上及在隔離介電柱120上方沉積頂部ILD層142，接著進行多晶矽開放CMP以顯露虛設閘極124。
底部源極/汲極區136及頂部源極/汲極區140可使用磊晶生長製程形成。底部源極/汲極136及頂部源極/汲極區140可經適當摻雜，諸如使用離子植入、氣相摻雜、電漿摻雜、電漿浸沒離子植入、叢集摻雜、注入摻雜、液相摻雜、固相摻雜等。N型摻雜劑可選自磷(P)、砷(As)及銻(Sb)之群組，且p型摻雜劑可選自硼(B)、氟化硼(BF2)、鎵(Ga)、銦(In)及鉈(Tl)之群組。在一些實施例中，磊晶製程包含原位摻雜(摻雜劑在磊晶期間併入磊晶材料中)。
磊晶材料可自氣態或液態前驅物生長。磊晶材料可使用氣相磊晶(VPE)、分子束磊晶(MBE)、液相磊晶(LPE)、快速熱化學氣相沉積(RTCVD)、金屬有機化學氣相沉積(MOCVD)、超高真空化學氣相沉積 (UHVCVD)、低壓化學氣相沉積(LPCVD)、有限反應處理CVD(LRPCVD)或其他合適製程來生長。取決於待形成之電晶體的類型，磊晶矽、矽鍺(SiGe)、鍺(Ge)及/或經碳摻雜之矽(Si：C)可在沉積(原位摻雜)期間藉由添加摻雜劑來摻雜，該等摻雜劑為諸如n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵)。源極/汲極區中之摻雜劑濃度可在1×1019cm-3至3×1021cm-3範圍內，或較佳地在2×1020cm-3至3×1021cm-3之間。
底部ILD層138及頂部ILD層142可獨立地由任何合適之隔離材料形成，諸如SiO2、SiOC、SiON等。
內部間隔件144可形成為填充凹痕空間(例如，由犧牲層108在移除之前的凹痕蝕刻產生)。內部間隔件144可由氮化矽(SiN)或另一合適材料形成，諸如SiBCN、碳氧化矽(SiCO)、SiOCN等。
圖9A至圖9C展示在第九中間製造階段處之半導體結構100。在此階段期間，移除虛設閘極124及犧牲層108，接著形成替換閘極146(例如，使用替換HKMG處理)。替代閘極146包括閘極堆疊層，該閘極堆疊層可包含閘極介電層及閘極導電層。閘極介電層可由高k介電材料形成。高k材料之實例包括但不限於金屬氧化物，諸如HfO2、氧化鉿矽(Hf-Si-O)、氮氧化鉿矽(HfSiON)、氧化鑭(La2O3)、氧化鑭鋁(LaAlO3)、氧化鋯(ZrO2)、氧化鋯矽、氮氧化鋯矽、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔(Y2O3)、氧化鋁(Al2O3)、氧化鉛鈧鉭及鈮酸鉛鋅。高k材料可進一步包括摻雜劑，諸如鑭(La)、鋁(Al)及鎂(Mg)。閘極介電層可具有在1nm至3nm範圍內之均勻厚度。
閘極導電層可包括金屬閘極或功函數金屬(WFM)。用於閘 極導電層之WFM可為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)、鈦鋁(TiAl)、鈦鋁碳(TiAlC)、Ti與Al合金之組合、包括障壁層(例如，TiN、TaN等)之堆疊，接著為前述WFM材料中之一或多者等。應瞭解，各種其他材料可視需要用於閘極導電層。
圖10A至圖10C繪示在第十中間製造階段處之半導體結構100。在此階段期間，通過替換閘極146進行第一閘極切割，以暴露STI區122之一部分(參見圖10C)。使用標準微影及蝕刻製程(諸如，例如RIE)進行閘極切割。
圖11A至圖11C繪示在第十一中間製造階段處之半導體結構100。在此階段期間，通過替換閘極146進行第二閘極切割，以暴露奈米片堆疊116-1之奈米片裝置112-1與112-2之間的MDI層132-2之一部分，且將奈米片堆疊116-2之奈米片裝置112-1與112-2之間的MDI層132-2保留在替換閘極146內(參見圖11C)。使用標準微影及蝕刻製程(諸如，例如RIE)進行閘極切割。
圖12A至圖12C繪示在第十二中間製造階段處之半導體結構100。在此階段期間，介電填充物148沉積於開口中，接著進行諸如CMP之平坦化製程。使用諸如PVD、ALD、CVD等任何習知沉積技術來沉積介電填充物148。用於介電填充物148之合適介電材料包括例如SiO2。
圖13A至圖13C繪示在第十三中間製造階段處之半導體結構100。在此階段期間，形成前側頂部源極/汲極接點150、前側底部源極/汲極接點152及前側閘極接點154。舉例而言，在說明性實施例中，藉由以下各者形成頂部源極/汲極接點開口及底部源極/汲極接點開口：首先在 半導體結構100上方沉積遮罩層，且接著在至少一個遮罩層中利用習知微影及蝕刻製程(諸如RIE)來形成頂部源極/汲極接點開口及底部源極/汲極接點開口。接下來，高電導金屬沉積於頂部源極/汲極接點開口中及底部源極/汲極接點開口中，以形成各別前側頂部源極/汲極接點150及前側底部源極/汲極接點152。合適之高電導金屬可包括例如矽化物襯裡，諸如Ti、Ni、NiPt；接著為黏著金屬襯裡，諸如錫；及金屬填充材料，諸如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、釕(Ru)、鉬(Mo)或任何其他合適之導電材料。在各種實施例中，高電導金屬可藉由ALD、CVD、PVD及/或電鍍沉積。高電導金屬可使用例如平坦化製程(諸如CMP)來平坦化。其他平坦化製程可包括研磨及拋光。
可利用習知微影及蝕刻製程在至少頂部ILD層142中形成前側閘極接點154，接著沉積上文所論述之高電導金屬。高電導金屬可使用例如平坦化製程(諸如CMP)來平坦化。其他平坦化製程可包括研磨及拋光。
接下來，前側後段製程(BEOL)結構156形成於半導體結構100上，接著將該結構(例如，前側BEOL結構156)接合至載體晶圓158。前側BEOL結構156包括各種BEOL互連結構。載體晶圓158可由與基板102之材料類似的材料形成，且可使用晶圓接合製程(諸如介電質至介電質接合)形成於前側BEOL結構156上方。
圖14A至圖14C繪示在第十四中間製造階段處之半導體結構100。在此階段期間，可使用例如基板研磨、CMP及濕式蝕刻自背側移除基板102之部分，以選擇性地移除基板102，直至到達蝕刻終止層104。此可例如藉由使用載體晶圓158翻轉半導體結構100以使得基板102之背側 (亦即，背面)面朝上來實現。
圖15A至圖15C繪示在第十五中間製造階段處之半導體結構100。在此階段期間，使用例如濕式蝕刻選擇性地移除蝕刻終止層104，以選擇性地移除蝕刻終止層104，直至到達基板102。接下來，移除基板102之剩餘部分，以暴露BDI層132-1、隔離介電柱120、STI區122及底部源極/汲極區136。可利用諸如濕式蝕刻之選擇性蝕刻製程移除基板102之剩餘部分。
圖16A至圖16C繪示在第十六中間製造階段處之半導體結構100。在此階段期間，形成背側ILD層160、背側源極/汲極接點162及背側閘極接點164。背側ILD層160可由與底部ILD層138之類似材料及類似製程形成。可初始地過度填充背側ILD層160之材料，接著進行平坦化(例如，使用CMP)。
接下來，可藉由例如以下各者形成背側源極/汲極接點162：首先在半導體結構100上方沉積遮罩層，且接著在至少一個遮罩層中利用習知微影及蝕刻製程(諸如RIE)來在背側ILD層160中形成源極/汲極接點開口。接下來，高電導金屬沉積於源極/汲極接點開口中，以形成各別背側源極/汲極接點162。合適之導電金屬可為上文所論述之金屬中的任一者。高電導金屬可使用例如平坦化製程(諸如CMP)來平坦化。其他平坦化製程可包括研磨及拋光。
可利用習知微影及蝕刻製程在至少背側ILD層160中形成背側閘極接點164，接著沉積上文所論述之高電導金屬。高電導金屬可使用例如平坦化製程(諸如CMP)來平坦化。其他平坦化製程可包括研磨及拋光。
圖17A至圖17C繪示在第十七中間製造階段處之半導體結構100。在此階段期間，背側後段製程(BEOL)結構166形成於包括背側源極/汲極接點162及背側閘極接點164之半導體結構100上方，且係基於安置於裝置層(前段製程結構)之兩側上的佈線方案之產生。
根據上文所描述之技術的半導體裝置及其形成方法可用於各種應用、硬體及/或電子系統中。用於實施本發明之實施例的合適之硬體及系統可包括但不限於個人電腦、通信網路、電子商務系統、可攜式通信裝置(例如，行動電話及智慧型手機)、固態媒體儲存裝置、功能性電路系統等。併入半導體裝置之系統及硬體為本發明之所涵蓋實施例。鑒於本文中所提供之教示，一般熟習此項技術者將能夠預期本發明之實施例的其他實施及應用。
在一些實施例中，上文所描述之技術與可能需要或以其他方式利用例如CMOS、MOSFET及/或FinFET之半導體裝置結合使用。作為非限制性實例，半導體裝置可包括但不限於CMOS、MOSFET及FinFET裝置及/或使用CMOS、MOSFET及/或FinFET技術之半導體裝置。
上文所描述之各種結構可實施於積體電路中。所得積體電路晶片可由製造商以原始晶圓形式(亦即，作為具有多個未封裝晶片之單一晶圓)、作為裸晶粒或以封裝形式分佈。在後一情況下，晶片安裝於單晶片封裝(諸如塑膠載體，其具有附連至母板或其他較高層級載體之引線)中或多晶片封裝(諸如陶瓷載體，其具有表面互連件或內埋互連件中之任一者或兩者)中。在任何情況下，晶片接著與其他晶片、離散電路元件及/或其他信號處理裝置整合作為(a)中間產品(諸如母板)或(b)最終產品之部 分。最終產品可為包括積體電路晶片之任何產品，範圍為玩具及其他低端應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器之進階電腦產品。
已出於說明之目的呈現本發明之各種實施例之描述，但該等描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，許多修改及變化對於一般熟習此項技術者而言將顯而易見。本文中所使用之術語經選擇以最佳地解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100: 半導體結構 110-2: 奈米片通道層 124: 虛設閘極 X-X: 軸線/線 Y1-Y1: 軸線/線 Y2-Y2: 軸線/線

Claims (20)

  1. 一種半導體結構，其包含：一第一堆疊裝置，其包含：一第一場效電晶體，其包含一或多個第一奈米片層；一第二場效電晶體，其豎直地堆疊於該第一場效電晶體上方，該第二場效電晶體包含一或多個第二奈米片層；及一第一介電絕緣層，其定位於該第一場效電晶體與該第二場效電晶體之間，該第一介電絕緣層具有一第一寬度；及一第二堆疊裝置，其鄰近該第一堆疊裝置，該第二堆疊裝置包含：一第三場效電晶體，其包含一或多個第三奈米片層；一第四場效電晶體，其豎直地堆疊於該第三場效電晶體上方，該第四場效電晶體包含一或多個第四奈米片層；及一第二介電絕緣層，其定位於該第三場效電晶體與該第四場效電晶體之間，該第二介電絕緣層具有小於該第一介電絕緣層之該第一寬度的一第二寬度以允許第一堆疊裝置包含獨立閘極裝置且第二堆疊裝置包含共用閘極裝置。
  2. 如請求項1之半導體結構，其中該第一介電絕緣層之該第一寬度等於該一或多個第二奈米片層之一第三寬度，且該第二介電絕緣層之該第二寬度等於該一或多個第三奈米片層之一第四寬度。
  3. 如請求項1之半導體結構，其進一步包含安置於該第一堆疊裝置之一底部表面上的一第三介電絕緣層及安置於該第二堆疊裝置之一底部表面上的一第四介電絕緣層。
  4. 如請求項1之半導體結構，其中該第一堆疊裝置及該第二堆疊裝置藉由一隔離介電柱分離。
  5. 如請求項1之半導體結構，其中該第一場效電晶體進一步包含一第一閘極結構，且該第二場效電晶體進一步包含藉由該第一介電絕緣層與該第一閘極結構分離的一第二閘極結構。
  6. 如請求項5之半導體結構，其進一步包含連接至該第一閘極結構及一前側後段製程層的一第一前側閘極接點。
  7. 如請求項6之半導體結構，其進一步包含連接至該第二閘極結構及一背側後段製程層的一背側閘極接點。
  8. 如請求項1之半導體結構，其中該第二堆疊裝置進一步包含安置於該第三場效電晶體及該第四場效電晶體上方的一第三閘極結構。
  9. 如請求項8之半導體結構，其進一步包含連接至該第三閘極結構及一前側後段製程層的一第二前側閘極接點。
  10. 一種半導體結構，其包含：一第一堆疊裝置，其包含：一第一場效電晶體，其包含一第一閘極結構；一第二場效電晶體，其豎直地堆疊於該第一場效電晶體上方，該第二場效電晶體包含一第二閘極結構；及一第一介電絕緣層，其定位於該第一場效電晶體與該第二場效電晶體之間且僅憑此第一介電絕緣層將該第一閘極結構與該第二閘極結構分離；及一第二堆疊裝置，其鄰近該第一堆疊裝置，該第二堆疊裝置包含：一第三場效電晶體；一第四場效電晶體，其豎直地堆疊於該第三場效電晶體上方；一第二介電絕緣層，其定位於該第三場效電晶體與該第四場效電晶體之間；及一第三閘極結構，其安置於該第三場效電晶體、該第四場效電晶體及該第二介電絕緣層上方。
  11. 如請求項10之半導體結構，其中該第三閘極結構為該第三場效電晶體與該第四場效電晶體之間的一共用閘極結構。
  12. 如請求項11之半導體結構，其進一步包含連接至該第三閘極結構及一前側後段製程層的一第一前側閘極接點。
  13. 如請求項12之半導體結構，其進一步包含連接至該第一閘極結構及該前側後段製程層的一第二前側閘極接點。
  14. 如請求項13之半導體結構，其進一步包含連接至該第二閘極結構及一背側後段製程層的一背側閘極接點。
  15. 如請求項10之半導體結構，其中該第一介電絕緣層具有一第一寬度，且該第二介電絕緣層具有小於該第一介電絕緣層之該第一寬度的一第二寬度。
  16. 如請求項10之半導體結構，其中該第一堆疊裝置及該第二堆疊裝置藉由一隔離介電柱分離。
  17. 一種積體電路，其包含：一或多個半導體結構，其中該一或多個半導體結構中之至少一者包含：一第一堆疊裝置，其包含：一第一場效電晶體，其包含一第一閘極結構；一第二場效電晶體，其豎直地堆疊於該第一場效電晶體上方，該第二場效電晶體包含一第二閘極結構；及一第一介電絕緣層，其定位於該第一場效電晶體與該第二場效電晶體之間且僅憑此第一介電絕緣層將該第一閘極結構與該第二閘極結構分離；及一第二堆疊裝置，其鄰近該第一堆疊裝置，該第二堆疊裝置包含：一第三場效電晶體；一第四場效電晶體，其豎直地堆疊於該第三場效電晶體上方；一第二介電絕緣層，其定位於該第三場效電晶體與該第四場效電晶體之間；及一第三閘極結構，其安置於該第三場效電晶體、該第四場效電晶體及該第二介電絕緣層上方。
  18. 如請求項17之積體電路，其中該一或多個半導體結構中之該至少一者進一步包含連接至該第三閘極結構及一前側後段製程層的一第一前側閘極接點。
  19. 如請求項18之積體電路，其中該一或多個半導體結構中之該至少一者進一步包含連接至該第一閘極結構及該前側後段製程層的一第二前側閘極接點，及連接至該第二閘極結構及一背側後段製程層的一背側閘極接點。
  20. 如請求項17之積體電路，其中該第一介電絕緣層具有一第一寬度，且該第二介電絕緣層具有小於該第一介電絕緣層之該第一寬度的一第二寬度。
TW113123324A 2023-06-27 2024-06-24 具有介電絕緣層之堆疊電晶體 TWI896183B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/342,090 2023-06-27
US18/342,090 US20250006730A1 (en) 2023-06-27 2023-06-27 Stacked transistors with dielectric insulator layers

Publications (2)

Publication Number Publication Date
TW202517049A TW202517049A (zh) 2025-04-16
TWI896183B true TWI896183B (zh) 2025-09-01

Family

ID=91432680

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113123324A TWI896183B (zh) 2023-06-27 2024-06-24 具有介電絕緣層之堆疊電晶體

Country Status (4)

Country Link
US (1) US20250006730A1 (zh)
CN (1) CN121241682A (zh)
TW (1) TWI896183B (zh)
WO (1) WO2025002729A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202135242A (zh) * 2019-12-31 2021-09-16 日商東京威力科創股份有限公司 具有三堆疊元件層次的cfet sram位元格
US20230038957A1 (en) * 2021-08-05 2023-02-09 International Business Machines Corporation Complementary field effect transistor devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239236B2 (en) * 2020-03-23 2022-02-01 Intel Corporation Forksheet transistor architectures
CN115552604A (zh) * 2020-05-14 2022-12-30 株式会社索思未来 半导体装置及其制造方法
US11996411B2 (en) * 2020-06-26 2024-05-28 Intel Corporation Stacked forksheet transistors
US12278237B2 (en) * 2021-12-08 2025-04-15 International Business Machines Corporation Stacked FETS with non-shared work function metals
US20240282670A1 (en) * 2023-02-21 2024-08-22 Samsung Electronics Co., Ltd. Semiconductor device including self-aligned backside contact structure formed based on contact isolation layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202135242A (zh) * 2019-12-31 2021-09-16 日商東京威力科創股份有限公司 具有三堆疊元件層次的cfet sram位元格
US20230038957A1 (en) * 2021-08-05 2023-02-09 International Business Machines Corporation Complementary field effect transistor devices

Also Published As

Publication number Publication date
TW202517049A (zh) 2025-04-16
WO2025002729A1 (en) 2025-01-02
US20250006730A1 (en) 2025-01-02
CN121241682A (zh) 2025-12-30

Similar Documents

Publication Publication Date Title
JP7356982B2 (ja) 縦型輸送電界効果トランジスタのための半導体構造を形成する方法、半導体構造、および集積回路
US12087691B2 (en) Semiconductor structures with backside gate contacts
TWI849861B (zh) 堆疊裝置結構之隔離柱結構
US20240128318A1 (en) Semiconductor structure with fully wrapped-around backside contact
US20240072050A1 (en) Field-effect transistors with isolation pillars
US20240413085A1 (en) Stacked transistors with metal vias
US20250212483A1 (en) Backside contacts for stacked transistor structures with shifted channels
US12362278B2 (en) Transistors with dual power and signal lines
TWI896183B (zh) 具有介電絕緣層之堆疊電晶體
US20240063217A1 (en) Semiconductor structures with back side transistor devices
US20240079327A1 (en) Backside power element connection to source/drain region
TWI880223B (zh) 用於製造具有隔離背側電源軌之介電質堆疊之電晶體之方法
US20250294844A1 (en) Wrap around metal contact
US20240105554A1 (en) Transistors with via-to-backside power rail spacers
US20240105614A1 (en) Transistors with enhanced via-to-backside power rail
US20250194153A1 (en) Backside gate contact and backside cross-couple connect
US20240120372A1 (en) Semiconductor structure with conductive spacer in shallow trench isolation region
US20250311359A1 (en) Semiconductor structure with dielectric gate cap
US20250285968A1 (en) Backside power distribution network
US20240079462A1 (en) Vertical transport transistor devices with back side interconnects
US20240154009A1 (en) Semiconductor structure having a backside contact with backside sidewall spacers
US12419080B2 (en) Semiconductor structure with wrapped-around backside contact
US20250203989A1 (en) Semiconductor structure with contacts having sidewall spacers
US20240421156A1 (en) Stacked transistor structures with hybrid gate pitch
US20250151400A1 (en) Semiconductor structures with integrated electrostatic discharge clamp circuits