TWI849715B

TWI849715B - 用於三維記憶體的半導體結構及其製造方法

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Publication number: TWI849715B
Application number: TW112103413A
Authority: TW
Inventors: 林鈺棠
Original assignee: 旺宏電子股份有限公司
Priority date: 2023-02-01
Filing date: 2023-02-01
Publication date: 2024-07-21
Also published as: TW202434061A

Abstract

一種用於三維記憶體的半導體結構及其製造方法。所述半導體結構可用於應用於三維AND快閃記憶體。所述半導體結構包括介電層、接地層、接地導孔、介電堆疊結構以及貫穿導孔。所述介電層設置於基底上。所述接地層設置於所述介電層上。所述接地導孔設置於所述接地層與所述介電層中，且與所述基底電性連接。所述介電堆疊結構設置於所述接地層上。所述貫穿導孔設置於所述介電堆疊結構中，且與所述接地層連接。所述介電堆疊結構中具有垂直通道開孔。

Description

用於三維記憶體的半導體結構及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種用於三維（three-dimensional，3D）記憶體的半導體結構及其製造方法。

非揮發性記憶體（例如快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

在目前的三維快閃記憶體中，在記憶體陣列區中，垂直通道（vertical channel，VC）設置於由介電層與作為閘極的導電層構成的堆疊結構中。一般來說，在形成垂直通道的過程中，具有相當厚度的圖案化硬罩幕層會先形成於由氧化物層和氮化物層構成的堆疊結構上，然後進行圖案化製程而於堆疊結構中形成垂直通道開孔（hole），之後再於垂直通道開孔填入通道材料。

然而，圖案化硬罩幕層往往需要具有大的厚度而導致厚度均勻性降低。特別是，由於基底的邊緣處通常具有傾斜輪廓，因此在基底的邊緣處，上述的堆疊結構會具有傾斜的側壁。如此一來，當圖案化硬罩幕層延伸至堆疊結構的側壁上時，位於堆疊結構的側壁上的圖案化硬罩幕層會因此具有較薄的厚度。在後續形成垂直通道的深蝕刻（deep-etching）製程中，電荷會逐漸累積在垂直通道開孔的周圍以及圖案化硬罩幕層的具有較薄厚度的部分。當累積的電荷過多時，產生電弧放電（arcing），導致基底和/或設置於基底上的元件受到損壞。

本發明提供一種用於三維記憶體的半導體結構，其具有設置於介電堆疊結構中且與接地層（ground layer）連接的貫穿導孔（through via），以釋放製程中產生的電荷。

本發明提供一種用於三維記憶體的半導體結構的製造方法，其中貫穿導孔形成於介電堆疊結構中且與接地層連接。

本發明的用於三維記憶體的半導體結構包括介電層、接地層、接地導孔、介電堆疊結構以及貫穿導孔。所述介電層設置於基底上。所述接地層設置於所述介電層上。所述接地導孔設置於所述接地層與所述介電層中，且與所述基底電性連接。所述介電堆疊結構設置於所述接地層上。所述貫穿導孔設置於所述介電堆疊結構中，且與所述接地層連接。所述介電堆疊結構中具有垂直通道開孔。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔的材料包括多晶矽或金屬。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔的孔徑與所述垂直通道開孔的孔徑相同。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔與所述垂直通道開孔之間的最短距離為所述垂直通道開孔的孔徑的10%以上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔與所述接地導孔之間的最短距離為所述接地導孔的孔徑的10%以上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔的底面位於所述接地層的頂面上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔的底面位於所述接地層中。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔的底面位於所述介電層的頂面上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述貫穿導孔的底面與所述垂直通道開孔的底面位於相同的水平高度處。

在本發明的用於三維記憶體的半導體結構的一實施例中，還包括元件結構層。所述元件結構層設置於所述基底與所述介電層之間，其中所述接地導孔通過所述元件結構層而與所述基底電性連接。

在本發明的用於三維記憶體的半導體結構的一實施例中，還包括元件結構層，其中所述基底包括記憶體區、周邊區、邊緣區與周邊元件區，所述周邊區位於所述記憶體區與所述邊緣區之間，所述周邊元件區鄰近所述記憶體區，且所述元件結構層設置於所述周邊元件區中的所述基底上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述基底包括記憶體區、周邊區與邊緣區，所述周邊區位於所述記憶體區與所述邊緣區之間，且所述貫穿導孔位於所述周邊區中。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述基底包括記憶體區、周邊區與邊緣區，所述周邊區位於所述記憶體區與所述邊緣區之間，且所述貫穿導孔位於所述記憶體區中。

本發明的用於三維記憶體的半導體結構的製造方法包括以下步驟。於基底上形成介電層。於所述介電層上形成接地層。於所述接地層與所述介電層中形成與所述基底電性連接的接地導孔。於所述接地層上形成介電堆疊結構。於所述介電堆疊結構中形成與所述接地層連接的貫穿導孔。於所述介電堆疊結構上形成圖案化硬罩幕層，其中所述圖案化硬罩幕層延伸至所述介電堆疊結構的側壁上。以所述圖案化硬罩幕層為罩幕，於所述介電堆疊結構中形成垂直通道開孔。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述貫穿導孔的底面位於所述接地層的頂面上。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述貫穿導孔的底面位於所述接地層中。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述貫穿導孔的底面位於所述介電層的頂面上。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，在形成所述介電層之前，還包括於所述基底上形成元件結構層。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述基底包括記憶體區、周邊區、邊緣區與周邊元件區，所述周邊區位於所述記憶體區與所述邊緣區之間，所述周邊元件區鄰近所述記憶體區，且所述元件結構層形成於所述周邊元件區中的所述基底上。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，位於所述介電堆疊結構的頂面上的所述圖案化硬罩幕層的厚度大於位於所述介電堆疊結構的側壁上的所述圖案化硬罩幕層的厚度。

基於上述，在本發明的用於三維記憶體的半導體結構中，貫穿導孔設置於介電堆疊結構中且與接地層連接，且接地層通過接地導孔而與基底電性連接。因此，可形成由貫穿導孔、接地層以及接地導孔構成的導電路徑，以將製程中產生的電荷經由所述導電路徑傳導至基底。如此一來，可有效地防止因電荷累積而產生的電弧放電，進而避免基底和/或設置於基底上的元件因電弧放電而受損。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。

關於文中所使用的「包含」、「包括」、「具有」等用語，均為開放性的用語，也就是指「包含但不限於」。

關於文中所使用的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。因此，應理解，「上」可與「下」互換使用，且當層或膜等元件放置於另一元件「上」時，所述元件可直接放置於所述另一元件上，或者可存在中間元件。另一方面，當稱元件「直接」放置於另一元件「上」時，則兩者之間不存在中間元件。

此外，在本文中，由「一數值至另一數值」表示的範圍是一種避免在說明書中逐一列舉所述範圍中的所有數值的概要性表示方式。因此，某一特定數值範圍的記載涵蓋了所述數值範圍內的任意數值，以及涵蓋由所述數值範圍內的任意數值界定出的較小數值範圍。

本發明的半導體結構可應用於三維記憶體中，且特別可應用於三維快閃記憶體中，以防止在製程中發生電弧放電，進而可避免基底和/或設置於基底上的元件受到損壞。以下將對本發明的半導體結構進行詳細說明。

圖1A至圖1E為本發明的第一實施例的用於三維記憶體的半導體結構的製造流程剖面示意圖。

首先，參照圖1A，提供基底100。基底100包括記憶體區100a、周邊區100b以及邊緣區100c。一般來說，在形成三維記憶體之後，周邊區100b中形成有階梯（staircase）結構，因此周邊區100b亦可稱為階梯區。在本實施例中，基底100例如矽晶圓（silicon wafer）。然後，於基底100上形成元件結構層102。元件結構層102與基底100電性連接。為使圖式清楚且便於描述，圖1A中並未繪示出元件結構層102的詳細結構。元件結構層102可包括一般熟知的各種半導體元件。舉例來說，在本實施例中，元件結構層102可包括形成於基底100的表面處的金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體、與金屬氧化物半導體電晶體電性連接的內連線（interconnect）結構以及覆蓋金屬氧化物半導體電晶體與內連線結構的介電層，但本發明不限於此。在其他實施例中，元件結構層102還可包括本領域技術人員所熟知的其他半導體元件。此外，元件結構層102的形成方法為本領域技術人員所熟知，於此不另行說明。

一般來說，基底的邊緣處通常會具有傾斜輪廓，使得形成於基底的邊緣處的膜層會隨之具有傾斜的側壁。因此，在本實施例中，形成於鄰近基底100的邊緣處的元件結構層102具有傾斜的側壁S1。

然後，於元件結構層102上形成介電層104。介電層104可作為後續形成的導電層與元件結構層102之間的絕緣層。在本實施例中，介電層104為氧化矽層，但本發明不限於此。介電層104的形成方法為本領域技術人員所熟知，於此不另行說明。同樣地，形成於鄰近基底100的邊緣處的介電層104具有傾斜的側壁S2。

接著，參照圖1B，於介電層104上形成接地層106。接地層106可用以將後續製程中產生的電荷傳導至基底100。在本實施例中，接地層106為多晶矽層，但本發明不限於此。在其他實施例中，接地層106可為其他導電層，例如金屬層。同樣地，形成於鄰近基底100的邊緣處的接地層106具有傾斜的側壁S3。

之後，於接地層106與介電層104中形成接地導孔108。接地導孔108的形成方法例如是先於接地層106與介電層104中形成暴露出元件結構層102的導電接墊（pad）的孔洞，然後再於孔洞中填入導電材料。在本實施例中，接地導孔108的材料可為鎢（tungsten）。如此一來，接地導孔108可連接接地層106與元件結構層102中的導電接墊，使得接地層106能夠與元件結構層102電性連接。在圖1C中，僅繪示一個接地導孔108，且接地導孔108鄰近基底100的邊緣處，但本發明不限於此。在其他實施例中，可視實際情況而於接地層106與介電層104中形成多個接地導孔108，且接地導孔108可位於任何合適的位置。在本實施例中，接地導孔108形成於周邊區100b中。

然後，參照圖1C，於接地層106上形成介電堆疊結構110。介電堆疊結構110由不同的介電層交替堆疊而成。介電堆疊結構110作為後續用以形成的三維記憶體的初始結構，其為本領域技術人員所熟知，於此不另行說明。在本實施例中，介電堆疊結構110包括交替地形成於接地層106上的多個氧化物層110a與多個氮化物層110b。氮化物層110b可作為後續用以形成記憶體的閘極的犧牲層。介電堆疊結構110的形成方法為本領域技術人員所熟知，於此不另行說明。此外，在本實施例中，介電堆疊結構110的一部分位於基底100上。也就是說，介電堆疊結構110覆蓋了元件結構層102、介電層104以及接地層106。同樣地，形成於鄰近基底100的邊緣處的介電堆疊結構110具有傾斜的側壁S4。

接著，參照圖1D，於介電堆疊結構110中形成與接地層106連接的貫穿導孔112。貫穿導孔112的形成方法例如是先於介電堆疊結構110與接地層106中形成暴露出接地層106的孔洞，然後再於孔洞中填入導電材料。在本實施例中，貫穿導孔112的材料可以是多晶矽或金屬。在本實施例中，貫穿導孔112的底面可位於接地層106的頂面上。也就是說，在形成貫穿導孔112的過程中，利用接地層106作為蝕刻停止層。或者，在其他實施例中，貫穿導孔112的底面可位於接地層106中，只要貫穿導孔112能夠與接地層106接觸而達到電性連接的目的即可。或者，在其他實施例中，貫穿導孔112可貫穿接地層106，使得貫穿導孔112的底面位於介電層104的頂面上。

在圖1D中，僅繪示一個貫穿導孔112，且貫穿導孔112鄰近接地導孔108。貫穿導孔112與接地導孔108之間的最短距離例如為接地導孔108的孔徑的10%以上。在其他實施例中，可形成多個貫穿導孔112，且貫穿導孔112可根據佈局需求而形成於介電堆疊結構110中的其他位置，本發明不對此進行限定。

在本實施例中，貫穿導孔112位於周邊區100b中，且位於接地導孔108與記憶體區100a之間，但本發明不限於此。在其他實施例中，如圖3所示，貫穿導孔112可位於周邊區100b中，且位於接地導孔108與邊緣區100c之間。

之後，參照圖1E，於介電堆疊結構110上形成圖案化硬罩幕層114。圖案化硬罩幕層114具有暴露出待形成三維記憶體的垂直通道開孔的區域的開孔。此外，由於鄰近基底100的邊緣處的介電堆疊結構110具有傾斜的側壁S4，因此形成於介電堆疊結構110上的圖案化硬罩幕層114會延伸至介電堆疊結構110的側壁S4上，且具有傾斜的側壁S5。如此一來，位於介電堆疊結構110的頂面上的圖案化罩幕層114的厚度會大於位於介電堆疊結構110的側壁S4上的圖案化硬罩幕層114的厚度。

之後，以圖案化硬罩幕層114作為蝕刻罩幕，進行乾蝕刻製程，移除部分的介電堆疊結構110，以於介電堆疊結構110中形成暴露出接地層106的垂直通道開孔116。在本實施例中，垂直通道開孔116的深度與貫穿導孔112的深度相同，亦即貫穿導孔112的底面與垂直通道開孔116的底面位於相同的水平高度處，但本發明不限於此。

貫穿導孔112的孔徑可與垂直通道開孔116的孔徑相同，但本發明不限於此。此外，貫穿導孔112與垂直通道開孔116之間的最短距離例如為垂直通道開孔116的孔徑的10%以上，以避免貫穿導孔112與垂直通道開孔116過於接近而對後續形成的記憶體的通道區造成影響。

如此一來，完成了本實施例的半導體結構10的製造。後續可再針對半導體結構10進行一般熟知的三維記憶體製程，以形成三維記憶體。

在半導體結構10中，貫穿導孔112設置於介電堆疊結構110中且與接地層106連接，且接地層106經由接地導孔108而與設置於基底100上的元件結構層102電性連接。因此，在半導體結構10中形成了由貫穿導孔112、接地層106、接地導孔108以及元件結構層102中的導電元件構成的導電路徑。因此，即使位於介電堆疊結構110的側壁上的圖案化硬罩幕層114的厚度較薄，在利用乾蝕刻製程形成垂直通道開孔116的過程中產生的電荷可經由上述的導電路徑傳導至基底100，而不會累積在垂直通道開孔116的周圍以及圖案化硬罩幕層114的厚度較薄的部分處。因此，可有效地防止產生電弧放電，以避免基底和/或設置於基底上的元件在製程中因電弧放電而受損。

圖2A至圖2B為本發明的第二實施例的用於三維記憶體的半導體結構的製造流程剖面示意圖。在本實施例中，與第一實施例相同的元件將以相同的參考符號表示，且不再對其進行說明。

首先，參照圖2A，在本實施例中，基板100包括記憶體區100a、周邊區100b、邊緣區100c與周邊元件區100d。周邊元件區100d鄰近記憶體區100a。於周邊元件區100d中的基板100上形成元件結構層102。然後，於記憶體區100a、周邊區100b與邊緣區100c中的基板100上形成介電層104與接地層106。接著，於介電層104與接地層106中形成與基板100連接的接地導孔108。也就是說，在本實施例中，包括金屬氧化物半導體電晶體、內連線結構以及覆蓋金屬氧化物半導體電晶體與內連線結構的介電層的元件結構層102並未形成在後續所形成的三維記憶體的下方，而是形成在記憶體區100a之外。

之後，參照圖2B，進行圖1C至圖1E所述的步驟，以形成半導體結構20。在半導體結構20中，貫穿導孔112設置於介電堆疊結構110中且與接地層106連接，且接地導孔108穿過介電層104而與基底100連接。因此，在半導體結構20中形成了由貫穿導孔112、接地層106以及接地導孔108構成的導電路徑。因此，即使位於介電堆疊結構110的側壁上的圖案化硬罩幕層114的厚度較薄，在利用乾蝕刻製程形成垂直通道開孔116的過程中產生的電荷可經由上述的導電路徑傳導至基底，而不會累積在垂直通道開孔116的周圍以及圖案化硬罩幕層的厚度較薄的部分處。因此，可有效地防止產生電弧放電，以避免基底和/或設置於基底上的元件在製程中因電弧放電而受損。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20:半導體結構 100:基底 100a:記憶體區 100b:周邊區 100c:邊緣區 100d:周邊元件區 102:元件結構層 104:介電層 106:接地層 108:接地導孔 110:介電堆疊結構 110a:氧化物層 110b:氮化物層 112:貫穿導孔 114:圖案化硬罩幕層 116:垂直通道開孔 S1、S2、S3、S4、S5:側壁

圖1A至圖1E為本發明的第一實施例的用於三維記憶體的半導體結構的製造流程剖面示意圖。圖2A至圖2B為本發明的第二實施例的用於三維記憶體的半導體結構的製造流程剖面示意圖。圖3為本發明的另一實施例的貫穿導孔的位置的剖面示意圖。

20:半導體結構

100:基底

100a:記憶體區

100b:周邊區

100c:邊緣區

102:元件結構層

104:介電層

106:接地層

108:接地導孔

110:介電堆疊結構

110a:氧化物層

110b:氮化物層

112:貫穿導孔

114:圖案化硬罩幕層

116:垂直通道開孔

Claims

一種用於三維記憶體的半導體結構，包括：介電層，設置於基底上；接地層，設置於所述介電層上；接地導孔，設置於所述接地層與所述介電層中，且與所述基底電性連接；介電堆疊結構，設置於所述接地層上；以及貫穿導孔，設置於所述介電堆疊結構中，且與所述接地層連接，其中所述介電堆疊結構中具有垂直通道開孔。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔的材料包括多晶矽或金屬。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔的孔徑與所述垂直通道開孔的孔徑相同。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔與所述垂直通道開孔之間的最短距離為所述垂直通道開孔的孔徑的10%以上。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔與所述接地導孔之間的最段距離為所述接地導孔的孔徑的10%以上。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔的底面位於所述接地層的頂面上。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔的底面位於所述接地層中。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔的底面位於所述介電層的頂面上。
如請求項1所述的用於三維記憶體的半導體結構，其中所述貫穿導孔的底面與所述垂直通道開孔的底面位於相同的水平高度處。
如請求項1所述的用於三維記憶體的半導體結構，還包括元件結構層，設置於所述基底與所述介電層之間，其中所述接地導孔通過所述元件結構層而與所述基底電性連接。
如請求項1所述的用於三維記憶體的半導體結構，還包括元件結構層，其中所述基底包括記憶體區、周邊區、邊緣區與周邊元件區，所述周邊區位於所述記憶體區與所述邊緣區之間，所述周邊元件區鄰近所述記憶體區，且所述元件結構層設置於所述周邊元件區中的所述基底上。
如請求項1所述的用於三維記憶體的半導體結構，其中所述基底包括記憶體區、周邊區與邊緣區，所述周邊區位於所述記憶體區與所述邊緣區之間，且所述貫穿導孔位於所述周邊區中。
如請求項1所述的用於三維記憶體的半導體結構，其中所述基底包括記憶體區、周邊區與邊緣區，所述周邊區位於所述記憶體區與所述邊緣區之間，且所述貫穿導孔位於所述記憶體區中。
一種用於三維記憶體的半導體結構的製造方法，包括：於基底上形成介電層；於所述介電層上形成接地層；於所述接地層與所述介電層中形成與所述基底電性連接的接地導孔；於所述接地層上形成介電堆疊結構；於所述介電堆疊結構中形成與所述接地層連接的貫穿導孔；於所述介電堆疊結構上形成圖案化硬罩幕層，其中所述圖案化硬罩幕層延伸至所述介電堆疊結構的側壁上；以及以所述圖案化硬罩幕層為罩幕，於所述介電堆疊結構中形成垂直通道開孔。
如請求項14所述的用於三維記憶體的半導體結構的製造方法，其中所述貫穿導孔的底面位於所述接地層的頂面上。
如請求項14所述的用於三維記憶體的半導體結構的製造方法，其中所述貫穿導孔的底面位於所述接地層中。
如請求項14所述的用於三維記憶體的半導體結構的製造方法，其中所述貫穿導孔的底面位於所述介電層的頂面上。
如請求項14所述的用於三維記憶體的半導體結構的製造方法，其中在形成所述介電層之前，還包括於所述基底上形成元件結構層。
如請求項18所述的用於三維記憶體的半導體結構的製造方法，其中所述基底包括記憶體區、周邊區、邊緣區與周邊元件區，所述周邊區位於所述記憶體區與所述邊緣區之間，所述周邊元件區鄰近所述記憶體區，且所述元件結構層形成於所述周邊元件區中的所述基底上。
如請求項14所述的用於三維記憶體的半導體結構的製造方法，其中位於所述介電堆疊結構的頂面上的所述圖案化硬罩幕層的厚度大於位於所述介電堆疊結構的側壁上的所述圖案化硬罩幕層的厚度。