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TWI849662B - 根據標準商業化可編程邏輯半導體ic晶片所構成的邏輯驅動器 - Google Patents

根據標準商業化可編程邏輯半導體ic晶片所構成的邏輯驅動器 Download PDF

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TWI849662B
TWI849662B TW111150851A TW111150851A TWI849662B TW I849662 B TWI849662 B TW I849662B TW 111150851 A TW111150851 A TW 111150851A TW 111150851 A TW111150851 A TW 111150851A TW I849662 B TWI849662 B TW I849662B
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李進源
林茂雄
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成真股份有限公司
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Abstract

一晶片封裝結構包括一中介載板包括一矽基板、複數金屬栓塞穿過該矽基板、一第一交互連接線金屬層位在該矽基板上，一第二交互連接線金屬層位在該矽基板上，及一絕緣介電層位在該矽基板上且位在該第一交互連接線金屬層與該第二交互連接線金屬層之間；        一現場可編程閘極陣列(FPGA)積體電路(IC)晶片位在該中介載板上；複數第一金屬凸塊位在該中介載板與該FPGA IC晶片之間； 一第一底部填充材料位在該中介載板與該FPGA IC晶片之間，其中該第一底部填充材料包覆該第一金屬凸塊；        一非揮發性記憶體(NVM)IC積體電路(IC)晶片位在該中介載板上；複數第二金屬凸塊位在該中介載板與該NVM IC晶片之間；以及一第二底部填充材料位在該中介載板與該NVM IC晶片之間，其中該第二底部填充材料包覆該第二金屬凸塊。

Description

根據標準商業化可編程邏輯半導體IC晶片所構成的邏輯驅動器
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可程式邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可程式邏輯閘陣列邏輯運算器(以下簡稱邏輯運算驅動器，意即是以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可程式邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟或一現場可程式邏輯閘陣列邏輯運算器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括複數可編程邏輯半導體IC晶片，例如是FPGA積體電路(IC)晶片、用於現場程式編程為目的之一或多個非揮發性記憶體IC晶片，更具體而言，使用複數標準商品化FPGA IC晶片及複數非揮發性記憶體IC晶片組成一標準商品化邏輯運算驅動器，當現場程式編程時，此標準商品化邏輯運算驅動器可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC(ASIC)chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling(COT)IC晶片)，從FPGA晶片設計轉換為ASIC晶片或COT晶片，是因現有的FPGA IC晶片己有一特定應用，以及現有的FPGA IC晶片相較於一ASIC晶片或COT晶片是(1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering(NRE))的成本是十分昂貴的(例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金)。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此為了能輕易實現在半導體創新進步，需要發展一持續的創新及低製造成本的一新製造方法或技術。
本發明揭露一標準商品化邏輯運算驅動器，此標準商品化邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括 數FPGA IC晶片及一或複數可應用在不同邏輯運算的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯運算功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此標準商品化邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一標準商品化固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明更揭露一降低NRE成本方法，此方法係經由標準商品化邏輯運算驅動器實現在半導體IC晶片上的創新及應用及加速處理工作量之應用。具有創新想法或創新應用的人、使用者或開發者需購買此標準商品化邏輯運算驅動器及可寫入(或載入)此標準商品化邏輯運算驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用或加速處理工作量之應用。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，本發明所提供實現的方法可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元，甚至超過美金1千萬元、2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
本發明揭露一種現有邏輯ASIC晶片或COT晶片的產業模式改變成進入一商業化邏輯IC晶片產業模式的方法，例如像是現有商業化的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶片產業模式或是商業快閃記憶體IC晶片產業模式，經由標準化商業邏輯運算驅動器。對一相同的創新或新應用或加速處理工作量為目的之應用而言，標準商業邏輯運算驅動器可作為設計ASIC晶片或COT IC晶片的替代方案，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同。現有的邏輯ASIC晶片或COT IC晶片設計、製造及(或)生產的公司(包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成類似現有商業化DRAM的公司、快閃記憶體IC晶片設計、製造及生產的公司、快閃USB棒或驅動公司、快閃固態驅動器或硬碟設計、製造及生產的公司。現有的邏輯運算ASIC晶片或COT IC晶片設計公司及(或)製造公司(包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)公司、垂直整合IC晶片設計、製造及生產的公司)可改變公司的生意模式為如以下方式：(1)設計、製造及(或)販售標準商業FPGA IC晶片；及(或)(2)設計、製造及(或)販售標準商業邏輯運算器。個人、使用者、客戶、軟體開發者應用程序開發人員可購買此標準商業化邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如 是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由標準商業化邏輯運算器改變成一軟體產業模式。在同一創新及應用或加速處理工作量為目的之應用上，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，因此標準商業化邏輯運算器可作為設計ASIC晶片或COT IC晶片的替代方案。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，及變成以下的產業模式：(1)變成軟體公司針對自有的創新及應用進行軟體研發或軟體販售，進而讓客戶或使用者安裝軟體在客戶或使用者自己擁有的標準商業化邏輯運算器中；及/或(2)仍是販賣硬體的硬體公司而沒有進行ASIC晶片或COT IC晶片的設計及生產。在產業模式(2)中，他們可針對創新或新應用可安裝自我研發的軟體可安裝在販賣的標準商業邏輯運算驅動器內的一或複數非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。在產業模式(1)及(2)之中，客戶/使用者或開發者可針對所期望寫軟體原始碼在標準商業邏輯運算驅動器內(也就是將軟體原始碼安裝在標準商業邏輯運算驅動器內的非揮發性記憶體IC晶片內)，例如在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例提供經由使用標準商業化邏輯驅動器改變現今邏輯ASIC或COT IC晶片硬體產業成為一網路產業的方法，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，因此標準商業化邏輯運算器可作為設計ASIC晶片或COT IC晶片的替代方案。商業化邏輯驅動器包括標準商業化FPGA晶片使用在網路上的資料中心或雲端，用於創新或應用或用於加速處理工作量為目標之應用，連接至網路的商業化邏輯驅動器可用於卸載(offload)加速所有或任何功能組合的面向服務的功能，其功能例如包括人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。商業化邏輯驅動器使用在網路上的資料中心或雲端，提供FPGAs作為IaaS資源給雲端用戶，使用在資料中心或雲端上的標準商業邏輯運算驅動器，其用戶或使用者可以租FPGAs，類似於在雲端中租用虛擬內存(VM)。在資料中心或 雲端中使用標準商業邏輯運算驅動器就像是虛擬記憶體(VMs)一樣的虛擬邏輯(VLs)。
本發明另一範例提供一硬體(邏輯驅動器)及一軟體(工具)給使用者或軟體開發者，除了給現在的硬體開發者之外，經由使用標準商業化邏輯驅動器可使他們更輕鬆開發他們的創新或特定的應用處理，對於用戶或軟體開發人員可使用軟體工具所提供的功能去撰寫軟體，其使用流行、常見或容易學習的編程語言，例如包括C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL or JavaScript等語言，用戶或軟體開發者可撰寫軟體編程碼至標準商業化邏輯驅動器(也就是加載(上傳)在標準商業化邏輯驅動器內的一或多數非揮性IC晶片中的非揮發性記憶體單元內的軟體編程碼)中，以用於他們想要的應用，例如在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、圖形處理(GP)、數位信號處理(DSP)、微控制及/或中央處理器。邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由標準商業化邏輯運算器改變成一商業化系統/產品產業，例如像是現在的商業DRAM產業或快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一標準商業化硬體公司，硬體以記憶體驅動器及邏輯運算驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)及(或)固態硬碟(solid-state drive)。本發明中所揭露的邏輯運算驅動器可具有數量足夠多的輸出/輸入端(I/Os)，用以支持(支援)所有或大部分應用程式的編程的I/Os部分。例如執行以下其中之一功能或以下功能之組合：人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。邏輯運算驅動器可包括：(1)針對軟體或應用程式開發商進行編程或配置的I/Os，外部元件經由一或複數外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os進行安裝應用程式軟體或程式原始碼，執行邏輯運算驅動器的編程或配置；(2)執行或使用者所使用的I/Os，使用者經由一或複數的外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os執行指令，例如產生製作一微軟文書檔(word file)、一簡報檔或一試算表。外部元件的外部I/Os或連接器連接或耦接至相對應的邏輯運算驅動器I/Os包括一或複數(2,3,4或大於4)的USB連接端、一或複數IEEE 1394連接埠、一或複數乙太網路連接端、一或複數音源端或序列埠，例如是RS-232連接端或COM(通信)連接端、無線收發器I/Os及(或)藍牙收發器I/Os，連接或耦接至相對應的邏輯運算驅動器I/Os的外部I/Os可包括用於通訊、連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接端或外部連結(Peripheral Components Interconnect express,PCIe)連接端。這些用於通訊、連接或耦接的I/Os可設置、位在、組裝或連接在(或至)一基板、一軟板或硬板上，例如一印刷電路板(Printed Circuit Board,PCB)、一具有連接線路結構的矽基板、一具有連接線路結構的金屬基板、一具有連接線路結構的玻璃基板、一具有連接線路結構的陶瓷基板或一具有連接線路結構的軟性基板。邏輯運算驅動器經由錫凸 塊、銅柱或銅凸塊或金凸塊以類似覆晶(flip-chip)晶片封裝製程或使用在液晶顯示器驅動器封裝技術的覆晶接合(Chip-On-Film(COF))封裝製程，將邏輯運算驅動器設置在基板、軟板或硬板上。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成：(1)販賣標準商業化硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)為使用者開發系統及應用軟體，而安裝在使用者自有的標準商業化硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統及應用軟體或程式在標準商業化硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另一方面範例提供一”公開創新平台”用於使創作者輕易地及低成本的使用先進於28nm的IC技術世代在半導體晶片上執行或實現他們的創意或發明，其先進的技術世代例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，在早期1990年代時，創作者或發明人可經由設計IC晶片及在半導體代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代，在幾十萬美元的成本之下製造而實現他們的創意或發明，當時的IC代工廠是”公共創新平台”，然而，當IC技術世代遷移至比28nm更先進的技術世代時，例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC代工廠的費用，其使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，半導體IC代工廠現在己不是”公共創新平台”，而是俱樂部創新者或發明人的”俱樂部創新平台”，本發明所公開邏輯驅動器概念，包括商業化標準現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s)，此商業化標準FPGA IC晶片提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用商業化標準FPGA IC邏輯運算器及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式語言，創作者可使用他們自己擁有的商業化標準FPGA IC邏輯運算器或他們可以經由網路在資料中心或雲端租用邏輯運算器。
本發明另一方面範例針對一創作者提供一”公開創新平台”，其包括：在一資料中心或一雲端中複數邏輯運算器，其中複數邏輯運算器包括使用先進於28nm技術世代的半導體IC製程製造的複數商業化標準FPGA IC晶片，一創作者的裝置及在一資料中心或雲端中，經由互聯網或網路與多個邏輯驅動器通信的複數使用者的裝置，其中創作者使用一常見的程式語言發展及撰寫軟體程式去執行他們的創作，其中軟體程式係常見的軟體語，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式語言，在邏輯驅動器編程後，創作者或複數使用者可以經由互聯網或網路使用己編程的邏輯驅動器用於他或他的應用。
本發明另外揭露一種標準商業化FPGA IC晶片作為標準商業化邏輯運算器使用。此標準商業化FPGA IC晶片係採用先進的半導體技術或新一世代製程設計及製造，使其在最小製造成本下能具有小的晶片尺寸及優勢的製造良率，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程。此標準商業化FPGA IC晶片的尺寸係介於400毫米平方(mm2)與9mm2之間、225mm2與9mm2之間、144mm2與16mm2之間、100mm2與16mm2之間、75mm2與16mm2之間或50mm2與16mm2之間。先進的半導體技術或新一世代製程製造 的電晶體可以是一鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此標準商業化FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中標準商業化FPGA IC晶片的輸入/輸出電路可能只需要小型輸入/輸出驅動器(I/O驅動器)或輸入/輸出接收器(I/O接收器)，以及小型(或無)靜電放電(Electrostatic Discharge(ESD))裝置。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.1皮法(pF)至10pF之間、介於0.1pF至5pF之間、介於0.1pF至3pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。ESD裝置的大小係介於0.05pF至10pF之間、介於0.05pF至5pF之間、介於0.05pF至2pF之間或介於0.05pF至1pF之間，或小於5pF、小於3pF、小於2pF、小於1pF或小於0.5pF。例如，一雙向(或三態)的輸入/輸出接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸出電容或輸入電容係介於0.1pF至10pF之間、介於0.1pF至5pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內(例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入/輸出晶片內，標準商業化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%、1%、0.5%或0.1%面積係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%、1%、0.5%或0.1%係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊設置，其包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables,LUTs)及多工器(多工器)；及(或)(ii)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程互連接線。
複數邏輯區塊包括(i)複數邏輯閘矩陣，其包括布爾邏輯運算器，例如是NAND電路、NOR電路、AND電路及(或)OR電路；(ii)複數計算單元，例如加法器電路、乘法和/或除法電路；(iii)LUTs及多工器。或者，布爾邏輯運算器、邏輯閘功能、某些計算、運算或處理可經由使用FPGA IC晶片上的可編程連接線或線(可編程金屬交互連接線或線)來執行。而某些布爾邏輯運算器、邏輯閘或某些計算器的操作或計算可使用在FPGA上的固定連接線或金屬線(金屬交互連接線)進行，例如，加法器及/或乘法器可由FPGA IC晶片上的固定連接線或線(固定交互連接線)設計及實現，用於加法器及/或乘法器的邏輯電路。另外，布爾邏輯運算器、邏輯閘功能、某些計算、運算或處理可經由LUTs及(或)複數多工器執行。LUTs可儲存或記憶處理結果或計算邏輯閘結果、運算結果、決策過程或操作結果、事件結果或活動結果。例 如，LUTs可儲存或記憶資料或結果在複數靜態隨機存儲器單元(SRAM單元)內。複數SRAM單元可分佈設置在FPGA晶片中，且是靠近或接近相對應邏輯區塊內的多工器。另外，複數SRAM單元可被設置在FPGA晶片內某一區域或位置的一SRAM矩陣內，為了在FPGA晶片中分佈位置的邏輯區塊之選擇多工器，複數SRAM單元矩陣聚集或包括複數LUTs的SRAM單元，複數SRAM單元可被設置在FPGA晶片中某些複數區域中的一或複數SRAM矩陣內；為了在FPGA晶片中分佈位置的邏輯區塊之選擇多工器，每一SRAM矩陣可聚集或包括複數LUTs的SRAM單元。儲存或鎖存在每一SRAM單元內的資料可輸入至多工器內作為選擇之用。每一SRAM單元可包括6個電晶體(6T SRAM)，此6個電晶體包括2個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中2個傳輸電晶體係被用在寫入資料至4個資料鎖存電晶體的儲存或鎖存的2節點。每一SRAM單元可包括5個電晶體(5T SRAM)，此6個電晶體包括1個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中1個傳輸電晶體係被用在寫入資料至4個資料鎖存電晶體的儲存或鎖存的2個節點，在5T或6T的SRAM單元內的4個資料鎖存電晶體中的二個其中之一鎖存點係連接或耦接至多工器。在5T或6T SRAM單元所儲存的資料係被作為LUTs使用。當輸入一組資料、請求或條件時，多工器會依據輸入的資料、請求或條件去選擇儲存或記憶在LUTs內相對應的資料(或結果)。可使用下列所述之4輸入NAND閘電路作為一操作器執行過程為一範例，此操作器包括複數LUTs及複數多工器：此4輸入NAND閘電路包括4個輸入及16個(或24個)可能相對應輸出(結果)，一操作器經由複數LUTs及複數多工器執行4輸入NAND操作，包括(i)4個輸入端；(ii)一可儲存及記憶16可能相對應輸出(結果)的LUTs；(iii)一多工器設計用來將來自於16個可能的相對應的結果選擇正確(相對應)的輸出，其中係依據一特定4輸入資料集(例如，1,0,0,1)而選擇；(iv)一輸出及1個輸出。一般而言，一操作器包括n個輸入、一用於儲存或記憶2n相對應的資料及結果的LUT、一用於依據特定n個輸入資料集，進而將來自於2n個可能的相對應的結果選擇正確(相對應)輸出的多工器。
標準商業化FPGA IC晶片中的複數可編程互連接線包括複數個位在複數可編程互連接線中間的交叉點開關，例如n條的金屬線連接至交叉點開關的輸入端，m條金屬線連接至交叉點開關的輸出端，其中該些交叉點開關位在n條金屬線與m條金屬線之間。此些交叉點開關被設計成使每一條n金屬線可經由編程方式連接至任一條m金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一n型電晶體及一p型的電晶體，其中之一條n金屬線可連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的源極端(source)，而其中之一條m金屬線連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一SRAM單元內的資料(0或1)控制，複數SRAM單元可分布在FPGA晶片且位在或靠近相對應的交叉點開關。另外，SRAM單元可被設置在FPGA某些區塊內的SRAM矩陣內，其中SRAM單元聚集或包括複數SRAM單元用於控制在分布位置上的對應的交叉點開關。另外，SRAM單元可被設置在FPGA某些複數區塊內的複數SRAM矩陣其中之一內，其中每一SRAM矩陣聚集或包括複數SRAM單元用於控制在分布位置上的對應的交叉點開關。在交叉點開關中的n型電晶體及p型電晶體二者的閘極連接至二個儲存節點或鎖存節點，每一SRAM單元可包括6個電晶體(6T SRAM)，其中包括二傳輸(寫入)電晶體及4個資料鎖存電晶體，其中2個傳輸電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存節點。另外，每一SRAM單元可包括5個電晶 體(5T SRAM)，其中包括一傳輸(寫入)電晶體及4個資料鎖存電晶體，其中1個傳輸電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存節點，在5T SRAM或6T SRAM中的4個資料鎖存電晶體之2個儲存節點分別連接至通過/不通過開關電路內的n型電晶體的閘極及p型電晶體的閘極。儲存在5T SRAM單元或6T SRAM單元連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，當資料鎖存在5T SRAM或6T SRAM二儲存節點被編程為[1,0](可被定義為1而用於儲存在SRAM單元內)，其中”1”的節點係連接至n型電晶體閘極，”0”的節點係連接至p型電晶體閘極時，此通過/不通過電路為”打開”狀態，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態。當資料鎖存在5T SRAM或6T SRAM二儲存節點被編程為[0,1](可被定義為0而用於儲存在SRAM單元內)，其中”0”的節點係連接至n型電晶體閘極，”1”的節點係連接至p型電晶體閘極時，此通過/不通過電路為”關閉”狀態，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。由於標準商業化FPGA IC晶片包括常規及重覆閘極矩陣或區塊、LUTs及多工器或可編程互連接線，就像是標準商業化的DRAM IC晶片、NAND快閃IC晶片，對於晶片面積例如大於50mm2或80mm2的製程具有非常高的良率，例如是大於70%、80%、90%或95%。
另外，每一交叉點開關例如包括一具切換緩衝器(切換緩衝器or切換緩衝器)之有通過/不通過電路，此切換緩衝器包括一二級逆變器(inverter)、一控制N-MOS單元及一控制P-MOS單元，其中之一條n金屬線連接至通過/不通過電路中緩衝器的一輸入級逆變器的公共(連接)閘極端，而其中之一條m金屬線連接至通過/不通過電路中緩衝器的一輸出級逆變器的公共(連接)汲極端，此輸出級逆變器係由控制P-MOS與控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。交叉點開關的連接狀態或不連接狀態(通過或不通過)係由5T SRAM單元或6T SRAM單元所儲存的資料(0或1)所控制，複數SRAM單元可分布在FPGA晶片且位在或靠近相對應的交叉點開關。另外，5T SRAM單元或6T SRAM單元可被設置在FPGA某些區塊內的5T SRAM單元或6T SRAM單元矩陣內，其中5T SRAM單元或6T SRAM單元矩陣聚集或包括複數5T SRAM單元或6T SRAM單元用於控制在分布位置上的對應的交叉點開關。另外，5T SRAM單元或6T SRAM單元可被設置在FPGA許多複數區塊內的5T SRAM單元或6T SRAM單元矩陣內，其中每一5T SRAM單元或6T SRAM單元矩陣聚集或包括複數5T SRAM單元或6T SRAM單元用於控制在分布位置上的對應的交叉點開關。在交叉點開關內的控制N-MOS電晶體及控制P-MOS電晶體二者的閘極分別連接或耦接至5T SRAM單元或6T SRAM單元的二鎖存節點。5T SRAM單元或6T SRAM單元其中之一鎖存節點連接或耦接至切換緩衝器電路內的控制N-MOS電晶體閘極，而5T SRAM單元或6T SRAM單元其它的鎖存節點連接至耦接至切換緩衝器電路內的控制P-MOS電晶體閘極。儲存在5T SRAM單元或6T SRAM單元連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，當資料儲存在5T SRAM或6T SRAM單元的資料”1時，其中”1”的鎖存節點係連接至控制N-MOS電晶體閘極，”0”的其它鎖存節點係連接至控制P-MOS電晶體閘極時，此通過/不通過電路(切換緩衝器)可讓輸入端的資料通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態(實質上)。當資料儲存在5T SRAM或6T SRAM被編程為”0”，其中”0”的鎖存節點係連接至控制N-MOS電晶體閘極，”1”的其它鎖存節點係連接至控制P-MOS電晶體閘極時，複數控制N-MOS電 晶體與複數控制P-MOS電晶體為”關閉”狀態，資料不能從輸入端通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。
另外，交叉點開關例如可包括複數多工器及複數切換緩衝器，此些多工器可依據儲存在5T SRAM單元或6T SRAM單元內的資料從n條輸入金屬線中選擇一個n輸入資料，並將所選擇的輸入資料輸出至切換緩衝器，此切換緩衝器依據儲存在5T SRAM單元或6T SRAM單元內的資料決定讓從多工器所輸出的資料通過或不通過至切換緩衝器輸出端所連接的一金屬線，此切換緩衝器包括一二級逆變器(緩衝器)、一控制N-MOS電晶體及一控制P-MOS電晶體，其中從多工器所選擇的資料連接(輸入)至緩衝器的一輸入級逆變器的公共(連接)閘極端，而m條金屬線之其中之一條連接至緩衝器的一輸出級逆變器的公共(連接)汲極端，此輸出級逆變器係由控制P-MOS與控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。切換緩衝器的連接狀態或不連接狀態(通過或不通過)係由5T SRAM單元或6T SRAM單元所儲存的資料(0或1)所控制，5T SRAM單元或6T SRAM單元內的一鎖存節點連接或耦接至切換緩衝器電路的控制N-MOS電晶體閘極，而5T SRAM單元或6T SRAM單元內的其它鎖存節點連接或耦接至切換緩衝器電路的控制P-MOS電晶體閘極，例如，複數金屬線A及複數金屬線B分別相交連接於一交叉點，其中分別將金屬線A分割成金屬線A1段及金屬線A2段，將金屬線B分別成金屬線B1段及金屬線B2段，交叉點開關可設置位於該交叉點，交叉點開關包括4對多工器及切換緩衝器，每一多工器具有3輸入端及1輸出端，也就是每一多工器可依據儲存在2個(第一及第二)5T SRAM單元或6T SRAM單元內的2位元(bits)資料從3輸入端選擇其中之一作為輸出端。每一切換緩衝器接收從相對應的多工器所輸出資料及依據第三個5T SRAM單元及第三個6T SRAM單元內的儲存第三個位元資料決定是否讓接收的資料通過或不通過，交叉點開關設置位在金屬線A1段、金屬線A2段、金屬線B1段及金屬線B2段之間，此交叉點開關包括4對多工器/切換緩衝器：(1)第一多工器的3個輸入端可能是金屬線A1段、金屬線B1段及金屬線B2段，對於多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”0”，第一多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第一切換緩衝器的輸入端。對於第1切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線A2段，對於第1切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線A2段。對於第一多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”1”及”0”時，第一多工器選擇金屬線B1段，而金屬線B1段連接至第一切換緩衝器的輸入端，對於第一切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A2段，對於第一切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A2段。對於第一多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”1”時，第一多工器選擇金屬線B2段，而金屬線B2段連接至第一切換緩衝器的輸入端，對於第一切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A2段，對於第一切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A2段。(2)第一多工器的3個輸入端可能是金屬線A2段、金屬線B1段及金屬線B2段，對於第二多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元 資料為”0”及”0”，第二多工器選擇金屬線A2段為輸入端，金屬線A2段連接至一第二切換緩衝器的輸入端。對於第2切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線A1段，對於第2切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線A1段。對於第二多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”1”及”0”時，第二多工器選擇金屬線B1段，而金屬線B1段連接至第二切換緩衝器的輸入端，對於第二切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A1段，對於第二切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A1段。對於第二多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”1”時，第二多工器選擇金屬線B2段，而金屬線B2段連接至第二切換緩衝器的輸入端，對於第二切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A1段，對於第二切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A1段。(3)第三多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B2段，對於第二多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”0”，第三多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第三切換緩衝器的輸入端。對於第3切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B1段，對於第3切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B1段。對於第三多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”1”及”0”時，第三多工器選擇金屬線A2段，而金屬線A2段連接至第三切換緩衝器的輸入端，對於第三切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B1段，對於第三切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B1段。對於第三多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”1”時，第三多工器選擇金屬線B2段，而金屬線B2段連接至第三切換緩衝器的輸入端，對於第三切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線B1段，對於第三切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線B1段。(4)第四多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B1段，對於第四多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”0”，第四多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第四切換緩衝器的輸入端。對於第4切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B2段，對於第4切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B2段。對於第四多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”1”及”0”時，第四多工器選擇金屬線A2段，而金屬線A2段連接至第四切換緩衝器的輸入端，對於第四切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B2段，對於第四切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B2段。對於第四多工器，假如5T SRAM單元或6T SRAM單元儲存的2位元資料為”0”及”1”時，第四多工器選擇金屬線B1段，而金屬線B1段連接至第四切換緩衝器的輸入端，對於第四切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線B2段，對於第四切換緩衝器，假如5T SRAM單元或6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線B2段。在此種情況下，交叉點開關是雙向的，且此交叉點開關具有4對多工器/切換緩衝器，每一對多工器/切換緩衝器被儲存在3個5T SRAM單元或6T SRAM單元內的3位元資料控制，對於交叉點開關共需要12個5T SRAM單元或6T SRAM單元的12位元資料，5T SRAM單元或6T SRAM單元可分布設置在FPGA晶片上，且位在或靠近相對應的交叉點開關及/或切換緩衝器。另外，5T SRAM單元或6T SRAM單元可被設置在FPGA某些區塊內的5T SRAM單元或6T SRAM單元矩陣內，其中5T SRAM單元或6T SRAM單元聚集或包括複數5T SRAM單元或6T SRAM單元用於控制在分布位置上的對應的多工器及(或)交叉點開關。另外，5T SRAM單元或6T SRAM單元可被設置在FPGA複數某些複數區塊內的複數SRAM矩陣其中之一內，其中每一5T SRAM單元或6T SRAM單元矩陣聚集或包括複數5T SRAM單元或6T SRAM單元用於控制在分布位置上的相對應的多工器及(或)交叉點開關。
標準商業化FPGA晶片的可編程互連接線包括位在互連接金屬線中間(或之間)一(或複數)多工器，此多工器依據5T SRAM單元或6T SRAM單元中儲存的資料從n條金屬互連接線中選擇連接一條金屬互連接線連接至多工器的輸出端，例如，金屬互連接線數目n=16，4位元資料的5T SRAM單元或6T SRAM單元需要選擇連接多工器之16輸入端的16條金屬互連接線任一條，並將所選擇的金屬互連接線連接或耦接至一連接至多工器輸出端的一金屬互連接線，從16條輸入端選擇一資料耦接、通過或連接至多工器輸出端連接的金屬線。
本發明另一範例揭露標準商業化邏輯運算驅動器在一多晶片封裝內，此多晶片封裝包括複數標準商業化FPGA IC晶片及一或複數非揮發性記憶體IC晶片，其中非揮發性記憶體IC晶片用於使用不同應用所需編程的邏輯計算及(或)運算功能，而複數標準商業化複數FPGA IC晶片分別為裸片型式、單一晶片封裝或複數晶片封裝，每一標準商業化複數FPGA IC晶片可具有共同標準特徵或規格；(1)邏輯區塊數目、或運算器數目、或閘極數目、或密度、或容量或尺寸大小，此邏輯區塊數目、或運算器數量可大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的邏輯區塊數厘或運算器數量。邏輯閘極數目可大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的邏輯閘極數目；(2)連接至每一邏輯區塊或運算器的輸入端的數目可大於或等於4、8、16、32、64、128或256；(3)電源電壓：此電壓可介於0.2伏特(V)至2.5V之間、0.2V至2V之間、0.2V至1.5V之間、0.1V至1V之間、0.2V至1V之間，或小於或低於或等於2.5V、2V、1.8V、1.5V或1V；(4)I/O接墊在晶片佈局、位置、數量及功能。由於FPGA晶片是標準商業化IC晶片，FPGA晶片在設計或產品數量可大量減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩或3至5組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進標準商業化DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效 率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一範例提供在多晶片封裝內的標準商業化邏輯驅動器，其包括複數標準商業化FPGA IC晶片及一或多個非揮性記憶體IC晶片，用於需要通過現場編程的邏輯、計算及/或處理功能的不同應用上，其中複數標準商業化FPGA IC晶片均為單晶片或多晶片封裝，每一標準商業化FPGA IC晶片可具有如上述所規定的標準共同特徵或規格，類似用於使用在DRAM模組中的於標準DRAM IC晶片，每一標準商業化FPGA IC晶片更可包括一些額外的(通用的、標準的)I/O引腳或接墊，例如係(1)一晶片賦能引腳；(2)一輸入賦能引腳；(3)一輸出賦能引腳；(4)二輸入選擇引腳；及/或(5)二輸出選擇引腳，每一標準商業化FPGA IC晶片例如可包括一組標準的I/O埠，例如4個I/O埠，每一I/O埠可包括64個雙向I/O電路(bi-directional I/O circuits)。
本發明另一範例提供在多晶片封裝內的一標準商業化邏輯驅動器，其包括複數標準商業化FPGA IC晶片及一或多個非揮性記憶體IC晶片，用於需要通過現場編程的邏輯、計算及/或處理功能的不同應用上，其中複數標準商業化FPGA IC晶片均為單晶片或多晶片封裝，每一標準商業化FPGA IC晶片具有如上述所規定的標準共同特徵或規格，每一標準商業化FPGA IC晶片可包括複數邏輯區塊，其中每一邏輯區塊例如可包括(1)1至16的8乘8加法器；(2)1至16的8乘8乘法器；(3)256至2K的邏輯單元，其中每一邏輯單兀包括1個寄存器和1到4個LUT(查找表)，其中每一LUT包括4至256位元資料或資訊，上述的1至16的8乘8加法器及/或1至16的8乘8乘法器可以由每個FPGA IC芯片上的固定金屬線或線(金屬互連線或線)設計和形成。
本發明另一範例揭露標準商業化邏輯運算驅動器在一多晶片封裝，此多晶片封裝包括複數標準商業化FPGA IC晶片及一或複數非揮發性記憶IC晶片，其中非揮發性記憶體IC晶片用於使用不同應用所需編程的邏輯計算及(或)運算功能，而複數標準商業化FPGA IC晶片分別為裸片型式、單一晶片封裝或複數晶片封裝，標準商業化邏輯運算驅動器可具有共同標準特徵或規格；(1)標準商業化邏輯運算驅動器的邏輯區塊數目、或運算器數目、或閘極數目、或密度、或容量或尺寸大小，此邏輯區塊數目、或運算器數量可大於或等於32K、64K、256K、512K、1M、4M、16M、64M、256M、1G、4G或8G的邏輯區塊數厘或運算器數量。邏輯閘極數目可大於或等於128K、256K、512K、1M、4M、16M、64M、256M、1G、4G、8G、16G、32G或64G的邏輯閘極數目；(2)電源電壓：此電壓可介於0.2V至12V之間、0.2V至10V之間、0.2V至7V之間、0.2V至5V之間、0.2V至3V之間、0.2V至2V之間、0.2V至1.5V之間、0.2V至1V之間；(3)I/O接墊在標準商業化邏輯運算驅動器的多晶片封裝佈局、位置、數量及功能，其中邏輯運算驅動器可包括I/O接墊、金屬柱或凸塊，連接至一或多數(2、3、4或大於4)的USB連接埠、一或複數IEEE 1394連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。邏輯運算驅動器也可包括通訊、連接或耦接至記憶體碟的I/O接墊、金屬柱或凸塊，連接至SATA連接埠、或PCIs連接埠，由於邏輯運算驅動器可標準商業化生產，使得產品庫存管理變得簡單、高效率，因此可使邏輯運算驅動器交貨時間變得更短，成本效益更高。
另一範例本發明揭露標準商業化邏輯運算驅動器在一多晶片封裝，其包括一專用控制晶片，此專用控制晶片係被設計用來實現及製造各種半導體技術，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500 nm。或者，此專用控制晶片可使用先前半導體技術，例如先進於或等於、以下或等於40nm、20nm或10nm。此專用控制晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片封裝上。使用在專用控制晶片的電晶體可以是FINFET、全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用控制晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如專用控制晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是專用控制晶片係使用FDSOI MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。此專用控制晶片的功能有：(1)從外部邏輯運算器內的非揮發性IC晶片下載編程軟體原始碼；(2)從邏輯運算器內的非揮發性IC晶片下載編程軟體原始碼至在標準商業化FPGA晶片上的可編互連接線5T SRAM單元或6T SRAM單元。或者，來自邏輯運算器內的非揮發性IC晶片的可編程軟體原始碼在取得進入在標準商業化FPGA晶片上的可編程互連接線的5T SRAM單元或6T SRAM單元之前可經由專用控制晶片中的一緩衝器或驅動器。專用控制晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自非揮發性晶片的資料訊號放大；(3)作為一使用者應用的輸入/輸出訊號；(4)電源管理；(5)從邏輯運算動器內的非揮發性IC晶片下載資料至標準商業化FPGA晶片中的LUTs之5T SRAM單元或6T SRAM單元內，此外，來自邏輯運算器內的非揮發性IC晶片的資料在取得進入在標準商業化FPGA晶片上的LUTs的5T SRAM單元或6T SRAM單元之前可經由專用控制晶片中的一緩衝器或驅動器。專用控制晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自非揮發性晶片的資料訊號放大。
本發明另一範例揭露在多晶片封裝內的標準商業化邏輯運算驅動器更包括一專用I/O晶片，此專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片封裝上。使用在專用I/O晶片的電晶體可以是全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用I/O晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的， 例如專用I/O晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是專用I/O晶片係使用FDSOI MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。專用I/O晶片所使用的電源電壓可大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而在同一邏輯驅動器內的標準商業化FPGA IC晶片所使用的電源電壓可小於或等於2.5V、2V、1.8V、1.5V或1V。在專用I/O晶片所使用的電源電壓可與同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝不同，例如，專用I/O晶片可使用的電源電壓為4V，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝所使用用的電源電壓為1.5V，或專用IC晶片所使用的電源電壓為2.5V，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝所使用用的電源電壓為0.75V。場效應電晶體(Field-Effect-Transistors(FETs))的閘極的氧化物層(物理)厚度可大於或等於5nm、6nm、7.5nm、10nm、12.5nm或15nm，而使用在邏輯運算驅動器的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物(物理)厚度可小於4.5nm、4nm、3nm或2nm。使用在專用I/O晶片中的FETs閘極氧化物厚度可與使用在同一輯運算驅動器中的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物厚度不同，例如，專用I/O晶片中的FETs閘極氧化物厚度為10nm，而使用在同一輯運算驅動器中的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物厚度為3nm，或是專用I/O晶片中的FETs閘極氧化物厚度為7.5nm，而使用在同一輯運算驅動器中的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物厚度為2nm。專用I/O晶片為邏輯驅動器提供複數輸入端、複數輸出端及ESD保護器，此專用I/O晶片提供：(i)巨大的複數驅動器、複數接收器或與外界通訊用的I/O電路；(ii)小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容大於在邏輯驅動器內的小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路具有驅動能力、負載、輸出電容或輸入電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間、2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF。小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10pF、5pF、3pF、2pF或1pF。專用I/O晶片上的ESD保護器尺寸是大於同一邏輯驅動器中的標準商業化FPGA IC晶片中的ESD保護器尺寸，在大的專用I/O晶片中的ESD保護器尺寸可介於0.5pF與20pF之間、0.5pF與15pF之間、0.5pF與10pF之間、0.5pF與5pF之間或0.5pF與2pF之間，或大於0.5pF、1pF、2pF、3pF、5pF或10pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在大型I/O驅動器或接收器、或用於與外界通訊(邏輯驅動器之外)通訊之用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF。例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器或接收器、或用於與邏輯驅動器內的複數晶片通訊用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10pF、5pF、3pF、2pF或1pF。
在標準商用化邏輯運算器中多晶片封裝的專用I/O晶片(或複數晶片)可包括一緩 衝器及(或)驅動器電路作為：(1)從邏輯運算器內的非揮發性IC晶片下載編程軟體原始碼至在標準商業化FPGA晶片上的可編互連接線5T SRAM單元或6T SRAM單元。來自邏輯運算器內的非揮發性IC晶片的可編程軟體原始碼在取得進入在標準商業化FPGA晶片上的可編程互連接線的5T SRAM單元或6T SRAM單元之前可經由專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自非揮發性晶片的資料訊號放大；(2)從邏輯運算動器內的非揮發性IC晶片下載資料至標準商業化FPGA晶片中的LUTs之5T SRAM單元或6T SRAM單元內，來自邏輯運算器內的非揮發性IC晶片的資料在取得進入在標準商業化FPGA晶片上的LUTs的5T SRAM單元或6T SRAM單元之前可經由專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的驅動器可將來自非揮發性晶片的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自非揮發性晶片的資料位元頻寬為32位元(在標準PCIs型式下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自非揮發性晶片的資料訊號放大。
標準商業化邏輯驅動器中的多晶片封裝的專用I/O晶片(或複數晶片)包括I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至一或複數USB連接埠、一或複數IEEE 1394連接埠、一或複數乙太網路連接埠、一或複數音源連接埠或串接埠，例如是RS-232或COM連接埠、無線訊號收發I/Os及(或)藍芽訊號收發連接埠，此專用I/O晶片包括複數I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至SATA連接埠或PCIs的連接埠，作為通訊、連接或耦接至記憶體碟之用。
本發明另一範例揭露在多晶片封裝內的標準商業化邏輯運算驅動器，此標準商業化邏輯運算驅動器包括標準商業化FPGA IC晶片及一或非揮發性IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，其中一或複數非揮發性記憶體IC晶片包括在裸片型式或複數晶片封裝型式的一(或複數)NAND快閃晶片，每一NAND快閃晶片可具有標準記憶體密度、容量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、128Gb、256Gb或512Gb，其中”b”代表位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32NAND記憶單元的堆疊層。
本發明另一範例揭露在多晶片封裝內的標準商業化邏輯運算驅動器，此標準商業化邏輯運算驅動器包括標準商業化FPGA IC晶片及一或非揮發性IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，其中一或複數非揮發性記憶體IC晶片包括在裸片型式或複數晶片封裝型式的一(或複數)NAND快閃晶片，標準商業化邏輯運算驅動器可具有一非揮發性晶片或非揮發性晶片，其記憶體密度、容量或尺寸大於或等於8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB或512GB，其中”B”代表8位元。
本發明另一範例揭露在多晶片封裝內的標準商業化邏輯運算驅動器，此標準商業化邏輯運算驅動器包括標準商業化FPGA IC晶片、專用I/O晶片、專用控制晶片及一或複數非揮發性記憶體IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，在邏輯運算驅動器中的複數晶片之間的通訊及邏輯運算驅動器與外部或外界(邏輯運算驅動器之外)之間的通訊的揭露內容如下：(1)專用I/O晶片可直接與其它晶片或邏輯運算驅動器內的晶片通訊，及專用I/O晶片也可直接與外部電路或外界電路(邏輯運算驅動器之外)直接通訊，專用I/O晶片包括二種I/O電路型式，一種型式具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯運算驅動器之外的外部電路或外界電路通訊，而另一型式具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊；(2)多個FPGA IC晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但是不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中多個FPGA IC晶片內的I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於多個FPGA IC晶片中的I/O電路，其中多個FPGA IC晶片中的I/O電路(例如，輸出電容或輸入電容小於2pF)連接或耦接至專用I/O晶片中的大型的I/O電路(例如，輸入電容或輸出電容大於3pF)作為與邏輯運算驅動器之外的外部電路或外界電路通訊；(3)專用控制晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但是不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中專用控制晶片內的I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於專用控制晶片中的I/O電路，此外，專用控制晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊，其中專利控制晶片包括(二者)小型及大型I/O電路分別用於二型的通訊；(4)一或複數非揮發性記憶體IC晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中一或複數非揮發性記憶體IC晶片中的一I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於I/O電路中的非揮發性記憶體IC晶片，此外，一或複數非揮發性記憶體IC晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊，其中一或多個非揮性記憶體IC晶片包括(二者)小型及大型I/O電路分別用於二型的通訊。上文中”物件X直接與物件Y通訊”意即是物件X(例如是邏輯運算驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯運算驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”意即是物件X(例如邏輯 運算驅動器中的第一晶片)可經由邏輯運算驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X下與物件Y下通訊”意即是物件X(例如是邏輯運算驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。
本發明另一方面範例揭露在多晶片封裝內的標準商業化邏輯運算驅動器更包括一專用控制晶片及一專用I/O晶片，此專用控制晶片及專用I/O晶片在單一晶片上所提供功能如上述所揭露之內容相同，此專用控制晶片及專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此專用控制晶片及專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片封裝上。使用在專用控制晶片及專用I/O晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在專用控制晶片及專用I/O晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如專用控制晶片及專用I/O晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是專用控制晶片及專用I/O晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET，針對在I/O晶片內的複數小型小型I/O電路，也就是小型驅動器或接收器、及大型I/O電路，也就是大型驅器或接收器皆可應用上述所揭露的專用控制晶片及專用I/O晶片的規範及內容。
邏輯運算驅動器內的複數晶片之間的通訊及邏輯運算驅動器內的每一晶片與邏輯運算驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制晶片及專用I/O晶片直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊，此專用控制晶片及專用I/O晶片包括I/O電路的二種型式，一種型式具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯運算驅動器之外的外部電路或外界電路通訊，而另一型式具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊；(2))多個FPGA IC晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但是不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中多個FPGA IC晶片內的I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用控制晶片及專用I/O晶片中的I/O電路，其中專用控制晶片及專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於多個FPGA IC晶片中的I/O電路，其中多個FPGA IC晶片中的I/O電路；(3)一或複數非揮發性記憶體IC晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中一或複數非揮發性記憶體IC晶片中的一I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用控制晶片及專用I/O晶片中的I/O電路通訊，其中專用控制晶片及專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於I/O電路中的非揮發性記憶體IC晶片，此外，一或複數非揮發性記憶體IC晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊，其中一或多個非揮性記憶體IC晶片包括(二者)小型及大型I/O電路分別用於二型的通訊。”物件X直接與物件Y通訊”、”物件X下直接與物件Y通訊”及”物件X下與物件Y通訊”等敘述文字，己揭露於及定義於之前段落的內容中，此些敘述文字具有相同的意義。
本發明另一範例揭露一開發套件或工具，作為一使用者或開發者使用(經由)標準商業化邏輯運算驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買標準商業化邏輯運算驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至標準商業化邏輯運算驅動器中的非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一範例揭露在一多晶片封裝中的邏輯運算驅動器型式，邏輯運算驅動器型式更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property (IP))電路、特殊應用(,Application Specific(AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此IAC晶片可以使用先進於或等於、以下或等於40nm、20nm或10nm。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。
對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一範例揭露在多晶片封裝中的邏輯運算驅動器型式可包括整合上述專用控制晶片及IAC晶片功能的單一專用控制及IAC晶片(以下簡稱DCIAC晶片)，DCIAC晶片現今包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此外，DCIAC晶片可以使用先進於或等於、以下或等於40 nm、20nm或10nm。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片上。使用在DCIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCIAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DCIAC晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。或是DCIAC晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。若使用邏輯運算驅動器(包括DCIAC晶片晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發DCIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一範例揭露在多晶片封裝中的邏輯運算驅動器型式可包括整合上述專用控制晶片、專用I/O晶片及IAC晶片功能的單一專用控制、控制及IAC晶片(以下簡稱DCDI/OIAC晶片)，DCDI/OIAC晶片包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，此外，DCDI/OIAC晶片可以使用先進於或等於、以下或等於40nm、20nm或10nm。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片上。使用在DCDI/OIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCDI/OIAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DCDI/OIAC晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是DCDI/OIAC晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。例如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器(包括DCDI/OIAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發DCDI/OIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯運算驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成主要的軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片、DCIAC晶片或DCDI/OIAC晶片，關於此範例的揭露，可能是(1)設計及擁有IAC晶片、DCIAC晶片或DCDI/OIAC晶片；(2)從第三方採購裸晶型式或封裝型式的標準商業化FPGA晶片及標準商業化非揮發性記憶體晶片；(3)設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片、DCIAC晶片或DCI/OIAC晶片的邏輯運算驅動器；(3)為了創新技術或新應用需求安裝內部開發軟體至非揮發性晶片中的非揮發性記憶體IC晶片內；及(或)(4)賣己安裝程式的邏輯運算驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之ASIC IC晶片或COT IC晶片，例如比30nm、20nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯運算驅動器中的標準商業化FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例揭露在多晶片封裝中的邏輯運算驅動器型式可包括標準商業化FPGA IC晶片及一或非揮發性IC晶片，以及更包括一運算IC晶片與(或)計算IC晶片，例如使用先進半導體技術或先進世代技術設計及製造的一或多個中央處理器(CPU)晶片、一或多個圖形處理器(GPU)晶片、一或多個數位訊號處理(DSP)晶片、一或多個張量處理器(Tensor Processing Unit(TPU))晶片及(或)一或多個特殊應用處理器晶片(APU)，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，或是比使用在相同邏輯運算驅動器中的FPGA IC晶片更先進的半導體先進製程。或者，此處理IC晶片及計算IC晶片可以係系統單晶片(SOC)，其可包括：(1)CPU及DSP單元；(2)CPU及GPU單元；(3)DSP及GPU單元；或(4)CPU、GPU及DSP單元，處理IC晶片及計算IC晶片中的所使用的電晶體可能是FINFET、FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或一常規MOSFET。另外，處理IC晶片及計算IC晶片型式可包括封裝型式或合併在邏輯運算驅動器內，且處理IC晶片及計算IC晶片的組合可包括二型的晶片，組合類型如下所示：(1)處理IC晶片及計算IC晶片中的一型式為CPU晶片 及另一型式為GPU晶片；(2)處理IC晶片及計算IC晶片中的一型式為CPU晶片及另一型式為DSP晶片；(3)處理IC晶片及計算IC晶片中的一型式為CPU晶片及另一型式為TPU晶片；(4)處理IC晶片及計算IC晶片中的一型式為GPU晶片及另一型式為DSP晶片；(5)處理IC晶片及計算IC晶片中的一型式為GPU晶片及另一型式為TPU晶片；(6)處理IC晶片及計算IC晶片中的一型式為DSP晶片及另一型式為TPU晶片。此外，處理IC晶片及計算IC晶片型式可包括封裝型式或合併在邏輯運算驅動器內，且處理IC晶片及計算IC晶片的組合可包括三型的晶片，組合類型如下所示：(1)處理IC晶片及計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為DSP晶片型式；(2)處理IC晶片及計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為TPU晶片型式；(3)處理IC晶片及計算IC晶片中的一型式為CPU晶片、另一型式為DSP晶片及另一型式為TPU晶片型式；(4)處理IC晶片及計算IC晶片中的一型式為GPU晶片、另一型式為DSP晶片及另一型式為TPU晶片型式；(5)處理IC晶片及計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為TPU晶片型式。此外，處理IC晶片及計算IC晶片的組合類型可包括(1)複數GPU晶片，例如2、3、4或大於4個GPU晶片；(2)一或複數CPU晶片及(或)一或複數GPU晶片；(3)一或複數CPU晶片及(或)一或複數DSP晶片；(4)一或複數CPU晶片及(或)一或複數TPU晶片；或(5)一或複數CPU晶片、及(或)一或複數GPU晶片(或)一或複數TPU晶片，在上述所有的替代方案中，邏輯運算驅動器可包括一或處理IC晶片及計算IC晶片，及用於高速並聯運算及(或)計算功能的一或多個高速、高頻寬及寬位元寬快取SRAM晶片或DRAM IC晶片。例如邏輯驅動器可包括複數GPU晶片，例如2、3、4或大於4個GPU晶片，及複數寬位元寬(wide bit-width)及高頻寬(high bandwidth)緩存SRAM晶片或DRAM IC晶片，其中之一GPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及多個寬位元寬及高頻寬緩存SRAM晶片或DRAM IC晶片，其中之一TPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K。
邏輯運算晶片、運算晶片及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由)載板(中介載板)中的FISIP及(或)SISIP，並可使用小型I/O驅動器及小型接收器，其連接及通訊方式與在相同晶片中的內部電路相似或類式，其中FISIP及(或)SISIP將於後續的揭露中說明。此外，小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間或0.01pF與2pF之間，或是小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路與邏輯運算驅動器中的高速高頻寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.01pF與10pF之間、0.05pF與5pF之間、0.01pF與2pF之間，或小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
運算IC晶片或計算IC晶片或在邏輯運算驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此標準商業化FPGA IC晶片提 供(1)使用(可現場編程)功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2)用於(非現場編程)邏輯功能、處理器及操作的固定金屬交互線路。一旦FPGA IC晶片中的可現場編程金屬交互線路被編程，被編程的金屬交互線路與在FPGA晶片中的固定金屬交互線路一起提供針對一些應用的一些特定功能。一些操作的FPGA晶片可被操作與運算IC晶片與計算IC晶片或在同一邏輯運算驅動器中的晶片一起提供強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例揭露在邏輯運算驅動器中使用的標準商業化FPGA IC晶片，使用先進半導體技術或先進世代技術設計及製造的標準商業化FPGA晶片，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，標準商業化FPGA IC晶片由以下段落中揭露製造過程之步驟：
(1)提供一半導體基板(例如一矽基板)或一絕緣層上覆矽(Silicon-on-Insulator；SOI)基板，其中晶圓的形式及尺寸例如是8吋、12吋或18吋，複數電晶體經由先進半導體技術或新世代技術晶圓製程技術形成在基板表面，電晶體可能是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET；(2)經由晶圓製程在基板(或晶片)表面上或含有電晶體的層面上形成一第一交互連接線結構(第一交互連接線結構in,on or of the Chip(FISC))，此FISC包括交互連接線金屬層，在交互連接線金屬層之間具有一金屬間介電層，此FISC結構可經由執行一單一鑲嵌銅製程及(或)一雙鑲嵌銅製程而形成，例如，在交互連接線金屬層中一交互連接線金屬層中的金屬線可經由單一鑲嵌銅製程形成，如下步驟如示：(i)提供一第一絕緣介電層(可以是一金屬間介電層位在暴露通孔金屬層或暴露在外的金屬接墊、金屬線或交互連接線的上表面)，第一絕緣介電層的最頂層例如可以是一低介電系數(Low K)介電層，例如是一碳基氧化矽(SiOC)層；(ii)例如以化學氣相沉積(Chemical Vapor Deposition(CVD))方法沉積一第二絕緣介電層在整個晶圓上或在第一絕緣介電層上及在第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊、線或連接線上，第二絕緣介電層經由下列步驟形成(a)沉積一分層用之底部蝕刻停止層，例如一碳基氮化矽(SiON)層在第一絕緣介電層中位於最頂層表面上及第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊、線或連接線上；(b)接著沉積一低介電係數介電層在分層用之底部蝕刻停止層上，例如一SiOC層，此低介電常數介電材質之介電常數小於氧化矽材質，SiOC層及SiON層可經由化學氣相沉積方式沉積，FISC的第一絕緣介電層及第二絕緣介電層的材質包括一無機材質、或包括矽、氮、碳及(或)氧的化合物；(iii)接著形成溝槽或開孔在第二絕緣介電層中，經由以下步驟：(a)塗覆、曝光、形成溝槽或開孔在一光阻層中；(b)經由蝕刻的方式形成溝槽或複數開孔在第二絕緣介電層中，接著去除光阻層；(iv)然後沉積一黏著層在整個晶圓上，包括在第二絕緣介電層的溝槽或開孔內，例如係使用濺鍍或CVD的方式，形成一鈦層(Ti)或氮代鈦(TiN)層(厚度例如是在1納米至50納米之間)；(v)接著，形成一電鍍用種子層在黏著層上，例如濺鍍或CVD形成一銅種子層(其厚度例如介於3納米(nm)至200nm之間)；(vi)接著電鍍一銅層(其厚度例如是介於10nm至3000nm之間、介於10nm至1000nm之間、介於10nm至500nm之間)在銅種子層上；(vii)接著使用化學機械研磨程序(Chemical-Mechanical Process(CMP))移除在第二絕緣介電層中溝槽或開孔之外不想要的金屬(Ti或TiN/銅種子層/電鍍銅 層)，直到第二絕緣介電層的頂面被露出，保留在第二絕緣介電層內的溝槽或開孔中的金屬被用來作為FISC中的交互連接線金屬層的金屬接墊、金屬線或金屬連接線或金屬栓塞(金屬栓塞)。
另一例子，FISC中交互連接線金屬層的金屬線及連接線及FISC的金屬間介電層中的金屬栓塞可由雙鑲嵌銅製程形成，步驟如下：(1)提供第一絕緣介電層形成在暴露的金屬線及連接線或金屬墊表面上，第一絕緣介電層的最頂層例如是SiCN層或氮化矽(SiN)層；(2)形成包括複數絕緣介電層的一介電疊層在第一絕緣介電層的最頂層及在暴露的金屬線及連接線或金屬墊表面上，介電疊層從底部至頂端包括形成(a)一底部低介電係數介電層，例如一SiOC層(作為栓塞介電層或金屬間介電層使用)；(b)一分隔用之中間蝕刻停止層，例如一SiCN層或SiN層；(c)一低介電常數SiOC頂層(作為同一交互連接線金屬層中金屬線及連接線之間的絕緣介電層)；(d)一分層用之頂端蝕刻停止層，例如一SiCN層或SiN層。所有的絕緣介電層(SiCN層、SiOC層或SiN層)可經由化學氣相沉積方式沉積形成；(3)在介電疊層中形成溝槽、開口或穿孔，其步驟包括：(a)以塗佈、曝光及顯影一第一光阻層在光阻層中的溝槽或開孔內，接著(b)蝕刻曝露的分層用之頂端蝕刻停止層及頂端低介電SiOC層及停止在分隔用之中間蝕刻停止層(SiCN層或SiN層)，在介電疊層中形成溝槽或頂端開口，所形成的溝槽或頂端開口經由之後的雙鑲嵌銅製程形成交互連接線金屬層中的金屬線及連接線；(c)接著，塗佈、曝光及顯影一第二光阻層及在第二光阻層中形成開孔及孔洞；(d)蝕刻曝露的分隔用之中間蝕刻停止層(SiCN層或SiN層)，及底部低介電常數SiOC層及停止在第一絕緣介電層中的金屬線及連接線，形成底部開口或孔洞在介電疊層中底部，所形成的底部開口或孔洞經由之後雙鑲嵌銅製程形成金屬栓塞在金屬間介電層中，在介電疊層頂端中的溝槽或頂端開口與介電疊層底部中的底部開口或孔洞重疊，頂端的開口或孔洞尺寸比底部開口或孔洞尺寸更大，換句話說，從頂示圖觀之，介電疊層的底部中的底部開口及孔洞被介電疊層中頂端溝槽或開口圍住；(4)形成金屬線、連接線及金屬栓塞，步驟如下：(a)沉積黏著層在整在晶圓上，包括在介電疊層上及在介電疊層頂端內的蝕刻成的溝槽或頂端內，及在介電疊層底部內的底部開口或孔洞，例如，以濺鍍或CVD沉積Ti層或TiN層(其厚度例如是介於1nm至50nm之間)；(b)接著，沉積電鍍用種子層在黏著層上，例如濺鍍或CVD沉積銅種子層(其厚度例如是介於3nm至200nm之間)；(c)接著，電鍍一銅層在銅種子層上(其厚度例如是介於20nm至6000nm之間、10nm至3000之間或10nm至1000nm之間)；(d)接著，使用化學機械研磨方式移除位在溝槽或頂端開口外及在介電疊層內底部開口或孔洞不需要的金屬(Ti層或TiN層/銅種子層/電鍍銅層)，直至介電疊層的頂端表面被曝露。保留在溝槽或頂端開口內的金屬用以作為交互連接線金屬層中的金屬線或連接線，而保留在金屬間介電層中底部開口或孔洞用以作為金屬栓塞，用於連接金屬栓塞上方及下方的金屬線或連接線。在單一鑲嵌製程中，銅電鍍製程步驟及化學機械研磨製程步驟可形成交互連接線金屬層中的金屬線或連接線，接著再次執行銅電鍍製程步驟及化學機械研磨製程步驟形成金屬間介電層中的金屬栓塞在交互連接線金屬層上，換句話說，在單一鑲嵌銅製程，銅電鍍製程步驟及化學機械研磨製程步驟可被執行二次，用以形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層上。在雙鑲嵌製程中，銅電鍍製程步驟及化學機械研磨製程步驟只被執行一次，用於形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層下。可重複多次使用單一鑲嵌銅製程或雙鑲嵌銅製程，形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓 塞，用以形成FISC中交互連接線金屬層中的金屬線或連接線及金屬間介電層中的金屬栓塞，FISC可包括交互連接線金屬層中4至15層金屬線或連接線或6至12層金屬線或連接線。
在FISC內的金屬線或連接線係連接或耦接至底層的電晶體，無論是單一鑲嵌製程或雙向鑲嵌製程所形成FISC內的金屬線或連接線的厚度係介於3nm至500nm之間、介於10nm至1000nm之間，或是厚度小於或等於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，而FISC中的金屬線或連接線的寬度例如是介於3nm至500nm之間、介於10nm至1000nm之間，或寬度窄於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，金屬間介電層的厚度例如是介於3nm至500nm之間、介於10nm至1000nm之間，或是厚度小於或等於5nm、10nm、30nm、5可用於0nm、100nm、200nm、300nm、500nm或1000nm，FISC中的金屬線或連接線可作為可編程交互連接線。
(3)沉積一保護層(passivation layer)在整個晶圓上及在FISC結構上，此保護層係用於保護電晶體及FISC結構免於受到外部環境中的水氣或污染，例如是鈉游離粒子。保護層包括一游離粒子捕捉層例如是SiN層、SiON層及(或)SiCN層，此游離粒子捕捉層的厚度係大於或等於100nm、150nm、200nm、300nm、450nm或500nm，形成開口在保護層內，曝露出FISC最頂層的上表面。
(4)形成一第二交互連接線結構(Second交互連接線Scheme in,on or of the Chip(SISC))在FISC結構上，此SISC包括交互連接線金屬層，及交互連接線金屬層每一層之間的一金屬間介電層，以及可選擇性包括一絕緣介電層在保護層上及在SISC最底部的交互連接線金屬層與保護層之間，接著絕緣介電層沉積在整個晶圓上，包括在保護層上及保護層中的開口內，此67可具有平面化功能，一聚合物材質可被使用作為絕緣介電層，例如是聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，SISC的絕緣介電層的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或壓模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層經由塗佈、光罩曝光及顯影等步驟而形成複數開口在聚合物層內，在光感性光阻絕緣介電層中的開口與保護層中的開口重疊並曝露出FISC最頂端之金屬層表面，在某些應用或設計中，在聚合物層中的開口尺寸係大於保護層中的開口，而保護層部分上表面被聚合物中的開口曝露，接著光感性光阻聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接著在某些情況下，進行一浮凸(emboss)銅製程在固化後的聚合物層上及曝露在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面：(a)首先沉積一黏著層在整個晶圓的固化聚合物層上，及在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至200nm之間)；(c)塗佈、曝露及顯影光阻層在銅種子層上，經由之後接續的製程形成溝槽或開孔在光阻層內，用於形成SISC中的交互連接線金屬層之金屬線或連接線，其中在光阻層內的溝槽(開口)部分可對準固化聚合物層的開口整個面積，(經由後續程序，將形成金屬栓塞栓塞在固化聚合物層開口中)；在溝槽或開孔底 部曝露銅種子層；(d)接著電鍍一銅層(其厚度例如係介於0.3μm至20μm之間、介於0.5μm至5μm之間、介於1μm至10μm之間、介於2μm至20μm之間)在光阻層內的圖案化溝槽或開孔底部的銅種子層上；(e)移除剩餘的光阻層；(f)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在固化聚合物層的開口內，用於作為絕緣介電層內的金屬栓塞及保護層內的金屬栓塞；及浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層中的溝槽或開孔的位置(其中光阻層將在形成電鍍銅層後被移除)用於交互連接線金屬層的金屬線或連接線。形成絕緣介電層的製程及其開口，以及以浮凸銅製程形成絕緣介電層內的金屬栓塞及交互連接線金屬層的金屬線或連接線可被重覆而形成SISC中的交互連接線金屬層，其中絕緣介電層用於作為位在SISC中交互連接線金屬層之間的金屬間介電層，以及在絕緣介電層(現在是在金屬間介電層內)中的金屬栓塞用於連接或耦接交互連接線金屬層上下二層的金屬線或連接線，SISC中最頂層的交互連接線金屬層被SISC最頂層的絕緣介電層覆蓋，最頂層的絕緣介電層具有複數開口曝露最頂層的交互連接線金屬層的上表面，SISC可包括例如是2至6層的交互連接線金屬層或3至5層的交互連接線金屬層，SISC中交互連接線金屬層的金屬線或連接線具有黏著層(例如是Ti層或TiN層)及只位在金屬線或連接線底部的銅種子層，但沒有在金屬線或連接線的側壁，此FISC中交互連接線金屬層金屬線或連接線具有黏著層(例如是Ti層或TiN層)及位在金屬線或連接線底部及側壁的銅種子層。
SISC的交互連接金屬線或連接線連接或耦接至FISC的交互連接金屬線或連接線，或經由保護層中開口中的金屬栓塞連接至晶片內的電晶體，此SISC的金屬線或連接線厚度係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，而SISC的金屬線或連接線寬度係例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或寬度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm。金屬間介電層的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC的金屬線或連接線用於作為可編程交互連接線。
(5)形成含有焊錫層的微銅柱或凸塊(i)在SISC最頂層的交互連接線金屬層的上表面及SISC中絕緣介電層內的曝露的開口內，及(或)(ii)在SISC最頂層的絕緣介電層上。一金屬電鍍程序被執行而形成含有焊錫層的微銅柱或凸塊，其中金屬電鍍程序請參考上述段落所述說明，其步驟如下所示：(a)沉積一黏著層在整個晶圓上或在SISC結構中位於最頂層的介電層上，及在最頂層絕緣介電層中的開口內，例如，濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至300nm之間或介於3nm至200nm之間)；(c)塗佈、曝光及顯影一光阻層；在光阻層中形成複數開口或孔洞，用於之後的程序形成微金屬柱或凸塊，曝光(i)SISC的最頂端的絕緣層的開口底部的最頂端交互連接線金屬層的上表面；及(ii)曝光SISC最頂端絕緣介電層的區域或環形部，此區域係圍在最頂端絕緣介電層的開口；(d)接著，電鍍一銅層(其厚度例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於3μm至20μm之間或介於5μm至15μm之間)在光阻層圖案化開口或孔洞內的銅種子層 上；(e)接著，電鍍一焊錫層(其厚度例如係介於1μm至50μm之間、1μm至30μm之間、5μm至30μm之間、5μm至20μm之間、5μm至15μm之間、5μm至10μm之間、1μm至10μm之間或1μm至3μm之間)在光阻層開口內的電鍍銅層上；或者，一鎳層在電鍍焊錫層之前可先被電鍍形成在電鍍銅層上，此鎳層之厚度例如係介於1μm至10μm之間、3μm至10μm之間、3μm至5μm之間、1μm至5μm之間或1μm至3μm之間；(f)去除剩餘的光阻層；(g)去除或蝕刻未在電鍍銅層及電鍍焊錫層下方的銅種子層及黏著層；(h)將焊錫層回焊而形成焊錫銅凸塊，其中留下的金屬(Ti層(或TiN層)/銅種子層/電鍍銅層/電鍍銲錫)用以作為焊錫銅凸塊的一部分，此銲錫的材質可使用一無铅焊錫形成，此無铅焊錫在商業用途可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，含有焊錫層的微銅柱或銅凸塊連接或耦接至SISC的交互連接金屬線或連接線及FISC的交互連接金屬線或連接線，及經由SISC最頂端絕緣介電層的開口中的金屬栓塞連接至晶片中的電晶體。微金屬柱或凸塊的高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，微金屬柱或凸塊的剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，微金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
(6)切割晶圓取得分開的標準商業化FPGA晶片，標準商業化FPGA晶片依序從底部至頂端分別包括：(i)電晶體層；(ii)FISC；(iii)一保護層；(iv)SISC層及(v)微銅柱或凸塊，SISC最頂端的絕緣介電層頂面的層級的高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm。
本發明另一範例揭露一中介載板(中介載板)用於邏輯運算驅動器的多晶片封裝之覆晶組裝或封裝，此多晶片封裝係依據多晶片在中介載板(multiple-Chips-On-an-中介載板(COIP))的覆晶封裝方法製造，COIP多晶片封裝內的中介載板或基板包括：(1)高密度的交互連接線用於黏合或封裝在中介載板上的覆晶組裝中複數晶片之間的扇出(fan-out)繞線及交互連接線之用；(2)複數微金屬接墊及凸塊或金屬柱位在高密度的交互連接線上。IC晶片或封裝可被覆晶組裝、黏合或封裝至中介載板，其中IC晶片或封裝包括上述提到的標準商業化FPGA晶片、非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)運算IC晶片及(或)計算IC晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，形成非揮發性晶片的中介載板的步驟如下所示：
(1)提供一基板，此基板可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，此基板的材質可以是矽材 質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質，以下可以矽晶圓作為一基板為例，形成矽材質中介載板。
(2)在基板內形成穿孔，矽晶圓被用來作為例子形成金屬栓塞在基板內，矽晶圓底部表面的金屬栓塞在邏輯運算驅動器的最終產品被曝露，因此金屬栓塞變成穿孔，這些穿孔為矽穿孔栓塞(Trough-Silicon-Vias(TSVs))，經由以下步驟形成金屬栓塞在基板內：(a)沉積一光罩絕緣層在晶圓上，例如，一熱生成氧化矽層(SiO2)及(或)一CVD氮化矽層(SiN4)；(b)沉積光阻層，圖案化及接著從光阻層的孔洞或開口中蝕刻光罩絕緣層；(c)利用光罩絕緣層作為一蝕刻光罩蝕刻矽晶圓，而在光罩絕緣層的孔洞或開口位置下矽晶圓形成複數孔洞，二種孔洞或開口的型式被形成，一種型式是深孔洞，其深度係介於30μm至150μm之間或介於50μm至100μm之間，深孔洞的直徑及尺寸係介於5μm至50μm之間、介於5μm至15μm之間，另一型式為淺孔洞，其深度係介於5μm至50μm之間或介於5μm至30μm之間，淺孔洞的直徑及尺寸係介於20μm至150μm之間、介於30μm至80μm之間；(d)去除剩餘的光罩絕緣層，然後形成一絕緣襯層在孔洞的側壁，此絕緣襯層例如可是一熱生成氧化矽層及(或)一CVD氮化矽層；(e)經由金屬填流填入孔洞內形成金屬栓塞。鑲嵌銅製程，如上述所述，被用來形成深的金屬栓塞在深孔洞內，而浮凸銅製程，如上述所述，被用來形成淺金屬栓塞在淺孔洞內，在鑲嵌銅製程形成深的金屬栓塞的步驟為沉積一金屬黏著層，接著沉積一銅種子層，接著電鍍一銅層，此電鍍銅層製程係在整晶圓上電鍍直到深孔洞完整被填滿，而經由CMP之步驟去除孔洞外的不需要的電鍍銅、種子層及黏著層，在鑲嵌製程中形成深金屬栓塞的製程及材質與上述中說明及規範相同，在浮凸銅製程形成淺金屬栓塞的步驟為沉積一金屬黏著層，接著沉積一電鍍用種子層，接著塗佈及圖案化一光阻層在電鍍用種子層上，在淺的孔洞的側壁及底部及(或)沿著孔洞邊界的環形區域形成孔洞在光阻層內並曝露種子層，然後在光阻層內的孔洞內進行電鍍銅製程直到矽基板的淺孔洞被完全的填滿，而經由一乾蝕刻或濕蝕刻程序或經由一化學機械研磨(CMP)製程去除孔洞外的不需要的種子層及黏著層，在浮凸製程中形成淺金屬栓塞的製程及材質與上述中說明及規範相同。
(3)形成一第一交互連接金屬線在中介載板結構(First Interconnection Scheme on or of the Interposer(FISIP))，FISIP的金屬線或連接線及金屬栓塞經由上述說明中FPGA IC晶片中FISC中的金屬線或連接線及金屬栓塞的製程中的單一鑲嵌銅製程或雙鑲嵌銅製程所形成，此製程及材質可形成(a)交互連接線金屬層的金屬線或連接線；(b)金屬間介電層；及(c)FISIP內的金屬間介電層之金屬栓塞與上述說明中FPGA IC晶片中FISC中的說明相同，形成交互連接線金屬層的金屬線或連接線及金屬間介電層內的金屬栓塞的製程可重覆用單一鑲嵌銅製程或雙鑲嵌銅製程數次去形成交互連接線金屬層中的金屬線或連接線及FISIP的複數金屬間介電層內的金屬栓塞，FISIP中交互連接線金屬層的金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線的底部及側壁上。
FISIP在係連接或耦接至邏輯運算驅動器內的IC晶片之微銅凸塊或銅柱，及連接或耦接至中介載板之基板內的TSVs，FISIP的金屬線或連接線的厚度(無論是單一鑲嵌製程製造或雙鑲嵌製程製造)例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至2000nm之間，或厚度小於50nm、100nm、200nm、300nm、500nm、1000nm、1500nm或2000nm，FISIP的金屬線或連接線的寬度例如係小於或等於、50nm、100nm、150nm、200nm、300nm、500nm、1000nm、1500nm或2000nm，FISIP的金屬線或連接線的 最小間距，例如小於或等於100nm、200nm、300nm、400nm、600nm、1000nm、1500nm或2000nm，而金屬間介電層的厚度例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至2000nm之間，或厚度小於或等於50nm、100nm、200nm、300nm、500nm、1000nm或2000nm，FISIP的金屬線或連接線可被作為可編程交互連接線。
(4)形成中介載板上之第二交互連接線結構(SISIP)在FISIP結構上，SISIP包括交互連接線金屬層，其中交互連接線金屬層每一層之間具有金屬間介電層，金屬線或連接線及金屬栓塞被經由浮凸銅製程形成，此浮凸銅製程可參考上述FPGA IC晶片的SISC中形成金屬線或連接線及金屬栓塞的說明，製程及材質可形成(r)交互連接線金屬層的金屬線或連接線；(b)金屬間介電層；(c)在金屬間介電層內的金屬栓塞，其中此部分的說明與上述形成FPGA IC晶片的SISC相同，形成交互連接線金屬層的金屬線或連接線及在金屬間介電層內的金屬栓塞可使用浮凸銅製程重覆數次形成交互連接線金屬層的金屬線或連接線及金屬間介電層內的金屬栓塞，SISIP可包括1層至5層的交互連接線金屬層或1層至3層的交互連接線金屬層。或者，在中介載板上的SISIP可被省略，及COIP只具有FISIP交互連接線結構在中介載板之基板上。或者，在中介載板上的FISIP可被省略，COIP只具有SISIP交互連接線結構在中介載板之基板上。
SISIP的金屬線或連接線的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISIP的金屬線或連接線的寬度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或2μm至10μm之間，或寬度小於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，金屬間介電層的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISIP的金屬線或連接線可被作為可編程交互連接線。
(5)微銅柱或凸塊形成(i)在SISIP的頂端絕緣介電層開口曝露SISIP最頂端交互連接線金屬層的上表面；或(ii)在FISIP最頂端絕緣介電層的開口內曝露的FISIP的頂端交互連接線金屬層的上表面，在此範例中，SISIP可被省略。經由如上述說明的浮凸銅製程形成微銅柱或凸塊在中介載板上。
在中介載板上微金屬柱或凸塊的高度例如係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於1μm至10μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm、10μm或5μm，微金屬柱或凸塊在剖面視圖中最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於1μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，微金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於1μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm、10μm或5μm。
本發明另一範例提供一方法，依據覆晶組裝多晶片封裝技術及製程，使用具有FISIP、微銅凸塊或銅柱及TSVs的中介載板，可形成邏輯運算驅動器在COIP多晶片封裝中，形成COIP多晶片封裝邏輯運算驅動器的製程步驟如下所示：
(1)進行覆晶組裝、接合及封裝：(a)第一提供中介載板，此中介載板包括FISIP、SISIP、微銅凸塊或銅柱及TSVs、及IC晶片或封裝，接著覆晶組裝、接合或封裝IC晶片或封裝至中介載板上，中介載板的形成方式如上述說明示，IC晶片或封裝被組裝、接合或封裝至中介載板上，包含上述說明提到的複數晶片或封裝：標準商業化FPGA晶片、非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)計算晶片及(或)複數運算晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，所有的複數晶片以覆晶封裝方式在複數邏輯運算驅動器中，其中包括具有焊錫層的微銅柱或凸塊在晶片中位於最頂層的表面，具有焊錫層的微銅柱或凸塊的頂層表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm；(b)複數晶片為覆晶組裝、接合或封裝在中介載板相對應的微銅凸塊或金屬柱上，其中具有電晶體的晶片表面或一側朝下接合，晶片的矽基板的背面(也就是沒有電晶體的表面或一側)朝上；(c)例如係以點膠機滴注方式填入底部填充材料(underfill)至中介載板、IC晶片(及IC晶片的微銅凸塊或銅柱及中介載板)之間，此底部填充材料包括環氧樹脂或化合物，及此底部填充材料可在100℃、120℃或150℃被固化或這些溫度之上被固化。
(2)例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或壓模方式將一材料、樹脂或化合物填入複數晶片之間的間隙及覆蓋在複數晶片的背面，此壓模方式包括壓力壓模(使用上模及下模的方式)或澆注壓模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的壓模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模)中介載板之上及在複數晶片的背面上至一水平面，如(i)將複數晶片的間隙填滿；(ii)將複數晶片的背面最頂端覆蓋，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或壓模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到所有IC晶片的背面全部曝露。
(3)薄化中介載板以曝露在中介載板背面的TSVs的表面，一晶圓或面板的薄化程序，例如經由化學機械研磨方式、拋光方式或晶圓背面研磨方式進行去除部分晶圓或面板，而使晶圓或面板變薄，使TSVs的表面在中介載板的背面曝露。
FISIP的交互連接金屬線或連接線及(或)中介載板的SISIP對邏輯運算驅動器可能：(a)包括一金屬線或連接線的交互連接網或結構在FISIP及(或)邏輯運算驅動器的SISIP可連接或耦接至複數電晶體、FISC、SISC及(或)邏輯運算驅動器的FPGA IC晶片的微銅柱或凸塊連 接至電晶體、FISC、SISC及(或)在同一邏輯運算驅動器內的另一FPGA IC晶片封裝的微銅柱或凸塊，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可經由中介載板內的TSVs連接至在邏輯運算驅動器外的外界或外部複數電路或複數元件，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可以是一網狀線路或結構，用於複數訊號、電源或接地供電；(b)包括在FISIP內金屬線或連接線的交互連接網或結構及(或)邏輯運算驅動器的SISIP連接至邏輯運算驅動器內的IC晶片之微銅柱或凸塊，FISIP內的金屬線或連接線之交互連接網或結構及(或)SISIP可經由中介載板內的TSVs連接至在邏輯運算驅動器外的外界或外部複數電路或複數元件，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可係網狀線路或結構，用於複數訊號、電源或接地供電；(c)包括在FISIP內交互連接金屬線或連接線及(或)邏輯運算驅動器的SISIP可經由中介載板基板內的一或複數TSVs連接至在邏輯運算驅動器外的外界或外部複數電路或複數元件，在交互連接網或結構內的交互連接金屬線或連接線及SISIP可用於複數訊號、電源或接地供電。在這種情況下，例如在中介載板的基板內的一或複數TSVs例如可連接至邏輯運算驅動器的專用I/O晶片之I/O電路，I/O電路在此情況下可係一大型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF；(d)包括在FISIP內的金屬線或連接線之交互連接網或結構及(或)邏輯運算驅動器的SISIP用於連接至複數電晶體、SISIP、SISC及(或)邏輯運算驅動器的FPGA IC晶片之微銅柱或凸塊連接至複數電晶體、SISIP、SISC及(或)在邏輯運算驅動器內另一FPGA IC晶片封裝的微銅柱或凸塊，但沒有連接至在邏輯運算驅動器外的外界或外部複數電路或複數元件，也就是說，邏輯運算驅動器的中介載板之基板內沒有TSV連接至FISIP的或SISIP的金屬線或連接線的交互連接網或結構，在此種情況，FISIP內的及SISIP內的金屬線或連接線之交互連接網或結構可連接或耦接至邏輯運算驅動器內的FPGA晶片封裝之片外(off-chip)I/O電路，I/O電路在此種情況可以是小型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10pF、5pF、3pF、2pF或1pF；(e)包括邏輯運算驅動器的FISIP內的或SISIP內的金屬線或連接線之一交互連接網或結構用於連接或耦接至邏輯運算驅動器內的IC晶片之IC晶片的複數微銅柱或凸塊，但沒有連接至在邏輯運算驅動器外的外界或外部複數電路或複數元件，也就是說，邏輯運算驅動器的中介載板之基板內沒有TSV連接至FISIP的或SISIP的金屬線或連接線的交互連接網或結構，在此種情況，FISIP內的及SISIP內的金屬線或連接線之交互連接網或結構可連接或耦接至電晶體、FISC、SISC及(或)邏輯運算驅動器的FPGA IC晶片之微銅柱或凸塊不經過任一FPGA IC晶片的I/O電路。
(4)形成焊錫銅凸塊在複數TSVs曝露的底部表面，對於淺TSVs而言，曝露的底部表面區域足夠大到可用作基底，以形成焊錫銅凸塊在曝露的銅表面上；而對於深TSVs而言，曝露的底部表面區域沒有大到可用作基底，以形成焊錫銅凸塊在曝露的銅表面上，因此一浮凸銅製程可被執行而形成複數銅接墊作為基底，用於形成焊錫銅凸塊在曝露的銅表面上；為了此揭露的目的，晶圓或面板作為中介載板被上下顛倒，使中介載板在頂端而IC晶片在底部，IC晶片的電晶體正面朝上，IC晶片的背面及壓模化合物在底部，複數基底銅接墊經由執行一浮凸 銅製程形成，如以下步驟：(a)沉積及圖案化一絕緣層，例如一聚合物層，在整個晶圓或面板上，及在絕緣層開口或孔洞中所曝露TSVs表面上；(b)沉積一黏著層在此絕緣層上，及在絕緣層開口或孔洞中所曝露TSVs表面上，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(c)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(d)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的開口及孔洞並曝露銅種子層，用於形成之後的銅接墊，在光阻層的開口可對準絕緣層內的開口；及延伸至絕緣層的開口之外至一絕緣層的開口周圍區域(將形成銅接墊)；(e)接著電鍍一銅層(其厚度例如係介於1μm至50μm之間、介於1μm至40μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間或介於1μm至3μm之間)在光阻層的開口內的銅種子層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，剩下的黏著層/種子層/電鍍銅層被用於作為銅接墊，此焊錫銅凸塊可經由網板印刷方式或錫球植球方式形成，接著經由焊錫迴焊程序在複數淺TSVs曝露的表面或複數電鍍銅接墊，用於形成焊錫銅凸塊的材質可以是無铅銲錫，此無铅焊錫在商業用途可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，焊錫銅凸塊用於連接或耦接IC晶片，例如係專用I/O晶片，經由IC晶片的微銅柱或凸塊及經由FISIP、SISIP及中介載板或基板的TSVs連接至邏輯運算驅動器之外的外部電路或元件，焊錫銅凸塊的高度例如是介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高於或等於75μm、50μm、30μm、20μm、15μm或10μm，焊錫銅凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近焊錫銅凸塊之間的最小空間(間隙)例如係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，焊錫銅凸塊可用於邏輯運算驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film(COF)封裝技術，此焊錫銅凸塊封裝製程包括使用焊錫焊劑(solder flux)或不使用焊錫焊劑情況下進行焊錫流(solder flow)或迴焊(reflow)程序，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，焊錫銅凸塊被設置在邏輯運算驅動器封裝的正面(上面)，其正面具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的焊錫銅凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在靠近邏輯運算驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
或者，銅柱或凸塊可被形成在TSVs曝露的底部表面，為此目的，將晶圓或面板 上下顛倒，中介載板在頂端，而IC晶片在底部，IC晶片的電晶體正面朝上，IC晶片的背面及壓模化合物在底部，銅柱或凸塊經由執行一浮凸銅製程形成，如以下步驟：(a)沉積及圖案化一絕緣層，例如一聚合物層，在整個晶圓或面板上，及在絕緣層開口或孔洞中所曝露TSVs表面上；(b)沉積一黏著層在此絕緣層上，及在絕緣層開口或孔洞中所曝露TSVs表面上，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(c)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(d)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的開口及孔洞並曝露銅種子層，用於形成之後的銅柱或凸塊，在光阻層內的開口可對準絕緣層內的開口；及延伸至絕緣層的開口之外至一絕緣層的開口周圍區域(將形成銅柱或凸塊)；(e)接著電鍍一銅層(其厚度例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間)在光阻層的開口內的銅種子層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，剩下的金屬層被用於作為銅柱或凸塊，銅柱或凸塊可用於連接或耦接至邏輯運算驅動器的複數晶片，例如是專用I/O晶片，至邏輯運算驅動器之外的外部電路或元件，銅柱或凸塊的高度例如是介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高於或等於50μm、30μm、20μm、15μm或10μm，銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，複數銅凸塊或銅金屬柱可用於邏輯運算驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film(COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，基板、軟板或母板可包括複數金屬接合接墊或凸塊在其表面，此複數金屬接合接墊或凸塊具有一銲錫層在其頂端表面用於焊錫流或熱壓合程序將銅柱或凸塊接合在邏輯運算驅動器封裝上，此銅柱或凸塊設置在邏輯運算驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的銅柱或凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯運算驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯運算驅動器封裝的中心區域。
或者，金凸塊可被形成在TSVs曝露的底部表面，為此目的，將晶圓或面板上下顛倒，中介載板在頂端，而IC晶片在底部，IC晶片的電晶體正面朝上，IC晶片的背面及壓模化合物在底部，金凸塊經由執行一浮凸銅製程形成，如以下步驟：(a)沉積及圖案化一絕緣層，例如一聚合物層，在整個晶圓或面板上，及在絕緣層開口或孔洞中所曝露TSVs表面上；(b)沉積一黏著層在此絕緣層上，及在絕緣層開口或孔洞中所曝露TSVs表面上，例如濺鍍或CVD沉積 一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(c)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一金種子層(其厚度例如係介於1nm至300nm之間或介於1nm至50nm之間)；(d)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的開口及孔洞並曝露銅種子層，用於形成之後的金凸塊，在光阻層內的開口可對準絕緣層的開口；及延伸至絕緣層的開口之外至一絕緣層的開口周圍區域(將形成金凸塊)；(e)接著電鍍一金層(其厚度例如係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間)在光阻層的開口內的金種子層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍金層下方的金種子層及黏著層，剩下的金屬層(Ti層(或TiN層)/金種子層/電鍍金層)被用於作為金凸塊，金凸塊可用於連接或耦接至邏輯運算驅動器的複數晶片，例如是專用I/O晶片，至邏輯運算驅動器之外的外部電路或元件，金凸塊的高度例如是介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於、低於或等於40μm、30μm、20μm、15μm或10μm，金凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於或等於40μm、30μm、20μm、15μm或10μm，最相近金柱或金凸塊之間的最小空間(間隙)例如係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於或等於40μm、30μm、20μm、15μm或10μm，金凸塊可用於邏輯運算驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film(COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，當金凸塊使用COF技術時，金凸塊係利用熱壓接合方至接合至軟性電路軟板(flexible circuit film or tape.)上，COF封裝所使用的金凸塊具有非常高數量的I/Os在一小面積上，且每一金凸塊之間的間距小於20μm，在邏輯運算驅動器封裝4邊周圍區域金凸塊或I/Os用於複數訊號輸入或輸出，例如10nm寬度的方形的邏輯運算驅動器封裝具有二圈(環)(或二行)沿著邏輯運算驅動器封裝體的4邊，例如是大於或等於5000個I/Os(金凸塊之間的間距為15μm)、4000個I/Os(金凸塊之間的間距為20μm)或2500個I/Os(金凸塊之間的間距為15μm)，使用2圈或二行的沿著邏輯運算驅動器封裝邊界設計理由是因為當邏輯運算驅動器封裝體的單層在單邊金屬線或連接線使用時，可容易從邏輯運算驅動器封裝體扇出連接(fan-out)，在軟性電路板的複數金屬接墊具有金層或焊錫層在最頂層表面，當軟性電路板的複數金屬接墊具有金層在最頂層表面時，可使用金層至金層的熱壓接合的COF組裝技術，當軟性電路板的複數金屬接墊具有銲錫層在最頂層表面時，可使用金層至焊錫層的熱壓接合的COF組裝技術，此金凸塊設置在邏輯運算驅動器封裝的正面表面(上面)具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的金凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯運算驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯運算驅動器封裝的中心區域。
(5)切割己完成的晶圓或面板，包括經由在二相鄰的邏輯運算驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯運算驅動器之間的複數晶片被分 離或切割成單獨的邏輯運算驅動器單元。
本發明另一範例提供標準商業化coip複數晶片封裝邏輯運算驅動器，此標準商業化COIP邏輯運算驅動器可在可具有一定寬度、長度及厚度的正方形或長方形，一工業標準可設定邏輯運算驅動器的直徑(尺寸)或形狀，例如COIP多晶片封裝邏輯運算驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，COIP-多晶片封裝邏輯運算驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，另外，金屬凸塊或金屬柱在邏輯運算驅動器內的中介載板上可以係為標準尺寸，例如是一MxN的陣列區域，其二相鄰金屬凸塊或金屬柱之間具有標準間距尺寸或空間尺寸，每一金屬凸塊或金屬柱位置也在一標準位置上。
本發明另一範例提供邏輯運算驅動器包括複數單層封裝邏輯運算驅動器，及在多晶片封裝的每一單層封裝邏輯運算驅動器如上述說明揭露，複數單層封裝邏輯運算驅動器的數量例如是2、5、6、7、8或大於8，其型式例如是(1)覆晶封裝在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package(POP))技術，此方式就一單層封裝邏輯運算驅動器封裝在其它單層封裝邏輯運算驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology(SMT))。
本發明另一範例提供一方法用於單層封裝邏輯運算驅動器適用於堆疊POP封裝技術，用於POP封裝的單層封裝邏輯運算驅動器的製程步驟及規格與上述段落中描述的COIP多晶片封裝邏輯運算驅動器相同，除了在形成封裝體穿孔(Through-Package-Vias,TPVs)或聚合物穿孔(Thought Polymer Vias,TPVs)在邏輯運算驅動器的複數晶片的間隙之間、及(或)邏輯運算驅動器封裝的周邊區域及邏輯運算驅動器內的晶片邊界之外。TPVs用於連接或耦接在邏輯運算驅動器正面(上面)的電路或元件至邏輯運算驅動器封裝背面(底部)、正面為中介載板或基板的一側面，其中複數晶片具有電晶體的一側朝上，具有TPVs的單層封裝邏輯運算驅動器可使用於堆疊邏輯運算驅動器，此單層封裝邏輯運算驅動器可是標準型式或標準尺寸，例如單層封裝邏輯運算驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯運算驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯運算驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝邏輯運算驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有TPVs的邏輯運算驅動器經由另一組銅柱或凸塊設置在中介載板上形成，其銅凸塊或銅柱的高度比用於中介載板上的複晶封 裝(複晶微銅柱或凸塊)的SISIP及(或)FISIP上之微銅凸塊或銅柱高，形成複晶微銅凸塊或銅柱的製程步驟己揭露在上述段落中，這裡再將形成複晶微銅凸塊或銅柱的製程步驟再說明一次，以下為形成TPVs的製程步驟：(a)在SISIP的頂端交互連接線金屬層之頂端表面上、曝露在SISIP最頂端的絕緣介電層的開口，或(b)在FISIP最頂端交互連接線金屬層的上表面上，曝露在FISIP最頂端的絕緣介電層的開口，在此範例中SISIP可省略。接著進行一雙鑲嵌銅製程形成(a)使用在覆晶(IC晶片)封裝上的微銅柱或凸塊，及(b)在中介載板上的TPVs，如下所述：(i)沉積黏著層在整個晶圓或面板最頂端絕緣介電層(SISIP的或FISIP)表面上，及位在最頂端絕緣層的開口底部的SISIP的或FISIP的最頂端交互連接層所曝露的頂端表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如是介於1nm至200nm之間或介於5nm至50nm之間)；(ii)然後沉積一電鍍用種子層在黏著層上，例如濺鍍或CVD沉積銅種子層(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii)沉積一第一光阻層，及第一光阻層經由塗佈、曝光及顯影形成圖案化開口或孔洞在第一光阻層內，用於形成之後的覆晶微銅柱或凸塊，第一光阻層具有一厚度例如介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間、或介於3μm至10μm之間，或厚度小於或等於60μm、30μm、20μm、15μm、10μm或5μm，在第一光阻層的開口或孔洞可對準最頂端絕緣層的開口，及可延伸至絕緣介電層的開口之外至圍繞在一絕緣介電層內開口周圍區域；(iv)接著電鍍一銅層(其厚度例如係介於1μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於1μm至15μm之間或介於1μm至10μm之間，或小於或等於60μm、30μm、20μm、15μm、10μm或5μm)在光阻層的圖案化開口內的銅種子層上；(v)移除剩餘的第一光阻層，使電鍍銅種子層的表面曝露；(vi)沉積一第二光阻層，及第二光阻層經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內、並曝露第二光阻層內的開口及孔洞底部的銅種子層，用於形成之後的覆晶TPVs，第二光阻層具有一厚度例如介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，在光阻層內的開口或孔洞的位置在邏輯運算驅動器內的晶片之間，及(或)在邏輯運算驅動器封裝周圍區域及在邏輯運算驅動器內複數晶片邊界之外(在之後的製程中，這些晶片係以覆晶封方接合至覆晶微銅柱或凸塊上)；(vii)接著電鍍一銅層(其厚度例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間)在第二光阻層的圖案化開口或孔洞內的銅種子層上；(viii)移除剩餘的第二光阻層以曝露銅種子層；(ix)移除或蝕刻未在TPVs及覆晶微銅柱或凸塊的電鍍銅下方的銅種子層及黏著層。或者，微銅柱或凸塊可形成在TPVs的位置上，同時形成覆晶微銅柱或凸塊，其製程步驟為上述(i)至(v)，在此種情況，在步驟(vi)中，在沉積第二光阻層，及經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內，在TPVs的位置的微型銅柱或凸塊的上表面被第二光阻層之開口或孔洞曝露，而覆晶微銅柱或凸塊的上表面沒有被曝露TPVsTPVs；及在步驟(vii)開始從第二光阻層之開口或孔洞中所曝露的覆晶微銅柱或凸塊上表面電鍍一銅層，TPVs的高度(從最頂端絕緣層的上表面至銅柱或凸塊上表面之間的距離)例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介 於10μm至40μm之間、介於10μm至30μm之間，或大於、高於或等於50μm、30μm、20μm、15μm或5μm，TPVs的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近TPV之間的最小空間(間隙)例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
中介載板的晶圓或面板具有FISIP、SISIP、複數覆晶微銅柱及高的銅柱或凸塊(TPVs)，然後用覆晶封裝或接合IC晶片至中介載板上的覆晶微銅柱或凸塊上以形成一邏輯運算驅動器，用TPVs形成邏輯運算驅動器的揭露及規格與上述段落說明相同，包括覆晶封裝或接合、底部填充材料、壓模、壓模材料平面化、矽中介載板薄化及金屬接墊、在中介載板上(或下)金屬柱或凸塊的結構(組成)，以下再次揭露一些步驟：用於形成上述邏輯運算驅動器的製程步驟：(1)用於形成上述揭露的邏輯運算驅動器：TPVs位在IC晶片之間，滴注器需要一明確的空間去進行底部填充材料的滴注，就是底部填充材料的滴注路徑在沒有TPVs的位置，在步驟(2)用於形成上述邏輯運算驅動器：一材料、樹脂或化合物被使用至(i)填流複數晶片之間的間隙；(ii)複數晶片背面表面(具有IC晶片朝下)；(iii)填充在中介載板上的銅柱或凸塊(TPVs)之間的間隙；(iv)覆蓋在晶圓或面板上的銅柱或凸塊(光阻層)的上表面。使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至一水平面至(i)在晶圓或面板上的銅柱或凸塊(TPVs)的上表面全部曝露於外，曝露的TPVs上表面被用作為金屬接墊，且使用POP封裝方式使金屬接墊接合至在邏輯運算驅動器上的其它電子元件(在邏輯運算驅動器上側且IC晶片朝下)，或者，焊錫銅凸塊可經由網板印刷或植球方式形成在TPVs曝露的上表面上，焊錫銅凸塊被使用於連接或組裝邏輯運算驅動器至邏輯運算驅動器(IC晶片朝下)上側的其它電子元件。
本發明另一範例提供形成堆疊邏輯運算驅動器的方法，例如經由以下製程步驟：(i)提供一第一單層封裝邏輯運算驅動器，第一單層封裝邏輯運算驅動器為分離或晶圓或面板型式，其具有銅柱或凸塊、焊錫銅凸塊或金凸塊朝下，及其曝露的TPVs複數銅接墊朝上(IC晶片係朝下)；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯運算驅動器設在所提供第一單層封裝邏輯運算驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，經由印刷焊錫層或焊錫膏、或光阻層的銅接墊上的助焊劑，接著覆晶封裝、連接或耦接銅柱或凸塊、焊錫銅凸塊或在第二分離單層封裝邏輯運算驅動器的金凸塊至第一單層封裝邏輯運算驅動器的TPVs之銅接墊上的焊錫或焊錫膏，經由覆晶封裝方式進行封裝製程，此製程係類似於使用在IC堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯運算驅動器上的銅柱或凸塊、焊錫銅凸塊或金凸塊至第一單層封裝邏輯運算驅動器的TPVs上的銅接墊，一第三分離單層封裝邏輯運算驅動器可被覆晶封裝組裝、並連接或耦接至第二單層封裝邏輯運算驅動器的TPVs所曝露的複數銅接墊，可重覆POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯運算驅動器(例如多於或等於n個分離單層封裝邏輯運算驅動器，其 中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器為分離型式，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯運算驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯運算驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯運算驅動器。
本發明另一範例提供適用於堆疊POP組裝技術的一單層封裝邏輯運算驅動器的方法，單層封裝邏輯運算驅動器用於POP封裝組裝係依照上述段落中描述的複數COIP多晶片封裝相同的製程步驟及規格，除了形成位在單層封裝邏輯運算驅動器背面的背面金屬交互連接線結構(以下簡稱BISD)及封裝穿孔或聚合物穿孔(TPVs)在邏輯運算驅動器中複數晶片之間的間隙，及(或)在邏輯運算驅動器封裝周圍區域及在邏輯運算驅動器內複數晶片邊界(具有複數電晶體的IC晶片朝下)，BISD可包括在交互連接線金屬層內的金屬線、連接線或金屬板，及BISD形成IC晶片(具有複數電晶體IC晶片的一側朝下)背面上，在壓模化合物平坦化處理步驟後，曝露TPVs上表面，BISD提供額外交互連接線金屬層或邏輯運算驅動器封裝背面的連接層，包括在邏輯運算驅動器(具有複數電晶體的IC晶片之一側朝下)的IC晶片正上方且垂直的位置，TPVs被用於連接或耦接邏輯運算驅動器的中介載板上的電路或元件(例如FISIP及(或)SISIP)至邏輯運算驅動器封裝背面(例如是BISD)，具有TPVs及BISD的單層封裝邏輯運算驅動器可使用於堆疊邏輯運算驅動器，此單層封裝邏輯運算驅動器可是標準型式或標準尺寸，例如單層封裝邏輯運算驅動器可具有一定寬度、長度及厚度的正方型或長方型，及(或)在BISD上的複數銅接墊、銅柱或銲錫銅凸塊的位置具有標準布局，一工業標準可設定單層封裝邏輯運算驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯運算驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝邏輯運算驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有BISD的邏輯運算驅動器形成，係經由形成金屬線、連接線或金屬板在IC晶片(具有複數電晶體的IC晶片那一側朝下)背面上的交互連接線金屬層上、壓模化合物，及壓模化合物平坦化步驟後所曝露的TPVs之上表面，BISD形的製程步驟為：(a)沉積一最底端的種子層在整個晶圓或面板上、IC晶片曝露背面上、TPVs的曝露的上表面及壓模化合物表面，最底端絕緣介電層可以是聚合物材質，例如包括聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此最底端的聚合物絕緣介電層可經由旋塗、網版印刷、滴注或壓模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層經由塗佈、光罩曝光及顯影等步驟而形成複數開口在聚合物層內，在最底端絕緣介電層內的開口曝 露TPVs的上表面，最底端聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化最底端聚合物層的厚度係介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或大於(厚於)或等於3μm、5μm、10μm、20μm或30μm；(b)進行一浮凸(emboss)銅製程以形成金屬栓塞在固化最底端聚合物絕緣介電層的開口內，及以形成BISD最底端交互連接線金屬層的金屬線、連接線或金屬板：(i)沉積黏著層在整個晶圓或面板在最底端絕緣介電層上及在固化最底端聚合物層內複數開口的底部TPVs曝露上表面上，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(ii)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii)經由塗佈、曝露及顯影光阻層，曝露銅種子層在光阻層內複數溝槽、開口或孔洞的底部上，而在光阻層內的溝槽、開口或孔洞可用於形成之後最底端交互連接線金屬層的金屬線、連接線或金屬板，其中在光阻層內的溝槽、開口或孔洞可對準最底端絕緣介電層內的開口，及可延伸最底端絕緣介電層的開口；(iv)然後電鍍一銅層(其厚度例如係介於5μm至80μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間)在光阻層內圖案化溝槽開口或孔洞上；(v)移除剩餘的光阻層；(vi)移除移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層內的內圖案化溝槽開口或孔洞(註：光阻層現在己被清除)，其用於作為BISD的最底端交互連接線金屬層之金屬線、連接線或金屬板，及此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在最底端絕緣介電層複數開口內被用來作為BISD的最底端絕緣介電層之金屬栓塞，形成最底端絕緣介電層的製程及其複數開口，及浮凸銅製程用來形成金屬栓塞在交互連接線金屬層最底端的金屬線、連接線或金屬板及在最底端絕緣介電層內，可被重覆而形成BISD內交互連接線金屬層的金屬層；其中重覆最底端絕緣介電層被用作為BISD之交互連接線金屬層之間的金屬間介電層，以及使用上述揭露的浮凸銅製程，在最底端絕緣介電層(現在金屬間介電層內)內金屬栓塞可用作為連接或耦接BISD的交互連接線金屬層之間、上面及底部的金屬栓塞的金屬線、連接線或金屬板，形成複數銅接墊、焊錫銅凸塊、銅柱在曝露在BISD的最頂端絕緣介電層內開口內金屬層上，銅接墊、銅柱或銲錫銅凸塊的位置係在：(a)邏輯運算驅動器內的複數晶片之間的間隙之上；(b)及(或)在邏輯運算驅動器封裝體周圍區域及邏輯運算驅動器內複數晶片的邊界外；(c)及/或直接垂直於在IC晶片背面上。BISD可包括1至6層的交互連接線金屬層或2至5層的交互連接線金屬層，BISD的金屬線、連接線或金屬板交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁，FISIP的及FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISD的金屬線、連接線或金屬板的厚度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚於(大於)或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金屬線或連接線寬度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或寬於或等 於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金屬間介電層厚度例如係介於0.3μm至50μm之間、介於0.5μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚於或等於0.3μm、0.7μm、1μm、2μm、3μm或5μm，金屬板在BISD的交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5μm至50μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm，電源/接地面，及(或)散熱器或散熱的擴散器在BISD的交互連接線金屬層中可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式。
單層封裝邏輯運算驅動器的BISD交互連接金屬線或連接線被使用在：(a)用於連接或耦接銅接墊、銅柱或銲錫銅凸塊、位在單層封裝邏輯運算驅動器的背面(具有複數電晶體的IC晶片朝下)焊錫銅凸塊的銅柱至相對應TPVs；及通過位在單層封裝邏輯運算驅動器背面的相對應TPVs、複數銅接墊、焊錫銅凸塊或銅柱連接或耦接至中介載板的FISIP的及(或)SISIP的金屬線或連接線；及更通過微銅柱或凸塊、SISC及IC晶片的FISC連接或耦接至複數電晶體；(b)連接或耦接至位在單層封裝邏輯運算驅動器背面(頂面具有複數電晶體的IC晶片朝下)的複數銅接墊、焊錫銅凸塊或銅柱至相對應的TPVs，及及通過位在單層封裝邏輯運算驅動器背面的相對應單層封裝邏輯運算驅動器、複數銅接墊、焊錫銅凸塊或銅柱連接或耦接至FISIP的金屬線或連接線及(或)中介載板的SISIP，及更通過TSVs連接或耦接至複數接墊、金屬凸塊或金屬柱，例如是位在單層封裝邏輯運算驅動器正面的(背面，具有複數電晶體的IC晶片朝下)焊錫銅凸塊、複數銅柱或金凸塊，因此，位在單層封裝邏輯運算驅動器背面(頂面具有複數電晶體的IC晶片朝下)的複數銅接墊、焊錫銅凸塊或銅柱連接或耦接至位在單層封裝邏輯運算驅動器正面(底部具有複數電晶體的IC晶片朝下)的複數銅接墊、金屬柱或凸塊；(c)經由使用BISD內的金屬線或連接線的一交互連接網或結構連接或耦接，直接地且垂直位在單層封裝邏輯運算驅動器的第一FPGA晶片(頂面具有複數電晶體的IC晶片朝下)之背面的複數銅接墊、焊錫銅凸塊或銅柱至直接地且垂直位在單層封裝邏輯運算驅動器的第二FPGA晶片(頂面具有複數電晶體的第二FPGA晶片朝下)的複數銅接墊、焊錫銅凸塊或銅柱，交互連接網或結構可連接或耦接至單層封裝邏輯運算驅動器的TPVs；(d)經由使用BISD內金屬線或連接線的交互連接網或結構連接或耦接直接地或垂直位在單層封裝邏輯運算驅動器的FPGA晶片上的一銅墊、焊錫銅凸塊或複數銅柱至，直接地或垂直位在同一FPGA晶片上的另一銅接墊、焊錫銅凸塊或銅柱、或其它複數銅墊、焊錫銅凸塊或銅柱，此交互連接網或結構可連接至耦接至單層封裝邏輯運算驅動器的TPVs；(e)為電源或接地面及散熱器或散熱的擴散器。
本發明另一範例提供使用具有BISD及TPVs的單層封裝邏輯運算驅動器形成堆疊邏輯運算驅動器的方法，堆疊邏輯運算驅動器可使用如前述揭露相同或類似的製程步驟形成，例如經由以下製程步驟：(i)提供一具有TPVs及BISD的第一單層封裝邏輯運算驅動器，其中單層封裝邏輯運算驅動器是分離晶片型式或仍以晶圓或面板型式進行，其在TSVs上(或下方)具有銅柱或凸塊、焊錫銅凸塊或金凸塊朝下，及其位在BISD上面曝露的複數銅接墊、銅柱或焊錫銅凸塊；(ii)POP堆疊封裝，可經由表面黏著及(或)覆晶方去的方式將一第二分離單層封裝邏輯運算驅動器(也具有TPVs及BISD)設在提供第一單層封裝邏輯運算驅動器頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，例如經由印刷焊錫層或焊錫膏、或曝露銅接墊 表面上的助焊劑，接著覆晶封裝、連接或耦接第二分離單層封裝邏輯運算驅動器上的銅柱或凸塊、焊錫銅凸塊或金凸塊至第一單層封裝邏輯運算驅動器曝露複數銅接墊上的焊錫層、焊錫膏或助焊劑，經由覆晶封裝製程連接或耦接銅柱或凸塊、焊錫銅凸塊或金凸塊在第一單層封裝邏輯運算驅動器的銅接墊的表面，其中此覆晶封裝製程係類似使用在IC堆疊技術的POP封裝技術，這裡需注意，在第二分離單層封裝邏輯運算驅動器上的銅柱或凸塊、焊錫銅凸塊或金凸塊接合至第一單層封裝邏輯運算驅動器的銅接墊表面可被設置直接且垂直地在IC晶片位在第一單層封裝邏輯運算驅動器的位置上方；及第二分離單層封裝邏輯運算驅動器上的銅柱或凸塊、焊錫銅凸塊或金凸塊接合至第一單層封裝邏輯運算驅動器的SRAM單元表面可被設置直接且垂直地在IC晶片位在第二單層封裝邏輯運算驅動器的位置上方，一底部填充材料可被填入在第一單層封裝邏輯運算驅動器與第二單層封裝邏輯運算驅動器之間的間隙，第三分離單層封裝邏輯運算驅動器(也具有TPVs及BISD)可被覆晶封裝連接至耦接至第二單層封裝邏輯運算驅動器的TPVs銅接墊(在BISD上)，POP堆疊封裝製程可被重覆封裝複數分離單層封裝邏輯運算驅動器(數量例如是大於或等於n個分離單層封裝邏輯運算驅動器，其中n是大於或等於2、3、4、5、6、7或8)以形成完成型堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器是分離型式，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯運算驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯運算驅動器時，晶圓或面板可被直接用作為POP堆疊製程的載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯運算驅動器。
本發明另一範例提供單層封裝邏輯運算驅動器的TPVs的數種可替換的交互連接線：(a)TPV可被設計及形成作為一穿孔經由堆疊TPV直接在FISIP的及SISIP的堆疊金屬栓塞上，及直接在中介載板或基板內的TSV上，TSV用作為一穿孔連接單層封裝邏輯運算驅動器上方的另一單層封裝邏輯運算驅動器及下方的另一單層封裝邏輯運算驅動器，而不連接或耦接至單層封裝邏輯運算驅動器的任何IC晶片上的FISIP、SISIP或微銅柱或凸塊，在此種情況下，一堆疊結構的形成，從頂端至底端為：(i)銅接墊、銅柱或焊錫銅凸塊；(ii)複數堆疊交互連接層及在FISIP的及(或)SISIP的的介電層內的金屬栓塞；(iii)TPV層；(iv)複數堆疊交互連接層及在FISIP的及(或)SISIP的的介電層內的金屬栓塞；(v)在中介載板或基板層內TSV；(vi)在TSV底部表面上的銅接墊、金屬凸塊、焊錫銅凸塊、銅柱、或金凸塊，或者，堆疊TPV/複數金屬層及金屬栓塞/TSV可使用作為一熱傳導穿孔；(b)TPV被堆疊作為在(a)結構中穿過FISIP的或SISIP的金屬線或連接線之直通的TPV(through TPV)，但連接或耦接至單層封裝邏輯運算驅動器的一或複數IC晶片上的FISIP、SISIP或微銅柱或凸塊；(c)TPV只堆疊在頂部，而沒有堆疊在底部，在此種情況，TPV連接結構的形成，從頂端至底端分別為：(i)銅接墊、銅柱或焊錫銅凸塊；(ii)複數堆疊交互連接線層及在BISD的介電層的金屬栓塞；(iii)TPV；(iv)底端通過SISIP的及(或)FISIP中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯運算驅動器的一或複數IC晶片上的FISIP、SISIP或微銅柱或凸塊，其中(1)一銅接墊、金屬凸塊、焊錫銅凸塊、銅柱或金凸塊直接地位在TPV的底部，且沒有連接或耦接至TPV；(2)在中介載板上(及下方)一銅接墊、金屬凸塊、焊錫銅凸塊、銅柱或金凸塊連接或耦接至TPV的底端(通過FISIP(或)SISIP)，且其位置沒有直接及垂直地在TPV底端下方；(d)TPV連接結構的形成，從 頂端至底端分別為：(i)一銅接墊、銅柱或銲錫銅凸塊(在BISD上)連接或耦接至TPV的上表面，及其位置可直接且垂直地在IC晶片背面的上方；(ii)銅接墊、銅柱或銲錫銅凸塊(在BISD上)通過BISD中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV的上表面(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv)TPV底端通過SISIP的及(或)FISIP的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯運算驅動器的一或複數IC晶片上的FISIP、SISIP或微銅柱或凸塊；(v)TSV(在中介載板或基板內的)及一金屬接墊、金屬柱或凸塊(在TSV上或下方)連接或耦接至TPV底端，其中TSV或金屬接墊、凸塊或金屬柱的位置沒有直接位在TPV底端的下方；(e)TPV連接結構的形成，從頂端至底端分別為：(i)在BISD上的銅接墊、銅柱或銲錫銅凸塊直接或垂直地位在單層封裝邏輯運算驅動器的IC晶片的背面；(ii)在BISD上銅接墊、銅柱或銲錫銅凸塊通過BISD的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV上表面(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv)TPV底端通過CISIP及(或)FISIP中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至中介載板的FISIP及SISIP，及(或)單層封裝邏輯運算驅動器的一或複數IC晶片上的微銅柱或凸塊、SISC或FISC，其中沒有TSV(在中介載板或基板內)及沒有金屬接墊、柱或凸塊(在TSV上或下方)連接或耦接至TPV下端。
本發明另一範例揭露一位在FISIP內金屬線或連接線的交互連接網或結構，及(或)單層封裝邏輯運算驅動器的SISIP用於作為連接或耦接FISC、SISC、及(或)FPGA IC晶片的微銅柱或凸塊、或封裝在單層封裝邏輯運算驅動器內的FISIP，但交互連接網或結構沒有連接或耦接至單層封裝邏輯運算驅動器之外的複數電路或元件，也就是說，在單層封裝邏輯運算驅動器的中介載板上或下方沒有複數金屬接墊、柱或凸塊(銅接墊、複數金屬柱或凸塊、焊錫銅凸塊或金凸塊)連接至FISIP的及(或)SISIP內的金屬線或連接線之交互連接網或結構，以及BISD上(或上方)的複數銅接墊、銅柱或銲錫銅凸塊沒有連接或耦接至SISIP的或FISIP的內金屬線或連接線的交互連接網或結構。
本發明另一範例揭露在多晶片封裝中的邏輯運算驅動器型式可更包括一或複數專用可編程交互連接線(DPI)晶片，DPI包括5T SRAM單元或6T SRAM單元及交叉點開關，及被用於作為複數電路或標準商業化FPGA晶片的交互連接線之間的交互連接線編程，可編程交互連接線包括中介載板(FISIP的及(或)SISIP的)上或上方的，且在標準商業化FPGA晶片之間的交互連接金屬線或連接線，其具有FISIP的或SISIP的且位在交互連接金屬線或連接線中間之交叉點開關電路，例如FISIP的及(或)SISIP的n條金屬線或連接線輸入至一交叉點開關電路，及FISIP的及(或)SISIP的m條金屬線或連接線從開關電路輸出，交叉點開關電路被設計成FISIP的及(或)SISIP的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至FISIP的及(或)SISIP的m條金屬線或連接線中的任一條金屬線或連接線，交叉點開關電路可經由例如儲存在DPI晶片內的SRAM單元的編程原始碼控制，SRAM單元可包括6個電晶體(6T SRAM)，其中包括二傳輸(寫入)電晶體及4個資料鎖存電晶體，其中2個傳輸(寫入)電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存或鎖存節點。或者，SRAM單元可包括5個電晶體(5T SRAM)，其中包括一傳輸(寫入)電晶體及4個資料鎖存電晶體，其中1個傳輸電晶體係用來寫入編程原始碼或資料至4個資料鎖存電晶體的2個儲存或鎖存節點，在5T SRAM單元或6T SRAM單元中的儲存(編程)資料被用於FISIP的及(或)SISIP的金屬線或連接線之”連接”或”不連接”的編 程，交叉點開關與上述標準商業化FPGA IC晶片中的說明相同，各型的交叉點開關的細節在上述FPGA IC晶片的段落中揭露或說明，交叉點開關可包括：(1)n型及p型電晶體成對電路；或(2)多工器及切換緩衝器，在(1)之中，當鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”1”時，一n型及p型成對電晶體的通過/不通電路切換成”導通”狀態，及連接至通過/不通電路的二端(分別為成對電晶體的源極及汲極)的FISIP的及(或)SISIP的二金屬線或連接線為連接狀態，而鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”0”時，一n型及p型成對電晶體的通過/不通電路切換成”不導通”狀態，連接至通過/不通電路的二端(分別為成對電晶體的源極及汲極)的FISIP的及(或)SISIP的二金屬線或連接線為不連接狀態，在(2)時，多工器從n輸入選擇其中之一作為其輸出，然後輸出至開關緩衝器內。當鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”1”時，在切換緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”導通”狀態，在輸入金屬線的資料被導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的FISIP的及(或)SISIP的二金屬線或連接線為連接或耦接；當鎖存在5T SRAM單元或6T SRAM單元的資料被編程在”0”時，在切換緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”不導通”狀態，在輸入金屬線的資料不導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的FISIP的及(或)SISIP的二金屬線或連接線為不連接或耦接。DPI晶片包括5T SRAM單元或6T SRAM單元及交叉點開關，5T SRAM單元或6T SRAM單元及交叉點開關用於邏輯運算驅動器內標準商業化FPGA晶片之間FISIP的及(或)SISIP的金屬線或連接線之可編程交互連接線，或者，DPI晶片包括5T SRAM單元或6T SRAM單元及交叉點開關用於邏輯運算驅動器內的標準商業化FPGA晶片與TPVs(例如TPVs底部表面)之間FISIP的及(或)SISIP的金屬線或連接線之可編程交互連接線，如上述相同或相似的揭露的方法。在5T SRAM單元或6T SRAM單元內儲存的(編程)資料用於編程二者之間的連接或不連接，例如：(i)FISIP的及(或)SISIP的第一金屬線、連接線或網連接至在邏輯運算驅動器中一或複數IC晶片上的一或複數微銅柱或凸塊，及(或)連接至中介載板的TSVs上(或下方)一或複數金屬接墊、金屬柱或凸塊，及(ii)FISIP的及(或)SISIP的第二金屬線、連接線或網連接至或耦接至一TPV(例如TPV底部表面)，如上述相同或相似的揭露的方法。根據上述揭露內容，TPVs為可編程，也就是說，上述揭露內容提供可編程的TPVs，可編程的TPVs或者可用在可編程交互連接線，包括用在邏輯運算驅動器的FPGA晶片上的5T SRAM單元或6T SRAM單元及交叉點開關，可編程TPV可被(經由軟體)編程為(i)連接或耦接至邏輯運算驅動器的一或複數IC晶片中之一或複數微銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯運算驅動器的中介載板之TSVs上(或下方)的一或複數銅接墊、銅柱或銲錫銅凸塊，當位在邏輯運算驅動器背面上的一銅接墊、銲錫銅凸塊或銅柱(在BISD上或上方)連接至可編程TPV、金屬接墊、凸塊或柱(在BISD上或上方)變成一可編程金屬凸塊或柱(在BISD上或上方)，位在邏輯運算驅動器背面上的可編程的銅接墊、銲錫銅凸塊或銅柱(在BISD上或上方)可經由編程及通過可編程TPV連接或耦接至(i)位在邏輯運算驅動器的一或複數IC晶片(為此連接至SISC的及(或)FISC的)正面(具有複數電晶體的一側)之一或複數微銅柱或凸塊；及(或)(ii)在邏輯運算驅動器的中介載板上(或下方)的複數金屬接墊、凸塊或柱。或者，DPSRAM晶片包括5T SRAM單元或6T SRAM單元及交叉點開關，其可用於在邏輯運算驅動器的中介載板的TSVs上(或下方)的複數金屬接墊、柱或凸塊之間的FISIP的及(或)SISIP的金屬線或連接線之可編程交互連接線，以及在邏輯運算驅動器的 一或複數IC晶片上一或複數微銅柱或凸塊，如上述相同或相似的揭露的方法。在5T SRAM單元或6T SRAM單元內儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，例如：(i)FISIP的及(或)SISIP的第一金屬線、連接線或網連接至在邏輯運算驅動器的一或複數IC晶片上之一或複數微銅柱或凸塊，及(或)連接中介載板上(或下方)複數金屬接墊、柱或凸塊，及(ii)FISIP的及(或)SISIP的一第二金屬線、連接線或網連接或耦接至中介載板的TSVs上(或下方)複數金屬接墊、柱或凸塊，如上述相同或相似的揭露的方法。根據上述揭露內容，中介載板上(或下方)複數金屬接墊、柱或凸塊也可編程，換句話說，本發明上述揭露內容提供的中介載板的TSVs上(或下方)複數金屬接墊、柱或凸塊是可編程，位在中介載板上(或下方)可編程的複數金屬接墊、柱或凸塊或者可用在可編程交互連接線，包括用在邏輯運算驅動器的FPGA晶片上的5T SRAM單元或6T SRAM單元及交叉點開關，位在中介載板上(或下方)可編程的複數金屬接墊、柱或凸塊可經由編程，連接或耦接邏輯運算驅動器的一或複數IC晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一或複數微銅柱或凸塊。
DPi可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者DPi包括使用先進於或等於、以下或等於30nm、20nm或10nm。此DPi可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片上。使用在DPi的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPi的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DPi係使用常規MOSFET，但在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是DPi係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。
本發明另一範例提供在多晶片封裝中的邏輯運算驅動器型式更包括一或複數專用可編程交互連接線及緩存SRAM(DPICSRAM)晶片，DPICSRAM晶片包括(i)5T SRAM單元或6T SRAM單元及交叉點開關用於中介載板的FISIP及/或SISIP上的金屬線或連接線之交互連接線，因此在邏輯運算驅動器內的標準商業化FPGA晶片之交互連接線或複數電路之間編程交互連接線，及(ii)常規6TSRAM單元用於緩存記憶體，複數5T或6T單元中的可編程交互連接線及交叉點開關如上述揭露及說明。或者，如上述相同或類似所揭露的方法，DPICSRAM晶片包括5T SRAM單元或6T SRAM單元及交叉點開關，其可用於邏輯運算驅動器內的標準商業化FPGA晶片與TPVs(例如TPVs底端表面)之間的FISIP的及(或)SISIP的金屬線或連接線之可編程交互連接線，在5T SRAM單元或6T SRAM單元內儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，如上述相同或類似所揭露的方法例如：(i)FISIP及/或SISIP上的第一金屬線、連接線或網、連接至在邏輯運算驅動器的一或複數IC晶片上之一或複數微銅柱或凸塊，邏輯運算驅動器的中介載板(的TSVs)上或下方的金屬接墊、金屬柱或凸塊，及(ii)FISIP的及(或)SISIP的第二金屬線、連接線或網連接或耦連至TPV(例如TPV的底端表面)，根據上述揭露內容，TPVs可編程，換句話說，上述揭露內容提供可編程的TPVs，可編程的TPVs或者可用在可編程交互連接線，包括用在邏輯運算驅動器的FPGA晶片上的5T SRAM單元或6T SRAM單元及交叉點開關，可編程TPV可被(經由軟體)編程為(i)連接或耦接至邏輯運算驅動器的一或複數IC晶片中之一或 複數微銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯運算驅動器的BISD之上(或下方)的一或複數金屬接墊、金屬柱或凸塊，當位在邏輯運算驅動器背面上BISD的一金屬接墊、凸塊或柱連接至位在BISD上(或上方)的可編程TPV、金屬接墊、凸塊或柱，變成在BISD上或上方的一可編程金屬凸塊或柱，位在邏輯運算驅動器背面BISD上或上方的可編程的金屬接墊、凸塊或柱可經由編程及通過可編程TPV連接或耦接至(i)位在邏輯運算驅動器正面(IC晶片的底端側，在此IC晶片朝下)的一或複數IC晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一或複數微銅柱或凸塊；及(或)(ii)邏輯驅動器的中介載板之TSVs上(或下方)的一或多個金屬接墊、金屬柱或凸塊。或者，DPICSRAM晶片晶片包括5T SRAM單元或6T SRAM單元及交叉點開關，其可用於在邏輯運算驅動器的中介載板上(或下方)的複數金屬接墊、柱或凸塊(銅接墊、複數金屬柱或凸塊、焊錫銅凸塊或金凸塊)之間的FISIP的及(或)SISIP的金屬線或連接線之可編程交互連接線，以及在邏輯運算驅動器的一或複數IC晶片上一或複數微銅柱或凸塊，如上述相同或相似的揭露的方法。在5T SRAM單元或6T SRAM單元內儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，例如：(i)FISIP的及(或)SISIP的第一金屬線、連接線或網連接至在邏輯運算驅動器的一或複數IC晶片上之一或複數微銅柱或凸塊，及(或)連接中介載板上(或下方)複數金屬接墊、柱或凸塊，及(ii)FISIP的及(或)SISIP的一第二金屬線、連接線或網連接或耦接至中介載板上(或下方)複數金屬接墊、柱或凸塊，如上述相同或相似的揭露的方法。根據上述揭露內容，中介載板上(或下方)複數金屬接墊、柱或凸塊也可編程，換句話說，本發明上述揭露內容提供的中介載板上(或下方)複數金屬接墊、柱或凸塊是可編程，位在中介載板上(或下方)可編程的複數金屬接墊、柱或凸塊或者可用在可編程交互連接線，包括用在邏輯運算驅動器的FPGA晶片上的5T SRAM單元或6T SRAM單元及交叉點開關，位在中介載板上(或下方)可編程的複數金屬接墊、柱或凸塊可經由編程，連接或耦接邏輯運算驅動器的一或複數IC晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一或複數微銅柱或凸塊。
6TSRAM單元用於作為資料鎖存或儲存的緩存記憶體，其包括用於位元及位元條(bit-bar)資料傳輸的2電晶體，及4個資料鎖存電晶體用於一資料鎖存或儲存節點，複數6T SRAM緩存記憶體單元提供2傳輸電晶體用於寫入資料至6T SRAM緩存記憶體單元及從儲存在6T SRAM緩存記憶體單元中讀取資料，在從複數緩存記憶體單元讀取(放大或檢測)資料時需要一檢測放大器，相較之下，5T SRAM單元或6T SRAM單元用於可編程交互連接線或用於LUTS時可能不需要讀取步驟，並且不需要感測放大器用於從SRAM單元檢測資料，DPICSRAM晶片包括6TSRAM單元用於作為緩存記憶體在邏輯運算驅動器的複數晶片進行運算或計算期間儲存資料，DPICSRAM晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者DPICSRAM晶片包括使用先進於或等於、以下或等於30nm、20nm或10nm。此DPICSRAM晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內標準商業化FPGA IC晶片上。使用在DPICSRAM晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPICSRAM晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DPICSRAM晶片係使用常規MOSFET，但 在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是DPICSRAM晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。
本發明另一範例提供用於之後形成標準商業化邏輯運算驅動器製程中的一在庫存中或商品清單中的一晶圓型式、面板型式的標準化中介載板，如上述說明及揭露的內容，標準化中介載板包括在中介載板內的TSVs之一固定物理布局或設計，以及如果中介載板中包含，在中介載板上的TPVs之一固定設計及或布局，中介載板中或上的TPVs及TSVs的複數位置或坐標相同，或用於複數標準化中介載板的複數標準布局及設計的複數特定型式，例如在TSVs與TPVs之間的連接結構與每一標準商業化中介載板相同，另外FISIP的及(或)SISIP的設計或交互連接線，及FISIP上的及(或)SISIP上的微銅接墊、柱或凸塊的布局或坐標相同，或用於複數標準化中介載板的特定型式的標準化複數布局及設計，在庫存及商品清單中的標準商業化中介載板接著可經由上述揭露及說明內容形成標準商業化邏輯運算驅動器，包括的步驟包括：(1)複晶封裝或接合IC晶片在標準化中介載板上，其中中介載板具有晶片的表面(其有複數電晶體)或一側朝下；(2)利用一材料、樹脂、或化合物填入複數晶片之間的間隙，及例如在晶圓或面板型式下經由塗佈、印刷、滴注或壓模的方法覆蓋在IC晶片的背面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至一水平面至複數中介載板上全部凸塊或金屬柱(TPVs)的上表面全部被曝露及IC晶片的背面全部曝露；(3)形成BISD；及(4)形成BISD上的複數金屬接墊、柱或凸塊，具有固定布局或設計的複數標準商業化中介載板或基板可經由使用可編程的TPVs軟體編碼或編程專門定製及使用，及(或)如上所述之中介載板(可編程的TSVs)上或下方的可編程複數金屬接墊、柱或凸塊用於不同應用，如上所述，資料安裝或編程在複數DPI或DPICSRAM晶片內，可用於可編程TPVs及(或)可編程金屬接墊、柱或凸塊(可編程TSVs)，資料安裝或編程在FPGA晶片的5T SRAM單元或6T SRAM單元或者可使用可編程TPVs及(或)中介載板(可編程TSVs)上或下方的可編程金屬接墊、柱或凸塊。
本發明另一範例提供標準商品化邏輯運算驅動器，其中標準商品化邏輯運算驅動器具有固定設計、布局或腳位的：(i)在中介載板的TSVs上或下方的複數金屬接墊、柱或凸塊(銅柱或凸塊、焊錫銅凸塊或金凸塊)，及(ii)在標準商業化邏輯運算驅動器的背面(IC晶片具有複數電晶體的那一側(頂面)朝下)上的銅接墊、複數銅柱或焊錫銅凸塊(在BISD上或上方)，標準商品化邏輯運算驅動器針對不同應用可經由軟體編碼或編程專門定製，中介載板的TSVs上或下方可編程的複數金屬接墊、柱或凸塊，及(或)如上所述之BISD(通過可編程TPVs)上的可編程銅接墊、銅柱或凸塊或焊錫銅凸塊用於不同應用，如上所述，軟體編程的原始碼可被載入、安裝或編程在DPSRAM晶片或DPICSRAM晶片內，對於不同種類的應用時，用於控制標準商業化邏輯運算驅動器內同一DPSRAM晶片或DPICSRAM晶片的交叉點開關，或者，軟體編程的原始碼可被載入、安裝或編程在標準商業化邏輯運算驅動器內的邏輯運算驅動器的FPGA IC晶片之5T SRAM單元或6T SRAM單元，對於不同種類的應用時，用於控制同一FPGA IC晶片內的交叉點開關，每一標準商業化邏輯運算驅動器具有相同的且在中介載板之TSVs上或下方的金屬接墊、柱或凸塊設計、布局或腳位，及BISD上或上方的銅接墊、銅柱或凸塊或焊錫銅凸塊可經由使用軟體編碼或編程、使用在中介載板的TSVs上或下方的可編程的複數金屬接墊、柱或凸塊，及(或)在邏輯運算驅動器中BISD(通過可編程TPVs)上或上方的可編程銅接墊、銅柱或凸塊或焊錫銅凸塊用於不同的應用、目的或功能。
本發明另一範例提供單層封裝或堆疊型式的邏輯運算驅動器，其包括IC晶片、邏輯區塊(包括LUTs、多工器、交叉點開關、開關緩衝器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)記憶體單元或陣列，此邏輯運算驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，邏輯區塊(包括LUTs，多工器、交叉點開關、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)標準商業化FPGA IC晶片(及(或)其它在單層封裝或堆疊型式的邏輯運算驅動器)內的記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)，邏輯運算驅動器封裝中的可編程的3D IIIE提供超級豐富交互連接線結構或環境，包括：(1)IC晶片內的FISC、SISC及微銅柱或凸塊；(2)中介載板或基板的TSVs，及FISIP及SISIP、TPVs及微銅柱或凸塊；(3)中介載板的TSVs上或下方的複數金屬接墊、柱或凸塊；(4)BISD；及(5)在BISD上或上方的銅接墊、銅柱或凸塊或焊錫銅凸塊，可編程3D IIIE提供可編程3度空間超級豐富的交互連接線結構或系統，包括：(1)FISC、SISC、FISIP及(或)SISIP及(或)BISD提供交互連接線結構或系統在x-y軸方向，用於交互連接或耦接在同一FPGA IC晶片內的或在單層封裝邏輯運算驅動器內的不同FPGA晶片的邏輯區塊及(或)記憶體單元或陣列，在x-y軸方向之金屬線或連接線的交互連接線在交互連接線結構或系統是可編程的；(2)複數金屬結構包括(i)在FISC及SISC內的金屬栓塞；(ii)在SISC上的微金屬柱或凸塊；(iii)在FISIP及SISIP內的金屬栓塞；(iv)在SISIP上的金屬柱及凸塊；(v)TSVs；(vi)在中介載板的TSVs上或下的複數金屬接墊、柱或凸塊；(vii)TPVs；(viii)在BISD內的金屬栓塞；及/或(ix)在BISD上或上方的銅接墊、銅柱或凸塊或焊錫銅凸塊提供交互連接線結構或系統在z軸方向，用於交互連接或耦接邏輯區塊，及(或)在不同FPGA晶片內的或在堆疊邏輯運算驅動器中不同單層封裝邏輯運算驅動器堆疊封裝內的記憶體單元或陣列，在z軸方向的交互連接線系統內的交互連接線結構也是可編程的，在極低的成本下，可編程3D IIIE提供了幾乎無限量的電晶體或邏輯區塊、交互連接金屬線或連接線及記憶體單元/開關，可編程3D IIIE相似或類似人類的頭腦：(i)複數電晶體及(或)邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及或交叉點開關)及或交互連接線等係相似或類似神經元(複數細胞體)或複數神經細胞；(ii)FISC的或SISC的金屬線或連接線是相似或類似樹突(dendrities)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至接收器係用於FPGA IC晶片內邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)的複數輸入係相似或類似突觸末端的突觸後細胞：(iii)長距離的複數連接經由FISC的金屬線或連接線、SISC、FISIP及(或)SISIP、及(或)BISD、及金屬栓塞、複數金屬接墊、柱或凸塊、包含在SISC上的微銅柱或凸塊、TSV、中介載板的TSVs上或下方的複數金屬接墊、柱或凸塊、TPVs、及(或)銅接墊、複數金屬柱或凸塊或在BISD上或上方的焊錫銅凸塊形成，其相似或類似軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至複數驅動器或發射器用於FPGA IC晶片內的邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)的複數輸出，其相似或類似於在軸突末端的複數突觸前細胞(pre-synaptic cells)。
本發明另一範例提供具有相似或類似複數連接、交互連接線及(或)複數人腦功能的可編程3D IIIE：(1)複數電晶體及(或)邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)係相似或類似神經元(複數細胞體)或複數神經細 胞；(2)交互連接線結構及邏輯運算驅動器的結構係相似或類似樹突(dendrities)或軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，交互連接線結構及(或)邏輯運算驅動器結構包括(i)FISC的金屬線或連接線、SISC、FISIP及(或)SISIP、及BISD及(或)(ii)SISC上的、微銅柱或凸塊、TSVs、中介載板或基板的TSVs上或下方的複數金屬接墊、柱或凸塊、TPVs、及(或)銅接墊、銅柱或凸塊或在BISD上或上方的焊錫銅凸塊，一類軸突(axon-like)交互連接線結構及(或)邏輯運算驅動器結構連接至一邏輯運算單元或操作單元的驅動輸出或發射輸出(一驅動器)，其具有一結構像是一樹狀結構，包括：(i)一主幹或莖連接至邏輯運算單元或操作單元；(ii)從主幹分支而出的複數分支，每個分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程交叉點開關(FPGA IC晶片的或(及)的5T SRAM單元或6T SRAM單元/複數開關，或DPI晶片或DPICSRAM晶片的5T SRAM單元或6T SRAM單元/複數開關)用於控制主幹與每個分支的連接或不連接；(iii)從複數分支再分支出來的子分支，而每一子分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程交叉點開關(FPGA IC晶片的5T SRAM單元或6T SRAM單元/複數開關，或DPI晶片或DPICSRAM晶片的5T SRAM單元或6T SRAM單元/複數開關)係用於控制主幹與其每一分支之間的”連接”或”不連接”，一枝蔓狀交互連接線結構及(或)邏輯運算驅動器的結構連接至一邏輯運算單元或操作單元的接收或感測輸入(一接收器)，及枝蔓狀交互連接線結構具有一結構類似一灌木(shrub or bush)：(i)一短主幹連接至一邏輯單元或操作單元；(ii)從主幹分支出來複數分支，複數可編程開關(FPGA IC晶片的或(及)複數DPSRAM的5T SRAM單元或6T SRAM單元/複數開關，或DPI晶片或DPICSRAM晶片的5T SRAM單元或6T SRAM單元/複數開關)用於控制主幹或其每一分支之間的”連接”或”不連接”，複數類枝蔓狀交互連接線結構連接或耦接至邏輯運算單元或操作單元，類枝蔓狀交互連接線結構的每一分支的末端連接或耦連至類軸突結構的主幹或分支的末端，邏輯運算驅動器的類枝蔓狀交互連接線結構可包括FPGA IC晶片的複數FISC及SISC。
本發明另一範例提供用於系統/機器除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體及可變的記憶體單元及邏輯單元，來進行計算或處理的一可重新配置可塑性(或彈性)及/或整體架構，本發明提供具有可塑性(或彈性)及整體性的一可編程邏輯運算器(邏輯驅動器)，其包括記憶單元及邏輯單元，以改變或重新配置在記憶體單元中的邏輯功能、及/或計算(或處理)架構(或演算法)，及/或記憶(資料或資訊)，邏輯驅動器之可塑性及完整性的特性相似或類似於人類大腦，大腦或神經具有可塑性(或彈性)及完整性，大腦或神經許多範例在成年時可以改變(或是說”可塑造”或”彈性”)及可重新配置。如上述說明的邏輯驅動器(或FPGA IC晶片)提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係使用儲存在附近的編程記憶體單元(PM)中的記憶(資料或訊息)達成，在該邏輯驅動器(或FPGA IC晶片)中，儲存在PM的記憶體單元內的記憶可用於改變或重配置邏輯功能及/或計算/處理的架構(或演算法)，而儲存在記憶體單元中的一些其它記憶僅用於資料或訊息(資料記憶單元，DM)。
邏輯運算驅動器的可塑性(或彈性)及整體性係根據複數事件，用於nth個事件，在邏輯運算驅動器的nth個事件之後的整體單元(integral unit,IUn)的nth狀態(Sn)可包括邏輯單元、在nth狀態的PM及DM、Ln、DMn，也就是Sn(IUn,Ln,PMn,DMn)，該nth整體單元IUn可包括數 種邏輯區塊、數種具有記憶(內容、資料或資訊等項目)的PM記憶體單元(如項目數量、數量及位址/位置)，及數種具有記憶(內容、資料或資訊等項目)的DM記憶體(如項目數量、數量及位址/位置)，用於特定邏輯功能、一組特定的PM及DM，該nth整體單元IUn係不同於其它的整體單元，該nth狀態及nth整體單元(IUn)係根據nth事件(En)之前的發生先前事件而生成產生。
某些事件可具有大的影響份量並被分類作為重大事件(GE)，假如nth事件被分類為一GE，該nth狀態Sn(IUn,Ln,PMn,DMn)可被重新分配獲得一新的狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，像是人類大腦在深度睡眠時的重新分配大腦一樣，新產生的狀態可變成長期的記憶，用於一新的(n+1)th整體單元(IUn+1)的該新(n+1)th狀態(Sn+1)可依據重大事件(GE)之後的用於巨大重新分配的演算法及準則，演算法及準則例如以下所示：當該事件n(En)在數量上與先前的n-1事件完全不同時，此En被分類為一重大事件，以從nth狀態Sn(IUn,Ln,PMn,DMn)得到(n+1)th狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，在重大事件En後，該機器/系統執行具有某些特定標準的一重大重新分配，此重大重新分配包括濃縮或簡潔的流程及學習程序：
I.濃縮或簡潔的流程
(A)DM重新分配：(1)該機器/系統檢查DMn找到一致相同的記憶，然後保持全部相同記憶中的唯一一個記憶而刪除所有其它相同的記憶；及(2)該機器/系統檢查DMn找到類似的記憶(其相似度在一特定的百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，然後保持全部相似記憶中的一個或二個記憶而刪除所有其它相似的記憶；可替換方案，全部相似記憶中的一代表性記記憶(具有特定範圍的資料或訊息)可被產生及維持，並同時刪除所有類似的記憶。
(B)邏輯重新分配：(1)該機器/系統檢查PMn找到用於相對應邏輯功能一致相同的邏輯(PMs)，然後保持全部相同邏輯(PMs)中的唯一一個記憶而刪除所有其它相同的邏輯(PMs)；及(2)該機器/系統檢查PMn找到類似的邏輯(PMs)(其相似度在一特定的差異百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，然後保持全部相似邏輯(PMs)中的一個或二個邏輯(PMs)而刪除所有其它相似的邏輯(PMs)；可替換方案，全部相似記憶中的一代表性記邏輯(PMs)(在PM中用於相對應代表性的且具有特定範圍的資料或訊息邏輯資料或訊息)可被產生及維持，並同時刪除所有類似的邏輯(PMs)。
II.學習程序
根據Sn(IUn,Ln,PMn,DMn)，執行一對數而選擇或篩選(記憶)有用的，重大的及重要的複數整體單元、邏輯、PMs，並且刪除(忘記)沒有用的、非重大的或非重要的整體單元、邏輯、PMs或DMs，選擇或篩選演算法可根據一特定的統計方法，例如是根據先前n個事件中整體單元、邏輯、PMs及/或DMs之使用頻率，另一例子為，可使用貝氏推理之演算法產生Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)。
在多數事件後用於系統/機器之狀態，該演算法及準則提供學習程序，邏輯運算驅動器的彈性或可塑性及整體性提供在機器學習及人工智慧上的應用。
本發明另一範例提供一在多晶片封裝中的標準商業化記憶體驅動器、封裝或封裝驅動器、裝置、模組、硬碟、硬碟驅動器、固態硬碟或固態硬碟驅動器(以下簡稱驅動器)，包括複數標準商業化非揮發性記憶體IC晶片用於資料儲存。即使驅動器的電源關閉時，儲存在標準商業化非揮發性記憶體晶片驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一裸晶型式或一封裝型式的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括裸晶 型式的或封裝型式的NVRAMIC晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))、可變電阻式隨機存取記憶體(BRAM)、相變化記憶體(Phase-change RAM(PRAM))，標準商業化記憶體驅動器由COIP封裝構成，其中係以上述段落所述之說明中，使用在形成標準商業化邏輯運算驅動器中同樣或相似的複數COIP封裝製程製成，COIP封裝的流程步驟如下：(1)提供非揮發性記憶體IC晶片，例如複數標準商業化NAND快閃IC晶片、一中介載板，然後覆晶封裝或接合IC晶片在中介載板上；(2)每一NAND快閃晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32NAND記憶單元的堆疊層。每一NAND快閃晶片被封裝在記憶體驅動器內，其可包括微銅柱或凸塊設置在複數晶片的上表面，微銅柱或凸塊的上表面具有一水平面位在複數晶片中位於最頂層的絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，複數晶片以覆晶方式封裝或接合中介載板，其中具有複數電晶體的晶片的表面或一側朝下；(2)如果存在可可通過以下方法，例如旋塗，網版印刷，滴注或晶圓或面板型式中的壓模，可利用一材料、樹脂、或化合物填入複數晶片之間的間隙及覆蓋在複數晶片的背面及TPVs的上表面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至IC晶片的所有背面的上表面及TPVs的上表面全部被曝露；(3)經由晶圓或面板製程形成一BISD在平坦化應用材料、樹脂或化合物上，及TPVs曝露的上表面；(4)形成銅接墊、複數金屬接墊、柱或凸塊在BISD上；(5)形成銅接墊、複數金屬接墊、柱或凸塊或焊錫銅凸塊在中介載板的TSVs上或下方；(6)切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物)填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一範例提供在多晶片封裝中的標準商業化記憶體驅動器，標準商業化記憶體驅動器包括複數標準商業化非揮發性記憶體IC晶片，而標準商業化非揮發性記憶體IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，即使驅動器的電源關閉時，儲存在標準商業化非揮發性記憶體晶片驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一裸晶型式或一封裝型式的NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括一裸晶型式或一封裝型式的NVRAMIC晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))、可變電阻式隨機存取記憶體(BRAM)、相變化記憶體(Phase-change RAM(PRAM))，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯運算驅動器的相同或相似揭露，在非揮發性記憶體IC晶片之間的通訊、 連接或耦接例如是NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯運算驅動器中的說明(揭露)相同或相似，標準商業化NAND快閃IC晶片可使用不同於專用控制晶片、專用I/O晶片或在相同記憶體驅動器內的專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，標準商業化NAND快閃IC晶片包括小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括大型I/O電路，如上述用於邏輯運算驅動器的揭露及說明，標準商業化記憶體驅動器包括專用控制晶片、專用I/O晶片或經由COIP所構成的專用控制晶片及專用I/O晶片，使用在形成邏輯運算驅動器中同樣或相似的複數COIP封裝製程製成，如上述段落中的揭露及說明。
本發明另一範例提供堆疊非揮發性晶片(例如NAND快閃)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVs及(或)BISD的單層封裝的非揮發性記憶體晶片用於標準型式(具有標準尺寸)之堆疊的非揮發性記憶體晶片驅動器，例如，單層封裝的非揮發性記憶體晶片可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝的非揮發性記憶體晶片的直徑(尺寸)或形狀，例如單層封裝的非揮發性記憶體晶片標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝的非揮發性記憶體晶片標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。堆疊的非揮發性記憶體晶片驅動器包括例如是2、5、6、7、8或大於8個單層封裝的非揮發性記憶體晶片，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，單層封裝的非揮發性記憶體晶片包括TPVs及(或)BISD用於堆疊封裝的目的，這些製程步驟用於形成TPVs及(或)BISD，上述段落中揭露及說明TPVs及(或)BISD的部分可用於堆疊的邏輯運算驅動器，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯運算驅動器之揭露及說明。
本發明另一範例提供在多晶片封裝內的標準商業化記憶體驅動器，其包括複數標準商業化揮發性IC晶片用於資料儲存，其中137包括裸晶型式或封裝型式的複數DRAM IC晶片，標準商業化DRAM記憶體驅動器係由COIP形成，可使用上述段落揭露及說明利用相同或相似的COIP封裝製程形成邏輯運算驅動器步驟，其流程步驟如下：(1)提供標準商業化DRAM IC晶片及一中介載板，然後覆晶封裝或接合IC晶片在中介載板上，每一DRAM IC晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，DRAM快閃晶片可使用先進DRAM快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，所有的複數DRAM IC晶片被封裝在記憶體驅動器內，其可包括微銅柱或凸塊設置在複數晶片的上表面，微銅柱或凸塊的上表面具有一水平面位在複數晶片中位於最頂層的絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間， 或大於或等於30μm、20μm、15μm、5μm或3μm，複數晶片以覆晶方式封裝或接合中介載板，其中具有複數電晶體的晶片的表面或一側朝下；(2)如果存在可可通過以下方法，例如旋塗，網版印刷，滴注或晶圓或面板型式中的壓模，可利用一材料、樹脂、或化合物填入複數晶片之間的間隙及覆蓋在複數晶片的背面及TPVs的上表面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至全部複數晶片的所有背面的表面及全部TPVs的上表面全部被曝露；(3)經由晶圓或面板製程形成一BISD在平坦化應用材料、樹脂或化合物上，及TPVs曝露的上表面；(4)形成銅接墊、複數金屬接墊、柱或凸塊在BISD上；(5)形成銅接墊、複數金屬接墊、柱或凸塊或焊錫銅凸塊在中介載板的TSVs上或下方；(6)切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物)填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一範例提供在多晶片封裝中的標準商業化記憶體驅動器，標準商業化記憶體驅動器包括複數標準商業化複數揮發性IC晶片，而標準商業化複數揮發性IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，複數揮發性IC晶片包括一裸晶型式或一DRAM封裝型式，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於記憶體驅動器的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯運算驅動器的相同或相似揭露，在複數DRAM IC晶片之間的通訊、連接或耦接例如是NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯運算驅動器中的說明(揭露)相同或相似，標準商業化DRAM IC晶片可使用不同於專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，標準商業化複數DRAM IC晶片包括小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括大型I/O電路，如上述用於邏輯運算驅動器的揭露及說明，標準商業化記憶體驅動器可使用在形成邏輯運算驅動器中同樣或相似的複數COIP封裝製程製成，如上述段落中的揭露及說明。
本發明另一範例提供堆疊揮發性(例如DRAM IC晶片)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVs及(或)BISD的單層封裝揮發性記憶體驅動器用於標準型式(具有標準尺寸)之堆疊的非揮發性記憶體晶片驅動器，例如，單層封裝揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝揮發性記憶體驅動器的直徑(尺寸)或形狀，例如單層封裝揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。堆疊的揮發性記憶體驅動器包括例如是2、5、6、7、8或大於8個單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，單層封裝揮發性記憶體驅動器包括TPVs及(或)BISD用於堆疊封裝的目的，這些製程步驟用於形成TPVs及(或)BISD，上述段落中 揭露及說明TPVs及(或)BISD的部分可用於堆疊的邏輯運算驅動器，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯運算驅動器之揭露及說明。
本發明另一範例提供堆疊邏輯運算及揮發性記憶體(例如是DRAM)驅動器，其包括複數單層封裝邏輯運算驅動器及複數單層封裝揮發性記憶體驅動器，如上述揭露及說明，每一單層封裝邏輯運算驅動器及每一單層封裝揮發性記憶體驅動器可位在多晶片封裝內，每一單層封裝邏輯運算驅動器及每一單層封裝揮發性記憶體驅動器可具有相同標準型式或具有標準形狀及尺寸，以及可具有相同的標準的複數金屬接墊、柱或凸塊在上表面的腳位，及相同的標準的複數金屬接墊、柱或凸塊在下表面的腳位，如上述揭露及說明，堆疊的邏輯運算及揮發性記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝邏輯運算驅動器或複數揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的單層封裝邏輯運算驅動器位在底部及全部的單層封裝揮發性記憶體驅動器位在頂部，或(b)單層封裝邏輯運算驅動器及單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝邏輯運算驅動器；(ii)單層封裝揮發性記憶體驅動器；(iii)單層封裝邏輯運算驅動器；(iv)單層封裝揮發性記憶體等等，單層封裝邏輯運算驅動器及單層封裝揮發性記憶體驅動器用於堆疊的複數邏輯運算驅動器及揮發性記憶體驅動器，每一邏輯運算驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs及(或)BISD，形成TPVs及(或)BISD的製程步驟，如上述段落揭露及相關說明，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述段落之揭露及說明。
本發明另一範例提供堆疊的非揮發性晶片(例如NAND快閃)及揮發性(例如DRAM)記憶體驅動器包括單層封裝非揮發性晶片驅動器及單層封裝揮發性記憶體驅動器，每一單層封裝非揮發性晶片驅動器及每一單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述段落揭露與說明，每一單層封裝揮發性記憶體驅動器及每一單層封裝非揮發性晶片驅動器可具有相同標準型式或具有標準形狀及尺寸，以及可具有相同的標準的複數金屬接墊、柱或凸塊在上表面及下表面的腳位，如上述揭露及說明，堆疊的非揮發性晶片及揮發性記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝的非揮發性記憶體晶片或單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的單層封裝揮發性記憶體驅動器位在底部及全部的複數單層封裝的非揮發性記憶體晶片位在頂部，或(b)全部複數單層封裝的非揮發性記憶體晶片位在底部及全部複數單層封裝揮發性記憶體驅動器位在頂部；(c)單層封裝的非揮發性記憶體晶片及單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝揮發性記憶體驅動器；(ii)單層封裝的非揮發性記憶體晶片；(iii)單層封裝揮發性記憶體驅動器；(iv)單層封裝非揮發性記憶體晶片等等，單層封裝非揮發性晶片驅動器及單層封裝揮發性記憶體驅動器用於堆疊的非揮發性晶片及揮發性記憶體驅動器，每一邏輯運算驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs及(或)BISD，形成TPVs及(或)BISD的製程步驟，如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明。
本發明另一範例提供堆疊的邏輯非揮發性晶片(例如NAND快閃)記憶體及揮發性(例如DRAM)記憶體驅動器包括單層封裝邏輯運算驅動器、複數單層封裝的非揮發性記憶體晶片及複數單層封裝揮發性記憶體驅動器，每一單層封裝邏輯運算驅動器、每一單層封裝的非 揮發性記憶體晶片及每一單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述揭露與說明，每一單層封裝邏輯運算驅動器、每一單層封裝的非揮發性記憶體晶片及每一單層封裝揮發性記憶體驅動器驅動器可具有相同標準型式或具有標準形狀及尺寸，以及可具有相同的標準的複數金屬接墊、柱或凸塊在上表面及下表面的腳位，如上述揭露及說明，堆疊的邏輯非揮發性晶片(快閃)記憶體及揮發性(DRAM)記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝邏輯運算驅動器、單層封裝非揮發性晶片記憶體驅動器或單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器記憶體所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序例如是：(a)全部的單層封裝邏輯運算驅動器位在底部、全部單層封裝揮發性記憶體驅動器位在中間位置及全部的複數單層封裝的非揮發性記憶體晶片位在頂部，或(b)單層封裝邏輯運算驅動器、單層封裝揮發性記憶體驅動器及複數單層封裝的非揮發性記憶體晶片依順序從底部到頂部堆疊交錯：(i)單層封裝邏輯運算驅動器；(ii)單層封裝揮發性記憶體驅動器；(iii)單層封裝的非揮發性記憶體晶片；(iv)單層封裝邏輯運算驅動器；(v)單層封裝揮發性記憶體；(vi)單層封裝的非揮發性記憶體晶片等等，單層封裝邏輯運算驅動器、單層封裝揮發性記憶體驅動器及單層封裝揮發性記憶體驅動器用於堆疊的邏輯運算非揮發性晶片記憶體及複數揮發性記憶體驅動器，每一邏輯運算驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs及(或)BISD，形成TPVs及(或)BISD的製程步驟，如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明。
本發明另一範例提供具有邏輯運算驅動器的系統、硬體、電子裝置、電腦、處理器、行動電話、通訊設備、及(或)機械人、非揮發性晶片(例如NAND快閃)記憶體驅動器、及(或)揮發性(例如DRAM)記憶體驅動器，邏輯運算驅動器可為單層封裝邏輯運算驅動器或堆疊的邏輯運算驅動器，如上述揭露及說明，非揮發性晶片快閃記憶體驅動器可以是單層封裝非揮發性晶片快閃記憶體驅動器或堆疊的非揮發性晶片快閃記憶體驅動器，如上述揭露及說明，及揮發性DRAM記憶體驅動器可以是單層封裝DRAM記憶體驅動器或堆疊的揮發性DRAM記憶體驅動器，如上述揭露及說明，邏輯運算驅動器、非揮發性晶片快閃記憶體驅動器、及(或)揮發性DRAM記憶體驅動器以覆晶封裝方式設置在PCB基板、BGA基板、軟性電路軟板或陶瓷電路基板上。
本發明另一方提供包括單層封裝邏輯運算驅動器及單層封裝記憶體驅動器的堆疊式封裝或裝置，單層封裝邏輯運算驅動器如上述揭露及說明，及其包括一或複數FPGA晶片、一或複數NAND快閃晶片、複數DPSRAM或DPICSRAM、專用控制晶片、專用I/O晶片、及(或)專用控制晶片及專用I/O晶片，單層封裝邏輯運算驅動器可更包括一或複數處理IC晶片及計算IC晶片，例如是一或複數CPU晶片、GPU晶片、DSP晶片及(或)TPU晶片，單層封裝記憶體驅動器如上述揭露及說明，及其包括一或複數高速、高頻寬及寬位元寬快取SRAM晶片、一或複數DRAM IC晶片、或一或複數NVM晶片用於高速平行處理運算及(或)計算，一或複數高速、高頻寬NVMs可包括MRAM或PRAM，單層封裝邏輯運算驅動器如上述揭露及說明，單層封裝邏輯運算驅動器的形成係使用包括有FISIP及(或)SISIP、TPVs、TSVs及在TSVs上或下方的複數金屬接墊、柱或凸塊的中介載板所構成，為了與單層封裝記憶體驅動器的記憶體晶片、堆疊的金屬栓塞(在FISIP及(或)SISIP內)直接且垂直形成在TSVs上或上方、微銅接墊、在SISIP上或上方的複數金屬柱或凸塊、及(或)FISIP直接且垂直的形成在堆疊的金屬栓塞高速、高頻寬通訊， 複數堆疊結構、每一高速的位元資料、寬的位元頻寬匯流排(bus)從上到下形成：(1)在SISIP上及(或)在FISIP上的微銅接墊、柱或凸塊；(2)經由堆疊金屬栓塞而成的堆疊的金屬栓塞及SISIP的及(或)FISIP的複數金屬層；(3)TSVs；及(4)在TSVs上或下方的銅接墊、柱或凸塊，在IC晶片上的微銅金屬/焊錫金屬柱或凸塊接著使用覆晶方式封裝或接合在堆疊結構的微銅接墊、柱或凸塊(在SISIP及(或)FISIP上)上，每一IC晶片的堆疊結構的數量(即每一邏輯IC晶片及每一高速、高頻寬記憶體晶片之間的資料位元頻寬)係等於或大於64、128、256、512、1024、2048、4096、8K或16K用於高速、高頻寬平行處理運算及(或)計算，相似地，複數堆疊結構形成在單層封裝記憶體驅動器內，單層封裝邏輯運算驅動器以覆晶組裝或封裝在單層封裝記憶體晶片，其在邏輯運算驅動器內的IC晶片，其IC晶片具有電晶體的一側朝下，及在記憶體驅動器內的IC晶片，其IC晶片具有電晶體的一側朝上，因此，在FPGA、CPU、GPU、DSP及(或)TPU晶片上的一微銅/焊錫金屬柱或凸塊可短距離的連接或耦接至在記憶體晶片上的微銅/焊錫金屬柱或凸塊，例如DRAM、SRAM或NVM，通過：(1)在邏輯運算驅動器內SISIP的及(或)FISIP的微銅接墊、柱或凸塊；(2)經由堆疊金屬栓塞的堆疊的複數金屬栓塞及在邏輯運算驅動器內的SISIP上的及(或)FISIP上的複數金屬層；(3)邏輯運算驅動器的TSVs；及(4)在邏輯運算驅動器內的TSVs上或下方的銅接墊、柱或凸塊；(5)在記憶體驅動器的TSVs上及上方的銅接墊、柱或凸塊；(6)記憶體驅動器的TSVs；(7)經由堆疊金屬栓塞的堆疊的複數金屬栓塞及記憶體驅動器內的SISIP的及(或)FISIP的複數金屬層；(8)記憶體驅動器內的SISIP的及(或)FISIP的微銅接墊、柱或凸塊，TPVs及(或)BISDs對於單層封裝邏輯運算驅動器及單層封裝記憶體驅動器而言，堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯運算驅動器及記憶體驅動器或裝置的上側(單層封裝邏輯運算驅動器的背面，在邏輯運算驅動器中具有複數電晶體的IC晶片的一側朝下)及下側(單層封裝記憶體驅動器的背面，在記憶體驅動器中具有複數電晶體的IC晶片的一側朝上)進行通訊、連接或耦接至複數外部電路，或者，TPVs及(或)BISDs對於單層封裝邏輯運算驅動器是可省略，及堆疊的邏輯運算驅動器及記憶體驅動器或裝置可從堆疊的邏輯運算驅動器及記憶體驅動器或裝置的背面(單層封裝記憶體驅動器的背面，在記憶體驅動器內具有電晶體的IC晶片朝上)，通過記憶體驅動器的TPVs及(或)BISD進行通訊、連接或耦接至複數外部電路，或者，eTPVs及(或)BISD對於單層封裝記憶體驅動器是可省略，堆疊的邏輯運算驅動器及記憶體驅動器或裝置可從堆疊的邏輯運算驅動器及記憶體驅動器或裝置的上側(單層封裝邏輯運算驅動器的背面，在邏輯運算驅動器內且具有電晶體的IC晶片朝上)通過在邏輯運算驅動器內的BISD及(或)TPVs進行通訊、連接或耦接至複數外部電路或元件。
在邏輯運算驅動器及記憶體驅動器或裝置的所有替代的方案中，單層封裝邏輯運算驅動器可包括一或複數處理IC晶片及計算IC晶片及單層封裝記憶體驅動器，其中單層封裝記憶體驅動器可包括一或複數高速、高頻寬及寬位元寬快取SRAM晶片、DRAM或NVM晶片(例如，MRAM或RAM)可高速平行處理及(或)計算，例如，單層封裝邏輯運算驅動器可包括複數GPU晶片，例如是2、3、4或大於4個GPU晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬及寬位元寬快取SRAM晶片、DRAM IC晶片或NVM晶片，一GPU晶片與SRAM、DRAM或NVM晶片(其中之一)之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K，舉另一個例 子，邏輯運算驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬及寬位元寬快取SRAM晶片、DRAM IC晶片或NVM晶片，一TPU晶片與SRAM、DRAM或NVM晶片(其中之一)之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K。
一邏輯運算、處理及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及一高速、高頻寬SRAM、DRAM或NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的堆疊結構，其通訊或連接方式係與同一晶片內的複數內部電路相同或相似，或者，一邏輯運算、處理及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及一高速、高頻寬SRAM、DRAM或NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的複數堆疊結構，其係使用小型I/O驅動器及(或)接收器，小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間或0.01pF與2pF之間，或是小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路使用在邏輯運算驅動器及記憶體堆疊驅動器內的寬位元寬、高速、高頻寬邏輯運算驅動器及記憶體晶片之間的通訊，其包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.01pF與10pF之間、0.05pF與5pF之間、0.01pF與2pF之間，或小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
2:半導體基板(晶圓)
4:半導體元件
6:交互連接線金屬層
8:金屬接墊、線及交互連接線
10:金屬栓塞
12:絕緣介電層
12d:開孔
12e:介電層
12f:區分蝕刻停止層
12g:低介電SiOC層
12h:區分蝕刻停止層
12i:溝槽或頂部開口
12j:開口及孔洞
14:保護層
14a:開口
15:光阻層
15a:開孔
16:金屬接墊
17:光阻層
17a:溝槽或開孔
18:黏著層
20:第一交互連接線結構(FISC)
22:電鍍用種子層
24:銅金屬層
26:黏著層
27:交互連接線金屬層
27a:金屬栓塞
27b:金屬接墊、金屬線或連接線
28:電鍍用種子層
29:SISC
30:光阻層
30:溝槽或開口
32:金屬層
33:銲錫層/凸塊
34:微型金屬柱或凸塊
36:聚合物層
36a:開口
38:光阻層
38a:開孔
40:金屬層
42:聚合物層
42a:開口
44:黏著層
46:電鍍用種子層
48:光阻層
48a:開口
50:金屬層
51:聚合物層
51a:開口
75:光阻層
75a:開孔
77:交互連接線金屬層
77a:金屬栓塞
77b:金屬接墊、金屬線或連接線
77e:接墊
77b:金屬接墊、線或連接線
77:金屬平面
79:BISD
81:黏著層
83:種子層
85:金屬層
87:聚合物層
87a:開口
94a:開口
96:光阻層
97:聚合物層
97a:開口
100:半導體晶片
100a:背面
109:金屬接墊
110:基板
113:基板單元
114:底部填充材料
158:TPVs
200:標準商業化FPGA IC晶片
201:可編程邏輯區塊(LB)
203:小型I/O電路
205:電源接墊
206:接地接墊
207:反相器
208:反相器
209:晶片賦能(CE)接墊
210:查找表(LUT)
211:多工器
213:非及(NAND)閘
214:非及(NAND)閘
215:三態緩衝器
216:三態緩衝器
216:電晶體
217:三態緩衝器
218:三態緩衝器
212:及(AND)閘
219:反相器
220:反相器
221:輸入賦能(IE)接墊
222:N型MOS電晶體
223:P型MOS電晶體
226:接墊
228:接墊
229:接墊
231:P型MOS電晶體
232:N型MOS電晶體
233:反相器
234:及(AND)閘
235:及(AND)閘
236:及(AND)閘
237:及(AND)閘
238:互斥或(ExOR)閘
239:及(AND)閘
242:互斥或(ExOR)閘
250:非揮發性記憶體(NVM)IC晶片
251:高速高頻寬的記憶體(HBM)IC晶片
253:及(AND)閘
258:通過/不通開關
260:專用控制晶片
265:專用I/O晶片
266:專用控制及I/O晶片
267:DCIAC晶片
268:DCDI/OIAC晶片
269:PC IC晶片
269a:GPU晶片
269b:CPU晶片
269:TPU晶片
271:外部電路
272:I/O接墊
273:大型靜電放電(ESD)保護電路
274:大型驅動器
275:大型接收器
276:開關陣列
277:開關陣列
278:區域
279:繞道交互連接線
281:節點
282:二極體
283:二極體
285:P型MOS電晶體
286:N型MOS電晶體
287:非及(NAND)閘
288:非或(NOR)閘
289:反相器
290:非及(NAND)閘
291:反相器
292:通過/不通開關或開關緩衝器
293:P型MOS電晶體
294:N型MOS電晶體
295:P型MOS電晶體
296:N型MOS電晶體
297:反相器
300:邏輯驅動器
301:基頻處理器
302:應用處理器
303:其它處理器
304:電源管理
305:I/O連接埠
306:通訊元件
307:顯示裝置
308:照相機
309:音頻裝置
310:記憶體驅動器
311:鍵盤
312:乙太網路
313:電源管理晶片
315:資料匯流排
317:記憶體IC晶片
321:DRAM IC晶片
322:非揮發性記憶體驅動器
323:揮發性記憶體驅動器
324:揮發性記憶體(VM)IC晶片
325:焊錫球
330:電腦或、手機或機械人
336:開關
337:控制單元
340:緩衝/驅動單元
341:大型I/O電路
342:互斥或閘
343:ExOR閘
344:AND閘
345:AND閘
346:或閘
347:AND閘
360:方塊
361:可編程交互連接線
362:記憶體單元
364:固定交互連接線
371:晶片間交互連接線
372:金屬接墊
373:ESD保護電路
374:小型驅動器
375:接收器
379:交叉點開關
381:節點
382:二極體
383:二極體
385:P型MOS電晶體
386:N型MOS電晶體
387:非及(NAND)閘
388:非或(NOR)閘
389:反相器
390:非及(NAND)閘
391:反相器
395:記憶體陣列區塊
395a:記憶體陣列區塊
395b:記憶體陣列區塊
398:記憶單元
402:IAC晶片
410:DPI IC晶片
411:第一交互連接線網
412:第二交互連接線網
413:第三交互連接線網
414:第四交互連接線網
415:第五交互連接線網
419:第六交互連接線網
422:第八交互連接線
423:記憶體矩陣區塊
446:記憶體單元
447:MOS電晶體
449:電晶體
451:字元線
452:位元線
453:位元線
454:字元線
455:連接區塊(CB)
456:開關區塊(SB)
461:第一內部驅動交互連接線
462:第二內部驅動交互連接線
463:第三內部驅動交互連接線
464:第四內部驅動交互連接線
481:類樹突交互連接線
482:交互連接線
490:記憶體單元
502:晶片內交互連接線
533:反相器
551:中介載板
551a:背面
552a:開孔
552b:表面
553:光罩絕緣層
553a:開口或孔洞
554:光阻層
554a:開口
555:絕緣層
556:黏著/種子層
557:銅層
558:金屬栓塞
559:光阻層
559a:開口
560:第一交互連接線結構(FISIP)
561:交互連接線結構
563:接合連接點
564:部填充膠
565:聚合物層
565a:背面
566:黏著/種子層
566a:黏著層
566b:電鍍用種子層
567:光阻層
567a:開口
568:金屬層
569:銲錫球或凸塊
570:金屬柱或凸塊
571:金屬接墊
573:第一交互連接線網路
574:第二交互連接線網路
575:第三交互連接線網路
576:第四交互連接線網路
577:第五交互連接線網路
578:焊錫銅凸塊
579:黏著/種子層
580:黏著/種子層
581a:開口
581:光阻層
582:直通聚合物金屬栓塞(TPVs)
582a:背面
583:金屬/銲錫凸塊
584:路徑
585:聚合物層
585a:開口
585b:背面
586:接合連接點
587:路徑
588:SISIP
589:黏著/種子層
590:雲端
591:資料中心
592:網路
593:使用者裝置
2011,2012,2013,2014:單元
2015:區塊內交互連接線
2016:加法單元
200-1:商品化標準FPGA IC晶片
200-2,200-3,200-4:商品化標準FPGA IC晶片
300-1,300-2:邏輯驅動器
362-1,362-2,362-3,362-4:編程記憶單元
379-1,379-2:交叉點開關
490-1,490-2,490-3,490-4:記憶體(DM)單元
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖為本發明實施例中各型的記憶體單元電路圖。
第2A圖至第2F圖為本發明實施例中各型的通過/不通過開關電路圖。
第3A圖至第3D圖為本發明實施例中各型的交叉點開關方塊圖。
第4A圖及第4C圖至第4L圖為本發明實施例中各型的複數多工器電路圖。
第4B圖為本發明實施例中多工器中的一三向緩衝器電路圖。
第5A圖為本發明實施例中大型I/O電路之電路圖。
第5B圖為本發明實施例中小型I/O電路之電路圖。
第6A圖為本發明實施例中可編程邏輯運算方塊示意圖。
第6B圖、第6D圖、第6F圖、第6J圖及第6H圖為本發明實施例中邏輯運算操作單元之電路圖。
第6C圖為本發明實施例中第6B圖之邏輯運算操作單元的查找表(look-up table)。
第6E圖為本發明實施例中第6D圖之計算運算操作單元的查找表。
第6G圖為本發明實施例中第6F圖之計算運算操作單元的查找表。
第6I圖為本發明實施例中第6H圖之計算運算操作單元的查找表。
第7A圖至第7C圖為本發明實施例中複數可編程交互連接線經由通過/不通過開關或交叉點開關編程的方塊圖。
第8A圖至第8H圖為本發明實施例中標準商業化FPGA IC晶片各種佈置的上視圖。
第8I圖至第8J圖為本發明實施例中各種修復演算法的方塊圖。
第8K圖為本發明實施例中標準商業化FPGA IC晶片的可編程邏輯區塊(LB)方塊示意圖。
第8L圖為本發明實施例中加法器單元之電路示意圖。
第8M圖為本發明實施例中加法器單元中的增加單元(adding unit)的電路示意圖。
第8N圖為本發明實施例中固定連接線乘法器單元之電路示意圖。
第9圖為本發明實施例中專用可編程交互連接線(DIP)在積體電路(IC)晶片的方塊上視圖。
第10圖為本發明實施例中專用輸入/輸出(I/O)晶片的方塊上視圖。
第11A圖至第11N圖為本發明實施例中各型的邏輯運算驅動器佈置之上視圖。
第12A圖至第12C圖為本發明實施例中在邏輯運算驅動器中複數晶片之間的各種類型之連接的方塊圖。
第12D圖為本發明實施例中標準商業化FPGA IC晶片及高速高頻寬的記憶體(HBM)IC晶片的複數資料匯流排的方塊示意圖。
第13A圖至第13B圖為本發明實施例中用於資料加載至複數記體體單元的方塊圖。
第14A圖為本發明實施例中半導體晶圓剖面圖。
第14B圖至第14H圖為本發明實施例中以單一鑲嵌製程(single damascene process)形成第一交互連接線結構的剖面圖。
第14I圖至第14Q圖為本發明實施例中以雙鑲嵌製程(double damascene process)形成第一交互連接線結構的剖面圖。
第15A圖至第15K圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖。
第16A圖至第16N圖為本發明實施例中形成第二交互連接線結構在一保護層上及形成複數微型金屬柱或微型凸塊在第二交互連接線金屬層上的製程剖面圖。
第17圖為本發明實施例中晶片的第二交互連接線結構剖面圖，其中第二交互連接線結構具有交互連接線金屬層及複數聚合物層。
第18A圖至第18K圖為本發明實施例中形成一具有一第一類型金屬栓塞的中介載 板製程剖面圖。
第18L圖至第18W圖為本發明實施例中形成多晶片在中介載板(COIP)上的邏輯運算驅動器之製程剖面圖。
第19A圖至第19M圖為本發明實施例中形成一具有一第二類型金屬栓塞的中介載板製程剖面圖。
第19N圖至第19T圖為本發明實施例中COIP的邏輯運算驅動器之製程剖面圖。
第20A圖至第20B圖為本發明實施例中佈置有第一類型金屬栓塞的中介載板之各種類型交互連接線的剖面圖。
第21A圖至第21B圖為本發明實施例中佈置有第二類型金屬栓塞的中介載板之各種類型交互連接線的剖面圖。
第22A圖至第22O圖為本發明實施例中形成具有複數封裝層穿孔的COIP邏輯運算驅動器之製程剖面圖。
第23A圖至第23C圖為本發明另一實施例中形成具有複數封裝層穿孔的COIP邏輯運算驅動器之製程剖面圖。
第24A圖至第24F圖為本發明實施例中製造封裝至封裝(package-on-package,POP)的組裝製程剖面圖。
第25A圖至第25E圖為本發明實施例中形成TPVs及複數微型凸塊在中介載板上的製程剖面圖。
第26A圖至第26M圖為本發明實施例中形成具有背面金屬交互連接線結構的COIP邏輯運算驅動器之製程剖面圖。
第26N圖為本發明實施例中金屬平面的上視圖。
第27A圖至第27D圖為本發明實施例中形成具有背面金屬交互連接線結構COIP邏輯運算驅動器之製程剖面圖。
第28A圖至第28D圖為本發明實施例中在COIP中各種交互連接線網之剖示圖。
第29A圖至第29F圖為本發明實施例中製造POP組裝製程示意圖。
第30A圖至第30C圖為本發明實施例中在POP組裝內的複數邏輯運算驅動器之各種連接的剖面圖。
第31A圖至第31B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。
第31C圖及第31D圖為本發明實施例用於重新配置可塑性或彈性及/或整體架構的示意圖
第32A圖至第32K圖為本發明實施例中POP封裝的複數種組合用於邏輯運算及記憶體驅動器的示意圖。
第32L圖為本發明實施例中複數POP封裝的上視圖，其中第32K圖係沿著切割線A-A之剖面示意圖。
第33A圖至第33C圖為本發明實施例中邏輯運算及記憶體驅動器的各種應用之示意圖。
第34A圖至第34F圖為本發明實施例中各種標準商業化記憶體驅動器之上視圖。
第35A圖至第35G圖為本發明實施例中複數COIP邏輯運算及記憶體驅動器的各 種封裝剖面圖。
第36圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
靜態隨機存取記憶體(Static Random-Access Memory(SRAM))單元之說明
(1)第一型之SRAM單元(6T SRAM單元
第1A圖係為根據本申請案之實施例所繪示之6T SRAM單元之電路圖。請參見第1A圖，第一型之記憶單元(SRAM)398(亦即為6T SRAM單元)係具有一記憶體單元446，包括四個資料鎖存電晶體447及448，亦即為兩對之P型金屬氧化物半導體(metal-oxide-semiconductor(MOS))電晶體447及N型MOS電晶體448，在每一對之P型MOS電晶體447及N型MOS電晶體448中，其汲極係相互耦接，其閘極係相互耦接，而其源極係分別耦接至電源端(Vcc)及接地端(Vss)。位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out1。位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out2。
請參見第1A圖，第一型之記憶單元(SRAM)398還包括二開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其中第一開關(電晶體)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，而其中第二開關(電晶體)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線453，其通道之另一端係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。在位元線452上的邏輯值係相反於在位元線453上的邏輯值。開關(電晶體)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關(電晶體)449可以透過字元線451之控制以開啟連接，使得位元線452透過該第一開關(電晶體)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。再者，位元線453可透過該第二開關(電晶體)449之通道連接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線453上的邏輯值可以載入於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶 體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；位在位元線453上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
(2)第二型之SRAM單元(5T SRAM單元)
第1B圖係為根據本申請案之實施例所繪示之5T SRAM單元之電路圖。請參見第1B圖，第二型之記憶單元(SRAM)398(亦即為5T SRAM單元)係具有如第1A圖所繪示之記憶體單元446。第二型之記憶單元(SRAM)398還包括一開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。開關(電晶體)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關(電晶體)449可以透過字元線451之控制以開啟連接，使得位元線452透過開關(電晶體)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；相反於位在位元線452上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
通過/不通開關之說明
(1)第一型通過/不通開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通開關之電路圖。請參見第2A圖，第一型通過/不通開關258包括相互並聯配置的N型MOS電晶體222及P型MOS電晶體223。第一型通過/不通開關258之每一N型MOS電晶體222及P型MOS電晶體223之通道的一端係耦接至節點N21，而另一端係耦接至節點N22。因此，第一型通過/不通開關258可以開啟或切斷節點N21及節點N22之間的連接。第一型通過/不通開關258之P型MOS電晶體223之閘極係耦接至節點SC-1，第一型通過/不通開關258之N型MOS電晶體222之閘極係耦接至節點SC-2。
(2)第二型通過/不通開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通開關之電路圖。請參見第2B圖，第二型通過/不通開關258包括N型MOS電晶體222及P型MOS電晶體223，相同於如第2A圖所繪示之第一型通過/不通開關258之N型MOS電晶體222及P型MOS電晶體223。第二型通過/不通開關258包括一反相器533，其輸入耦接於N型MOS電晶體222之閘極及節點SC-3，其輸出耦接於P型MOS電晶體223之閘極，反相器533適於將其輸入反向而形成其輸出。
(3)第三型通過/不通開關
第2C圖係為根據本申請案之實施例所繪示之第三型通過/不通開關之電路圖。請參見第2C圖，第三型通過/不通開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級通過/不通開關(或三態緩衝器)292係為二級通過/不通開關(或三態緩衝器)292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。節點N21可以耦接至第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至節點N22。
請參見第2C圖，多級通過/不通開關(或三態緩衝器)292還包括一開關機制，以致能或禁能多級通過/不通開關(或三態緩衝器)292，其中該開關機制包括：(1)P型MOS電晶體295，其源極係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極；(2)控制N型MOS電晶體296，其源極係耦接至接地端(Vss)，而其汲極係耦接至第一級及第二級之N型MOS電晶體294的源極；以及(3)反相器297，其輸入耦接控制N型MOS電晶體296之閘極及節點SC-4，其輸出耦接控制P型MOS電晶體295之閘極，反相器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第2C圖，當邏輯值“1”耦接至節點SC-4時，會開啟多級通過/不通開關(或三態緩衝器)292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-4時，會關閉多級通過/不通開關(或三態緩衝器)292，則節點N21與節點N22之間並無訊號傳送。
(4)第四型通過/不通開關
第2D圖係為根據本申請案之實施例所繪示之第四型通過/不通開關之電路圖。請參見第2D圖，第四型通過/不通開關258可以是多級三態緩衝器或是開關緩衝器，其係類似如第2C圖所繪示之多級通過/不通開關(或三態緩衝器)292。針對繪示於第2C圖及第2D圖中的相同標號所指示的元件，繪示於第2D圖中的該元件可以參考該元件於第2C圖中的說明。第2C圖與第2D圖所繪示之電路之間的不同點係如下所述：請參見第2D圖，控制P型MOS電晶體295之汲極係耦接至第二級(即是輸出級)之P型MOS電晶體293的源極，但是並未耦接至第一級之P型MOS電晶體293的源極；第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及控制P型MOS電晶體295之源極。控制N型MOS電晶體296之汲極係耦接至第二級(即是輸出級)之N型MOS電晶體294的源極，但是並未耦接至第一級之N型MOS電晶體294的源極；第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及控制N型MOS電晶體296之源極。
(5)第五型通過/不通開關
第2E圖係為根據本申請案之實施例所繪示之第五型通過/不通開關之電路圖。針對繪示於第2C圖及第2E圖中的相同標號所指示的元件，繪示於第2E圖中的該元件可以參考該元件於第2C圖中的說明。請參見第2E圖，第五型通過/不通開關258可以包括一對的如第2C圖所繪示之多級通過/不通開關(或三態緩衝器)292或是開關緩衝器。位在左側之多級通過/不通開關(或三態緩衝器)292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在右側之多 級通過/不通開關(或三態緩衝器)292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極及耦接至節點N21。位在右側之多級通過/不通開關(或三態緩衝器)292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在左側之多級通過/不通開關(或三態緩衝器)292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極及耦接至節點N22。針對位在左側之多級通過/不通開關(或三態緩衝器)292，其反相器297之輸入耦接其控制N型MOS電晶體296之閘極及節點SC-4，其反相器297之輸出耦接其控制P型MOS電晶體295之閘極，其反相器297適於將其輸入反向而形成其輸出。針對位在右側之多級通過/不通開關(或三態緩衝器)292，其反相器297之輸入耦接其控制N型MOS電晶體296之閘極及節點SC-6，其反相器297之輸出耦接其控制P型MOS電晶體295之閘極，其反相器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第2E圖，當邏輯值“1”耦接至節點SC-5時，會開啟位在左側之多級通過/不通開關(或三態緩衝器)292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級通過/不通開關(或三態緩衝器)292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級通過/不通開關(或三態緩衝器)292，且當邏輯值“1”耦接至節點SC-6時，會開啟位在右側之多級通過/不通開關(或三態緩衝器)292，則訊號可以從節點N22傳送至節點N21。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級通過/不通開關(或三態緩衝器)292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級通過/不通開關(或三態緩衝器)292，則節點N21與節點N22之間並無訊號傳送。當一邏輯值”1”耦接至節點SC-5而開啟左邊的一個該對通過/不通開關(或三態緩衝器)292，及一邏輯值”1”耦接至節點SC-6以開啟右邊的一個該對通過/不通開關(或三態緩衝器)292，信號傳輸可從節點N21至節點N22，以及從節點N22至節點N21的任一方向上發生。
(6)第六型通過/不通開關
第2F圖係為根據本申請案之實施例所繪示之第六型通過/不通開關之電路圖。第六型通過/不通開關258可以包括一對的多級三態緩衝器或是開關緩衝器，類似於如第2E圖所繪示之一對的多級通過/不通開關(或三態緩衝器)292。針對繪示於第2E圖及第2F圖中的相同標號所指示的元件，繪示於第2F圖中的該元件可以參考該元件於第2E圖中的說明。第2E圖與第2F圖所繪示之電路之間的不同點係如下所述：請參見第2F圖，針對每一多級通過/不通開關(或三態緩衝器)292，其控制P型MOS電晶體295之汲極係耦接至其第二級之P型MOS電晶體293的源極，但是並未耦接至其第一級之P型MOS電晶體293的源極；其第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及其控制P型MOS電晶體295之源極。針對每一多級通過/不通開關(或三態緩衝器)292，其控制N型MOS電晶體296之汲極係耦接至其第二級之N型MOS電晶體294的源極，但是並未耦接至其第一級之N型MOS電晶體294的源極；其第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及其控制N型MOS電晶體296之源極。
由通過/不通開關所組成之交叉點開關之說明
(1)第一型交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由六個通過/不通開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，六個通過/不通開關258可組成第一型交叉點開關379，其中每一通過/不通開關258可以是如第2A圖至第2F圖所繪示之第一型至第六型通過/不 通開關之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通開關258之其中一個耦接四個接點N23至N26之另一個。第一型至第六型通過/不通開關之任一型均可應用在第3A圖所繪示之通過/不通開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第一型交叉點開關379之接點N23適於透過其該些六個通過/不通開關258其中第一個耦接至接點N24，第一個之該些六個通過/不通開關258係位在接點N23及接點N24之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通開關258係位在接點N23及接點N25之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通開關258係位在接點N23及接點N26之間。
(2)第二型交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由四個通過/不通開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，四個通過/不通開關258可組成第二型交叉點開關379，其中每一通過/不通開關258可以是如第2A圖至第2F圖所繪示之第一型至第六型通過/不通開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通開關258之其中兩個耦接四個接點N23至N26之另一個。第二型交叉點開關379之中心節點適於透過其四個通過/不通開關258分別耦接至其四個接點N23至N26，第一型至第六型通過/不通開關之任一型均可應用在第3B圖所繪示之通過/不通開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第二型交叉點開關379之中心節點。舉例而言，第二型交叉點開關379之接點N23適於透過其左側及上側的通過/不通開關258耦接至接點N24、透過其左側及右側的通過/不通開關258耦接至接點N25、以及/或者透過其左側及下側的通過/不通開關258耦接至接點N26。
多功器(multiplexer(MUXER))之說明
(1)第一型多功器
第4A圖係為根據本申請案之實施例所繪示之第一型多功器之電路圖。請參見第4A圖，第一型多工器211具有並聯設置的第一組輸入及並聯設置的第二組輸入，且可根據其第二組輸入之組合從其第一組輸入中選擇其一作為其輸出。舉例而言，第一型多工器211可以具有並聯設置的16個輸入D0-D15作為第一組輸入，及並聯設置的4個輸入A0-A3作為第二組輸入。第一型多工器211可根據其第二組之4個輸入A0-A3之組合從其第一組之16個輸入D0-D15中選擇其一作為其輸出Dout。
請參見第4A圖，第一型多工器211可以包括逐級耦接的多級三態緩衝器，例如為四級的三態緩衝器215、216、217及218。第一型多工器211可以具有八對共16個平行設置的三態緩衝器215設在第一級，其每一個的第一輸入係耦接至第一組之16個輸入D0-D15之其中之一，其每一個的第二輸入係與第二組之輸入A3有關。在第一級中八對共16個三態緩衝器215之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器219，其輸入係耦接至第二組之輸入A3，反相器219適於將其輸入反向而形成其輸出。在第一級中每一對三態緩衝器215之其中一個可以根據耦接至反相 器219之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中每一對三態緩衝器215之其中另一個可以根據耦接至反相器219之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之每一對三態緩衝器215中其輸出係相互耦接。舉例而言，在第一級中最上面一對的三態緩衝器215中的上面一個其第一輸入係耦接至第一組之輸入D0，而其第二輸入係耦接至反相器219之輸出；在第一級中最上面一對的三態緩衝器215中的下面一個其第一輸入係耦接至第一組之輸入D1，而其第二輸入係耦接至反相器219之輸入。在第一級中最上面一對的三態緩衝器215中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中最上面一對的三態緩衝器215中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第一級中八對的三態緩衝器215之每一對係根據分別耦接至反相器219之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器216之其中一個之第一輸入。
請參見第4A圖，第一型多工器211可以具有四對共8個平行設置的三態緩衝器216設在第二級，其每一個的第一輸入係耦接至在第一級之三態緩衝器215其中一對之輸出，其每一個的第二輸入係與第二組之輸入A2有關。在第二級中四對共8個三態緩衝器216之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器220，其輸入係耦接至第二組之輸入A2，反相器220適於將其輸入反向而形成其輸出。在第二級中每一對三態緩衝器216之其中一個可以根據耦接至反相器220之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中每一對三態緩衝器216之其中另一個可以根據耦接至反相器220之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之每一對三態緩衝器216中其輸出係相互耦接。舉例而言，在第二級中最上面一對的三態緩衝器216中的上面一個其第一輸入係耦接至在第一級中最上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相器220之輸出；在第二級中最上面一對的三態緩衝器216中的下面一個其第一輸入係耦接至在第一級中次上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相器220之輸入。在第二級中最上面一對的三態緩衝器216中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中最上面一對的三態緩衝器216中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第二級中四對的三態緩衝器216之每一對係根據分別耦接至反相器220之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第三級三態緩衝器217之其中一個之第一輸入。
請參見第4A圖，第一型多工器211可以具有兩對共4個平行設置的三態緩衝器217設在第三級，其每一個的第一輸入係耦接至在第二級之三態緩衝器216其中一對之輸出，其每一個的第二輸入係與第二組之輸入A1有關。在第三級中兩對共4個三態緩衝器21之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第三級中每一對三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中每一對三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入 切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第三級之每一對三態緩衝器217中其輸出係相互耦接。舉例而言，在第三級中上面一對的三態緩衝器217中的上面一個其第一輸入係耦接至在第二級中最上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反相器207之輸出；在第三級中上面一對的三態緩衝器217中的下面一個其第一輸入係耦接至在第二級中次上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反相器207之輸入。在第三級中上面一對的三態緩衝器217中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中上面一對的三態緩衝器217中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第三級中兩對的三態緩衝器217之每一對係根據分別耦接至反相器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第四級三態緩衝器218之第一輸入。
請參見第4A圖，第一型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第四級(即輸出級)，其每一個的第一輸入係耦接至在第三級之三態緩衝器217其中一對之輸出，其每一個的第二輸入係與第二組之輸入A0有關。在第四級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第四級中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第四級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。舉例而言，在第四級(即輸出級)中該對三態緩衝器218中的上面一個其第一輸入係耦接至在第三級中上面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反相器208之輸出；在第四級(即輸出級)中該對三態緩衝器218中的下面一個其第一輸入係耦接至在第三級中下面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反相器208之輸入。在第四級(即輸出級)中該對的三態緩衝器218中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對的三態緩衝器218中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第四級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反相器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，作為第一型多工器211之輸出Dout。
第4B圖係為根據本申請案之實施例所繪示之第一型多功器之三態緩衝器之電路圖。請參見第4A圖及第4B圖，每一該些三態緩衝器215、216、217及218可以包括(1)一P型MOS電晶體231，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；(2)一N型MOS電晶體232，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；以及(3)一反相器233，其輸入係耦接至N型MOS電晶體232之閘極且位在所述每一該些三態緩衝器215、216、217及218之第二輸入，反相器233適於將其輸入反向而形成其輸出，反相器233之輸出係耦接至P型MOS電晶 體231之閘極。針對每一該些三態緩衝器215、216、217及218，當其反相器233之輸入的邏輯值係為“1”時，其P型及N型MOS電晶體231及232均切換為開啟的狀態，使其第一輸入可以經由其P型及N型MOS電晶體231及232之通道傳送至其輸出；當其反相器233之輸入的邏輯值係為“0”時，其P型及N型MOS電晶體231及232均切換為關閉的狀態，此時P型及N型MOS電晶體231及232並不會形成通道，使其第一輸入並不會傳送至其輸出。在第一級中每對的兩個三態緩衝器215其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A3有關的反相器219之輸出及輸入。在第二級中每對的兩個三態緩衝器216其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A2有關的反相器220之輸出及輸入。在第三級中每對的兩個三態緩衝器217其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A1有關的反相器207之輸出及輸入。在第四級(即輸出級)中該對的兩個三態緩衝器218其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A0有關的反相器208之輸出及輸入。
據此，第一型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(2)第二型多功器
第4C圖係為根據本申請案之實施例所繪示之第二型多功器之電路圖。請參見第4C圖，第二型多工器211係類似如第4A圖及第4B圖所描述之第一型多工器211，但是還增設如第2C圖所描述之第三型通過/不通開關292，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級(即輸出級))中該對的兩個三態緩衝器218之輸出。針對繪示於第2C圖、第4A圖、第4B圖及第4C圖中的相同標號所指示的元件，繪示於第4C圖中的該元件可以參考該元件於第2C圖、第4A圖或第4B圖中的說明。據此，請參見第4C圖，第三型通過/不通開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
據此，第二型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(3)第三型多功器
第4D圖係為根據本申請案之實施例所繪示之第三型多功器之電路圖。請參見第4D圖，第三型多工器211係類似如第4A圖及第4B圖所描述之第一型多工器211，但是還增設如第2D圖所描述之第四型通過/不通開關292，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級或輸出級)中該對的兩個三態緩衝器218之輸出。針對繪示於第2C圖、第2D圖、第4A圖、第4B圖、第4C圖及第4D圖中的相同標號所指示的元件，繪示於第4D圖中的該元件可以參考該元件於第2C圖、第2D圖、第4A圖、第4B圖或第4C圖中的說明。據此，請參見第4D圖，第四型通過/不通開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第三型多工器211之輸出Dout。
據此，第三型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
此外，第一型、第二型或第三型多工器211之第一組之平行設置的輸入其數目係為2的n次方個，而第二組之平行設置的輸入其數目係為n個，該數目n可以是任何大於或等 於2的整數，例如為介於2至64之間。第4E圖係為根據本申請案之實施例所繪示之多功器之電路圖。在本實施例中，請參見第4E圖，如第4A圖、第4C圖或第4D圖所描述之第一型、第二型或第三型多工器211可以修改為具有8個的第二組之輸入A0-A7及256個(亦即為2的8次方個)的第一組之輸入D0-D255(亦即為第二組之輸入A0-A7的所有組合所對應之結果值或編程碼)。第一型、第二型或第三型多工器211可以包括八級逐級耦接的三態緩衝器或是開關緩衝器，其每一個具有如第4B圖所繪示之架構。在第一級中平行設置的三態緩衝器或是開關緩衝器之數目可以是256個，其每一個的第一輸入可以耦接至多工器211之第一組之256個輸入D0-D255之其中之一，且根據與多工器211之第二組之輸入A7有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第二級至第七級中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至該每一個之前一級的三態緩衝器或是開關緩衝器之輸出，且根據分別與多工器211之第二組之輸入A6-A1其中之一有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第八級(即輸出級)中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至第七級的三態緩衝器或是開關緩衝器之輸出，且根據與多工器211之第二組之輸入A0有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。此外，如第4C圖或第4D圖所描述之通過/不通開關292可以增設於其中，亦即將其輸入耦接至在第八級(即輸出級)中該對三態緩衝器之輸出，並將其輸入放大而形成其輸出，作為多工器211之輸出Dout。
舉例而言，第4F圖係為根據本申請案之實施例所繪示之多功器之電路圖。請參見第4F圖，第二型多工器211包括第一組之平行設置的輸入D0、D1及D2及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D2之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至反相器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入。在第一級中下面的三態緩衝器217係根據耦接至反相器207之輸出的其第二輸入，以控制是否要將其第一輸入傳送至其輸出，而其輸出會耦接至第二級(即輸出級)三態緩衝器218之其中其它個之第一輸入。
請參見第4F圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級(即輸出級)，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦接至在第一級中下面的三態緩衝器217之輸出，其下面一個的第二輸入係與第二組之輸入A0有 關。在第二級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第二級中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反相器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第2C圖所描述之第三型通過/不通開關292，其位在節點N21處之輸入會耦接至在第二級(即輸出級)中該對的兩個三態緩衝器218之輸出，第三型通過/不通開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout，第三型通過/不通開關292可放大在節點N21的輸入而獲得在節點N22的其輸出，以作為第二型多工器211的輸出Dout。
第4G圖係為根據本申請案之實施例所繪示之多功器之電路圖。請參見第4G圖，第二型多工器211包括第一組之平行設置的輸入D0-D3及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D3之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至三態緩衝器217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入(即輸出級)，在第一級中下面一對的三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中下面一對的三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之下面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中下面一對的三態緩衝器217係根據分別耦接至三態緩衝器217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級其它的一個三態緩衝器218之其中一個之第一輸入(即輸出級)。
請參見第4G圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級或輸出級，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦 接至在第一級中下面的二個三態緩衝器217之一對該輸出，其下面一個的第二輸入係與第二組之輸入A0有關。在第二級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第二級(即輸出級)中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反相器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第10C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在第二級(即輸出級)中該對的兩個三態緩衝器218之輸出，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
此外，請參見第4A圖至第4G圖，每一三態緩衝器215、216、217及218可以由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體，如第4H圖至第4L圖所示。第4H圖至第4L圖係為根據本申請案之實施例所繪示之多功器之電路圖。如第4H圖所繪示之第一型多工器211係類似於如第4A圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4I圖所繪示之第二型多工器211係類似於如第4C圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4J圖所繪示之第一型多工器211係類似於如第4D圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4K圖所繪示之第二型多工器211係類似於如第4F圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4L圖所繪示之第二型多工器211係類似於如第4G圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。
請參見第4H圖至第4L圖，每一電晶體215可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器215之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器215之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器215之第二輸入所耦接之處。每一電晶體216可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器216之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器216之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器216之第二輸入所耦接之處。每一三態緩衝器217可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器217之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器217之輸出所耦接之處，其閘極係耦接至 如第4A圖至第4G圖所繪示之取代前三態緩衝器217之第二輸入所耦接之處。每一三態緩衝器(電晶體)218可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器218之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器218之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器218之第二輸入所耦接之處。
由多工器所組成之交叉點開關之說明
如第3A圖及第3B圖所描述之第一型及第二型交叉點開關379係由多個如第2A圖至第2F圖所繪示之通過/不通開關258所構成。然而，交叉點開關379亦可由任一型之第一型至第三型多工器211所構成，如下所述：
(1)第三型交叉點開關
第3C圖係為根據本申請案之實施例所繪示之由多個多功器所組成之第三型交叉點開關之電路圖。請參見第3C圖，第三型交叉點開關379可以包括四個如第4A圖至第4L圖所繪示之第一型、第二型或第三型多工器211，其每一個包括第一組之三個輸入及第二組之兩個輸入，且適於根據其第二組之兩個輸入的組合從其第一組之三個輸入中選擇其一傳送至其輸出。舉例而言，應用於第三型交叉點開關379之第二型多工器211可以參考如第4F圖及第4K圖所繪示之第二型多工器211。四個多工器211其中之一個之第一組之三個輸入D0-D2之每一個可以耦接至四個多工器211其中另兩個之第一組之三個輸入D0-D2其中之一及四個多工器211其中另一個之輸出Dout。因此，四個多工器211之每一個的第一組之三個輸入D0-D2可以分別耦接至在三個不同方向上分別延伸至四個多工器211之另外三個之輸出的三條金屬線路，且四個多工器211之每一個可以根據其第二組之輸入A0及A1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout。四個多工器211之每一個還包括通過/不通開關(或三態緩衝器)292，可以根據其輸入SC-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0及A1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout。舉例而言，上面的多工器211其第一組之三個輸入可以分別耦接至在三個不同方向上分別延伸至左側、下面及右側的多工器211之輸出Dout(位在節點N23、N26及N25)的三條金屬線路，且上面的多工器211可以根據其第二組之輸入A01及A11的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout(位在節點N24)。上面的多工器211之通過/不通開關(或三態緩衝器)292可以根據其輸入SC1-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A01及A11從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout(位在節點N24)。
(2)第四型交叉點開關
第3D圖係為根據本申請案之實施例所繪示之由多功器所構成之第四型交叉點開關之電路圖。請參見第3D圖，第四型交叉點開關379可以是由如第4A圖至第4L圖所描述之第一型至第三型中任一型多工器211所構成。舉例而言，當第四型交叉點開關379係如第4A圖、第4C圖、第4D圖及第4H圖至第4J圖所描述之第一型至第三型中任一型多工器211所構成時，第四型交叉點開關379可以根據其第二組之輸入A0-A3的組合，從其第一組之輸入D0-D15中選擇其一傳送至其輸出Dout。
大型輸入/輸出(I/O)電路之說明
第5A圖係為根據本申請案之實施例所繪示之大型I/O電路之電路圖。請參見 第5A圖，半導體晶片可以包括多個I/O接墊272，可耦接至其大型靜電放電(ESD)保護電路273、其大型驅動器274及其大型接收器275。大型靜電放電(ESD)保護電路、大型驅動器274及大型接收器275可組成一大型I/O電路341。大型靜電放電(ESD)保護電路273可以包括兩個二極體282及283，其中二極體282之陰極耦接至電源端(Vcc)，其陽極耦接至節點281，而二極體283之陰極耦接至節點281，而其陽極耦接至接地端(Vss)，節點281係耦接至I/O接墊272。
請參見第5A圖，大型驅動器274之第一輸入係耦接訊號(L_Enable)，用以致能大型驅動器274，而其第二輸入耦接資料(L_Data_out)，使得該資料(L_Data_out)可經大型驅動器274之放大或驅動以形成其輸出(位在節點281)，經由I/O接墊272傳送至位在該半導體晶片之外部的電路。大型驅動器274可以包括一P型MOS電晶體285及一N型MOS電晶體286，兩者的汲極係相互耦接作為其輸出(位在節點281)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。大型驅動器274可以包括一非及(NAND)閘287及一非或(NOR)閘288，其中非及(NAND)閘287之輸出係耦接至P型MOS電晶體285之閘極，非或(NOR)閘288之輸出係耦接至N型MOS電晶體286之閘極。大型驅動器274之非及(NAND)閘287之第一輸入係耦接至大型驅動器274之反相器289之輸出，而其第二輸入係耦接至資料(L_Data_out)，非及(NAND)閘287可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體285之閘極。大型驅動器274之非或(NOR)閘288之第一輸入係耦接至資料(L_Data_out)，而其第二輸入係耦接至訊號(L_Enable)，非或(NOR)閘288可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體286之閘極。反相器289之輸入係耦接訊號(L_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘287之第一輸入。
請參見第5A圖，當訊號(L_Enable)係為邏輯值“1”時，非及(NAND)閘287之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體285，而非或(NOR)閘288之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體286。此時，訊號(L_Enable)會禁能大型驅動器274，使得資料(L_Data_out)不會傳送至大型驅動器274之輸出(位在節點281)。
請參見第5A圖，當訊號(L_Enable)係為邏輯值“0”時，會致能大型驅動器274。同時，當資料(L_Data_out)係為邏輯值“0”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“1”，以關閉P型MOS電晶體285及開啟N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“0”的狀態，並傳送至I/O接墊272。若是當資料(L_Data_out)係為邏輯值“1”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“0”，以開啟P型MOS電晶體285及關閉N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“1”的狀態，並傳送至I/O接墊272。因此，訊號(L_Enable)可以致能大型驅動器274，以放大或驅動資料(L_Data_out)形成其輸出(位在節點281)，並傳送至I/O接墊272。
請參見第5A圖，大型接收器275之第一輸入係耦接該I/O接墊272，可經由大型接收器275之放大或驅動以形成其輸出(L_Data_in)，大型接收器275之第二輸入係耦接訊號(L_Inhibit)，用以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)。大型接收器275包括一非及(NAND)閘290，其第一輸入係耦接至該I/O接墊272，而其第二輸入係耦接訊號(L_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至大型接收器275之反相器291。反相器291之輸入係耦接非及(NAND)閘290之輸 出，並可將其輸入反向而形成其輸出，作為大型接收器275之輸出(L_Data_in)。
請參見第5A圖，當訊號(L_Inhibit)係為邏輯值“0”時，非及(NAND)閘290之輸出係總是為邏輯值“1”，而大型接收器275之輸出(L_Data_in)係總是為邏輯值“1”。此時，可以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)，其第一輸入係耦接至該I/O接墊272。
請參見第5A圖，當訊號(L_Inhibit)係為邏輯值“1”時，會啟動大型接收器275。同時，當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“1”時，非及(NAND)閘290之輸出係為邏輯值“0”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“0”時，非及(NAND)閘290之輸出係為邏輯值“1”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“0”。因此，訊號(L_Inhibit)可以啟動大型接收器275，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料形成其輸出(L_Data_in)。
請參見第5A圖，該I/O接墊272之輸入電容，例如是由大型靜電放電(ESD)保護電路273及大型接收器275所產生的，而其範圍例如介於2pF與100pF之間、介於2pF與50pF之間、介於2pF與30pF之間、大於2pF、大於5pF、大於10pF、大於15pF或是大於20pF。大型驅動器274之輸出電容或是驅動能力或負荷例如是介於2pF與100pF之間、介於2pF與50pF之間、介於2pF與30pF之間或是大於2pF、大於5pF、大於10pF、大於15pF或是大於20pF。大型靜電放電(ESD)保護電路273之尺寸例如是介於0.5pF與20pF之間、介於0.5pF與15pF之間、介於0.5pF與10pF之間、介於0.5pF與5pF之間、介於0.5pF與20pF之間、大於0.5pF、大於1pF、大於2pF、大於3pF、大於5pf或是大於10pF。
小型輸入/輸出(I/O)電路之說明
第5B圖係為根據本申請案之實施例所繪示之小型I/O電路之電路圖。請參見第5B圖，半導體晶片可以包括多個金屬(I/O)接墊372，可耦接至其小型靜電放電(ESD)保護電路373、其小型驅動器374及其小型接收器375。小型靜電放電(ESD)保護電路、小型驅動器374及小型接收器375可組成一小型I/O電路203。小型靜電放電(ESD)保護電路373可以包括兩個二極體382及383，其中二極體382之陰極耦接至電源端(Vcc)，其陽極耦接至節點381，而二極體383之陰極耦接至節點381，而其陽極耦接至接地端(Vss)，節點381係耦接至金屬(I/O)接墊372。
請參見第5B圖，小型驅動器374之第一輸入係耦接訊號(S_Enable)，用以致能小型驅動器374，而其第二輸入耦接資料(S_Data_out)，使得該資料(S_Data_out)可經小型驅動器374之放大或驅動以形成其輸出(位在節點381)，經由金屬(I/O)接墊372傳送至位在該半導體晶片之外部的電路。小型驅動器374可以包括一P型MOS電晶體385及一N型MOS電晶體386，兩者的汲極係相互耦接作為其輸出(位在節點381)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。小型驅動器374可以包括一非及(NAND)閘387及一非或(NOR)閘388，其中非及(NAND)閘387之輸出係耦接至P型MOS電晶體385之閘極，非或(NOR)閘388之輸出係耦接至N型MOS電晶體386之閘極。小型驅動器374之非及(NAND)閘387之第一輸入係耦接至小型驅動器374之反相器389之輸出，而其第二輸入係耦接至資料(S_Data_out)，非及(NAND)閘387可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體385之閘極。小型驅動器374之非或(NOR)閘388之第一輸入係耦接至資料(S_Data_out)，而其第二輸入 係耦接至訊號(S_Enable)，非或(NOR)閘388可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體386之閘極。反相器389之輸入係耦接訊號(S_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘387之第一輸入。
請參見第5B圖，當訊號(S_Enable)係為邏輯值“1”時，非及(NAND)閘387之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體385，而非或(NOR)閘388之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體386。此時，訊號(S_Enable)會禁能小型驅動器374，使得資料(S_Data_out)不會傳送至小型驅動器374之輸出(位在節點381)。
請參見第5B圖，當訊號(S_Enable)係為邏輯值“0”時，會致能小型驅動器374。同時，當資料(S_Data_out)係為邏輯值“0”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“1”，以關閉P型MOS電晶體385及開啟N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“0”的狀態，並傳送至金屬(I/O)接墊372。若是當資料(S_Data_out)係為邏輯值“1”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“0”，以開啟P型MOS電晶體385及關閉N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“1”的狀態，並傳送至金屬(I/O)接墊372。因此，訊號(S_Enable)可以致能小型驅動器374，以放大或驅動資料(S_Data_out)形成其輸出(位在節點381)，並傳送至金屬(I/O)接墊372。
請參見第5B圖，小型接收器375之第一輸入係耦接該金屬(I/O)接墊372，可經由小型接收器375之放大或驅動以形成其輸出(S_Data_in)，小型接收器375之第二輸入係耦接訊號(S_Inhibit)，用以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)。小型接收器375包括一非及(NAND)閘390，其第一輸入係耦接至該金屬(I/O)接墊372，而其第二輸入係耦接訊號(S_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至小型接收器375之反相器391。反相器391之輸入係耦接非及(NAND)閘390之輸出，並可將其輸入反向而形成其輸出，作為小型接收器375之輸出(S_Data_in)。
請參見第5B圖，當訊號(S_Inhibit)係為邏輯值“0”時，非及(NAND)閘390之輸出係總是為邏輯值“1”，而小型接收器375之輸出(S_Data_in)係總是為邏輯值“1”。此時，可以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)，其第一輸入係耦接至該金屬(I/O)接墊372。
請參見第5B圖，當訊號(S_Inhibit)係為邏輯值“1”時，會啟動小型接收器375。同時，當由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料係為邏輯值“1”時，非及(NAND)閘390之輸出係為邏輯值“0”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料係為邏輯值“0”時，非及(NAND)閘390之輸出係為邏輯值“1”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“0”。因此，訊號(S_Inhibit)可以啟動小型接收器375，以放大或驅動由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料形成其輸出(S_Data_in)。
請參見第5B圖，該金屬(I/O)接墊372之輸入電容，例如是由小型靜電放電(ESD)保護電路373及小型接收器375所產生的，而其範圍例如介於0.1pF與10pF之間、介於0.1pF與5pF之間、介於0.1pF與3pF之間、介於0.1pF與2pF之間、小於10pF、小於5pF、小 於3pF、小於1pF或是小於1pF。小型驅動器374之輸出電容或是驅動能力或負荷例如是介於0.1pF與10pF之間、介於0.1pF與5pF之間、介於0.1pF與3pF之間、介於0.1pF與2pF之間、小於10pF、小於5pF、小於3pF、小於2pF或是小於1pF。小型靜電放電(ESD)保護電路373之尺寸例如是介於0.05pF與10pF之間、介於0.05pF與5pF之間、介於0.05pF與2pF之間、介於0.05pF與1pF之間、小於5pF、小於3pF、小於2pF、小於1pF或是小於0.5pF。
可編程邏輯區塊之說明
第6A圖係為根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。請參見第6A圖，可編程邏輯區塊(LB)201可以是各種形式，包括一查找表(LUT)210及一多工器211，可編程邏輯區塊(LB)201之多工器211包括第一組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所繪示之D0-D15或是如第4E圖所繪示之D0-D255，其每一個係耦接儲存在查找表(LUT)210中之其中一結果值或編程碼；可編程邏輯區塊(LB)201之多工器211還包括第二組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所繪示之4個輸入A0-A3或是如第4E圖所繪示之8個輸入A0-A7，用於決定其第一組之輸入其中之一傳送至其輸出，例如為如第4A圖、第4C圖至第4E圖或第4H圖至第4J圖所繪示之Dout，作為可編程邏輯區塊(LB)201之輸出。多工器211之第二組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所繪示之4個輸入A0-A3或是如第4E圖所繪示之8個輸入A0-A7，係作為可編程邏輯區塊(LB)201之輸入。
請參見第6A圖，可編程邏輯區塊(LB)201之查找表(LUT)210可以包括多個記憶體單元490，其每一個係儲存其中一結果值或編程碼，而每一記憶體單元490係如第1A圖或第1B圖所描述之記憶單元398。可編程邏輯區塊(LB)201之多工器211之第一組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所繪示之D0-D15或是如第4E圖所繪示之D0-D255，其每一個係耦接至用於查找表(LUT)210之其中一記憶體單元490之輸出(亦即為記憶單元398之輸出Out1或Out2)，因此儲存於每一記憶體單元490中的結果值或編程碼可以傳送至可編程邏輯區塊(LB)201之多工器211之第一組之其中一輸入。
再者，當可編程邏輯區塊(LB)201之多工器211係為第二型或第三型時，如第4C圖、第4D圖、第4I圖或第4J圖所示，可編程邏輯區塊(LB)201還包括其他的記憶體單元490，用於儲存編程碼，而其輸出係耦接至其多工器211之多級通過/不通開關(或三態緩衝器)292之輸入SC-4。每一該些其他的記憶體單元490係如第1A圖或第1B圖所描述之記憶單元398，其他的記憶體單元490之輸出(亦即為記憶單元398之輸出Out1或Out2)係耦接可編程邏輯區塊(LB)201之多工器211之多級通過/不通開關(或三態緩衝器)292之輸入SC-4，且其他的記憶體單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB)201之多工器211。或者，可編程邏輯區塊(LB)201之多工器211之多級通過/不通開關(或三態緩衝器)292之P型及N型MOS電晶體295及296之閘極係分別耦接至其他的記憶體單元490之輸出(亦即為記憶單元398之輸出Out1及Out2)，且其他的記憶體單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB)201之多工器211，同時如第4C圖、第4D圖、第4I圖或第4J圖所示之反相器297可以省略。
可編程邏輯區塊(LB)201可包括查找表(LUT)210，該查找表(LUT)210可被編程以儲存或保存結果值(resulting values)或編程原始碼，該查找表(LUT)210可用於邏輯操作(運算)或布 爾運算(Boolean operation)，例如是AND、NAND、OR、NOR等操作運算，或結合上述二種或上述多種操作運算的一種操作運算，例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第6B圖中的OR邏輯閘/OR操作器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第6C圖顯示查找表(LUT)210用以達到如第6B圖所示之OR操作器，如第6C圖所示，查找表(LUT)210記錄或儲存如第14B圖中OR操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考如第1A圖或第1B圖所描述之一第一型之記憶單元(SRAM)398本身的輸出Out1或輸出Out2耦接至如第4G圖或第4L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一。多工器211可用於決定其第一組四個輸入為其輸出，如第4G圖或第4L圖中的輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第6A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第6D圖中AND運算器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第6E圖顯示查找表(LUT)210用以達到如第6D圖所示之AND操作器，如第6E圖所示，查找表(LUT)210記錄或儲存如第6B圖中AND操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考如第1A圖或第1B圖所描述之第一型之記憶單元(SRAM)398本身的輸出Out1或輸出Out2耦接至如第4G圖或第4L圖中第一組多工器211的四個輸入D0-D3其中之一，以用於可編程邏輯區塊(LB)201；多工器211可用於決定其第一組四個輸入為其輸出，如第4G圖或第4L圖中的輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第6A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與如第6F圖所示之邏輯運算器相同的操作運算，如第6F圖，可編程邏輯區塊(LB)201可以編程以執行邏輯運算或布林運算，例如為及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。查找表(LUT)210可以編程讓可編程邏輯區塊(LB)201可以執行邏輯運算，例如與第6B圖所示之邏輯運算子所進行之邏輯運算相同。請參見第6B圖，該邏輯運算子例如包括平行排列之一及(AND)閘212及一非及(NAND)閘213，其中及(AND)閘212可以對其二輸入X0及X1(亦即為該邏輯運算子之二輸入)進行及(AND)運算以產生一輸出，非及(NAND)閘213可以對其二輸入X2及X3(亦即為該邏輯運算子之二輸入)進行非及(NAND)運算以產生一輸出。該邏輯運算子例如還包括一非及(NAND)閘214，其二輸入係分別耦接及(AND)閘212之輸出及非及(NAND)閘213之輸出，非及(NAND)閘214可以對其二輸入進行非及(NAND)運算以產生一輸出Y，作為該邏輯運算子之輸出。如第6A圖所繪示之可編程邏輯區塊(LB)201可以達成如第6F圖所繪示之邏輯運算子所進行之邏輯運算。就本實施例而言，可編程邏輯區塊(LB)201可以包括如上所述之4個輸入，例如為A0-A3，其第一個輸入A0係對等於該邏輯運算子之輸入X0，其第 二個輸入A1係對等於該邏輯運算子之輸入X1，其第三個輸入A2係對等於該邏輯運算子之輸入X2，其第四個輸入A3係對等於該邏輯運算子之輸入X3。可編程邏輯區塊(LB)201可以包括如上所述之輸出Dout，係對等於該邏輯運算子之輸出Y。
第6G圖繪示查找表(LUT)210，可應用在達成如第6F圖所繪示之邏輯運算子所進行之邏輯運算。請參見第6G圖，查找表(LUT)210可以記錄或儲存如第6F圖所繪示之邏輯運算子依據其輸入X0-X3之16種組合而分別產生所有共16個之結果值或編程碼。查找表(LUT)210可以編程有該些16個結果值或編程碼，分別儲存在如第1A圖或第1B圖所繪示之共16個記憶體單元490中，而其輸出Out1或Out2耦接可編程邏輯區塊(LB)201之多工器211之第一組的共16個輸入D0-D15其中之一，如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所示，多工器211可以根據其第二組之輸入A0-A3的組合決定其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為可編程邏輯區塊(LB)201之輸出，如第6A圖所示。
或者，可編程邏輯區塊(LB)201可由多個可編程邏輯閘取代，經編程後可執行如第6B圖、第6D圖或第6F圖所示之邏輯運算或布林運算。
或者，多個可編程邏輯區塊(LB)201可經編程以整合形成一計算運算子，例如執行加法運算、減法運算、乘法運算或除法運算。計算運算子例如是加法器電路、多工器、移位寄存器、浮點電路及乘法和/或除法電路。第6H圖為本發明實施例計算運算子的一方塊示意圖。舉例而言，如第6H圖所示之計算運算子可以將兩個二進制數字[A1,A0]及[A3,A2]相乘以形成如第6I圖中一四個二進制數字之輸出[C3,C2,C1,C0]，如第6H圖所示。為達成此運算，4個如第6A圖所示之可編程邏輯區塊(LB)201可以編程以整合形成該計算運算子，計算運算子可以使其四個輸入[A1，A0，A3，A2]分別耦合到四個可編程邏輯區塊(LB)201中的每一個的四個輸入，計算運算子的每一個可編程邏輯區塊(LB)201可以根據其輸入[A1,A0,A3,A2]之組合而產生其輸出，其輸出係為四個二進制數字[C3,C2,C1,C0]其中之一的二進制數字。在將二進制數字[A1,A0]乘以二進制數字[A3,A2]時，這4個可編程邏輯區塊(LB)201可以根據相同的其輸入[A1,A0,A3,A2]之組合而分別產生其輸出，亦即為四個二進制數字[C3,C2,C1,C0]其中之一，這4個可編程邏輯區塊(LB)201可以分別編程有查找表(LUT)210，亦即為Table-0、Table-1、Table-2及Table-3。
舉例而言，請參見第6A圖、第6H圖及第6I圖，許多記憶體單元490可以組成供作為每一查找表(LUT)210(Table-0、Table-1、Table-2或Table-3)之用，其中每一記憶體單元490可以參考如第1A圖或第1B圖所描述之記憶單元398，且可以儲存對應於四個二進制數字C0-C3其中之一的其中一結果值或編程碼。這4個可編程邏輯區塊(LB)201其中第一個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210(Table-0)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第一個可編程邏輯區塊(LB)201之輸出C0；這4個可編程邏輯區塊(LB)201其中第二個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210(Table-1)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第二個可編程邏輯區塊(LB)201之輸出C1；這4個可編程邏輯區塊(LB)201其中第三個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210(Table-2)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸 入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第三個可編程邏輯區塊(LB)201之輸出C2；這4個可編程邏輯區塊(LB)201其中第四個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210(Table-3)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第四個可編程邏輯區塊(LB)201之輸出C3。
因此，請參見第6D圖、第6H圖及第6I圖，這4個可編程邏輯區塊(LB)201可以構成該計算運算子，並且可以根據相同的其輸入之組合[A1,A0,A3,A2]分別產生二進制的其輸出C0-C3，以組成四個二進制數字[C0,C1,C2,C3]。在本實施例中，這4個可編程邏輯區塊(LB)201之相同的輸入即為該計算運算子之輸入，這4個可編程邏輯區塊(LB)201之輸出C0-C3即為該計算運算子之輸出。該計算運算子可以根據其四位元輸入之組合[A1,A0,A3,A2]產生四個二進制數字[C0,C1,C2,C3]之輸出。
請參見第6D圖、第6H圖及第6I圖，舉3乘以3的例子而言，這4個可編程邏輯區塊(LB)201之輸入的組合[A1,A0,A3,A2]均為[1,1,1,1]，根據其輸入的組合可以決定二進制的其輸出[C3,C2,C1,C0]係為[1,0,0,1]。第一個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C0，係為邏輯值為“1”之二進制數字；第二個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C1，係為邏輯值為“0”之二進制數字；第三個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C2，係為邏輯值為“0”之二進制數字；第四個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C3，係為邏輯值為“1”之二進制數字。
或者，這4個可編程邏輯區塊(LB)201可由多個可編程邏輯閘取代，經編程後可形成如6E圖所示之電路執行計算運算，其相同於前述這4個可編程邏輯區塊(LB)201所執行之計算運算。計算運算子可以編程以形成如6J圖所示之電路，可對兩個二進制數字[A1,A0]及[A3,A2]進行乘法運算以獲得四個二進制數字[C3,C2,C1,C0]，其運算結果如第6H圖及第6I圖所示。請參見第6J圖，該計算運算子可以編程有一及(AND)閘234，可以對其二輸入(亦即為該計算運算子之二輸入A0及A3)進行及(AND)運算以產生一輸出；該計算運算子還編程有一及(AND)閘235，可以對其二輸入(亦即為該計算運算子之二輸入A0及A2)進行及(AND)運算以產生一輸出，作為該計算運算子之輸出C0；該計算運算子還編程有一及(AND)閘236，可以對其二輸入(亦即為該計算運算子之二輸入A1及A2)進行及(AND)運算以產生一輸出；該計算運算子還編程有一及(AND)閘237，可以對其二輸入(亦即為該計算運算子之二輸入A1及A3)進行及(AND)運算以產生一輸出；該計算運算子還編程有一互斥或(ExOR)閘238，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生一輸出，作為該計算運算子之輸出C1；該計算運算子還編程有一及(AND)閘239，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行及(AND)運算以產生一輸出；該計算運算子還編程有一互斥或(ExOR)閘242，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生一輸出，作為該計算運算子之輸出C2；該計算運算子還編程有一及(AND)閘253，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行及(AND)運算以產生一輸出，作為該計算運算子之輸出C3。
綜上所述，可編程邏輯區塊(LB)201可以設有用於查找表(LUT)210之2的n次方個的記憶體單元490，儲存針對n個其輸入的所有組合(共2的n次方個組合)所對應之2的n次方個的結果值或編程碼。舉例而言，數目n可以是任何大於或等於2的整數，例如是介於2到64之間。例如請參見第6A圖、第6G圖、第6H圖及第6I圖，可編程邏輯區塊(LB)201之輸入的數目可以是等於4，故針對其輸入的所有組合所對應之結果值或編程碼之數目係為2的4次方個，亦即為16個。
如上所述，如第6A圖所繪示之可編程邏輯區塊(LB)201可以對其輸入執行邏輯運算以產生一輸出，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。如第6A圖所繪示之可編程邏輯區塊(LB)201亦可以對其輸入執行計算運算以產生一輸出，其中該計算運算包括加法運算、減法運算、乘法運算或除法運算。
可編程交互連接線之說明
第7A圖係為根據本申請案之實施例所繪示之由通過/不通開關所編程之可編程交互連接線之方塊圖。請參見第7A圖，如第2A圖至第2F圖所繪示之第一型至第六型之通過/不通開關258可編程以控制二可編程交互連接線361是否要讓其相互耦接，其中一可編程交互連接線361係耦接至通過/不通開關258之節點N21，而其中另一可編程交互連接線361係耦接至通過/不通開關258之節點N22。因此，通過/不通開關258可以切換成開啟狀態，讓該其中一可編程交互連接線361可經由通過/不通開關258耦接至該其中另一可編程交互連接線361；或者，通過/不通開關258亦可以切換成關閉狀態，讓該其中一可編程交互連接線361不經由通過/不通開關258耦接至該其中另一可編程交互連接線361。
請參見第7A圖，記憶體單元362可以耦接通過/不通開關258，用以控制開啟或關閉通過/不通開關258，其中記憶體單元362係如第1A圖或第1B圖所描述之記憶單元398。當可編程交互連接線361係透過如第2A圖所繪示之第一型通過/不通開關258進行編程時，第一型通過/不通開關258之每一節點SC-1及SC-2係分別耦接至記憶體單元362之二反相輸出，其可參考記憶單元398之輸出Out1及Out2，以接收與儲存在記憶體單元362中之編程碼有關的其反相輸出來控制開啟或關閉第一型通過/不通開關258，讓分別耦接第一型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
當可編程交互連接線361係透過如第2B圖所繪示之第二型通過/不通開關258進行編程時，第二型通過/不通開關258之節點SC-3係耦接至記憶體單元362之輸出，其可參考記憶單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉第二型通過/不通開關258，讓分別耦接第二型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
當可編程交互連接線361係透過如第2C圖或第2D圖所繪示之第三型或第四型通過/不通開關258進行編程時，第三型或第四型通過/不通開關258之節點SC-4係耦接至記憶體單元362之輸出，其可參考記憶單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉第三型或第四型通過/不通開關258，讓分別耦接第三型或第四型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態；或者，其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接至記憶體單元362之二反相輸出，其可參考記憶單元398之輸出Out1及Out2，以接收與儲存在記憶體單 元362中之編程碼有關的其反相二輸出來控制開啟或關閉第三型或第四型通過/不通開關258，讓分別耦接第三型或第四型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。
當可編程交互連接線361係透過如第2E圖或第2F圖所繪示之第五型或第六型通過/不通開關258進行編程時，第五型或第六型通過/不通開關258之每一節點SC-5及SC-6係分別耦接至記憶體單元362之輸出，其每一輸出可參考記憶單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉第五型或第六型通過/不通開關258，讓分別耦接第五型或第六型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態；或者，位在其左側之其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接二記憶體單元362之二反相輸出，其可參考記憶單元398之輸出Out1及Out2，以接收與儲存在其它該二記憶體單元362中之編程碼有關的其二反相輸出，並且位在其右側之其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接至其它的二記憶體單元362之二反相輸出，其可參考記憶單元398之輸出Out1及Out2，以接收與儲存在該其它二記憶體單元362中之編程碼有關的其二反相輸出，來控制開啟或關閉第五型或第六型通過/不通開關258，讓分別耦接第五型或第六型通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。
在編程記憶體單元362之前或是在編程記憶體單元362當時，可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362可以讓通過/不通開關258切換成開啟狀態，以耦接該二可編程交互連接線361，用於訊號傳輸；或者，透過編成記憶體單元362可讓通過/不通開關258切換成關閉狀態，以切斷該二可編程交互連接線361之耦接。同樣地，如第3A圖及第3B圖所繪示之第一型及第二型交叉點開關379係由多個上述任一型之通過/不通開關258所構成，其中每一通過/不通開關258之節點(SC-1及SC-2)、SC-3、SC-4或(SC-5及SC-6)係耦接至記憶體單元362之輸出，如上述所示，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉該每一通過/不通開關258，讓分別耦接該每一通過/不通開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
第7B圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第7B圖，四條可編程交互連接線361係分別耦接如第3C圖所繪示之第三型交叉點開關379之四節點N23-N26。因此，該四條可編程交互連接線361之其中一條可以透過第三型交叉點開關379之切換以耦接至其另外一條、其另外兩條或是其另外三條；因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出。當交叉點開關379係由四個第一型多工器211所構成時，其每一第一型多工器211之第二組之二輸入A0及A1係分別耦接二記憶體單元362之輸出(亦即為記憶單元398之輸出Out1或Out2)；或者，當交叉點開關379係由如第4F圖或第4K圖中的四個第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1及節點SC-4其中每一個係耦接記憶體單元362之輸出，其每一輸出參考記憶單元398之輸出Out1或Out2；或者，當交叉點開關379係由四個第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1其中每一個係耦接記憶體單 元362之輸出(亦即為記憶單元398之輸出Out1或Out2)，而其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接至另一記憶體單元362之二反相輸出，其可參考記憶單元398之輸出Out1及Out2，以接收與儲存在記憶體單元362中之編程碼有關的其二反相輸出來控制開啟或關閉其第三型或第四型通過/不通開關258，讓其第三型或第四型通過/不通開關258之輸入與輸出Dout呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出，或者再根據節點SC-4之邏輯值或在P型及N型MOS電晶體295及296之閘極之邏輯值讓其第一組之該三輸入其中之一傳送至其輸出。
舉例而言，請參見第3C圖及第7B圖，以下說明係以交叉點開關379由四個第二型或第三型多工器211所構成為例。上面的多工器211之第二組之輸入A01及A11及節點SC1-4係分別耦接至三個記憶體單元362-1之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2，左邊的多工器211之第二組之輸入A02及A12及節點SC2-4係分別耦接至三個記憶體單元362-2之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2，下面的多工器211之第二組之輸入A03及A13及節點SC3-4係分別耦接至三個記憶體單元362-3之輸出，其每一輸出可參考記憶單元398之輸出Out1或Out2，右邊的多工器211之第二組之輸入A04及A14及節點SC4-4係分別耦接至三個記憶體單元362-4之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2)。在編程記憶體單元362-1、362-2、362-3及362-4之前或是在編程記憶體單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362-1、362-2、362-3及362-4可以讓四個第二型或第三型多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。
第7C圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第7C圖，如第3D圖所繪示之第四型交叉點開關379之第一組之輸入(例如是16個輸入D0-D15)之每一個係耦接多條可編程交互連接線361(例如是16條)其中之一條，而其輸出Dout係耦接另一條可編程交互連接線361，使得第四型交叉點開關379可以從與其輸入耦接之該些多條可編程交互連接線361中選擇其中一條以耦接至該另一條可編程交互連接線361。第四型交叉點開關379之第二組之輸入A0-A3之每一個係耦接記憶體單元362之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出，來控制第四型交叉點開關379以從其第一組之輸入(例如為耦接該16條可編程交互連接線361之其輸入D0-D15)中選擇其中一個傳送至其輸出(例如為耦接該另一條可編程交互連接線361之其輸出Dout)。在編程記憶體單元362之前或是在編程記憶體單元362當時，該些多條可編程交互連接線361及該另一條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362可以讓第四型交叉點開關379從其第一組之輸入中選擇其一傳送至其輸出，使得該些多條可編程交互連接線361其中一條可耦接至該另一條可編程交互連接線361，用於訊號傳輸。
固定交互連接線之說明
在編程用於如第6A圖及第6H圖所描述之查找表(LUT)210之記憶體單元490及用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶體單元362之前或當時，透過不是 現場可編程的固定交互連接線364可用於訊號傳輸或是電源/接地供應至(1)用於如第6A圖或第6H圖所描述之可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490，用以編程記憶體單元490；及/或(2)用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶體單元362，用以編程記憶體單元362。在編程用於查找表(LUT)210之記憶體單元490及用於可編程交互連接線361之記憶體單元362之後，在操作時固定交互連接線364還可用於訊號傳輸或是電源/接地供應。
商品化標準現場可編程閘陣列(FPGA)積體電路(IC)晶片之說明
第8A圖係為根據本申請案之實施例所繪示之商品化標準現場可編程閘陣列(FPGA)積體電路(IC)晶片之上視方塊圖。請參見第8A圖，標準商業化FPGA IC晶片200係利用較先進之半導體技術世代進行設計及製造，例如是先進於或小於或等於30nm、20nm或10nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。標準商業化FPGA IC晶片200之面積係介於400mm2至9mm2之間、介於225mm2至9mm2之間、介於144mm2至16mm2之間、介於100mm2至16mm2之間、介於75mm2至16mm2之間或介於50mm2至16mm2之間。應用先進半導體技術世代之標準商業化FPGA IC晶片200所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第8A圖，由於標準商業化FPGA IC晶片200係為商品化標準IC晶片，故標準商業化FPGA IC晶片200僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之標準商業化FPGA IC晶片200所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於標準商業化FPGA IC晶片200之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第8A圖，各種類型之標準商業化FPGA IC晶片200包括：(1)多個可編程邏輯區塊(LB)201，如第6A圖至第6J圖所描述之內容，係以陣列的方式排列於其中間區域；(2)多條晶片內交互連接線502，其中每一條係在相鄰之二可編程邏輯區塊(LB)201之間的上方空間延伸；以及(3)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係耦接一條或多條之晶片內交互連接線502，其中每一個的每一輸入S_Data_out、S_Enable或S_Inhibit係耦接另外一條或多條之晶片內交互連接線502。
請參見第8A圖，晶片內交互連接線502可分成是如第7A圖至第7C圖所描述之可編程交互連接線361或是固定交互連接線364。標準商業化FPGA IC晶片200具有如第5B圖所描述之小型I/O電路203，其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第8A圖，每一可編程邏輯區塊(LB)201係如第6A圖、第6F圖至第6J圖所描述之內容，其輸入A0-A3之每一個係耦接至晶片內交互連接線502的一或多條之可編程交互連 接線361及/或一或多條之固定交互連接線364，以對其輸入進行一邏輯運算或計算運算而產生一輸出Dout，耦接至晶片內交互連接線502的其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算，而該計算運算例如是加法運算、減法運算、乘法運算或除法運算。
請參見第8A圖，標準商業化FPGA IC晶片200可以包括多個金屬(I/O)接墊372，如第5B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，其中一如第6A圖所繪示之可編程邏輯區塊(LB)201之輸出Dout可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至標準商業化FPGA IC晶片200之外部的電路。在第二時脈中，來自標準商業化FPGA IC晶片200之外部的電路之訊號可經由該金屬(I/O)接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至如第6A圖或第6H圖中其他的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
如第8A圖所示，商品化標準商業化FPGA IC晶片200可提供如第5B圖所示的小型I/O電路203平行設置，用於商品化標準商業化FPGA IC晶片200的每一數複數輸入/輸出(I/O)埠，其具有2n條的數量，其中”n”可以係從2至8之間的整數範圍內，商品化標準商業化FPGA IC晶片200的複數I/O埠具有2n條的數量，其中”n”可以係從2至5之間的整數範圍內，例如，商品化標準商業化FPGA IC晶片200的複數I/O埠具有4個並分別定義為第1個I/O埠、第2個I/O埠、第3個I/O埠及第4個I/O埠，商品化標準商業化FPGA IC晶片200的每一第1個I/O埠、第2個I/O埠、第3個I/O埠及第4個I/O埠具有64個小型I/O電路203，每一小型I/O電路203可參考如第5B圖中的小型I/O電路203，小型I/O電路203以64位元頻寬從商品化標準商業化FPGA IC晶片200的外部電路用於接收或傳送資料。
如第8A圖所示，商品化標準商業化FPGA IC晶片200更包括一晶片賦能(chip-enable(CE))接墊209用以開啟或關閉(禁用)商品化標準商業化FPGA IC晶片200，例如當一邏輯值”0”耦接至晶片賦能(CE)接墊209時，商品化標準商業化FPGA IC晶片200可開啟處理資料及/或操作使用商品化標準商業化FPGA IC晶片200的外部電路，當邏輯值”1”耦接至晶片賦能(CE)接墊209時，商品化標準商業化FPGA IC晶片200則被禁止(關閉)處理資料及/或禁止操作使用商品化標準商業化FPGA IC晶片200的外部電路。
如第8A圖所示，對於商品化標準商業化FPGA IC晶片200，它更可包括(1)一輸入賦能(IE)接墊221耦接至如第5B圖中本身的每一小型I/O電路203之小型接收器375的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S抑制(S_Inhibit_in)信號，以激活或抑制其每一小型I/O電路203的小型接收器375；及(2)複數輸入選擇(input selection(IS))接墊226用以從其複數I/O埠中選擇其中之一接收資料(即是第5B圖中的S_Data)，其中係經由從外部電路的複數I/O埠中選擇其中之一的金屬接墊372接收信號，例如，對於商品化標準商業化FPGA IC晶片200，其輸入選擇接墊226的數量為二個(例如是IS1及IS2接墊)，用於從本身的第一、第二、第三及第 四I/O埠中選擇其中之一在64位元頻寬下接收資料，也就是如第5B圖中的S_Data，經由從外界電路中第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372接收資料。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第一I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第二、第三及第四I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第二I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第三及第四I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”1”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第三I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第二及第四I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第四I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第二及第三I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；第一、第二、第三及第四I/O埠，該商品化標準商業化FPGA IC晶片200被啟用以抑制其小型I/O電路203的小型接收器375。
如第8A圖所示，對於商品化標準商業化FPGA IC晶片200，它更可包括(1)一輸入賦能(IE)接墊221耦接至如第5B圖中本身的每一小型I/O電路203之小型驅動器374的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S賦能(S_Enable)信號，以啟用或禁用其每一小型I/O電路203的小型驅動器374；及(2)複數輸出選擇(Ourput selection(OS))接墊228用以從其複數I/O埠中選擇其中之一驅動(drive)或通過(pass)資料(即是第5B圖中的S_Data_out)，其中係經由複數I/O埠中選擇其中之一的64個平行金屬接墊372傳輸信號至外部電路，例如，對於商品化標準商業化FPGA IC晶片200，其輸出選擇接墊226的數量為二個(例如是OS1及OS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元頻寬下驅動或通過資料，也 就是如第5B圖中的S_Data_out，經由第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372傳輸資料至外界電路。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由第一I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第二、第三及第四I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由第二I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第三及第四I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”1”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由第三I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第四I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由第四I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第三I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；第一、第二、第三及第四I/O埠，該商品化標準商業化FPGA IC晶片200被啟用以禁用其小型I/O電路203的小型驅動器374。
請參見第8A圖，標準商業化FPGA IC晶片200還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第6A圖或第6H圖所描述之用於可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490及/或如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206用於提供接地參考電壓，可以經由一或多條之固定交互連接線364傳送接地參考 電壓Vss至如第6A圖或第6H圖所描述之用於可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490及/或如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362。
如第8A圖所示，標準商業化FPGA IC晶片200更可包括一時脈接墊229用於從標準商業化FPGA IC晶片200的外部電路接收一時脈信號。
如第8A圖所示，對於標準商業化FPGA IC晶片200，其可編程邏輯區塊(LB)201可重新配置而用於人工智能(AI)應用，例如，在一第一時脈，其中之一其可編程邏輯區塊(LB)201可具有其查找表(LUT)210以被編程用於如第6B圖及第6C圖中的OR操作，然而，在一或多個事件發生之後，在一第二時脈中，其可編程邏輯區塊(LB)201可具其查找表(LUT)210以被編程用於如第6D圖及第6E圖中的AND操作，以獲得更好的AI性能或表現。
I.商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之設置
第8B圖至第8E圖係為根據本申請案之實施例所繪示之用於可編程邏輯區塊(LB)之記憶單元(用於查找表)及多工器及用於可編程交互連接線之記憶單元及通過/不通開關之各種設置示意圖。通過/不通開關258可以構成如第3A圖及第3B圖所繪示之第一型及第二型交叉點開關379。各種設置係如下所述：
(1)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第一種設置
請參見第8B圖，針對標準商業化FPGA IC晶片200之每一個可編程邏輯區塊(LB)201，用於其查找表(LUT)210之記憶體單元490可以配設在標準商業化FPGA IC晶片200之半導體基板(晶圓)2之第一區域上，與用於其查找表(LUT)210之記憶體單元490耦接之其多工器211可以配設在標準商業化FPGA IC晶片200之半導體基板(晶圓)2之第二區域上，其中該第一區域係相鄰該第二區域。每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中一查找表(LUT)210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中一查找表(LUT)210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個。
請參見第8B圖，用於如第7A圖所描述之可編程交互連接線361之一組記憶體單元362可於相鄰之二可編程邏輯區塊(LB)201之間排列成一或多條線，用於如第7A圖所描述之可編程交互連接線361之一組通過/不通開關258可於相鄰之二可編程邏輯區塊(LB)201之間排列成一或多條線，一組通過/不通開關258配合一組記憶體單元362構成如第3A圖或第3B圖所描述之一個交叉點開關379，每一組之通過/不通開關258其中每一個可耦接至每一組之記憶體單元362其中一個或多個。
(2)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第二種設置
請參見第8C圖，針對標準商業化FPGA IC晶片200，用於其所有查找表(LUT)210之記憶體單元490及用於其所有可編程交互連接線361之記憶體單元362可以聚集地設在其半導體基板(晶圓)2上中間區域中的記憶體陣列區塊395內。針對相同的可編程邏輯區塊(LB)201，用於其一或多個查找表(LUT)210之記憶體單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表(LUT)210之記憶體單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通開關258係於相鄰之二可編程邏輯區塊(LB)201之多工器211之間排列成一或多條線。
(3)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第三種設置
請參見第8D圖，針對標準商業化FPGA IC晶片200，用於其所有查找表(LUT)210之記憶體單元490及用於其所有可編程交互連接線361之記憶體單元362可以聚集地設在其半導體基板(晶圓)2之分開的多個中間區域中的記憶體陣列區塊395a及395b內。針對相同的可編程邏輯區塊(LB)201，用於其一或多個查找表(LUT)210之記憶體單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表(LUT)210之記憶體單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通開關258係於相鄰之二可編程邏輯區塊(LB)201之多工器211之間排列成一或多條線。針對標準商業化FPGA IC晶片200，其一些多工器211及其一些通過/不通開關258係設在記憶體陣列區塊395a及395b之間。
(4)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第四種設置
請參見第8E圖，針對標準商業化FPGA IC晶片200，用於其可編程交互連接線361之記憶體單元362可以聚集地設在其半導體基板(晶圓)2上中間區域中的記憶體陣列區塊395內，且可以耦接至(1)位於其半導體基板(晶圓)2上之其多個第一群之通過/不通開關258，多個第一群之通過/不通開關258之每一個係位在同一列之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；耦接至(2)位於其半導體基板(晶圓)2上之其多個第二群之通過/不通開關258，多個第二群之通過/不通開關258之每一個係位在同一行之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；以及耦接至(3)位於其半導體基板(晶圓)2上之其多個第三群之通過/不通開關258，多個第三群之通過/不通開關258之每一個係位在同一行之第一群之通過/不通開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通開關258其中相鄰兩個之間。針對標準商業化FPGA IC晶片200，其每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中一查找表(LUT)210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中一查找表(LUT)210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個，如第8B圖所描述之內容。
(5)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第五種設置
請參見第8F圖，針對標準商業化FPGA IC晶片200，用於其可編程交互連接線361之記憶體單元362可以聚集地設在其半導體基板(晶圓)2上的多個記憶體陣列區塊395內，且可以耦接至(1)位於其半導體基板(晶圓)2上之其多個第一群之通過/不通開關258，多個第一群之通過/不通開關258之每一個係位在同一列之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；耦接至(2)位於其半導體基板(晶圓)2上之其多個第二群之通過/不通開關258，多個第二群之通過/不通開關258之每一個係位在同一行之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；以及耦接至(3)位於其半導體基板(晶圓)2上之其多個第三群之通過/不通開關258，多個第三群之通過/不通開關258之每一個係位在同一行之第一群之通過/不通開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通開關258其中相鄰兩 個之間。針對標準商業化FPGA IC晶片200，其每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中一查找表(LUT)210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中一查找表(LUT)210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個，如第8B圖所描述之內容。此外，一或多個之可編程邏輯區塊(LB)201可以設在記憶體陣列區塊395之間。
(6)用於第一種至第五種設置之記憶單元
如第8B圖至第8F圖，對於標準商業化FPGA IC晶片200，用於其查找表(LUTs)的每一記憶體單元490可參考如第1A圖或第1B圖中的第一型之記憶單元(SRAM)398，其具有輸出Out1及輸出Out2耦接至如第6A圖及第6F圖至第6J圖中其可編程邏輯區塊(LB)201的第一組多工器211內的輸入D0-D15其中之一，用於標準商業化FPGA IC晶片200，用於其可編程交互連接線361的每一記憶體單元362可參考如第1A圖或第1B圖中的第一型之記憶單元(SRAM)398，其具有輸出Out1及輸出Out2耦接至如第7A圖至第7C圖中的其中之一其交叉點開關379或是其交叉點開關379的其中之一通過/不通開關258。
II.商品化標準FPGA IC晶片之繞道交互連接線的設置
第8G圖係為根據本申請案之實施例所繪示之作為繞道交互連接線之可編程交互連接線之示意圖。請參見第8G圖，標準商業化FPGA IC晶片200可以包括第一組之可編程交互連接線361，作為區域278
，其中每一條可以連接其中一交叉點開關379至遠方的另一個交叉點開關379，而繞過其他一或多個的交叉點開關379，該些交叉點開關379可以是如第3A圖至第3D圖所繪示之第一型至第四型中的任一型。標準商業化FPGA IC晶片200可以包括第二組之可編程交互連接線361，並不會繞過任何的交叉點開關379，而每一繞道交互連接線279係平行於多條可透過交叉點開關379相互耦接之第二組之可編程交互連接線361。
舉例而言，如第3A圖至第3C圖所描述之交叉點開關379之節點N23及N25可以分別耦接第二組之可編程交互連接線361，而其節點N24及N26可以分別耦接繞道交互連接線279，故交叉點開關379可以從與其節點N24及N26耦接之兩條繞道交互連接線279及與其節點N23及N25耦接之兩條第二組之可編程交互連接線361中選擇其中一條耦接至其中另外一條或多條。因此，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線279耦接至及與其節點N23耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N23耦接之第二組之可編程交互連接線361耦接至及與其節點N25耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線279耦接至及與其節點N26耦接之繞道交互連接線279。
或者，舉例而言，如第3A圖至第3C圖所描述之交叉點開關379之節點N23-N26其中每一個可以耦接第二組之可編程交互連接線361，故交叉點開關379可以從與其節點N23-N26耦接之四條第二組之可編程交互連接線361中選擇其中一條耦接至其中另外一條或多條。
請參見第8G圖，對於標準商業化FPGA IC晶片200，多個交叉點開關379可以設在一區域278的周圍，在該區域278中設置有多個記憶體單元362，其中每一個均可參考如 第1A圖或第1B圖之說明，且其中每一個之輸出Out1或Out2可以耦接至該多個交叉點開關379其中一個或是其中之一其交叉點開關379的其中之一通過/不通開關258，如第7A圖至第7C圖所描述之內容。對於標準商業化FPGA IC晶片200，在該區域278中還設置有用於可編程邏輯區塊(LB)201之查找表(LUT)210的多個記憶體單元490，其中每一個均可參考如第1A圖或第1B圖之說明，且其中每一個之輸出Out1及/或Out2可以耦接至位於該區域278中的可編程邏輯區塊(LB)201之多工器211之第一組之輸入D0-D15其中一個，如第6A圖、第6F圖至第6J圖所描述之內容。用於交叉點開關379之記憶體單元362係在可編程邏輯區塊(LB)201的周圍環繞成一環或多環的樣式。在該區域278周圍的第二組之可編程交互連接線361其中多條可以耦接多個在該區域278周圍的交叉點開關379至可編程邏輯區塊(LB)201之多工器211之第二組之輸入A0-A3，而在該區域278周圍的第二組之可編程交互連接線361其中另外一條可以耦接可編程邏輯區塊(LB)201之多工器211之輸出Dout至另外一個在該區域278周圍的交叉點開關379。
因此，請參見第8G圖，其中一個可編程邏輯區塊(LB)201之多工器211之輸出Dout可以(1)輪流地經過一或多條之第二組之可編程交互連接線361及一或多個的交叉點開關379傳送至其中一繞道交互連接線279，(2)接著輪流地經過一或多個的交叉點開關379及一或多條之繞道交互連接線279從該其中一繞道交互連接線279傳送至另一條之第二組之可編程交互連接線361，以及(3)最後輪流地經過一或多個的交叉點開關379及一或多條之第二組之可編程交互連接線361從該另一條之第二組之可編程交互連接線361傳送至另一個可編程邏輯區塊(LB)201之多工器211之第二組之輸入A0-A3其中之一個。
III.商品化標準FPGA IC晶片之交叉點開關的設置
第8H圖係為根據本申請案之實施例所繪示之商品化標準FPGA IC晶片之交叉點開關之設置的示意圖。請參見第8H圖，標準商業化FPGA IC晶片200可以包括：(1)矩陣排列之可編程邏輯區塊(LB)201；(2)多個連接區塊(CB)455，其中每一個係設在同一列或同一行之相鄰兩個的可編程邏輯區塊(LB)201之間；以及(3)多個開關區塊(SB)456，其中每一個係設在同一列或同一行之相鄰兩個的連接區塊(CB)455之間。每一連接區塊(CB)455可以設有如第3D圖及第7C圖所繪示之多個第四型交叉點開關379，而每一開關區塊(SB)456可以設有如第3C圖及第7B圖所繪示之多個第三型交叉點開關379。
請參見第8H圖，針對每一個連接區塊(CB)455，其每一個第四型交叉點開關379之輸入D0-D15其中每一個係耦接至可編程交互連接線361其中一條，而其輸出Dout係耦接至可編程交互連接線361其中另一條。可編程交互連接線361可以耦接連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個至(1)如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，或是至(2)開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23-N26其中一個。或者，可編程交互連接線361可以耦接連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸出Dout至(1)如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個，或是至(2)開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23-N26其中一個。
舉例而言，請參見第8H圖，連接區塊(CB)455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中一或多個可以透過可編程交互連接線361其中一條或多條耦接位 在其第一側之如第6A圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，連接區塊(CB)455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在相對於其第一側之其第二側之如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，連接區塊(CB)455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在其第三側之開關區塊(SB)456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個，連接區塊(CB)455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在相對於其第三側之其第四側之開關區塊(SB)456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個。連接區塊(CB)455之如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout可以透過可編程交互連接線361其中一條耦接位在其第三側或第四側之開關區塊(SB)456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個，或透過可編程交互連接線361其中一條耦接位在其第一側或第二側之如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
請參見第8H圖，針對每一開關區塊(SB)456，如第3C圖及第7B圖所繪示之第三型交叉點開關379之四個節點N23-N26可以分別一一耦接在四個不同方向上的可編程交互連接線361。舉例而言，該每一開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23可以經由該四個可編程交互連接線361其中一條耦接位於其左側之連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，該每一開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N24可以經由該四個可編程交互連接線361其中另一條耦接位於其上側之連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，該每一開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其右側之連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，且該每一開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其下側之連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout。
因此，請參見第8H圖，訊號可以從其中一個的可編程邏輯區塊(LB)201經由多個的開關區塊(SB)456傳送至其中另一個的可編程邏輯區塊(LB)201，位於該些多個的開關區塊(SB)456其中每相鄰兩個之間係設有連接區塊(CB)455供該訊號的傳送，位於該其中一個的可編程邏輯區塊(LB)201與該些多個的開關區塊(SB)456其中一個之間係設有連接區塊(CB)455供該訊號的傳送，位於該其中另一個的可編程邏輯區塊(LB)201與該些多個的開關區塊(SB)456其中一個之間係設有連接區塊(CB)455供該訊號的傳送。舉例而言，該訊號可以從如第6A圖或第6H圖所繪示之該其中一個的可編程邏輯區塊(LB)201之輸出Dout經由其中一條的可編程交互連接線361傳送至第一個的連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個，接著該第一個的連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379可以切換該其中一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至其中一個的開關 區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23，接著該其中一個的開關區塊(SB)456之如第3C圖及第7B圖所繪示之第三型交叉點開關379可以切換其節點N23耦接至其節點N25供該訊號的傳送，使得該訊號可以從其節點N25經由其中另一條的可編程交互連接線361傳送至第二個的連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個，接著該第二個的連接區塊(CB)455之如第3D圖及第7C圖所繪示之第四型交叉點開關379可以切換該其中一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至如第6A圖或第6H圖所繪示之該其中另一個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
IV.商品化標準FPGA IC晶片之修復
第8I圖係為根據本申請案之實施例所繪示之修復商品化標準FPGA IC晶片之示意圖。請參見第8I圖，標準商業化FPGA IC晶片200具有可編程邏輯區塊(LB)201，其中備用的一個201-s可以取代其中壞掉的一個。標準商業化FPGA IC晶片200包括：(1)多個修復用輸入開關陣列276，其中每一個的多個輸出之每一個係串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個；以及(2)多個修復用輸出開關陣列277，其中每一個的一或多個輸入係分別一一串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之一或多個的輸出Dout。此外，標準商業化FPGA IC晶片200還包括：(1)多個備用之修復用輸入開關陣列276-s，其中每一個的多個輸出之每一個係並聯地耦接至其他每一個備用之修復用輸入開關陣列276-s之輸出的其中一個，且串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個；以及(2)多個備用之修復用輸出開關陣列277-s，其中每一個的一或多個輸入係分別一一並聯地耦接至其他每一個備用之修復用輸出開關陣列277-s之一或多個輸入，分別一一串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之一或多個的輸出Dout。每一個備用之修復用輸入開關陣列276-s具有多個輸入，其中每一個係並聯地耦接其中一修復用輸入開關陣列276之輸入的其中一個。每一個備用之修復用輸出開關陣列277-s具有一或多個輸出，分別一一並聯地耦接其中一修復用輸出開關陣列277之一或多個輸出。
因此，請參見第8I圖，當其中一個的可編程邏輯區塊(LB)201壞掉時，可以關閉分別耦接該其中一個的可編程邏輯區塊(LB)201之輸入及輸出的其中一個的修復用輸入開關陣列276及其中一個的修復用輸出開關陣列277，而開啟具有輸入分別一一並聯地耦接該其中一個的修復用輸入開關陣列276之輸入之備用之修復用輸入開關陣列276-s，開啟具有輸出分別一一並聯地耦接該其中一個的修復用輸出開關陣列277之輸出之備用之修復用輸出開關陣列277-s，並關閉其他備用之修復用輸入開關陣列276-s及備用之修復用輸出開關陣列277-s。如此，備用的可編程邏輯區塊(LB)201-s可以取代壞掉的該其中一個的可編程邏輯區塊(LB)201。
第8J圖係為根據本申請案之實施例所繪示之修復商品化標準FPGA IC晶片之示意圖。請參照第8J圖，可編程邏輯區塊(LB)201係為陣列的形式排列。當其中一個位在其中一行上的可編程邏輯區塊(LB)201壞掉時，將關閉位在該其中一行上的所有可編程邏輯區塊(LB)201，而開啟位在其中一行上的所有備用的可編程邏輯區塊(LB)201-s。接著，可編程邏輯區塊(LB)201及備用的可編程邏輯區塊(LB)201-s之行號將重新編號，修復後行號經重新編號之每一行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之與 其行號相同之每一行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算。舉例而言，當位在第N-1行中的可編程邏輯區塊(LB)201其中一個壞掉時，將關閉位在第N-1行中所有可編程邏輯區塊(LB)201，而開啟位在最右邊一行中所有備用的可編程邏輯區塊(LB)201-s。接著，可編程邏輯區塊(LB)201及備用的可編程邏輯區塊(LB)201-s之行號將重新編號，修復前供所有備用的可編程邏輯區塊(LB)201-s設置的最右邊一行在修復可編程邏輯區塊(LB)201後將重新編號為第1行，修復前供可編程邏輯區塊(LB)201-s設置的第1行在修復可編程邏輯區塊(LB)201後將重新編號為第2行，以此類推。修復前供可編程邏輯區塊(LB)201-s設置的第n-2行在修復可編程邏輯區塊(LB)201後將重新編號為第n-1行，其中n係為介於3至N的整數。修復後行號經重新編號之第m行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之第m行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算，其中m係為介於1至N的整數。舉例而言，修復後行號經重新編號之第1行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之第1行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算。
用於標準商業FPGA IC晶片的可編程邏輯區塊
另外，第8K圖為本發明實施例用於一標準商業化FPGA IC晶片的一可編程邏輯區塊(LB)方塊示意圖，如第8K圖所示，如第8A圖中的每一可編程邏輯區塊(LB)201可包括：(1)用於由固定連接線所構成乘法器的一或多個單元(A)2011具有的數量範圍例如係介於1至16個；(2)用於由固定連接線所構成加乘法器的一或多個單元(M)2012具有的數量範圍例如係介於1至16個；(3)用於緩存及暫存器的一或多個單元(C/R)2013，其容量範圍例如係介於256至2048位元之間；(4)用於邏輯操作運算的複數單元(LC)具有的數量範圍例如係介於64至2048個。如第8A圖中每一該可編程邏輯區塊(LB)201可更包括複數區塊內交互連接線2015，其中每一區塊內交互連接線2015延伸到其相鄰的二個單元2011、單元2012、單元2013及單元2014之間的間隔上並且排列成矩陣，對於每一可編程邏輯區塊(LB)，其晶片內(INTRA-CHIP)交互連接線502可分成可編程交互連接線361及如第15A圖至第15C圖中的固定交互連接線364；其區塊內交互連接線2015的可編程交互連接線361可分別耦接至商品化標準商業化FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502，以及其區塊內交互連接線2015的固定交互連接線364可分別耦接至商品化標準商業化FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502之固定交互連接線364。
如第8A圖及第8K圖所示，用於邏輯操作運算的每一單元(LC)2014可排列具有複數可編程邏輯架構，其架構可具有一定數目的環，例如其數目例如在4到256之間，其中每一環具有用於查找表(LUT)210如第6A圖中的記憶體單元490，其分別耦接到其多工器211的第一組輸入端，其數目例如在4到256之間，例如，根據其多工器211的第二組輸入端，可經由其多工器211選擇其一輸入，其多工器211的數目例如係介於2至8個，其中每一多工器211耦接至其中之一可編程交互連接線361及耦接至區塊內交互連接線2015的固定交互連接線364，例如，用於其查找表(LUT)210的邏輯架構可具有16個記憶體單元490，分別耦接至第一組的多工器211的16個輸入，依據其多工器211的第二組的4個輸入並經由其多工器211從其中選擇其一輸入，每一多工器211耦接至其中之一可編程交互連接線361及耦接至如第6A圖及第6F圖至第6J圖中的區塊內交互連接線2015的固定交互連接線364，另外用於邏輯操作運算的每一該單 元(LC)2014可排列配置成一暫存器，用以暫時地保存邏輯架構的輸出或邏輯架構之第二組多工器211其中之一輸入。
第8L圖為本發明實施例的一加法器的一單元之電路示意圖，第8M圖為本發明實施例用於一加法器的一單元的一增加單元(adding unit)的電路示意圖，如第8A圖、第8L圖及第8M圖，用於固定連接線加法器的每一單元(A)2011可包括複數加法單元2016經由階段性的串聯及逐級相互耦接，例如第8K圖中用於固定連接線加法器的每一該單元(A)2011包括如第8L圖及第8M圖中經由階段性的串聯及逐級相互耦接之8級的加法單元2016，以將其耦接至區塊內交互連接線2015的八個可編程交互連接線361及固定交互連接線364所耦接的第一位元輸入(A7,A6,A5,A4,A3,A2,A1,A0)與耦接至區塊內交互連接線2015的另外八個可編程交互連接線361及固定交互連接線364的第二8位元輸入(B7,B6,B5,B4,B3,B2,B1,B0)相加而獲得耦接至區塊內交互連接線2015的另外9個可編程交互連接線361及固定交互連接線364的9位元輸出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)。如第8L圖及第8M圖所示，第一級加法單元2016可將用於固定連接線加法器的每一單元(A)2011的輸入A0所耦接的第一輸入In1與每一單元(A)2011的輸入A0所耦接的第二輸入In2相加，同時需考慮來自於上次計算的結果(previous computation result)，即是進位輸入(carry-in input)Cin，而其中上次計算的結果(即是，進位輸入Cin)，以獲得其二輸出，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S0，而其它的一輸出為一進位輸出(carry-out Output)Cout耦接至第二級的加法單元2016之一進位輸入(carry-in input)Cin，第二級至第七級的每一加法單元2016可將耦接至用於固定連接線加法器的每一單元(A)2011的輸入A1,A2,A3,A4,A5及A6其中之一的第一輸入In1與耦接至每一單元(A)2011的輸入B1,B2,B3,B4,B5及B6其中之一的第二輸入In2相加而獲得其二輸出，並且同時考慮其進位輸入(carry-in input)Cin，此進位輸入(carry-in input)Cin係來自於前一級(個)第一級至第六級的其中之一加法單元2016的進位輸出(carry-out Output)Cout，其中之一輸出作為用於固定連接線加法器的每一單元(A)2011的S1,S2,S3,S4,S5及S6輸出其中之一，而其它的一輸出為一進位輸出Cout則係耦接至下一級在第二級至第八級的其中之一加法單元2016的進位輸入Cin，例如，第七級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的輸入A6的第一輸入In1與耦接至每一單元(A)2011的輸入B6的第二輸入In2相加而獲得其二輸出，同時考慮其進位輸入Cin，此進位輸入Cin係來自於第六級的加法單元2016的進位輸出Cout，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S6，及其它一個輸出為一進位輸出Cout並且耦接至第八級的加法單元2016的一進位輸入Cin。第八級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的輸入A7的第一輸入In1與耦接至每一單元(A)2011的輸入B7的第二輸入In2相加而獲得其二輸出，同時考慮其進位輸入Cin，此進位輸入Cin係來自於第七級的加法單元2016的進位輸出Cout，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S7，及其它一個輸出為一進位輸出Cout作為用於固定連接線加法器的每一單元(A)2011的進位輸出Cout。
如第8L圖及第8M圖，第一級至第八級的每一加法單元2016可包括(1)一ExOR閘342用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入及第二輸入分別耦接至第一級至第八級每一加法單元2016的第一輸入In1及第二輸入In2；(2)一ExOR閘343用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而 獲得其輸出，該輸出作為第一級至第八級的每一該加法單元2016的輸出Out，其中第一輸入耦接至互斥或閘342的輸出，第二輸入係耦接至第一級至第八級的每一該加法單元2016的進位輸入Cin；(3)一AND閘344用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入耦接至第一級至第八級的每一加法單元2016的進位輸入Cin，而第二輸入耦接至ExOR閘342的輸出；(4)一AND閘345用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入及第二輸入分別耦接至第一級至第八級的每一加法單元2016的第二輸入In2及第一輸入In1；及(5)一或閘346用以對其第一輸入及第二輸入執行”或(OR)”運算操作而獲得其輸出，此輸出係作為第一級至第八級的每一加法單元2016的進位輸出Cout，其中第一輸入耦接至AND閘344的輸出，而第二輸入耦接至AND閘345的輸出。
第8N圖為本發明實施例一固定連接線乘法器的一單元電路示意圖，如第8A圖及第8N圖，用於由固定連接線所構成加乘法器的每一單元(M)2012可包括複數級的加法單元2016階段性的串聯及逐級相互耦接，其中每一級的架構如第8M圖所示，例如，用於由固定連接線所構成加乘法器中如第8K圖的每一該單元(M)2012包括7個加法單元2016排列成8個(階)級，每一加法單元2016階段性的串聯及逐級相互耦接，如第8N圖及第8M圖所示，將耦接至區塊內交互連接線2015的8個可編程交互連接線361及固定交互連接線364的其第一8位元輸入(X7,X6,X5,X4,X3,X2,X1,X0)coupling to eight of the可編程交互連接線361 and固定交互連接線364 of the區塊內交互連接線2015 by its second 8-bit input(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)乘於耦接至另一區塊內交互連接線2015的另外8個可編程交互連接線361及固定交互連接線364的其第二8位元輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)而獲得其16位元輸出(P15,P14,P13,P12,P11,P10,P9,P8,P7,P6,P5,P4,P3,P2,P1,P0)，其中此6位元輸出耦接至區塊內交互連接線2015的另外16個可編程交互連接線361及固定交互連接線364，如第8N圖及第8M圖所示，用於由固定連接線所構成加乘法器的每一單元(M)2012可包括64AND閘347，每一AND閘347用於對其第一輸入執行AND運算操作而獲得其輸出，其中第一輸入耦接至用於由固定連接線所構成加乘法器的每一單元(M)2012的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)其中之一，而其第二輸入係耦接至用於由固定連接線所構成加乘法器的每一單元(M)2012的第二8個輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1及Y0)其中之一，更為詳細的說明，用於由固定連接線所構成加乘法器的每一單元(M)2012，其64個AND閘347排列設置成8行，其中每一個AND閘347分別具有的第一輸入及第二輸入，每一第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)及每一第二8個輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1及Y0)形成64個組合(8乘8)，在第一行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y0；在第二行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y1；在第三行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y2；在第四行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦 接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y3；在第五行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y4；在第六行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y5；在第七行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y6；在第八行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y7；如第8M圖及第8N圖所示，用於由固定連接線所構成加乘法器的每一單元(M)2012，在第一行中其最右邊的一AND閘347的輸出可作為其輸出P0，用於由固定連接線所構成加乘法器的每一該單元(M)2012，在第一行中左邊7個加法單元2016的輸出可分別耦接至第二級的7個加法單元2016的第一輸入In1，用於由固定連接線所構成加乘法器的每一該單元(M)2012，在第二行中右邊7個加法單元2016的輸出可分別耦接至第二級的7個加法單元2016的第二輸入In2。
如第8M圖及第8N圖，用於由固定連接線所構成加乘法器的每一該單元(M)2012，第一級的其7個加法單元2016，將他們的第一相對應輸入In1與第二相對應輸入In2相加而獲得他們相對應的輸出Out，同時考慮他們相對應且位在邏輯值”0”的進位輸入Cin，最右側的一個輸出作為其輸出P1，及左側6個輸出可分別耦接至第二級的7個加法單元2016中的右邊6個的第一輸入In1，及他們的相對應的進位輸出Cout分別耦接至第二級的7個加法單元2016的進位輸入Cin。用於由固定連接線所構成加乘法器的每一該單元(M)2012，在該第二行中最左側之AND閘347的輸出可耦接至第二級的最左側的一個加法單元2016之第一輸入In1，用於由固定連接線所構成加乘法器的每一該單元(M)2012，在該第三行中右側7個AND閘347的輸出可分別耦接至第二級的7個加法單元2016的第二輸入In2。
如第8M圖及第8N圖所示，用於由固定連接線所構成加乘法器的每一該單元(M)2012，每一第二級至第六級的其7個加法單元2016，將他們的第一相對應輸入In1與第二相對應輸入In2相加而獲得他們相對應的輸出Out，同時考慮他們相對應的進位輸入Cin，最右側的一個輸出作為其輸出P1-P6其中之一，及左側6個輸出可分別耦接至第三級至第七級中下一級(階)的7個加法單元2016的右側6個第一輸入In1，以及他們的相對應的進位輸出Cout分別耦接至第三級及第七級的下一級(階)中的7個加法單元2016的進位輸入Cin。用於由固定連接線所構成加乘法器的每一該單元(M)2012，在每一該第三行至第七行中最左側之AND閘347的輸出可耦接至第三級及第七級的其中之一級最左側的一個加法單元2016之第一輸入In1，用於由固定連接線所構成加乘法器的每一該單元(M)2012，在每一該第四行至第八行中右側7個AND閘347的輸出可分別耦接至第三級及第七級的其中之一級的7個加法單元2016的第二輸入In2。
例如，如第8M圖及第8N圖所示，用於由固定連接線所構成加乘法器的每一該單元(M)2012，第二級的7個加法單元2016可將他們的第一相對的輸入In1與他們的第二相對應的輸入In2相加而獲得他們的相對應的輸出Out，同時需考慮他們的相對應的進位輸入Cin，最右側的一輸出可係其輸出P2及左側6個輸出分別耦接至第三級的7個加法單元2016之中右側的6個第一輸入In1，及他們的相對應的進位輸出Cout分別耦接至第三級中7個加法單元2016的進位輸入Cin。用於由固定連接線所構成加乘法器的每一該單元(M)2012，在第三行中最左側一AND閘347的輸出可耦接至第三級中最左側一加法單元2016的第一輸入In1，用於由固定連接線所構成加乘法器的每一該單元(M)2012，在第四行中右側7個AND閘347的輸出可分別耦接至第三級的7個加法單元2016的第二輸入In2。
如第8M圖及第8N圖所示，用於由固定連接線所構成加乘法器的每一該單元(M)2012，第七級的7個加法單元2016可將他們的第一相對的輸入In1與他們的第二相對應的輸入In2相加而獲得他們的相對應的輸出Out，同時需考慮他們的相對應的進位輸入Cin，最右側的一輸出可係其輸出P7及左側6個輸出分別耦接至第八級的7個加法單元2016之中右側的6個第二輸入In2，及他們的相對應的進位輸出Cout分別耦接至第八級中7個加法單元2016的第一輸入In1。用於由固定連接線所構成加乘法器的每一該單元(M)2012，在第八行中最左側一AND閘347的輸出可耦接至第八級中最左側一加法單元2016的第二輸入In2。
如第8M圖及第8N圖所示，用於由固定連接線所構成加乘法器的每一該單元(M)2012的第八級中7個加法單元2016中最右側的一加法單元2016可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其位在邏輯值”0”的進位輸入Cin，而其輸出係作為用於由固定連接線所構成加乘法器的每一該單元(M)2012的輸出P8，以及其進位輸出Cout耦接至用於由固定連接線所構成加乘法器的每一該單元(M)2012的第八級的7個加法單元2016中第二個最右側(由左到其最右邊的一個)一加法單元2016的進位輸入Cin，用於由固定連接線所構成加乘法器的每一該單元(M)2012的第八級的7個加法單元2016中每一第二個最右側的一個加法單元2016到第二個最左側的一個加法單元2016，可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其相對應的進位輸入Cin，此輸出作為用於由固定連接線所構成加乘法器的每一該單元(M)2012的輸出P9至輸出P13其中之一輸出，以及其進位輸出Cout耦接至用於由固定連接線所構成加乘法器的每一該單元(M)2012的第八級的7個加法單元2016中第三個最右側一個到最左側的一個的進位輸入Cin，即是左側至每一第二個最右側一個到第二個最左側的一個，用於由固定連接線所構成加乘法器的每一該單元(M)2012的第八級中7個加法單元2016的最左側的一個加法單元2016可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其進位輸入Cin，此輸出可作為用於由固定連接線所構成加乘法器的每一該單元(M)2012的輸出P14，及其進位輸出Cout作為輸出P15。
用於緩存及暫存器的每一該單元(C/R)2013如第8K圖所示，其用於暫時的保存及儲存(1)用於固定連接線加法器的單元(A)2011的輸入及輸出，例如如第8L圖及第8M圖中的第一級的加法單元的進位輸入Cin、其第一8位元輸入(A7,A6,A5,A4,A3,A2,A1,A0)、第二8位元輸入(B7,B6,B5,B4,B3,B2,B1,B0)及/或其9位位元的輸出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)；(2)用於由固定連接線所構成加乘法器的單元(M)2012的輸入及輸出，例如如第8M圖及第8N圖中，其第一8位元輸入(X7,X6,X5,X4,X3,X2,X1,X0)、第二8位元輸入(Y7,Y6,Y5,Y4, Y3,Y2,Y1,Y0)及/或其16位元輸出(P15,P14,P13,P12,P11,P10,P9,P8,P7,P6,P5,P4,P3,P2,P1,P0)；(3)用於邏輯操作運算的單元(LC)2014的輸入及輸出，即是其邏輯架構的輸出，或其邏輯架構的第二組多工器211的該些輸入的其中之一輸入。
專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之說明
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之上視圖。請參照第9圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410係利用較先進之半導體技術世代進行設計及製造，例如是先進於或小於或等於30nm、20nm或10nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。專用於可編程交互連接(DPI)之積體電路(IC)晶片410之面積係介於400mm2至9mm2之間、介於225mm2至9mm2之間、介於144mm2至16mm2之間、介於100mm2至16mm2之間、介於75mm2至16mm2之間或介於50mm2至16mm2之間。應用先進半導體技術世代之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第9A圖，由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410係為商品化標準IC晶片，故專用於可編程交互連接(DPI)之積體電路(IC)晶片410僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第9圖，各種類型之專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域；(2)多組的交叉點開關379，如第3A圖至第3D圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式；以及(3)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係經由可編程交互連接線361其中一條耦接其中一個如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個或是耦接其中一個如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D16其中一個，其中每一個的輸出S_Data_out係經由可編程交互連接線361其中另一條耦接其中另一個如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中一個或是耦接其中另一個如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout。在每一個的記憶體矩陣區塊423中，設有多個的記憶體單元362，其每一個可以是如第1A圖或第1B圖所繪示之記憶單元398，其每一個的輸出Out1及/或Out2係耦接位在該每一個的記憶體矩陣區塊423附近之交叉點開關379之通過/不通開關258其中一個，如第3A圖、第3B圖及第7A圖所描述之內容；或者，其每一個的輸出Out1或Out2係耦接位在該每 一個的記憶體矩陣區塊423附近之交叉點開關379之多工器211之第二組之輸入A0及A1及多工器211之輸入SC-4其中一個，如第3C圖及第7B圖所描述之內容；或者，其每一個的輸出Out1或Out2係耦接位在該每一個的記憶體矩陣區塊423附近之交叉點開關379之多工器211之第二組之輸入A0-A3其中一個，如第3D圖及第7C圖所描述之內容。
請參見第9圖，DPI IC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸，且可以是如第7A圖至第7C圖所描述之可編程交互連接線361或是固定交互連接線364。DPI IC晶片410之如第5B圖所描述之小型I/O電路203其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第9圖，DPI IC晶片410可以包括多個金屬(I/O)接墊372，如第5B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，來自如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一的訊號，或是如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout，可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至DPI IC晶片410之外部的電路。在第二時脈中，來自DPI IC晶片410之外部的電路之訊號可經由該金屬(I/O)接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至其他的如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一，或者可以傳送至其他的如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中一個。
請參見第9圖，DPI IC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362。
專用於輸入/輸出(I/O)之晶片的說明
第10圖係為根據本申請案之實施例所繪示之專用於輸入/輸出(I/O)之晶片的方塊圖。請參照第10圖，專用於輸入/輸出(I/O)之晶片265包括複數個大型I/O電路341(僅繪示其中一個)及複數個小型I/O電路203(僅繪示其中一個)。大型I/O電路341可以參考如第5A圖所敘述之內容，小型I/O電路203可以參考如第5B圖所敘述之內容。
請參照第5A圖、第5B圖及第10圖，每一大型I/O電路341之大型驅動器274之輸入L_Data_out係耦接其中一小型I/O電路203之小型接收器375之輸出S_Data_in。每一大型I/O電路341之大型接收器275之輸出L_Data_in係耦接其中一小型I/O電路203之小型驅動器374之輸 入S_Data_out。當利用訊號(L_Enable)致能大型驅動器274且同時利用訊號(S_Inhibit)啟動小型接收器375時，會利用訊號(L_Inhibit)抑制大型接收器275且同時利用訊號(S_Enable)禁能小型驅動器374，此時資料可以從小型I/O電路203之金屬(I/O)接墊372依序經過小型接收器375及大型驅動器274傳送至大型I/O電路341之I/O接墊272。當利用訊號(L_Inhibit)啟動大型接收器275且同時利用訊號(S_Enable)致能小型驅動器374時，會利用訊號(L_Enable)禁能大型驅動器274且同時利用訊號(S_Inhibit)抑制小型驅動器375，此時資料可以從大型I/O電路341之I/O接墊272依序經過大型接收器275及小型驅動器374傳送至小型I/O電路203之金屬(I/O)接墊372。
邏輯運算驅動器之說明
各種的商品化標準邏輯運算驅動器(亦可稱為邏輯運算封裝結構、邏輯運算封裝驅動器、邏輯運算裝置、邏輯運算模組、邏輯運算碟片或邏輯運算碟片驅動器等)係介紹如下：
I.第一型之邏輯運算驅動器
第11A圖係為根據本申請案之實施例所繪示之第一型商品化標準邏輯運算驅動器之上視示意圖。請參見第11A圖，商品化標準邏輯驅動器300可以封裝有複數個如第8A圖至第8J圖所描述之標準商業化FPGA IC晶片200、一或多個的非揮發性記憶體(NVM)積體電路(IC)晶片250及一專用控制晶片260，排列成陣列的形式，其中專用控制晶片260係由標準商業化FPGA IC晶片200及非揮發性記憶體(NVM)積體電路(IC)晶片250所包圍環繞，且可以位在非揮發性記憶體(NVM)積體電路(IC)晶片250之間及/或標準商業化FPGA IC晶片200之間。位在邏輯驅動器300之右側中間的非揮發性記憶體(NVM)積體電路(IC)晶片250可以設於位在邏輯驅動器300之右側上面及右側下面的二標準商業化FPGA IC晶片200之間。標準商業化FPGA IC晶片200其中數個可以在邏輯驅動器300之上側排列成一條線。
請參見第11A圖，邏輯驅動器300可以包括多條晶片間交互連接線371，其中每一條可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250及專用控制晶片260其中相鄰的兩個之間的上方空間中延伸。邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處，每一DPI IC晶片410之周圍角落處係設有標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250及專用控制晶片260其中四個。舉例而言，位在專用控制晶片260之左上角處的第一個DPI IC晶片410與位在該第一個DPI IC晶片410左上角處的第一個標準商業化FPGA IC晶片200之間的最短距離即為第一個標準商業化FPGA IC晶片200之右下角與第一個DPI IC晶片410之左上角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410右上角處的第二個標準商業化FPGA IC晶片200之間的最短距離即為第二個標準商業化FPGA IC晶片200之左下角與第一個DPI IC晶片410之右上角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410左下角處的非揮發性記憶體(NVM)IC晶片250之間的最短距離即為非揮發性記憶體(NVM)IC晶片250之右上角與第一個DPI IC晶片410之左下角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410右下角處的專用控制晶片260之間的最短距離即為專用控制晶片260之左上角與第一個DPI IC晶片410之右下角之間的距離。
請參見第11A圖，每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說 明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準商業化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11A圖，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的NVMIC晶片25。
因此，請參見第11A圖，第一個的標準商業化FPGA IC晶片200之第一個的可編程邏輯區塊(LB)201可以是如第6A圖或第6H圖所描述之內容，其輸出Dout可以經由其中一個的DPI IC晶片410之交叉點開關379傳送至第二個的標準商業化FPGA IC晶片200之第二個的可編程邏輯區塊(LB)201(如第6A圖或第6H圖所示)之輸入A0-A3其中一個。據此，第一個的可編程邏輯區塊(LB)201之輸出Dout傳送至第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個之過程係依序地經過(1)第一個的標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間交互連接線371之可編程交互連接線361、(3)該其中一個的DPI IC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中一個的DPI IC晶片410之交叉點開關379、(5)該其中一個的DPI IC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間交互連接線371之可編程交互連接線361、以及(2)第二個的標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361。
或者，請參見第11A圖，其中一個的標準商業化FPGA IC晶片200之第一個的可編程邏輯區塊(LB)201可以是如第6A圖或第6H圖所描述之內容，其輸出Dout可以經由其中一個的DPI IC晶片410之交叉點開關379傳送至該其中一個的標準商業化FPGA IC晶片200之第二個的可編程邏輯區塊(LB)201(如第6A圖或第6H圖所示)之輸入A0-A3其中一個。據此，第一個的可編程邏輯區塊(LB)201之輸出Dout傳送至第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個之 過程係依序地經過(1)該其中一個的標準商業化FPGA IC晶片200之第一組之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間交互連接線371之可編程交互連接線361、(3)該其中一個的DPI IC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中一個的DPI IC晶片410之交叉點開關379、(5)該其中一個的DPI IC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間交互連接線371之可編程交互連接線361、以及(7)該其中一個的標準商業化FPGA IC晶片200之第二組之晶片內交互連接線502之可編程交互連接線361。
請參見第11A圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準商業化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260及DPI IC晶片410。每一個的標準商業化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的非揮發性記憶體(NVM)IC晶片250可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一專用I/O晶片265可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的專用I/O晶片265。
請參見第11A圖，每一個的標準商業化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第9圖所揭露之內容。
請參見第11A圖，每一個專用I/O晶片265及專用控制晶片260可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。在相同的邏輯驅動器300中，每一個專用I/O晶片265及專用控制晶片260所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第11A圖，每一個專用I/O晶片265及專用控制晶片260所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶 體(FINFET)。
請參見第11A圖，每一個的非揮發性記憶體(NVM)IC晶片250可以是裸晶形式的或多晶片封裝形式的非及(NAND)快閃記憶體晶片。當邏輯驅動器300之電源關閉時，儲存於邏輯驅動器300中的非揮發性記憶體(NVM)IC晶片250中的資料還是可以保存。或者，非揮發性記憶體(NVM)IC晶片250可以是裸晶形式的或晶片封裝形式的非揮發性隨機存取記憶體(NVRAM)積體電路(IC)晶片，例如是鐵電隨機存取記憶體(FRAM)、磁阻式隨機存取記憶體(MRAM)或相變化記憶體(PRAM)。每一個的非揮發性記憶體(NVM)IC晶片250之記憶體密度或容量可以是大於64M位元、512M位元、1G位元、4G位元、16G位元、64G位元、128G位元、256G位元或512G位元。每一個的非揮發性記憶體(NVM)IC晶片250係利用先進的非及(NAND)快閃記憶體技術世代所製造，例如是先進於或小於或等於45nm、28nm、20nm、16nm或10nm，該先進的非及(NAND)快閃記憶體技術可以是單層記憶單元(SLC)的技術或多層記憶單元(MLC)的技術，應用在2D非及(NAND)記憶體架構或3D非及(NAND)記憶體架構上，其中多層記憶單元(MLC)的技術例如是雙層記憶單元(DLC)的技術或三層記憶單元(TLC)的技術，而3D非及(NAND)記憶體架構可以是由非及(NAND)記憶單元所構成的4層、8層、16層或32層之堆疊結構。因此，邏輯驅動器300之非揮發記憶體密度或容量可以是大於或等於8M位元組、64M位元組、128M位元組、512M位元組、1G位元組、4G位元組、16G位元組、64G位元組、256G位元組或512G位元組，其中每一位元組包括8位元。
請參見第11A圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是4V，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是2.5V，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第11A圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於或等於4.5nm、4nm、3nm或2nm。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10nm，而用於每一個的標準商業化FPGA IC晶 片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3nm；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5nm，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2nm。
請參見第11A圖，在邏輯驅動器300中，專用I/O晶片265可以是多晶片封裝的形式，每一個的專用I/O晶片265包括如第10圖所揭露之電路，亦即具有複數個大型I/O電路341及I/O接墊272，如第5A圖及第10圖所揭露之內容，供邏輯驅動器300用於一或多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個HDMI連接埠、一或多個VGA連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。每一個的專用I/O晶片265可以包括複數個大型I/O電路341及I/O接墊272，如第5A圖及第10圖所揭露之內容，供邏輯驅動器300用於串行高級技術附件(SATA)連接埠或外部連結(PCIe)連接埠，以連結一記憶體驅動器。
請參見第11A圖，標準商業化FPGA IC晶片200可以具有如下所述之標準規格或特性：(1)每一個的標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201之數目可以是大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G；(2)每一個的標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201其中每一個之輸入的數目可以是大於或等於4、8、16、32、64、128或256；(3)施加至每一個的標準商業化FPGA IC晶片200之電源接墊205之電源供應電壓(Vcc)可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V；(4)所有標準商業化FPGA IC晶片200之金屬(I/O)接墊372具有相同的布局及數目，且在所有標準商業化FPGA IC晶片200之相同相對位置上的金屬(I/O)接墊372具有相同的功能。
II.第二型之邏輯運算驅動器
第11B圖係為根據本申請案之實施例所繪示之第二型商品化標準邏輯運算驅動器之上視示意圖。請參見第11B圖，專用控制晶片260與專用I/O晶片265之功能可以結合至一單一專用控制及I/O晶片266中，亦即為專用控制及I/O晶片，用以執行上述專用控制晶片260之功能與專用I/O晶片265之功能，故專用控制及I/O晶片266具有如第10圖所繪示的電路結構。如第11A圖所繪示的專用控制晶片260可以由專用控制及I/O晶片266取代，設在專用控制晶片260所放置的位置，如第11B圖所示。針對繪示於第11A圖及第11B圖中的相同標號所指示的元件，繪示於第11B圖中的該元件可以參考該元件於第11A圖中的說明。
針對線路的連接而言，請參見第11B圖，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制及I/O晶片266，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制及I/O晶片266，專用控制及I/O晶片266可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且專用控制及I/O晶片266可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM) IC晶片250。
請參見第11B圖，每一個專用I/O晶片265及專用控制及I/O晶片266可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。在相同的邏輯驅動器300中，每一個專用I/O晶片265及專用控制及I/O晶片266所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第11B圖，每一個專用I/O晶片265及專用控制及I/O晶片266所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
請參見第11B圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是4V，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是2.5V，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第11B圖，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於等於4.5nm、4nm、3nm或2nm。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之 半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10nm，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3nm；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5nm，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2nm。
III.第三型之邏輯運算驅動器
第11C圖係為根據本申請案之實施例所繪示之第三型商品化標準邏輯運算驅動器之上視示意圖。如第11C圖所繪示之結構係類似如第11A圖所繪示之結構，不同處係在於創新的專用積體電路(ASIC)或客戶自有工具(COT)晶片402(以下簡寫為IAC晶片)還可以設在邏輯驅動器300中。針對繪示於第11A圖及第11C圖中的相同標號所指示的元件，繪示於第11C圖中的該元件可以參考該元件於第11A圖中的說明。
請參見第11C圖，IAC晶片402可包括智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。每一個專用I/O晶片265、專用控制晶片260及IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。或者，先進的半導體技術世代亦可以用於製造IAC晶片402，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造IAC晶片402。在相同的邏輯驅動器300中，每一個專用I/O晶片265、專用控制晶片260及IAC晶片402所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。IAC晶片402所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於IAC晶片402可以利用較舊或較成熟之半導體技術世代進行 設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第三型邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的IAC晶片402，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第三型邏輯驅動器300中達成相同或類似創新或應用所需的IAC晶片402之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第11C圖，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，IAC晶片402可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，IAC晶片402可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，且IAC晶片402可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250。
IV.第四型之邏輯運算驅動器
第11D圖係為根據本申請案之實施例所繪示之第四型商品化標準邏輯運算驅動器之上視示意圖。請參見第11D圖，專用控制晶片260與IAC晶片402之功能可以結合至一單一DCIAC晶片267中，亦即為專用控制及IAC晶片(以下簡寫為DCIAC晶片)，用以執行上述專用控制晶片260之功能與IAC晶片402之功能。如第11D圖所繪示之結構係類似如第11A圖所繪示之結構，不同處係在於DCIAC晶片267還可以設在邏輯驅動器300中。如第11A圖所繪示的專用控制晶片260可以由DCIAC晶片267取代，設在專用控制晶片260所放置的位置，如第11D圖所示。針對繪示於第11A圖及第11D圖中的相同標號所指示的元件，繪示於第11D圖中的該元件可以參考該元件於第11A圖中的說明。DCIAC晶片267可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第11D圖，每一個專用I/O晶片265及DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。或者，先進的半導體技術世代亦可以用於製造DCIAC晶片267，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造DCIAC晶片267。在相同的邏輯驅動器300中，每一個專用I/O晶片265及DCIAC晶片267所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶 片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCIAC晶片267所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第四型邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的DCIAC晶片267，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第四型邏輯驅動器300中達成相同或類似創新或應用所需的DCIAC晶片267之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第11D圖，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，DCIAC晶片267可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCIAC晶片267可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250。
V.第五型之邏輯運算驅動器
第11E圖係為根據本申請案之實施例所繪示之第五型商品化標準邏輯運算驅動器之上視示意圖。請參見第11E圖，如第11C圖所繪示之專用控制晶片260、專用I/O晶 片265與IAC晶片402之功能可以結合至一單一晶片268中，亦即為專用控制、專用IO及IAC晶片(以下簡寫為DCDI/OIAC晶片)，用以執行上述專用控制晶片260之功能、專用I/O晶片265之功能與IAC晶片402之功能。如第11E圖所繪示之結構係類似如第11A圖所繪示之結構，不同處係在於DCDI/OIAC晶片268還可以設在邏輯驅動器300中。如第11A圖所繪示的專用控制晶片260可以由DCDI/OIAC晶片268取代，設在專用控制晶片260所放置的位置，如第11E圖所示。針對繪示於第11A圖及第11E圖中的相同標號所指示的元件，繪示於第11E圖中的該元件可以參考該元件於第11A圖中的說明。DCDI/OIAC晶片268具有如第10圖所繪示的電路結構，且DCDI/OIAC晶片268可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第11E圖，每一個專用I/O晶片265及DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。或者，先進的半導體技術世代亦可以用於製造DCDI/OIAC晶片268，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造DCDI/OIAC晶片268。在相同的邏輯驅動器300中，每一個專用I/O晶片265及DCDI/OIAC晶片268所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCDI/OIAC晶片268所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第五型邏輯驅動 器300，則可以配設有利用較舊半導體世代所製造的DCDI/OIAC晶片268，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第五型邏輯驅動器300中達成相同或類似創新或應用所需的DCDI/OIAC晶片268之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第11E圖，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，DCDI/OIAC晶片268可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCDI/OIAC晶片268可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250。
VI.第六型之邏輯運算驅動器
第11F圖及第11G圖係為根據本申請案之實施例所繪示之第六型商品化標準邏輯運算驅動器之上視示意圖。請參見第11F圖及第11G圖，如第11A圖至第11E圖所繪示之邏輯驅動器300還可以包括一處理及/或計算(PC)積體電路(IC)晶片269(後文中稱為PCIC晶片)，例如是中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(TPU)晶片或應用處理器(APU)晶片。應用處理器(APU)晶片可以(1)結合中央處理器(CPU)及數位訊號處理(DSP)單元以進行相互運作；(2)結合中央處理器(CPU)及圖像處理器(GPU)以進行相互運作；(3)結合圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作；或是(4)結合中央處理器(CPU)、圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作。如第11F圖所繪示之結構係類似如第11A圖、第11B圖、第11D圖及第11E圖所繪示之結構，不同處係在於PC IC晶片269還可以設在邏輯驅動器300中，靠近如第11A圖所繪示之結構中的專用控制晶片260、靠近如第11B圖所繪示之結構中的控制及I/O晶片266、靠近如第11D圖所繪示之結構中的DCIAC晶片267或靠近如第11E圖所繪示之結構中的DCDI/OIAC晶片268。如第11G圖所繪示之結構係類似如第11C圖所繪示之結構，不同處係在於PC IC晶片269還可以設在邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第11A圖、第11B圖、第11D圖、第11E圖及第11F圖中的相同標號所指示的元件，繪示於第11F圖中的該元件可以參考該元件於第11A圖、第11B圖、第11D圖及第11E圖中的說明。針對繪示於第11A圖、第11C圖及第11G圖中的相同標號所指示的元件，繪示於第11G圖中的該元件可以參考該元件於第11A圖及第11C圖中的說明。
請參見第11F圖及第11G圖，在垂直延伸的相鄰兩束之晶片間交互連接線371之間與在水平延伸的相鄰兩束之晶片間交互連接線371之間存在一中心區域，在該中心區域內設有PC IC晶片269及其中一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第11F圖及第11G圖，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PC IC晶片269，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PC IC晶片269，PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦 接至專用I/O晶片265，PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，且PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250。此外，PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第11G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PC IC晶片269，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造PC IC晶片269。PC IC晶片269所採用的半導體技術世代可以是相同於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PC IC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VII.第七型之邏輯運算驅動器
第11H圖及第11I圖係為根據本申請案之實施例所繪示之第七型商品化標準邏輯運算驅動器之上視示意圖。請參見第11H圖及第11I圖，如第11A圖至第11E圖所繪示之邏輯驅動器300還可以包括兩個PC IC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中兩個。舉例而言，(1)其中一個的PC IC晶片269可以是中央處理器(CPU)晶片，而另一個的PC IC晶片269可以是圖像處理器(GPU)晶片；(2)其中一個的PC IC晶片269可以是中央處理器(CPU)晶片，而另一個的PC IC晶片269可以是數位訊號處理(DSP)晶片；(3)其中一個的PC IC晶片269可以是中央處理器(CPU)晶片，而另一個的PC IC晶片269可以是張量處理器(TPU)晶片；(4)其中一個的PC IC晶片269可以是圖像處理器(GPU)晶片，而另一個的PC IC晶片269可以是數位訊號處理(DSP)晶片；(5)其中一個的PC IC晶片269可以是圖像處理器(GPU)晶片，而另一個的PC IC晶片269可以是張量處理器(TPU)晶片；(6)其中一個的PC IC晶片269可以是數位訊號處理(DSP)晶片，而另一個的PC IC晶片269可以是張量處理器(TPU)晶片。如第11H圖所繪示之結構係類似如第11A圖、第11B圖、第11D圖及第11E圖所繪示之結構，不同處係在於兩個PC IC晶片269還可以設在邏輯驅動器300中，靠近如第11A圖所繪示之結構中的專用控制晶片260、靠近如第11B圖所繪示之結構中的控制及I/O晶片266、靠近如第11D圖所繪示之結構中的DCIAC晶片267或靠近如第11E圖所繪示之結構中的DCDI/OIAC晶片268。如第11I圖所繪示之結構係類似如第11C圖所繪示之結構，不同處係在於兩個PC IC晶片269還可以設在邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第11A圖、第11B圖、第11D圖、第11E圖及第11H圖中的相同標號所指示的元件，繪示於第11H圖中的該元件可以參考該元件於第11A圖、第11B圖、第11D圖及第11E圖中的說明。針對繪示於第11A圖、第11C圖及第11I圖中的相同標號所指示的元件，繪示於第11I圖中的該元件可以參考該元件於第11A圖及第11C圖中的說明。
請參見第11H圖及第11I圖，在垂直延伸的相鄰兩束之晶片間交互連接線371之間與在水平延伸的相鄰兩束之晶片間交互連接線371之間存在一中心區域，在該中心區域內設 有兩個PC IC晶片269及其中一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第11H及第11I，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PC IC晶片269，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PC IC晶片269，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，且每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他的PC IC晶片269。此外，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第11G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PC IC晶片269，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造PC IC晶片269。PC IC晶片269所採用的半導體技術世代可以是相同於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PC IC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VIII.第八型之邏輯運算驅動器
第11J圖及第11K圖係為根據本申請案之實施例所繪示之第八型商品化標準邏輯運算驅動器之上視示意圖。請參見第11J圖及第11K圖，如第11A圖至第11E圖所繪示之邏輯驅動器300還可以包括三個PC IC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中三個。舉例而言，(1)其中一個的PC IC晶片269可以是中央處理器(CPU)晶片，另一個的PC IC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PC IC晶片269可以是數位訊號處理(DSP)晶片；(2)其中一個的PC IC晶片269可以是中央處理器(CPU)晶片，另一個的PC IC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PC IC晶片269可以是張量處理器(TPU)晶片；(3)其中一個的PC IC晶片269可以是中央處理器(CPU)晶片，另一個的PC IC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PC IC晶片269可以是張量處理器(TPU)晶片；(4)其中一個的PC IC晶片269可以是圖像處理器(GPU)晶片，另一個的PC IC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PC IC晶片269可以是張量處理器(TPU)晶片。如第11J圖所繪示之結構係類似如第11A圖、第11B圖、第11D圖及第11E圖所繪示之結構，不同處係在於三個PC IC晶片269還可以設在邏輯驅動器300中，靠近如第11A圖所繪示之結構中的專用控制晶片260、靠近如第11B圖所繪示之結構中的控制及I/O晶片266、靠近如第11D圖所繪示之結構中的DCIAC晶片267或靠近如第11E圖所 繪示之結構中的DCDI/OIAC晶片268。如第11K圖所繪示之結構係類似如第11C圖所繪示之結構，不同處係在於三個PC IC晶片269還可以設在邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第11A圖、第11B圖、第11D圖、第11E圖及第11J圖中的相同標號所指示的元件，繪示於第11J圖中的該元件可以參考該元件於第11A圖、第11B圖、第11D圖及第11E圖中的說明。針對繪示於第11A圖、第11C圖及第11K圖中的相同標號所指示的元件，繪示於第11K圖中的該元件可以參考該元件於第11A圖及第11C圖中的說明。
請參見第11H圖及第11I圖，在垂直延伸的相鄰兩束之晶片間交互連接線371之間與在水平延伸的相鄰兩束之晶片間交互連接線371之間存在一中心區域，在該中心區域內設有三個PC IC晶片269及其中一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第11J及第11K，每一個的標準商業化FPGA IC晶片200可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PC IC晶片269，每一個的DPIIC晶片410可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PC IC晶片269，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他兩個的PC IC晶片269。此外，每一個的PC IC晶片269可以透過一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第11G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PC IC晶片269，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造PC IC晶片269。PC IC晶片269所採用的半導體技術世代可以是相同於每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的標準商業化FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PC IC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
IX.第九型之邏輯運算驅動器
第11L圖係為根據本申請案之實施例所繪示之第九型商品化標準邏輯運算驅動器之上視示意圖。針對繪示於第11A圖至第11L圖中的相同標號所指示的元件，繪示於第11L圖中的該元件可以參考該元件於第11A圖至第11K圖中的說明。請參見第11L圖，第九型商品化標準邏輯驅動器300可以封裝有一或多個的PC IC晶片269、如第8A圖至第8J圖所描述的一或多個的標準商業化FPGA IC晶片200、一或多個的非揮發性記憶體(NVM)IC晶片250、一或多個的揮發性(VM)積體電路(IC)晶片324、一或多個的高速高頻寬的記憶體(HBM)積體電路(IC)晶片251及專用控制晶片260，設置成陣列的形式，其中PC IC晶片269、標準商業化FPGA IC晶片200、非 揮發性記憶體(NVM)IC晶片250、揮發性記憶體(VM)IC晶片324及高速高頻寬的記憶體(HBM)IC晶片251可以圍繞著設在中間區域的專用控制晶片260設置。PC IC晶片269之組合可以包括(1)多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片；(2)一或多個的CPU晶片及/或一或多個的GPU晶片；(3)一或多個的CPU晶片及/或一或多個的DSP晶片；(4)一或多個的CPU晶片、一或多個的GPU晶片及/或一或多個的DSP晶片；(5)一或多個的CPU晶片及/或一或多個的TPU晶片；或是(6)一或多個的CPU晶片、一或多個的DSP晶片及/或一或多個的TPU晶片。高速高頻寬的記憶體(HBM)IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、高速高頻寬NVM晶片、高速高頻寬磁阻式隨機存取記憶體(MRAM)晶片或高速高頻寬電阻式隨機存取記憶體(RRAM)晶片。PC IC晶片269及標準商業化FPGA IC晶片200可以與高速高頻寬的記憶體(HBM)IC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。
請參見第11L圖，商品化標準邏輯驅動器300可以包括晶片間交互連接線371可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、揮發性記憶體(VM)IC晶片324、專用控制晶片260、PC IC晶片269及高速高頻寬的記憶體(HBM)IC晶片251其中相鄰的兩個之間。商品化標準邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、揮發性記憶體(VM)IC晶片324、專用控制晶片260、PC IC晶片269及高速高頻寬的記憶體(HBM)IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準商業化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11L圖，商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC晶片324，商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固 定交互連接線364耦接至全部的PC IC晶片269，商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體(NVM)IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC晶片324。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PC IC晶片269。每一個DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至高速高頻寬的記憶體(HBM)IC晶片251，每一個DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，每一個PC IC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至高速高頻寬的記憶體(HBM)IC晶片251，而在每一該PC IC晶片269與該高速高頻寬的記憶體(HBM)IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PC IC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PC IC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體(NVM)IC晶片250，每一個的PC IC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC晶片324，非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC晶片324，非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至高速高頻寬的記憶體(HBM)IC晶片251，揮發性記憶體(VM)IC晶片324可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，揮發性記憶體(VM)IC晶片324可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至高速高頻寬的記憶體(HBM)IC晶片251，高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PC IC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他全部的PC IC晶片269。
請參見第11L圖，商品化標準邏輯驅動器300可以包括多個專用I/O晶片265，位在商品化標準邏輯驅動器300之周圍區域，其係環繞商品化標準邏輯驅動器300之中間區域，其中商品化標準邏輯驅動器300之中間區域係容置有商品化標準商業化FPGA IC晶片200、非揮發 性記憶體(NVM)IC晶片250、揮發性記憶體(VM)IC晶片324、專用控制晶片260、PC IC晶片269、高速高頻寬的記憶體(HBM)IC晶片251及DPI IC晶片410。每一個的商品化標準商業化FPGA IC晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，非揮發性記憶體(NVM)IC晶片250可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，揮發性記憶體(VM)IC晶片324可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PC IC晶片269可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一PC IC晶片269可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，高速高頻寬的記憶體(HBM)IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一專用I/O晶片265可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的專用I/O晶片265。
請參見第11L圖，標準商業化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第9圖所揭露之內容。此外，標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260還可以參考如第11A圖所揭露之內容。
舉例而言，請參見第11L圖，在邏輯驅動器300中全部的PC IC晶片269可以是多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片，而在邏輯驅動器300內的高速高頻寬的記憶體(HBM)IC晶片251可以全部是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、全部是高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、全部是磁阻式隨機存取記憶體(MRAM)晶片或全部是電阻式隨機存取記憶體(RRAM)晶片，而在其中一個例如是GPU晶片的PC IC晶片269與高速高頻寬的記憶體(HBM)IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
舉例而言，請參見第11L圖，在邏輯驅動器300中全部的PC IC晶片269可以是多個TPU晶片，例如是2個、3個、4個或超過4個的TPU晶片，而在邏輯驅動器300內的高速高頻寬的記憶體(HBM)IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片，而在其中一個例如是TPU晶片的PC IC晶片269與其中一個的高速高頻寬的記憶體(HBM)IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
X.第十型之邏輯運算驅動器
第11M圖係為根據本申請案之實施例所繪示之第十型商品化標準邏輯運算驅動 器之上視示意圖。針對繪示於第11A圖至第11M圖中的相同標號所指示的元件，繪示於第11M圖中的該元件可以參考該元件於第11A圖至第11L圖中的說明。請參見第11M圖，第十型商品化標準邏輯驅動器300封裝有如上所述的PC IC晶片269，例如是多個的GPU晶片269a及一個的CPU晶片269b。再者，商品化標準邏輯驅動器300還封裝有多個的高速高頻寬的記憶體(HBM)IC晶片251，其每一個係相鄰於其中一個的GPU晶片269a，用於與該其中一個的GPU晶片269a進行高速與高頻寬的資料傳輸。在商品化標準邏輯驅動器300中，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。商品化標準邏輯驅動器300還封裝有複數個標準商業化FPGA IC晶片200及一或多個的非揮發性記憶體(NVM)IC晶片250，非揮發性記憶體(NVM)IC晶片250係以非揮發性的方式儲存用於編程FPGA IC晶片200之可編程邏輯區塊(LB)201及交叉點開關379之結果值或編程碼及儲存用於編程DPI IC晶片410之交叉點開關379之編程碼，如第6A圖至第9圖所揭露之內容。CPU晶片269b、專用控制晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM)IC晶片250及高速高頻寬的記憶體(HBM)IC晶片251係在邏輯驅動器300中排列成矩陣的形式，其中CPU晶片269b及專用控制晶片260係設在其中間區域，被容置有標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM)IC晶片250及高速高頻寬的記憶體(HBM)IC晶片251之周邊區域環繞。
請參見第11M圖，第十型商品化標準邏輯驅動器300包括晶片間交互連接線371，可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及高速高頻寬的記憶體(HBM)IC晶片251其中相鄰的兩個之間。商品化標準邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及高速高頻寬的記憶體(HBM)IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準商業化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11M圖，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片 間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM)IC晶片250，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM)IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，其中一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的高速高頻寬的記憶體(HBM)IC晶片251，且在該其中一個的PCIC晶片(例如是GPU)269a與該其中一個的高速高頻寬的記憶體(HBM)IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM)IC晶片250，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片(例如是GPU)269a，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接 線364耦接至專用控制晶片260，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體(NVM)IC晶片250，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的高速高頻寬的記憶體(HBM)IC晶片251。
請參見第11M圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準商業化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b、高速高頻寬的記憶體(HBM)IC晶片251及DPI IC晶片410。每一個的標準商業化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片250可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的GPU晶片269a可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十型邏輯驅動器300中，GPU晶片269a可以與高速高頻寬的記憶體(HBM)IC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。請參見第11M圖，每一個的標準商業化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第9圖所揭露之內容。此外，標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260還可以參考如第11A圖所揭露之內容。
XI.第十一型之邏輯運算驅動器
第11N圖係為根據本申請案之實施例所繪示之第十一型商品化標準邏輯運算驅動器之上視示意圖。針對繪示於第11A圖至第11N圖中的相同標號所指示的元件，繪示於第11N圖中的該元件可以參考該元件於第11A圖至第11M圖中的說明。請參見第11N圖，第十一 型商品化標準邏輯驅動器300封裝有如上所述的PC IC晶片269，例如是多個的TPU晶片269c及一個的CPU晶片269b。再者，商品化標準邏輯驅動器300還封裝有多個的高速高頻寬的記憶體(HBM)IC晶片251，其每一個係相鄰於其中一個的TPU晶片269c，用於與該其中一個的TPU晶片269c進行高速與高頻寬的資料傳輸。在商品化標準邏輯驅動器300中，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。商品化標準邏輯驅動器300還封裝有複數個標準商業化FPGA IC晶片200及一或多個的非揮發性記憶體(NVM)IC晶片250，非揮發性記憶體(NVM)IC晶片250係以非揮發性的方式儲存用於編程FPGA IC晶片200之可編程邏輯區塊(LB)201及交叉點開關379之結果值或編程碼及儲存用於編程DPI IC晶片410之交叉點開關379之編程碼，如第6A圖至第9圖所揭露之內容。CPU晶片269b、專用控制晶片260、標準商業化FPGA IC晶片200、TPU晶片269c、非揮發性記憶體(NVM)IC晶片250及高速高頻寬的記憶體(HBM)IC晶片251係在邏輯驅動器300中排列成矩陣的形式，其中CPU晶片269b及專用控制晶片260係設在其中間區域，被容置有標準商業化FPGA IC晶片200、TPU晶片269c、非揮發性記憶體(NVM)IC晶片250及高速高頻寬的記憶體(HBM)IC晶片251之周邊區域環繞。
請參見第11N圖，第十一型商品化標準邏輯驅動器300包括晶片間交互連接線371，可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260、TPU晶片269c、CPU晶片269b及高速高頻寬的記憶體(HBM)IC晶片251其中相鄰的兩個之間。商品化標準邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260、TPU晶片269c、CPU晶片269b及高速高頻寬的記憶體(HBM)IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準商業化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第11N圖，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER- CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM)IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，其中一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的高速高頻寬的記憶體(HBM)IC晶片251，且在該其中一個的TPU晶片269c與該其中一個的高速高頻寬的記憶體(HBM)IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM)IC晶片250，每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的TPU晶片269c，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接 線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至高速高頻寬的記憶體(HBM)IC晶片251，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體(NVM)IC晶片250，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的高速高頻寬的記憶體(HBM)IC晶片251。
請參見第11N圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準商業化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、TPU晶片269c、CPU晶片269b、高速高頻寬的記憶體(HBM)IC晶片251及DPI IC晶片410。每一個的標準商業化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片250可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的TPU晶片269c可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十一型邏輯驅動器300中，TPU晶片269c可以與高速高頻寬的記憶體(HBM)IC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。請參見第11N圖，每一個的標準商業化FPGA IC晶片200可以參考如第8A圖至第8J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第9圖所揭露之內容。此外，標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、非揮發性記憶體(NVM)IC晶片250、專用控制晶片260還可以參考如第11A圖所揭露之內容。
綜上所述，請參見第11F圖至第11N圖，當標準商業化FPGA IC晶片200之可編程交互連接線361及DPI IC晶片410之可編程交互連接線361經編程之後，經編程後之可編程交互連接線361可同時配合標準商業化FPGA IC晶片200之固定交互連接線364及DPI IC晶片410之固定交互連接線364針對特定的應用提供特定的功能。在相同的邏輯驅動器300中，標準商業化FPGA IC晶片200可同時配合例如是GPU晶片、CPU晶片、TPU晶片或DSP晶片之PC IC晶片269之運作針對下列應用提供強大的功能及運算：人工智能(AI)、機器學習、深入學習、大數據、物聯網(IOT)、虛擬現實(VR)、增強現實(AR)、無人駕駛汽車電子、圖形處理(GP)、數字信號處理(DSP)、微控制(MC)及/或中央處理(CP)等。
邏輯運算驅動器之交互連接
第12A圖至第12C圖係為根據本申請案之實施例所繪示之在邏輯運算驅動器中各種連接形式之示意圖。請參見第12A圖至第12C圖，方塊(非揮發性記憶體(NVM)IC晶片)250係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中非揮發性記憶體(NVM)IC晶片250之組合，二方塊(標準商業化FPGA IC晶片)200係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中二不同群組之標準商業化FPGA IC晶片200，方塊(DPI IC晶片)410係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中DPI IC晶片410之組合，方塊265係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中專用I/O晶片265之組合，方塊360係代表在如第11A圖至第11N圖所繪示之邏輯驅動器300中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。
請參見第11A圖至第11N圖及第12A圖至第12C圖，非揮發性記憶體(NVM)IC晶片250可以從位在邏輯驅動器300之外的外部電路271載入結果值或第一編程碼，使得經由晶片間交互連接線371之固定交互連接線364及標準商業化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364可以將該結果值或第一編程碼由非揮發性記憶體(NVM)IC晶片250傳送至標準商業化FPGA IC晶片200之記憶體單元490，用以編程標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201，如第6A圖或第6H圖所揭露之內容。非揮發性記憶體(NVM)IC晶片250可以從位在邏輯驅動器300之外的外部電路271載入第二編程碼，使得經由晶片間交互連接線371之固定交互連接線364及標準商業化FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364可以將該第二編程碼由非揮發性記憶體(NVM)IC晶片250傳送至標準商業化FPGA IC晶片200之記憶體單元362，用以編程標準商業化FPGA IC晶片200之通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所揭露之內容。非揮發性記憶體(NVM)IC晶片250可以從位在邏輯驅動器300之外的外部電路271載入第三編程碼，使得經由晶片間交互連接線371之固定交互連接線364及DPI IC晶片410之晶片內交互連接線之固定交互連接線364可以將該第三編程碼由非揮發性記憶體(NVM)IC晶片250傳送至DPI IC晶片410之記憶體單元362，用以編程DPI IC晶片410之通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所揭露之內容。在一實施例中，位在邏輯驅動器300之外的外部電路271並不允許由在邏輯驅動器300中任何的非揮發性記憶體(NVM)IC晶片250載入上述的結果值、第一編程碼、第二編程碼及第三編程碼；或者在其他實施例中，則可允許位在邏輯驅動器300之外的外部電路271由在邏輯驅動器300中的非揮發性記憶體(NVM)IC晶片250載入上述的結果值、第一編程碼、第二編程碼及第三編程碼。
I.邏輯運算驅動器之第一型交互連接架構
請參見第11A圖至第11N圖及第12A圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接 線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第11A圖至第11N圖及第12A圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPI IC晶片410之小型I/O電路203。
請參見第11A圖至第11N圖及第12A圖，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203。
請參見第11A圖至第11N圖及第12A圖，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12A圖，每一個的專用I/O晶片265之大型I/O電 路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12A圖，每一個的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341，每一個的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。在本實施例之邏輯驅動器300中，每一個的非揮發性記憶體(NVM)IC晶片250並不具有輸入電容、輸出電容、驅動能力或驅動負荷小於2pF之I/O電路，而具有如第5A圖所描述之大型I/O電路341，進行上述的耦接。每一個的非揮發性記憶體(NVM)IC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的標準商業化FPGA IC晶片200，每一個的非揮發性記憶體(NVM)IC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的DPI IC晶片410，每一個的非揮發性記憶體(NVM)IC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至標準商業化FPGA IC晶片200，每一個的非揮發性記憶體(NVM)IC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至DPI IC晶片410。
(1)用於編程記憶單元之交互連接線路
請參見第11A圖至第11N圖及第12A圖，在一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的大型I/O電路341。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送第三編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動第三編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動第三編程碼至其小型I/O電路203，其小型I/O電路203可以驅動第三編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的DPI IC晶片410之小型I/O電路203。針對該其中一個的DPI IC晶片410，其小型I/O電路203可以驅動第三編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶體矩陣區塊423中其中一個的其記憶體單元362，如第9圖所描述之內容，使得第三編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12A圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的大型I/O電路341。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的大 型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送第二編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動第二編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動第二編程碼至其小型I/O電路203，其小型I/O電路203可以驅動第二編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動第二編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元362，使得第二編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12A圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的大型I/O電路341。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送結果值或第一編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動結果值或第一編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動結果值或第一編程碼至其小型I/O電路203，其小型I/O電路203可以驅動結果值或第一編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動結果值或第一編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元490，使得結果值或第一編程碼可以儲存於該其中一個的其記憶體單元490中，用以第一編程其可編程邏輯區塊(LB)201，如第6A圖或第6H圖所描述之內容。
(2)用於運作之交互連接線路
請參見第11A圖至第11N圖及第12A圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開 關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第6A圖或第6H圖所描述之內容。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，第一個的標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第6A圖或第6H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準商業化FPGA IC晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第6A圖或第6H圖所描述之內容。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第6A圖或第6H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅 動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第11A圖至第11N圖及第12A圖，在一實施例中，針對控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動來自位在邏輯驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第11A圖至第11N圖及第12A圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之第一個的大型I/O電路341，該其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
因此，請參見第11A圖至第11N圖及第12A圖，控制指令可以由位在邏輯驅動器300之外的外部電路271傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在邏輯驅動器300之外的外部電路271。
II.邏輯運算驅動器之第二型交互連接架構
請參見第11A圖至第11N圖及第12B圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第11A圖至第11N圖及第12B圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或 多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPI IC晶片410之小型I/O電路203。
請參見第11A圖至第11N圖及第12B圖，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203。
請參見第11A圖至第11N圖及第12B圖，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12B圖，每一個的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，每一個的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之大型I/O電路341，每一個的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12B圖，在本實施例之邏輯驅動器300中，每一個的非揮發性記憶體(NVM)IC晶片250並不具有輸入電容、輸出電容、驅動能力或驅動負荷小於2pF之I/O電路，而具有如第5A圖所描述之大型I/O電路341，進行上述的耦接。每一個的非揮發性記憶體(NVM)IC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的標準商業化FPGA IC晶片200，每一個的非揮發性記憶體(NVM)IC晶片250可以經由一或多個的專用I/O晶片265傳送資料至全部的DPI IC晶片410，每一個的非揮發性記憶體(NVM)IC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至標準商業化FPGA IC晶片200，每一個的非揮發性記憶體(NVM)IC晶片250並不可以在不經由專用I/O晶片265之情況下傳送資料至DPI IC晶片410。
在本實施例之邏輯驅動器300中，晶片控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不具有輸入電容、輸 出電容、驅動能力或驅動負荷小於2pF之I/O電路，而具有如第5A圖所描述之大型I/O電路341，進行上述的耦接。控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以經由一或多個的專用I/O晶片265傳送控制指令或其他訊號至全部的標準商業化FPGA IC晶片200，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以經由一或多個的專用I/O晶片265傳送控制指令或其他訊號至全部的DPI IC晶片410，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不可以在不經由專用I/O晶片265之情況下傳送控制指令或其他訊號至標準商業化FPGA IC晶片200，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不可以在不經由專用I/O晶片265之情況下傳送控制指令或其他訊號至DPI IC晶片410。
(1)用於編程記憶單元之交互連接線路
請參見第11A圖至第11N圖及第12B圖，在一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的大型I/O電路341。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送第三編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動第三編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動第三編程碼至其小型I/O電路203，其小型I/O電路203可以驅動第三編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的DPI IC晶片410之小型I/O電路203。針對該其中一個的DPI IC晶片410，其小型I/O電路203可以驅動第三編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶體矩陣區塊423中其中一個的其記憶體單元362，如第9圖所描述之內容，使得第三編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12B圖，在一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的大型I/O電路341。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送第二編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動第二編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動第二編程碼至其小型I/O電路203，其小型I/O電路203可以驅動第二編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動第二編程碼經由一或多條其晶片內交互連接 線502之固定交互連接線364傳送至其中一個的其記憶體單元362，使得第二編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12B圖，在一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其大型I/O電路341，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的大型I/O電路341。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的大型I/O電路341可以驅動該控制指令至其內部電路，以命令其內部電路傳送結果值或第一編程碼至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動結果值或第一編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之大型I/O電路341。針對該其中一個的專用I/O晶片265，其大型I/O電路341可以驅動結果值或第一編程碼至其小型I/O電路203，其小型I/O電路203可以驅動結果值或第一編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動結果值或第一編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元490，使得結果值或第一編程碼可以儲存於該其中一個的其記憶體單元490中，用以第一編程其可編程邏輯區塊(LB)201，如第6A圖或第6H圖所描述之內容。
(2)用於運作之交互連接線路
請參見第11A圖至第11N圖及第12B圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第6A圖或第6H圖所描述之內容。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，第一個的標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第6A圖或第6H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可 以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準商業化FPGA IC晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第6A圖或第6H圖所描述之內容。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第6A圖或第6H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第11A圖至第11N圖及第12B圖，在一實施例中，針對控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，其中一個的專用I/O晶 片265之第一個的大型I/O電路341可以驅動來自位在邏輯驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第11A圖至第11N圖及第12B圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之第一個的大型I/O電路341，該其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
因此，請參見第11A圖至第11N圖及第12B圖，控制指令可以由位在邏輯驅動器300之外的外部電路271傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在邏輯驅動器300之外的外部電路271。
III.邏輯運算驅動器之第三型交互連接架構
請參見第11A圖至第11N圖及第12C圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPI IC晶片410之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全 部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12C圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12C圖，每一個的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的非揮發性記憶體(NVM)IC晶片250之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的非揮發性記憶 體(NVM)IC晶片250之小型I/O電路203，每一個的非揮發性記憶體(NVM)IC晶片250之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
(1)用於編程記憶單元之交互連接線路
請參見第11A圖至第11N圖及第12C圖，在一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其小型I/O電路203，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的小型I/O電路203。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的小型I/O電路203可以驅動該控制指令至其內部電路，以命令其內部電路傳送第三編程碼至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動第三編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的DPI IC晶片410之小型I/O電路203。針對該其中一個的DPI IC晶片410，其小型I/O電路203可以驅動第三編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶體矩陣區塊423中其中一個的其記憶體單元362，如第9圖所描述之內容，使得第三編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12C圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其小型I/O電路203，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的小型I/O電路203。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的小型I/O電路203可以驅動該控制指令至其內部電路，以命令其內部電路傳送第二編程碼至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動第二編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動第二編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元362，使得第二編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通開關258及/或交叉點開關379，如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖所描述之內容。
或者，請參見第11A圖至第11N圖及第12C圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以產生一控制指令傳送至其小型I/O電路203，以驅動該控制指令經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的非揮發性記憶體(NVM)IC晶片250之第一個的小型I/O電路203。針對該其中一個的非揮發性記憶體(NVM)IC晶片250，其第一個的小型I/O電路203可以驅動該控制指令至其內部電路，以命令其內部電路傳送結果值或第一編程碼至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動結果值或第一編程碼經由一或多條晶片間交互連接線371之固定交互連接線364傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電 路203可以驅動結果值或第一編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元490，使得結果值或第一編程碼可以儲存於該其中一個的其記憶體單元490中，用以第一編程其可編程邏輯區塊(LB)201，如第6A圖或第6H圖所描述之內容。
(2)用於運作之交互連接線路
請參見第11A圖至第11N圖及第12C圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第6A圖或第6H圖所描述之內容。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，第一個的標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第6A圖或第6H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準商業化FPGA IC晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第8G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞 道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第6A圖或第6H圖所描述之內容。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第6A圖或第6H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第11A圖至第11N圖及第12C圖，在一實施例中，針對控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在邏輯驅動器300之外的外部電路271。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自位在邏輯驅動器300之外的外部電路271之控制指令傳送至其小型I/O電路203，其小型I/O電路341可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203。
請參見第11A圖至第11N圖及第12C圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以驅動控制指令經由一或多條之晶片間交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動控制指令傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
因此，請參見第11A圖至第11N圖及第12C圖，控制指令可以由位在邏輯驅動器300之外的外部電路271傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在邏輯驅動 器300之外的外部電路271。
用於標準商業化FPGA IC晶片及高頻寬記憶體(HBM)IC晶片的資料匯流排(Data Buses)
如第12D圖為本發明實施例用於一或多個標準商業化FPGA IC晶片及高速高頻寬的記憶體(HBM)IC晶片251的複數資料匯流排的方塊示意圖，如第11L圖至第11N圖及第12D圖所示，商品化標準邏輯驅動器300可具有複數個資料匯流排315，每一資料匯流排315係由多個可編程交互連接線361及/或多個固定交互連接線364所建構形成，例如，用於商品化標準邏輯驅動器300，複數個其可編程交互連接線361可編程獲得其資料匯流排315，可替換方案，複數可編程交互連接線361可編程成與複數個其固定交互連接線364組合而獲得其中之一其資料匯流排315，可替換方案，複數其固定交互連接線364可結合而獲得其中之一其資料匯流排315。
如第12D圖所示，其中之一資料匯流排315可耦接至複數標準商業化FPGA IC晶片200及複數高速高頻寬的記憶體(HBM)IC晶片251(圖中僅顯示一個)，例如，在一第一時脈下，其中之一資料匯流排315可切換耦接至其中之一第一標準商業化FPGA IC晶片200的其中之一I/O埠至其中之一第二標準商業化FPGA IC晶片200的其中之一標準商業化FPGA IC晶片200，該第一標準商業化FPGA IC晶片200的該其中之一I/O埠可依據如第8A圖中其中之一該第一標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸入賦能(IE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；一該第二標準商業化FPGA IC晶片200的其中之一I/O埠可依據第8A圖中其中之一該第一標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入賦能(IE)接墊221及輸出選擇接墊228而選擇其中之一，以驅動或通過資料至其中之一資料匯流排315。因此，在第一時脈中，該第二標準商業化FPGA IC晶片200的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一標準商業化FPGA IC晶片200的其中之一I/O埠，在該第一時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM)IC晶片251。
如第12D圖所示，在一第二時脈下，其中之一資料匯流排315可切換耦接至其中之一第一標準商業化FPGA IC晶片200的其中之一I/O埠至其中之一第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠，該第一標準商業化FPGA IC晶片200的該其中之一I/O埠可依據如第8A圖中其中之一該第一標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸入賦能(IE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；一該第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠可被選擇去驅動或通過資料至其中之一資料匯流排315。因此，在第二時脈中，該第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一標準商業化FPGA IC晶片200的其中之一I/O埠，在該第二時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM)IC晶片251。
另外，如第12D圖所示，在一第三時脈下，其中之一資料匯流排315可切換耦接至其中之第一標準商業化FPGA IC晶片200的該其中之一I/O埠至其中之該第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠，該第一標準商業化FPGA IC晶片200的該其中之 一I/O埠可依據如第8A圖中其中之一該第二標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸出選擇接墊228及輸入賦能(IE)接墊221的邏輯值而選擇其中之一，以驅動或通過資料至其中之一該資料匯流排315；一該第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠可被選擇從其中之一該資料匯流排315接收資料。因此，在第三時脈中，該標準商業化FPGA IC晶片200的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠，在該第三時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM)IC晶片251。
如第12D圖所示，在一第四時脈下，其中之一資料匯流排315可切換耦接至其中之一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠至其中之一第二高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠，該第二高速高頻寬的記憶體(HBM)IC晶片251被選擇而驅動或通過資料至其中之一資料匯流排315接收資料；一該第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠可被選擇從其中之一資料匯流排315來接收資料。因此，在第四時脈中，該第二高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一高速高頻寬的記憶體(HBM)IC晶片251的其中之一I/O埠，在該第四時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM)IC晶片251。
資料下載至記憶體單元的演算法
第13A圖為本發明實施例中用於資料下載至記憶體單元的演算法方塊圖，如第13A圖所示，用於下載資料至如第8A圖至第8J圖中的商業化標準商業化標準商業化FPGA IC晶片200的記憶體單元490及記憶體單元362及下載至如第9圖的DPI IC晶片410中的記憶體矩陣區塊423之記憶體單元362內，一緩衝/驅動單元或緩衝/驅動單元340可提供用於驅動資料，例如產生值結果值(resulting values)或編程碼，串聯輸出至緩衝/驅動單元或緩衝/驅動單元340，並且並聯驅動或放大資料至商業化標準商業化標準商業化FPGA IC晶片200的記憶體單元490或記憶體單元362及(或)至DPI IC晶片410的記憶體單元362上，此外，控制單元337可用來控制緩衝/驅動單元340緩衝結果值或編程碼，並且串聯傳輸至其輸入及驅動他們(結果值或編程碼)傳輸至複數(並聯)輸出，緩衝/驅動單元340的每一輸出可耦接至如第8A圖至第8J圖中商品化標準商業化FPGA IC晶片200的其中之一記憶體單元490及記憶體單元362，及/或每一輸出可耦接至如第9圖DPI IC晶片410的記憶體矩陣區塊423之一記憶體單元362。
第13B圖為本發明實施例用於資料下載的結構示意圖，如第13B圖，在SATA的標準中，接合接合連接點586包含：(1)記憶體單元446(也就是如第1A圖中一第一型SRAM單元)；(2)如第1A圖所示複數開關(電晶體)449中的每一開關(電晶體)449之通道之一端並聯耦接至其它的每一個或另一個開關(電晶體)449，其係經由如第1A圖中一位元線452或位元條(bit-bar)線453耦接至緩衝/驅動單元340的輸入，及其它端串聯耦接至其中之一記憶體單元446；及(3)複數開關336中的每一開關336具有一通道，此通道的一端串聯耦接至其中之一記憶體單元446，而其它端串聯耦接至如第8A圖至第8J圖中的標準商業化FPGA IC晶片200的記憶體單元490或記憶體單元362其中之一，或是耦接至如第9圖中DPI IC晶片410的記憶陣列區塊之其中之一記憶體單元362。
如第13B圖所示，控制單元337通過如第1A圖中的複數字元線451耦接至開關(電晶體)449的複數閘極端或是通過一字元線454耦接至開關336的複數閘極端，由此，控制單元337用於在每一時脈週期(clock cycles)的每一第一時脈期間(clock periods)依次且逐一打開第一開關(電晶體)449及關閉其它的開關(電晶體)449，並在每一時脈週期的每一第二時脈期間將全部的開關449關閉，控制單元337用於在每一時脈週期的每一第二時脈期間打開全部的開關336，並同時在每一時脈週期的每一第一時脈期間關閉全部的開關336，在緩衝/驅動單元340與標準商業化FPGA IC晶片的記憶體單元490或362之間具有一資料位元寬度等於或大於2、4、8、16、32或64條，或在緩衝/驅動單元340與DPI IC晶片410的記憶體362之間具有一資料位元寬度等於或大於2、4、8、16、32或64條。， 例如，如第13B圖所示，在一第一個時脈週期內的一第一個第一時脈期間、控制單元337可打開最底端的一個開關(電晶體)449及關閉其它的開關(電晶體)449，由此從緩衝/驅動單元340輸入之第一資料(例如是一第一個第一結果值或編程碼)通過傳輸通過最底端一個開關(電晶體)449之通道而鎖存或儲存在最底端的一個記憶體單元446，接著，在第一個時脈週期內的第二個時脈期間，該控制單元337可打開第二個底端一開關(電晶體)449及關閉其它的開關(電晶體)449，由此從緩衝/驅動單元340輸入的第二資料(例如是第二個產生值結果值或編程碼)通過傳輸通過第二底部的一個開關(電晶體)449的通道，而鎖存或儲存在第二底部的一個記憶體單元446，在第一個時脈週期中，控制單元337可依序且打開一個開關(電晶體)449，並且同時關閉其它的開關(電晶體)449，從而從緩衝/驅動單元340輸入的資料(第一組結果值或編程碼)可分別依序且逐一的傳輸通過開關449的通道而鎖存或儲存在記憶體446中，在第一時脈週期時，資料從緩衝/驅動單元340輸入的資料依序且逐一被鎖存或儲存在全部的記憶體單元446之後，在第二時脈期間控制單元337可打開全部的開關336及同時關閉全部的開關449，並且將鎖存或儲存在記憶體單元446的資料並聯傳輸分別通過開關336的通道至如第8A圖至第8J圖內的標準商業化FPGA IC晶片200的第一組記憶體單元490及/或362中，及/或傳輸至如第9圖中DPI IC晶片410之記憶體陣列區塊423的記憶體單元362中。
接著，如第13B圖所示，在一第二個時脈週期，控制單元337及緩衝/驅動單元340可進行或執行與上面第一個時脈週期中所示的相同步驟。在第二個時脈週期中的第一時脈期間內，控制單元337可依序且逐一打開開關(電晶體)449，其中在打開一個開關449的同時會關閉其它的開關(電晶體)449，由此來自從緩衝/驅動單元340輸入的資料(例如是一第二組結果值或編程碼)可分別依序且逐一經由開關(電晶體)449傳輸通過至鎖存或儲存在記憶體單元446，在第二個時脈週期中，從緩衝/驅動單元340輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446中之後，在第二時脈期間中，控制單元337可打開所有的開關336並及同時關閉在第二時脈期間中所有的開關(電晶體)449，由此鎖存或儲存在記憶體單元446的資料可並聯傳輸通過開關336的複數通道，分別的傳輸至如第8A圖至第8J圖中的標準商業化FPGA IC晶片200的第二組記憶體單元490及(或)記憶體單元362中，及(或)傳輸至如第9圖中DPI IC晶片410的記憶體矩陣區塊423之記憶體單元362。
如第13B圖所示，上述步驟可以重複多次以使得從緩衝/驅動單元340輸入的資料(例如是結果值或編程碼)下載傳輸至如第8A圖至第8J圖中的標準商業化FPGA IC晶片200的記憶體單元490或記憶體單元362及或傳輸至如第9圖中DPI IC晶片410的記憶體矩陣區塊423之記 憶體單元362，緩衝/驅動單元340可將來自其單個輸入的資料鎖存，並增加(放大)資料位宽(bit-width)至如第8A圖至第8J圖中的標準商業化FPGA IC晶片200的記憶體單元490及(或)記憶體單元362及(或)在如第11A圖至第11N圖中商品化標準邏輯驅動器300的DPI IC晶片410(如第9圖)中的記憶體矩陣區塊423之記憶體單元362。
或者，在一外部連結(peripheral-component-interconnect(PCI))標準下，如第13A圖及第13B圖，一具有等於或大於4、8、16、32或64數目之輸入/輸出的複數緩衝/驅動單元340可並聯的緩衝從其輸入端輸入的資料，並且驅動或放大其資料傳輸至如第8A圖至第8J圖中的標準商業化FPGA IC晶片200的第二組記憶體單元490及(或)記憶體單元362中及(或)在如第11A圖至第11N圖中商品化標準邏輯驅動器300的DPI IC晶片410(如第9圖)中的記憶體矩陣區塊423之記憶體單元362。每一緩衝/驅動單元340可執行與上述說明相同的功能。
I.用於控制單元、緩衝/驅動單元及記憶體單元的第一種排列(佈局)方式
如第13A圖至第13B圖所示，如第8A圖至第8J圖中標準商業化FPGA IC晶片200與其外部電路之間的位元寬度為32位元的情況下，在標準商業化FPGA IC晶片200中的緩衝/驅動單元340具有32個並聯的的數量為32個輸入可並聯，可將外部電路所耦接之相對應的32個輸入(也就是外界電路具有並聯32位元寬度)之資料(例如是結果值或編程碼)進行緩衝，及驅動或放大該資料傳輸至如第8A圖至第8J圖中的商業化標準FPGA IC晶片200的記憶體單元490及(或)記憶體單元362。在每一時脈週期中，設置在標準商業化FPGA IC晶片200中的控制單元337在第一個時脈期間中可依序且逐一打開每一32個緩衝/驅動單元340之開關(電晶體)449及，其中在打開其中之一開關(電晶體)449時會同時關閉其它的開關(電晶體)449，並且在第一時脈期間中關閉每一32個緩衝/驅動單元340中的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是結果值或編程碼)可依序且逐一傳輸通過每一32個緩衝/驅動單元340之開關(電晶體)449的通道通過，而鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，將來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336，並在第二時脈期間及關閉緩衝/驅動單元340內全部32個的開關(電晶體)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道傳輸通過至第8A圖至第8J圖中的標準商業化FPGA IC晶片200的記憶體單元490及(或)記憶體單元362。
用於查找表(look-up tables(LUTs))210的每一記憶體單元490可參考如第1A圖或第1B圖中記憶單元398，及用於交叉點開關379的記憶體單元362，可參考如第1A圖或第1B圖中記憶單元398。對於如第11A圖至第11N圖的每一邏輯驅動器300，每一標準商業化FPGA IC晶片200可提供具有上所述之控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第一種排列(佈局)方式。
II.用於控制單元、緩衝/驅動單元及記憶體單元的第二種排列(佈局)方式
如第13A圖至第13B圖所示，如第9圖中DPI IC晶片410與其外部電路之間的位元寬度為32位元的情況下，在DPI IC晶片410中的緩衝/驅動單元340具有32個並聯的的數量為32個輸入可並聯，可將外部電路所耦接之相對應的32個輸入(也就是外界電路具有並聯32位元寬度)之資料(例如是編程碼)進行緩衝，及驅動或放大該資料傳輸至如第9圖中的DPI IC晶片410的 記憶體陣列423的的記憶體單元362。在每一時脈週期中，設置在DPI IC晶片410中的控制單元337在第一個時脈期間中可依序且逐一打開每一32個緩衝/驅動單元340之開關(電晶體)449，其中在打開其中之一開關(電晶體)449時會同時關閉其它的開關(電晶體)449，並且在第一時脈期間中關閉每一32個緩衝/驅動單元340中的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是編程碼)可依序且逐一傳輸通過每一32個緩衝/驅動單元340之開關(電晶體)449的通道，而鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，將來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336，並在第二時脈期間關閉緩衝/驅動單元340內全部32個開關(電晶體)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道傳輸至第9圖中的DPI IC晶片410的記憶體單元362。
用於交叉點開關379的每一記憶體單元362可參考如第1A圖或第1B圖中記憶單元398。對於如第11A圖至第11N圖的每一邏輯驅動器300，每一DPI IC晶片410可提供具有上所述之控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第二種排列(佈局)方式。
III.用於控制單元、緩衝/驅動單元及記憶體單元的第三種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中單層封裝邏輯驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第三種排列(佈局)方式，係類似於邏輯驅動器300的每一標準商業化FPGA IC晶片200之控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第三種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在邏輯驅動器300的任一標準商業化FPGA IC晶片200中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過傳輸一控制命令至在標準商業化FPGA IC晶片200中緩衝/驅動單元340的一個開關(電晶體)449，其中字元線451係由晶片間交互連接線371的一或多個固定交互連接線364所提供；或(2)經由一個字元線454傳輸一控制命令至在一個複數標準商業化FPGA IC晶片200中緩衝/驅動單元340的全部開關336，其中字元線454係由晶片間交互連接線371之另一固定交互連接線364所提供。
用於控制單元、緩衝/驅動單元及記憶體單元的第四種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中邏輯驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元362的第四種排列(佈局)方式，係類似於邏輯驅動器300的每一DPI IC晶片410之控制單元337、緩衝/驅動單元340及記憶體單元362的第二種排列(佈局)方式相似，但二者之間的差別在於第四種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在邏輯驅動器300的任一DPI IC晶片410中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451傳送一控制命令至在DPI IC晶片410中緩衝/驅動單元340的一個開關(電晶體)449，其中字元線451係由晶片間交互連接線371的一固定交互連接線364所提供；或(2)經由一個字元 線454傳輸一控制命令至在一個複數DPI IC晶片410中緩衝/驅動單元340的全部開關336，其中字元線454係由晶片間交互連接線371的另一固定交互連接線364所提供。
用於邏輯運算驅動器的控制單元、緩衝/驅動單元及記憶體單元的第五種排列(佈局)方式
如第13A圖至第13圖所示，用於如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中商品化標準邏輯驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第五種排列(佈局)方式，係類似於單層封裝商品化標準邏輯驅動器300的每一標準商業化FPGA IC晶片200之控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第五種排列中的控制單元337及緩衝/驅動單元340二者皆設置在如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中專用控制及I/O晶片266或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯驅動器300的任一標準商業化FPGA IC晶片200中，資料可串聯方式傳送至設置在專用控制及I/O晶片266或DCDI/OIAC晶片268中的緩衝/驅動單元340中並鎖存或儲存在緩衝/驅動單元340的記憶體單元446中，設置在專用控制及I/O晶片266或DCDI/OIAC晶片268中的緩衝/驅動單元340可從其記憶體單元446並聯傳送資料至其中之一標準商業化FPGA IC晶片的一組記憶體單元490或記憶體單元362，其中傳送資料係依據以下順序傳送，平行在專用控制及I/O晶片266或DCDI/OIAC晶片268並聯設置的小型I/O電路203、平在晶片間(INTER-CHIP)交互連接線371並聯設置的固定交互連接線364及平在一標準商業化FPGA IC晶片200並聯設置的小型I/O電路203。
VI.用於邏輯運算驅動器的控制單元、緩衝/驅動單元及記憶體單元的第六種排列(佈局)方式
如第13A圖及至第13B圖所示，用於如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中商品化標準邏輯驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元362的第六五種排列(佈局)方式，係類似於商品化標準邏輯驅動器300的每一標準商業化FPGA IC晶片200之控制單元337、緩衝/驅動單元340及記憶體單元362的第二一種排列(佈局)方式相似，但二者之間的差別在於第六種排列中的控制單元337及緩衝/驅動單元340二者皆設置在如如第11B圖、第11E圖、第11F圖、第11H圖及第11J圖中專用控制及I/O晶片266或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯驅動器300的任一DPIIC晶片410中，資料可以串聯方式依序地傳送至設置在專用控制及I/O晶片266或DCDI/OIAC晶片268內的緩衝/驅動單元340，以鎖存或存儲該資料在緩衝/驅動單元340的記憶體單元446中，設置在專用控制及I/O晶片266或DCDI/OIAC晶片268內的緩衝/驅動單元340，可以並聯方式從記憶體單元446同時地傳送資料至一DPIIC晶片410的記憶體單元362，其中傳送資料係依據以下順序傳送，專用控制及I/O晶片266或DCDI/OIAC晶片268的並聯設置的小型I/O電路203、晶片間(INTER-CHIP)交互連接線371的並聯設置的固定交互連接線364及DPI IC晶片200的並聯設置的小型I/O電路203。
用於邏輯運算驅動器的控制單元、緩衝/驅動單元及記憶體單元的第七種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至第11N圖中商品化標準邏輯驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第五種排列(佈 局)方式，係類似於單層封裝商品化標準邏輯驅動器300的每一標準商業化FPGA IC晶片200之控制單元337、緩衝/驅動單元340及記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第七種排列中的控制單元337係設置在如第11A圖至第11N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在邏輯驅動器300的任一標準商業化FPGA IC晶片200中，另外，緩衝/驅動單元340在第七種排列中係設置在如第11A圖至第11N圖的一個專用I/O晶片265內，而不是設置在商品化標準邏輯驅動器300的任一標準商業化FPGA IC晶片200中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由其中之一字元線451傳輸一控制命令至在複數專用I/O晶片265中緩衝/驅動單元340的其中之一個開關(電晶體)449，其中字元線451係由晶片間(INTER-CHIP)交互連接線371的一固定交互連接線364所提供；或(2)經由一個字元線454傳輸一控制命令至在一個專用I/O晶片265中緩衝/驅動單元340的全部開關336，其中字元線454係由晶片間(INTER-CHIP)交互連接線371的另一固定交互連接線364所提供。資料可串聯方式傳送至設置在其中之一專用I/O晶片265中的緩衝/驅動單元340中並鎖存或儲存在緩衝/驅動單元340的記憶體單元446中，設置在其中之一的專用I/O晶片265中的緩衝/驅動單元340可從其記憶體單元446並聯傳送資料至其中之一標準商業化FPGA IC晶片的一組記憶體單元490或記憶體單元362，其中傳送資料係依據以下順序傳送，在專用I/O晶片265並聯設置的小型I/O電路203、在晶片間(INTER-CHIP)交互連接線371並聯設置的一組固定交互連接線364及在一標準商業化FPGA IC晶片200並聯設置的小型I/O電路203。
VIII.用於邏輯運算驅動器的控制單元、緩衝/驅動單元及記憶體單元的第八種排列(佈局)方式
如第13A圖至第13B圖所示，用於如第11A圖至11N圖中單層封裝商品化標準邏輯驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元362的第八種排列(佈局)方式，係類似於單層封裝商品化標準邏輯驅動器300的每一DPI IC晶片410之控制單元337、緩衝/驅動單元340及記憶體單元362的第二種排列(佈局)方式相似，但二者之間的差別在於第八種排列中的控制單元337設置在如第11A圖至第11N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯驅動器300的任一DPI IC晶片410中，另外，緩衝/驅動單元340在第八種排列中係設置在如第11A圖至第11N圖的一個複數專用I/O晶片265內，而不是設置在單層封裝商品化標準邏輯驅動器300的任一DPI IC晶片410中，設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中的控制單元337可以是(1)經由一個字元線451傳送一控制命令至在專用I/O晶片265中緩衝/驅動單元340的一個開關(電晶體)449，其中字元線451係由一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供；及(2)經由一個字元線454傳送一控制命令至在一個複數專用I/O晶片265中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供，資料可依序串聯傳輸至一個複數專用I/O晶片265中的緩衝/驅動單元340，鎖存或儲存在緩衝/驅動單元340的記憶體單元446內，在一個複數專用I/O晶片265的緩衝/驅動單元340可並聯傳送本身記憶體單元446的資料至一個複數DPI IC晶片410的一組記憶體單元362，其依序通過專用I/O晶片265之並聯設置的小型I/O電路203、晶片間(INTER-CHIP)交互連接線371之並聯設置的固定交互連接線364及DPI IC晶片410之並聯設置的小型I/O電路203。
晶片(FISC)的第一交互連接線結構及其製造方法
每一標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、DRAM IC晶片321、非揮發性記憶體(NVM)IC晶片250、高速高頻寬的記憶體(HBM)IC晶片251及PC IC晶片269可經由下列步驟形成：第14A圖為本發明實施例中半導體晶圓剖面圖，如第14A圖所示，一半導體基板或半導體半導體基板(晶圓)2可以是一矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵晶圓、矽鍺(SiGe)基板、矽鍺晶圓、絕緣層上覆矽基板(SOI)，其基板晶圓尺寸例如是直徑8吋、12吋或18吋。
如第14A圖所示，複數半導體元件4形成在半導體基板2的半導體元件區域上，半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件、CMOS(互補金屬氧化物半導體)元件、BJT(雙極結晶體管)元件、BiCMOS(雙極CMOS)元件、FIN場效電晶體(FINFET)元件、FINFET在矽在絕緣體上(FINFET on Silicon-On-Insulator(FINFET SOI)、全空乏絕緣上覆矽MOSFET(Fully Depleted Silicon-On-Insulator(FDSOI)MOSFET)、部分空乏絕緣上覆矽MOSFET(Partially Depleted Silicon-On-Insulator(PDSOI)MOSFET)或常規的MOSFET，而半導體元件4可作為標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、非揮發性記憶體(NVM)IC晶片250、DRAM IC晶片321、運算及(或)PC IC晶片269中的複數電晶體。
關於單層封裝邏輯驅動器300如第11A圖至第11N圖所示，對於每一標準商業化FPGA IC晶片200，半導體元件4可組成可編程邏輯區塊(LB)201的多工器211、可編程邏輯區塊201中用於由固定連接線所構成加法器的每一單元(A)2011、可編程邏輯區塊201中用於由固定連接線所構成乘法器的每一單元(M)2012、可編程邏輯區塊201中用於緩存及暫存器的每一單元(C/R)2013、用於可編程邏輯區塊201中查找表210的記憶體單元490、用於通過/不通開關258、交叉點開關379及小型I/O電路203的記憶體單元362，如上述第8A圖至第8N圖所示；對於每一DPI IC晶片410，半導體元件4可組成用於通過/不通開關258之記憶體單元362、通過/不通過開關258、交叉點開關379及小型I/O電路203的，如上述第9圖所示，對於每一專用I/O晶片265、專用控制及I/O晶片266或DCDI/OIAC晶片268，半導體元件4可組成大型I/O電路341及小型I/O電路203，如上述第10圖所示；半導體元件4可組成控制單元337如第13A圖及第13B圖所示，其可設置在每一標準商業化FPGA IC晶片200、每一DPI IC晶片410、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中；半導體元件4可組成緩衝/驅動單元340如上述第13A圖及第13B圖所示，其可設置在每一標準商業化FPGA IC晶片200、每一DPI IC晶片410、每一專用I/O晶片265、專用控制及I/O晶片266或DCDI/OIAC晶片268中。
如第14A圖，形成在半導體基板2上的第一交互連接線結構(FISC)20連接至半導體元件4，在晶片(FISC)上或內的第一交互連接線結構(FISC)20經由晶圓製程形成在半導體基板2上，第一交互連接線結構(FISC)20可包括4至15層或6至12層的圖案化交互連接線金屬層 6(在此圖只顯示3層)，其中圖案化交互連接線金屬層6具有金屬接墊、線及交互連接線8及複數金屬栓塞10，第一交互連接線結構(FISC)20的金屬接墊、線及交互連接線8及金屬栓塞10可用於每一標準商業化FPGA IC晶片200中複數晶片內交互連接線502的複數可編程交互連接線361及固定交互連接線364，如第8A圖所示，第一交互連接線結構(FISC)20的第一交互連接線結構(FISC)20可包括複數絕緣介電層12及交互連接線金屬層6在每二相鄰層複數絕緣介電層12之間，第一交互連接線結構(FISC)20的每一交互連接線金屬層6可包括金屬接墊、線及交互連接線8在其頂部，而金屬栓塞10在其底部，第一交互連接線結構(FISC)20的複數絕緣介電層12其中之一可在交互連接線金屬層6中二相鄰之金屬接墊、線及交互連接線8之間，其中在第一交互連接線結構(FISC)20頂部具有金屬栓塞10在複數絕緣介電層12內，每一第一交互連接線結構(FISC)20的交互連接線金屬層6中，金屬接墊、線及交互連接線8具有一厚度t1小於3μm(例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至3000nm之間，或厚度大於或等於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm)，或具有一寬度例如係介於3nm至500nm之間、介於10nm至1000nm之間，或窄於5nm、10nm、20nm、30nm、70nm、100nm、300nm、500nm或100nm，例如，第一交互連接線結構(FISC)20中的金屬栓塞10及金屬接墊、線及交互連接線8主要係由銅金屬製成，經由如下所述之一鑲嵌製程，例如是單一鑲嵌製程或雙鑲嵌製程，對於第一交互連接線結構(FISC)20的交互連接線金屬層6中的每一金屬接墊、線及交互連接線8可包括一銅層，此銅層具有一厚度小於3μm(例如介於0.2μm至2μm之間)，在第一交互連接線結構(FISC)20的每一絕緣介電層12可具有一厚度例如係介於3nm至500nm之間、介於10nm至1000nm之間，或厚度大於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
I.FISC之單一鑲嵌製程
在下文中，第14B圖至第14H圖繪示第一交互連接線結構(FISC)20的單一鑲嵌製程，請參見第14B圖，提供一第一絕緣介電層12及第一絕緣介電層12中的複數金屬栓塞10或金屬接墊、線及交互連接線8(圖中只顯示1個)在，且複數金屬栓塞10或金屬接墊、線及交互連接線8的上表面被曝露，最頂層的第一絕緣介電層12可例如是一低介電係數介電層，例如是碳氧化矽(SiOC)層。
如第14C圖所示，使用一化學氣相沉積(chemical vapor deposition(CVD)方式沉積一第二絕緣介電層12(上面那層)在第一絕緣介電層12(下面那層)上或上方，及在第一絕緣介電層12中的複數金屬栓塞10及金屬接墊、線及交互連接線8曝露的表面上，第二絕緣介電層12(上面那層)可經由(a)沉積一分層用之底部蝕刻停止層12a，例如是碳基氮化矽(SiON)層，形成在第一絕緣介電層12(下面那層)最頂層上及在第一絕緣介電層12(下面那層)中的複數金屬栓塞10及金屬接墊、線及交互連接線8曝露的表面上，及(b)接著沉積一低介電係數介電層12b在分層用之底部蝕刻停止層12a上，例如是一SiOC層，低介電係數介電層12b可具有低介電常數材質，其低介電常數小於二氧化矽(SiO2)的介電常數，SiCN層、SiOC層、SiOC層、SiO2層經由化學氣相沉積方式沉積，用於第一交互連接線結構(FISC)20的第一及第二絕緣介電層12的材質包括無機材料或包括有矽、氮、碳及(或)氧的化合物。
接著，如第14D圖所示，一光阻層15塗佈在第二絕緣介電層12(上面那層)上，然後光阻層15曝光及顯影以形成溝槽或開孔15a(在圖上只顯示1個)在光阻層15內，接著如第14E圖 所示，執行一蝕刻製程形成溝槽或開孔12d(圖中只顯示1個)在第二絕緣介電層12(上面那層)內及在光阻層15內的溝槽或開孔15a下方，接著，如第14F圖所示，光阻層15可被移除。
接著，如第14G圖所示，黏著層18可沉積在第二絕緣介電層12(上面那層)的上表面、在第二絕緣介電層12中溝槽或開孔12D的側壁上及在第一絕緣介電層12(下面那層)內複數金屬栓塞10或金屬接墊、線及交互連接線8的上表面，例如經由濺鍍或CVD一黏著層(Ti層或TiN層)18(其厚度例如係介於1nm至50nm之間)，接著，電鍍用種子層22可例如經由濺鍍或CVD一電鍍用種子層22(其厚度例如是介於3nm至200nm之間)在黏著層18上，接著一銅金屬層24(其厚度係介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間)可電鍍形成在電鍍用種子層22上。
接著，如第14H圖所示，利用一化學機械研磨製程移除位在第二絕緣介電層12(上面那層)之溝槽或開孔12d外的黏著層18、電鍍用種子層22溝槽或開孔銅金屬層24，直到第二絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在第二絕緣介電層12(上面那層)之溝槽或開孔12d中的金屬被用作為第一交互連接線結構(FISC)20中每一交互連接線金屬層6的金屬栓塞10或金屬接墊、線及交互連接線8。
在單一鑲嵌製程中，銅電鍍製程步驟及化學機械研磨製程步驟用於較低層的交互連接線金屬層6中的金屬接墊、線及交互連接線8，然後再依順序執行一次在絕緣介電層12中較低層的交互連接線金屬層6之金屬栓塞10在較低的交互連接線金屬層6上，換一種說法，在單一鑲嵌銅製程中，銅電鍍製程步驟及化學機械研磨製程步驟被執行2次，以形成較低層的交互連接線金屬層6的金屬接墊、線及交互連接線8，及在絕緣介電層12內較高層的交互連接線金屬層6之金屬栓塞10在較低層交互連接線金屬層6上。
II.FISC之雙鑲嵌製程
或者，一雙鑲嵌製程可被用以製造金屬栓塞10及第一交互連接線結構(FISC)20的金屬接墊、線及交互連接線8，如第14I圖至14Q圖所示，請參見第14I圖，提供第一絕緣介電層12及金屬接墊、線及交互連接線8(圖中只顯示1個)，其中金屬接墊、線及交互連接線8係位在第一絕緣介電層12內且曝露上表面，最頂層的第一絕緣介電層12例如可係SiCN層或SiN層，接著介電疊層包括第二及第三絕緣介電層12沉積在第一絕緣介電層12最頂層上及在第一絕緣介電層12中金屬接墊、線及交互連接線8曝露的上表面，介電疊層從底部至頂部包括：(a)一底部低介電係數介電層12e在第一絕緣介電層12(較低的那層)上，例如是SiOC層(用作為一金屬間介電層以形成金屬栓塞10)；(b)一分隔用之中間蝕刻停止層12f在底部低介電係數介電層12e上，例如是SiCN層或SiN層；(c)一頂層低介電SiOC層12g(用作為在同一交互連接線金屬層6的金屬接墊、線及交互連接線8之間的絕緣介電材質)在分隔用之中間蝕刻停止層12f上；(d)一分隔用之頂部蝕刻停止層12h形成在頂層低介電SiOC層12g上，分隔用之頂部蝕刻停止層12h例如是SiCN層或SiN層，全部的SiCN層、SiN層或SiOC層可經由化學氣相沉積方式沉積。底部低介電係數介電層12e及分隔用之中間蝕刻停止層12f可組成第二絕緣介電層12(中間的那層)；頂層低介電SiOC層12g及分隔用之頂部蝕刻停止層12h可組成第三絕緣介電層12(頂部的那層)。
接著，如第14J圖所示，一第一光阻層15塗佈在第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h上，然後第一光阻層15被曝露及顯影以形成溝槽或開孔15A(圖中只顯 示1個)在第一光阻層15內，以曝露第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h，接著，如第14K圖所示，進行一蝕刻製程以形成溝槽或頂部開口12i(圖上只顯示1個)在第三絕緣介電層12(頂部那層)及在第一光阻層15內溝槽或開孔15A下方，及停止在第二絕緣介電層12(中間那層)的分隔用之中間蝕刻停止層12f，溝槽或頂部開口12i用於之後形成交互連接線金屬層6的金屬接墊、線及交互連接線8的雙鑲嵌銅製程，接著第14L圖，第一光阻層15可被移除。
接著，如第14M圖所示，第二光阻層17塗佈在第三絕緣介電層12(頂部那層)分隔用之頂部蝕刻停止層12h及第二絕緣介電層12(中間那層)的分隔用之中間蝕刻停止層12f，然後第二光阻層17被曝露及顯影以形成溝槽或開孔17a(圖中只顯示1個)在第二光阻層17以曝露第二絕緣介電層12(中間那層)的分隔用之中間蝕刻停止層12f，接著，如第14N圖所示，執行一蝕刻製程以形成開口及孔洞12j(圖中只顯示1個)在第二絕緣介電層12(中間那層)及第二光阻層17內溝槽或開孔17a的下方，及停止在第一絕緣介電層12內的金屬接墊、線及交互連接線8(圖中只顯示1個)，開口及孔洞12j可用於之後雙鑲嵌銅製程以形成在第二絕緣介電層12內的金屬栓塞10，也就是金屬間介電層，接著，如第14O圖所示，移除第二光阻層17，第二及第三絕緣介電層12(中間層及上層)可組成介電疊層，位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內的溝槽或頂部開口12i可與位在介電疊層(也就是第二絕緣介電層12(中間那層))底部的開口及孔洞12j重疊，而且溝槽或頂部開口12i比複數開口及孔洞12j具有較大的尺寸，換句話說，以上視圖觀之，位在介電疊層(也就是第二絕緣介電層12(中間那層))底部的開口及孔洞12j被位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內溝槽或頂部開口12i圍繞或困於內側。
接著，如第14P圖所示，黏著層18沉積經由濺鍍、CVD一Ti層或TiN層(其厚度例如介於1nm至50nm之間)，在第二及第三絕緣介電層12(中間及上面那層)上表面、在第三絕緣介電層12(上面那層)內的溝槽或頂部開口12i之側壁，在第二絕緣介電層12(中間那層)的開口及孔洞12j之側壁及在第一絕緣介電層12(底部那層)內的金屬接墊、線及交互連接線8的上表面。接著，電鍍用種子層22可經由例如是濺鍍、CVD沉積電鍍用種子層22(其厚度例如介於3nm至200nm之間)在黏著層18上，接著銅金屬層24(其厚度例如是介於20nm至6000nm之間、介於10nm至3000之間、介於10nm至1000之間)可被電鍍形成在電鍍用種子層22上。
接著，如第14Q圖所示，利用一化學機械研磨製程移除位在第二及第三絕緣介電層12之開口及孔洞12j及溝槽或頂部開口12i外的黏著層18、電鍍用種子層22銅金屬層24，直到第三絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在第三絕緣介電層12(上面那層)之溝槽或頂部開口12i內的金屬可用作為第一交互連接線結構(FISC)20中的交互連接線金屬層6的金屬接墊、線及交互連接線8，剩餘或保留在第二絕緣介電層12(中間那層)之開口及孔洞12j內的金屬用作為第一交互連接線結構(FISC)20中的交互連接線金屬層6的金屬栓塞10，用於耦接位於金屬栓塞10之上方及下方的金屬接墊、線及交互連接線8。
在雙鑲嵌製程中，執行銅電鍍製程步驟及化學機械研磨製程步驟一次，即可在2個絕緣介電層12中形成金屬接墊、線及交互連接線8及金屬栓塞10。
因此，形成金屬接墊、線及交互連接線8及金屬栓塞10的製程利用單一鑲嵌銅製程完成，如第14B圖至第14H圖所示，或可利用雙鑲嵌銅製程完成，如第14I圖至第14Q圖所示，二種製程皆可重覆數次以形成第一交互連接線結構(FISC)20中複數層交互連接線金屬層6，第一交互連接線結構(FISC)20可包括4至15層或6至12層的交互連接線金屬層6，FISC中的交 互連接線金屬層6最頂層可具有金屬接墊16，例如是複數銅接墊，此複數銅接墊係經由上述單一或雙鑲嵌製程，或經由濺鍍製程形成的複數鋁金屬接墊。
III.晶片之保護層(Passivation layer)
如第14A圖中所示，保護層14形成在晶片(FISC)的第一交互連接線結構(FISC)20上及在絕緣介電層12上，保護層14可以保護半導體元件4及交互連接線金屬層6不受到外界離子汙染及外界環境中水氣汙染而損壞，例如是鈉游離粒子，換句話說，保護層14可防止游離粒子(如鈉離子)、過渡金屬(如金、銀及銅)及防止雜質穿透至半導體元件4及穿透至交互連接線金屬層6，例如防止穿透至電晶體、多晶矽電阻元件及多晶矽電容元件。
如第14A圖所示，保護層14通常可由一或複數游離粒子補捉層構成，例如經由CVD製程沉積形成由SiN層、SiON層及(或)SiCN層所組合之保護層14，保護層14具有一厚度t3，例如是大於0.3μm、或介於0.3μm至1.5μm之間，最佳情況為，保護層14具有厚度大於0.3μm的氮化矽(SiN)層，而單一層或複數層所組成之游離粒子補捉層(例如是由SiN層、SiON層及(或)SiCN層所組合)之總厚度可厚於或等於100nm、150nm、200nm、300nm、450nm或500nm。
如第14A圖所示，在保護層14中形成一開口14a曝露第一交互連接線結構(FISC)20中的交互連接線金屬層6最頂層表面，金屬接墊16可用在訊號傳輸或連接至電源或接地端，金屬接墊16具有一厚度t4介於0.4μm至3μm之間或介於0.2μm至2μm之間，例如，金屬接墊16可由濺鍍鋁層或濺鍍鋁-銅合金層(其厚度係介於0.2μm至2μm之間)所組成，或者，金屬接墊16可包括電鍍銅層24，其係經由如第14H圖中所示之單一鑲嵌製程或如第14Q圖中所示之雙鑲嵌製程所形成。
如第14A圖所示，從上視圖觀之，開口14a具有一橫向尺寸係介於0.5μm至20μm之間或介於20μm至200μm之間，從上視圖觀之，開口14a的形狀可以係一圓形，其圓形開口14a的直徑係介於0.5μm至200μm之間或是介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為方形，此方形開口14a的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為多邊形，此多邊形的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為長方形，此長方形開口14a具有一短邊寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，另外，一些在金屬接墊16下方的一些半導體元件4被開口14a曝露，或者，沒有任何主動元件在開口14a曝露的金屬接墊16下方。
第一型式的微型凸塊
第15A圖至第15H圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖，用於連接至晶片外部的電路、複數微型凸塊可形成在金屬接墊16上，其中金屬接墊16係位在保護層14之開口14a內所曝露的金屬表面。
第15A圖係為第14A圖的簡化圖，如第15B圖所示，具有厚度係介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的一黏著層26濺鍍在保護層14及在金屬接墊16上，例如是被開口14A曝露的鋁金屬墊或銅金屬墊，黏著層26的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，且黏著層26經由原子層(atomic-layer-deposition(ALD))沉積製程、化學氣相沉積(chemical vapor deposition(CVD))製 程、蒸鍍製程形成在保護層14及在保護層14之開口14a之底部的金屬接墊16上，其中黏著層26的厚度係介於1nm至50nm之間。
接著，如第15C圖所示，厚度係介於0.001μm至1μm之間、介於0.03μm至3μm之間或介於0.05μm至0.5μm之間的電鍍用種子層28濺鍍在黏著層26上，或者電鍍用種子層28可經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成，電鍍用種子層28有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層28的材質種類隨著電鍍用種子層28上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層28上時，銅金屬則為電鍍用種子層28優先選擇的材質，例如電鍍用種子層28形成在黏著層26上或上方，例如可經由濺鍍或化學氣相沉積一銅種子層在黏著層26上。
接著，如第15D圖所示，厚度係介於5μm至300μm之間或介於20μm至50μm之間的光阻層30(例如是正型光阻層)塗佈在電鍍用種子層28上，光阻層30經由曝光、顯影等製程圖案化形成複數溝槽或開口30a曝露出在金屬接墊16上方的電鍍用種子層28，在曝光製程中，可使用1X步進器，1X接觸式對準器或雷射掃描器進行光阻層30的曝光製程。
例如，光阻層30可經由旋塗塗佈一正型感光性聚合物層在電鍍用種子層28上，其中電鍍用種子層28的厚度係介於5μm至100μm之間，然後使用1X步進器，1X接觸式對準器或雷射掃描器進行感光聚合物層的曝光，其中雷射掃描器可產生波長範圍介於434至438nm的G線(G-LINE)、波長範圍介於403至407nm的H線(H-LINE)及波長範圍介於363至367nm的I線(I-LINE)的其中至少二種光線，也就是，G線(G-LINE)及H線(H-LINE)、G線(G-LINE)及I線(I-LINE)、H線(H-LINE)及I線(I-LINE)或G線(G-LINE)、H線(H-LINE)及I線(I-LINE)照在該感光性聚合物層上，然後顯影經曝光後的該感光性聚合物層，接著利用氧氣電漿或含有低於200PPM的氟及氧的電漿去除殘留在電鍍用種子層28上的聚合物材質或其它污染物，使得光阻層30可圖案化有複數開口30a於光阻層30中，曝露出位在金屬接墊16上的電鍍用種子層28。
接著，如第15D圖所示，在光阻層30中的每一溝槽或開口30a可對準於保護層14中的開口14a，且曝露出位於溝槽或開口30a之底部處的電鍍用種子層28上，再經由後續的製程可形成微型金屬柱或微型凸塊在每一溝槽或開口30a內，而每一溝槽或開口30a還從開口14a延伸至開口14a周圍的保護層14的環形區域處。
接著，如第15E圖所示，一金屬層32(例如是銅金屬)電鍍形成在由溝槽或開口30a所曝露的電鍍用種子層28上，例如，於第一範例，金屬層32可電鍍厚度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間的一銅層在由溝槽或開口30a在所暴露出的由銅所構成的電鍍用種子層28上或者，於一第二範例中，金屬層32可藉由電鍍厚度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間的一銅層在由溝槽或開口30a所曝露的電鍍用種子層28，然後電鍍厚度係介於0.5μm至3μm之間一鎳金屬層在位於溝槽或開口30a中的電鍍銅層上。接著，一銲錫層/銲錫凸塊33電鍍在位於溝槽或開口30a中的金屬層32上，其中銲錫層/銲錫凸塊33之材質例如是錫、錫铅合金、錫銅合金、錫銀合金、錫銀銅合金(SAC)或錫銀銅鋅合金，此銲錫層/銲錫凸塊33的厚 度係介於1μm至50μm之間、1μm至30μm之間、5μm至30μm之間、5μm至20μm之間、5μm至15μm之間、5μm至10μm之間、介於1μm至10μm之間或介於1μm至3μm之間。例如，對於第一範例而言，銲錫層/銲錫凸塊33可電鍍在金屬層32的銅層上，或是對於第二範例而言，銲錫層/銲錫凸塊33電鍍在金屬層32的鎳金屬層上，銲錫層/銲錫凸塊33可以係含有錫、銅、銀、鉍、銦、鋅和/或銻的無鉛焊料。
如第15F圖所示，形成銲錫層/銲錫凸塊33後，使用含氨的有機溶劑將大部分的光阻層30移除，然而，來自光阻層30的殘留物會殘留在金屬層32及/或在電鍍用種子層28上，之後，利用氧氣電漿或含有低於200PPM的氟及氧的電漿將在金屬層32及/或從電鍍用種子層28上的殘留物去除接著，未在金屬層32下方的電鍍用種子層28及黏著層26被之後的乾蝕刻方法或濕蝕刻方法去除，至於濕蝕刻的方法，當黏著層26為鈦-鎢合金層時，可使用含有過氧化氫的溶液蝕刻；當黏著層26為鈦層時，可使用含有氟化氫的溶液蝕刻；當電鍍用種子層28為銅層時，可使用含氨水(NH4OH)的溶液蝕刻，至於乾蝕刻方法，當黏著層26為鈦層或鈦-鎢合金層時，可使用含氯等離子體蝕刻技術或RIE蝕刻技術蝕刻，通常，乾蝕刻方法蝕刻未在金屬層32下方的電鍍用種子層28及黏著層26可包括化學離子蝕刻技術、濺鍍蝕刻技術、氬氣濺鍍技術或化學氣相蝕刻技術進行蝕刻。
接著，如第15G圖所示，銲錫層/銲錫凸塊33可以進行迴焊而形成銲錫凸塊，因此，黏著層26、電鍍用種子層28、電鍍金屬層32及銲錫層/銲錫凸塊33可組成複數第一型微型金屬柱或凸塊34在保護層14的開口14a之底部之金屬接墊16上，每一第一型微型金屬柱或凸塊34具有一高度，此高度係從保護層14的上表面凸出量測，此高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其高度是大於或等於30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之第一型微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如第15H圖所示，如第15G圖中所述在半導體晶圓上形成第一型微型金屬柱或凸塊34後，半導體晶圓可經由雷射切割製程或一機械切割製程分離、分開成複數單獨的半導體晶片，這些半導體晶片100可經由接續第18L圖至第18W圖、第19N圖至第19T圖、第20A圖及第20B圖、第21A圖及第21B圖、第22G圖至第22O圖、第23A圖至第23C圖、第24A圖至第24F圖、第26A圖至第26M圖、第27A圖至第27D圖、第28A圖至第28C圖、第29A圖至第29F圖、第30A圖至第30C圖及第35A圖至第35D圖中的步驟進行封裝。
或者，第15I圖為本發明實施例中形成第二微型凸塊或第二微型金屬柱在一晶片上的製程剖面圖，在形成第15I圖中黏著層26之前，聚合物層36，也就是絕緣介電層包含一有機材質，例如是一聚合物或包括含碳之化合物，絕緣介電層可經由旋塗塗佈製程、壓合製程、網板製刷、噴塗製程或灌模製程形成在保護層14上，以及在聚合物層36中形成開口在金屬接 墊16上，聚合物層36之厚度係介於3μm至30μm之間或介於5μm至15μm之間，且聚合物層36的材質可包括聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)。
在一種情況下，聚合物層36可經由旋轉塗佈形成厚度係介於6μm至50μm之間的負型感光聚酰亞胺層在保護層14上及在金屬接墊16上，然後烘烤轉塗佈形成的聚酰亞胺層，然後使用1X步進器，1X接觸式對準器或具有波長範圍介於434至438nm的G線(G-LINE)、波長範圍介於403至407nm的H線(H-LINE)及波長範圍介於363至367nm的I線(I-LINE)的其中至少二種光線的雷射掃描器進行烘烤的聚酰亞胺層曝光，也就是，G線(G-LINE)及H線(H-LINE)、G線(G-LINE)及I線(I-LINE)、H線(H-LINE)及I線(I-LINE)或G線(G-LINE)、H線(H-LINE)及I線(I-LINE)照在烘烤的聚酰亞胺層上，然後顯影曝光後的聚酰亞胺層以形成複數開口曝露出複數金屬接墊16，然後在溫度係介於180℃至400℃之間或溫度高於或等於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，且加熱或固化時間介於20分鐘至150分鐘，且在氮氣環境或無氧環境中，固化或加熱己顯影的聚酰亞胺層，己固化的聚酰亞胺層具有厚度係介於3μm至30μm之間，接著利用氧氣電漿或含有低於200PPM的氟及氧的電漿去除殘留的聚合物材質或來自於金屬接墊16的其它污染物。
因此，如第15I圖所示，第一型微型金屬柱或凸塊34形成在保護層14的開口14a之底部的金屬接墊16上及在環繞金屬接墊16的聚合物層36上，如第15I圖所示的微型金屬柱或凸塊34的規格或說明可以參照第15G圖所示的第一型微型金屬柱或凸塊34的規格或說明，每一第一型微型金屬柱或凸塊34具有一高度，此高度係從聚合物層36的上表面起向上量測，此高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其高度是大於或等於30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
第二型式的微型凸塊
或者，第15J圖及第15K圖為本發明實施例第二型式微型凸塊之剖面示意圖，請參見第15J圖及第15K圖，形成第二型式微型金屬柱或凸塊34的製程可參考如第15A圖至第15I圖所示形成第一型式微型金屬柱或凸塊34的製程，但二者不同在於如第15E圖至15I圖中第一型式微型金屬柱或凸塊34可省略形成銲錫層/銲錫凸塊33，而第二型式微型金屬柱或凸塊34沒有形成銲錫層/銲錫凸塊33，因此如第15G圖之第一型式微型金屬柱或凸塊34的迴銲製程也在如第15J圖及第15K圖中的第二型式微型金屬柱或凸塊34製程中被省略。
因此，如第15J圖所示，黏著層26、黏著層26、電鍍金屬層32構成第二型式的微型金屬柱或凸塊34在保護層14中的開口14a所曝露的底部之金屬接墊16上，每一第二型式微型金屬柱或凸塊34具有一高度，此高度係從聚合物層36的上表面凸出量測，此高度係介 於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其高度是大於或等於30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之第二型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如第15K圖所示，第二型式微型金屬柱或凸塊34可形成在保護層14中開口14a之底部所曝露的金屬接墊16上及形成在金屬接墊16周圍的聚合物層36上，每一第二型式微型金屬柱或凸塊34從聚合物層36的上表面凸出一高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其高度是大於或等於30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之第二型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
SISC位在保護層上的實施例
或者，微型金屬柱或凸塊34形成之前，一晶片(SISC)上或內的第二交互連接線結構可形成在保護層14及第一交互連接線結構(FISC)20上或上方，第16A圖至第16D圖為本發明實施例中形成交互連接線金屬層在一保護層上的製程剖面圖。
如第16A圖所示，製造SISC在保護層14上方的製程可接著從第15C圖的步驟開始，厚度係介於1μm至50μm之間的一光阻層38(例如是正型光阻層)旋轉塗佈或壓合方式形成在電鍍用種子層28上，光阻層38經由曝光、顯影等製程圖案化以形成溝槽或開孔38a曝露出電鍍用種子層28，使用1X步進器，1X接觸式對準器可產生波長範圍介於434至438nm的G線(G-LINE)、波長範圍介於403至407nm的H線(H-LINE)及波長範圍介於363至367nm的I線(I-LINE)的其中至少二種光線，也就是，G線(G-LINE)及H線(H-LINE)、G線(G-LINE)及I線(I-LINE)、H線(H-LINE)及I線(I-LINE)或G線(G-LINE)、H線(H-LINE)及I線(I-LINE)照在光阻層38上，然後顯影經曝光後的光阻層38，以形成複數開口曝露出電鍍用種子層28，接著利用氧氣電漿或含有低於200PPM的氟及氧的電漿去除殘留聚合物材質或來自於電鍍用種子層28的其它污染物，例如光阻層38可圖案化形成溝槽或開孔38a在光阻層38中，以曝露出電鍍用種子層28，通過以下後續製程以形成金屬接墊、金屬線或連接線8在溝槽或開孔38a中及在電鍍用種子層28上，在光阻層38內的其中之一溝槽或開孔38a可對準保護層14中開口14a的區域。
接著，如第16B圖所示，一金屬層40(例如是銅金屬材質)可被電鍍在溝槽或開 孔38a所曝露的電鍍用種子層28上，例如金屬層40可經由電鍍一厚度係介於0.3μm至20μm之間、0.5μm至5μm之間、1μm至10μm之間或2μm至10μm之間的銅層在溝槽或開孔38a所曝露的電鍍用種子層28(銅材質)上。
如第16C圖所示，在形成金屬層40之後，移除大部分的光阻層38，接著，將未在金屬層40下方的電鍍用種子層28及黏著層26蝕刻去除，其中去除及蝕刻的製程可參考如上述第15F圖所揭露之製程說明所示，因此黏著層26、電鍍用種子層28及電鍍的金屬層40可圖案化形成一交互連接線金屬層27在保護層14上方。
接著，如第16D圖所示，一聚合物層42(例如是絕緣或金屬間介電層)形成在保護層14及金屬層40上，聚合物層42之開口42a位在交互連接線金屬層27的複數連接點上方，此聚合物層42的材質及製程與第15I圖中形成聚合物層36的材質及製程相同。
形成交互連接線金屬層27的製程可參見第15A圖、第15B圖及第16A圖至第16C圖之製程與如第16D圖所示形成聚合物層42的製程二者可交替的執行數次而製造如第17圖中的SISC29，第17圖為晶片(SISC)的第二交互連接線結構之剖面示意圖，其中第二交互連接線結構係由交互連接線金屬層27、複數聚合物層42及聚合物層51構成，其中聚合物層42及聚合物層51也就是絕緣物或金屬間介電層，或者可依據本發明之實施例而有所選擇佈置及安排。如第17圖所示，SISC29可包含一上層交互連接線金屬層27，此交互連接線金屬層27具有在聚合物層42複數開口42a內的金屬栓塞27a及聚合物層42上的複數金屬接墊、金屬線或連接線27b，上層交互連接線金屬層27可通過聚合物層42內複數開口42a中的上層交互連接線金屬層27之金屬栓塞27a連接至下層交互連接線金屬層27，SISC29可包含最底端之交互連接線金屬層27，此最底端之交互連接線金屬層27具有保護層14複數開口14a內複數金屬栓塞27a及在保護層14上複數金屬接墊、金屬線或連接線27b，最底端的交互連接線金屬層27可通過保護層14複數開口14a內交互連接線金屬層27的最底端金屬栓塞27a連接至第一交互連接線結構(FISC)20的交互連接線金屬層6。
或者，如第16L圖、第16M圖及第17圖所示，在最底端交互連接線金屬層27形成之前聚合物層51可形成在保護層14上，聚合物層51的材質及形成的製程與上述聚合物層36的材質及形成的製程相同，請見上述第15I圖所揭露之說明，在此種情況，SISC29可包含由聚合物層51複數開口51a內金屬栓塞27a及在聚合物層51上的金屬接墊、金屬線或連接線27b所形成的最底端交互連接線金屬層27，最底端交互連接線金屬層27可通過保護層14複數開口14a內最底端交互連接線金屬層27的金屬栓塞27a及在聚合物層51複數開口51a連接至第一交互連接線結構(FISC)20的交互連接線金屬層6。
因此，SISC29可任選形成2至6層或3至5層的交互連接線金屬層27在保護層14上，對於SISC29的每一交互連接線金屬層27，其金屬接墊、金屬線或連接線27b的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或其厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，或其寬度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間、介於2μm至10μm之間，或其寬度係大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，每一聚合物層42及聚合物層51之厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間， 或其厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC29的交互連接線金屬層27之金屬接墊、金屬線或連接線27b可被用於可編程交互連接線202。
如第16E圖至第16J圖為本發明實施例中形成第一型式微型金屬柱或微型凸塊在保護層上方的交互連接線金屬層上的製程剖面圖。如第16E圖所示，黏著層44可濺鍍在聚合物層42及在複數開口42a所曝露的金屬層40表面上，黏著層44的規格及其形成方法可以參照圖15B所示的黏著層26及其製造方法。一電鍍用種子層46可被濺鍍在黏著層44上，此電鍍用種子層46的規格及其形成方法可以參照第15C圖所示的電鍍用種子層28及其製造方法。
接著，如第16F圖所示，光阻層48形成在電鍍用種子層46上，光阻層48經由曝光、顯影等製程圖案化形成開口48a在光阻層48內曝露出電鍍用種子層46，此光阻層48的規格及其形成方法可以參照第15D圖所示的光阻層48及其製造方法。
接著，第16G圖所示，金屬層50電鍍形成在複數開口48a所曝露的電鍍用種子層46上，此金屬層50的規格及其形成方法可以參照第15E圖所示的金屬層32及其製造方法。接著，一銲錫層/銲錫凸塊33可電鍍在開口48a內的金屬層50上，銲錫層/銲錫凸塊33的規格說明及形成方法可參考如第15E圖所示銲錫層/銲錫凸塊33的規格說明及形成方法。
接著，如第16H圖所示，移除大部分光阻層48，然後未在金屬層50下方的電鍍用種子層46及黏著層44被蝕刻移除，移除光阻層48及蝕刻電鍍用種子層46及黏著層44的方法可以參見第15F圖所示的移除光阻層30及蝕刻電鍍用種子層28及黏著層26的方法。
接著，如第16I圖所示，銲錫層/銲錫凸塊33可迴銲形成複數個焊錫銅凸塊，因此，在SISC29最頂端聚合物層42開口42a之底部的SISC29之最頂端交互連接線金屬層27上可形成由黏著層44、電鍍用種子層46及電鍍金屬層50組成的第一型式微型金屬柱或凸塊34a之底部，第16I圖所示之第一型式微型金屬柱或凸塊34的規格及其形成方法可以參照第15G圖所示的第一型式微型金屬柱或凸塊34及其製造方法，每一微型金屬柱或凸塊34從SISC29最頂端聚合物層42的上表面凸起一高度，例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間、且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。二相鄰之第一型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
請參見第16N圖，如第15J圖或第15K圖中的第二型式微型金屬柱或凸塊34可形成在SISC29中位於最頂層的聚合物層42的開口42a之之底部處的最頂層之交互連接線金屬層27上，如第15J圖或第15K圖中的黏著層26、電鍍用種子層28、電鍍金屬層32構成第二型式微型金屬柱或凸塊34，每一第二型式微型金屬柱或凸塊34從SISC29之最頂層聚合物層42的上表面凸出一高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其高度是大於或等於30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圓形的 直徑、正方形或長方形的對角線)係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之第二型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如第16J圖所示，在形成第一型式或第二型式微型金屬柱或凸塊34於如第16I圖所示之半導體晶圓上之後，半導體晶圓經由雷射切割或機械切割製程被切割分離成複數單獨半導體晶片100、積體電路晶片，半導體晶片100可以使用以下步驟進行封裝，如第18L圖至第18W圖、第19N圖至第19T圖、第20A圖至第20B圖、第21A圖至第21B圖、第22G圖至第22O圖、第23A圖至第23C圖、第24A圖至第24F圖、第26A圖至第26M圖、第27A圖至第27D圖、第28A圖至第28C圖、第29A圖至第29F圖、第30A圖至第30C圖及第35A圖至第35D圖所繪示之步驟。
如第16K圖，上述交互連接線金屬層27可包括一電源金屬交互連接線或接地金屬交互連接線連接至複數金屬接墊16，並提供微型金屬柱或凸塊34形成於其上，如第16M圖所示，上述交互連接線金屬層27可包括一金屬交互連接線連接至金屬接墊16，且不形成微金屬柱或凸塊於其上。
如第16J圖至第16M圖、第17圖所示，第一交互連接線結構(FISC)20的交互連接線金屬層27可用於每一標準商業化FPGA IC晶片200的複數晶片內交互連接線502之可編程交互連接線361及固定交互連接線364，如第8A圖所示。
FOIT用於多晶片在中介載板上(COIP)的覆晶封裝之方法
如第15H圖至第15K圖、第16J圖至第16N圖及第17圖中的複數半導體晶片100可接合裝設(Mounted)在一中介載板上，此中介載板具有高密度的交互連接線用於半導體晶片100的扇出(fan-out)繞線及在半導體晶片100之間的繞線。
第18A圖至第18H圖為本發明第一型式金屬栓塞(Vias)的剖面示意圖，第19A圖至第19J圖為本發明第二型式金屬栓塞(Vias)的剖面示意圖。
請參見為形成第一型式金屬栓塞(即是深通孔形成之金屬栓塞)之第18A圖或為形成第二型式金屬栓塞(即是淺通孔形成之金屬栓塞)之第19A圖，提供一晶圓型式的基板552(例如是8吋、12吋或18吋)或是提供一面板形式(例如正方形或長方形，其寬度或長度大於或等於20公分(cm),30cm、50cm、75cm、100cm、150cm、200cm或300cm)的基板552，此基板552可以係一矽基板、一金屬基板、一陶瓷基板、一玻璃基板、一鋼基板、一塑膠材質基板、一聚合物基板、一環氧基底聚合物基板或是環氧基底之化合物板，例如在形成中介載板時一矽基板可被用作於基板552。
如第18A圖或第19A圖所示，一光罩絕緣層553可沉積形成在基板552上，即是在矽晶圓上，光罩絕緣層553可包括一熱生成的氧化矽(SiO2)及/或CVD氮化矽(Si3N4)，隨後，將光阻層554(例如是正型光阻層)以旋塗方式形成在光罩絕緣層553上，利用曝光、顯影等技術對光阻層554進行圖案化，以在光阻層554中形成暴露光罩絕緣層553的多個開口554a。
接著，請參見為形成第一型式金屬栓塞之第18B圖或為形成第二型式金屬栓塞之第19B圖，在開口554a下方的光罩絕緣層553可經由乾蝕刻製程或濕蝕刻製程移除而在光罩絕緣層553中及在開口554a下方形成複數開口或孔洞553a，對於形成第一型式金屬栓塞，如第18B圖所示之每一開口或孔洞553a在光罩絕緣層553內可具有一深度係介於30μm至150μm之間或介於50μm至100μm之間，及一寬度或最大橫向尺寸係介於5μm至50μm之間或介於5μm至15μm之間，對於形成第二型式金屬栓塞，如第19B圖所示之每一開口或孔洞553a在光罩絕緣層553內可具有一深度係介於5μm至50μm之間或介於5μm至30μm之間，及一寬度或最大橫向尺寸係介於20μm至150μm之間或介於30μm至80μm之間。
請參見為形成第一型式金屬栓塞之第18C圖或為形成第二型式金屬栓塞之第19C圖，移除光阻層554，接著光罩絕緣層553被使用作為一光罩/遮罩，在開口或孔洞553a下方的基板552可經由乾蝕刻或濕蝕刻的方式移除部分，而在基板552內且在開口或孔洞553a下方形成如第18C圖或第19C圖所示之孔洞552a。
對於如第18C圖之第一型式金屬栓塞，每一開孔552a可以為一深孔，其深度係介於30μm至150μm之間或介於50μm至100μm之間，其寬度或尺寸係介於5μm至50μm之間或介於5μm至15μm之間，對於如第19C圖中的第二型金屬栓塞，每一開孔552a可以為一淺孔，每一開孔552a的深度係介於5μm至50μm之間或介於5μm至30μm之間，其寬度或尺寸係介於20μm至120μm之間或介於20μm至80μm之間。
接著，如第18D圖所示為形成第一型式金屬栓塞或如第19D圖所示為形成第二型式金屬栓塞之光罩絕緣層553可被移除。接著，請參見為形成第一型式金屬栓塞之第18E圖或為形成第二型式金屬栓塞之第19E圖，一絕緣層555可形成在每一孔洞552a內的底部及側壁上及形成在基板552的上表面552b上，絕緣層555例如可包括熱生成氧化矽(SiO2)及/或一CVD氮化矽(Si3N4)。
接著，請參見為形成第一型式金屬栓塞之第18F圖或為形成第二型式金屬栓塞之第19F圖，一黏著/種子層556之形成可先藉由濺鍍或化學氣相沉積(Chemical Vapor Depositing,CVD)的方式形成一黏著層在絕緣層555上，該黏著層例如為一鈦層或氮化鈦(TiN)層，其厚度例如係介於1nm至50nm之間，接著藉由濺鍍或化學氣相沉積(Chemical Vapor Depositing，CVD)的方式形成一電鍍用種子層在該黏著層上，該電鍍用種子層例如為一銅層，其厚度例如係介於3nm至200nm之間，此黏著層及電鍍用種子層構成黏著/種子層556。
接著，如第18G圖所示為形成第一型式金屬栓塞，一銅層557電鍍形成在黏著/種子層556的電鍍用種子層上直到孔洞552a被銅層557填滿，如第18H所示，接著一化學機械研磨(CMP)或機械拋光製程可用於移除在孔洞552a之外的銅層557、黏著/種子層556及絕緣層555，直到基板552之上表面552b曝露於外，如第18H圖所示，在每一孔洞552a內未去除的銅層557、黏著/種子層556及絕緣層555構成一第一型式金屬栓塞558，每一第一型式金屬栓塞558在基板552中具有一深度係介於30μm至150μm之間或介於50μm至100μm之間，且其寬度或最大橫向尺寸係介於5μm至50μm之間或介於5μm至15μm之間。
而如第19G圖所示為形成第二型式金屬栓塞，一光阻層559(例如是正型光阻層)以旋塗方式形成在黏著/種子層556上，利用曝光、顯影等製程對光阻層559進行圖案化，以在光阻層559中形成多個開口559a，而曝露出在每一孔洞552a之底部及側壁上之黏著/種子 層556的電鍍用種子層及位在每一孔洞552a之周圍的上表面552b的環形區域上之黏著/種子層556的電鍍用種子層。接著，如第19H圖所示，然後一銅層557電鍍在黏著/種子層556的電鍍用種子層上直到開孔552a被銅層557填滿，接著如第19I圖所示之移除光阻層559，接著如第19J圖所示，可利用一化學機械研磨(CMP)或機械拋光製程移除在孔洞552a之外的銅層557、黏著/種子層556及絕緣層555，直到基板552之上表面552b曝露於外，如第19J圖所示，在每一孔洞552a內未去除的銅層557、黏著/種子層556及絕緣層555構成第二型式金屬栓塞558，每一第二型式金屬栓塞558在基板552中的深度係介於5μm至50μm之間或介於5μm至30μm之間，且其寬度或最大橫向尺寸係介於20μm至150μm之間或介於30μm至80μm之間。
接著，請參見為形成第一型式金屬栓塞之第18I圖或為形成第二型式金屬栓塞之第19K圖，中介載板的第一交互連接線結構(FISIP)560可以經由晶圓製程形成在基板552上，第一交互連接線結構(FISIP)560可包括2層至10層或3層至6層的圖案化交互連接線金屬層6(圖中只顯示2層)，其具有如第14A圖所繪示的個金屬接墊、線及交互連接線8及金屬栓塞10，第一交互連接線結構(FISIP)560的金屬接墊及交互連接線8及金屬栓塞10可用於如第11A圖至第11N圖中晶片間交互連接線371的可編程交互連接線361及固定交互連接線364，第一交互連接線結構(FISIP)560可包括複數絕緣介電層12及交互連接線金屬層6，其中每一交互連接線金屬層6位在二相鄰絕緣介電層12之間，如第14A圖所示，第一交互連接線結構(FISIP)560的每一交互連接線金屬層6在其頂部可包括金屬接墊、線及交互連接線8，並在其底部可包括金屬栓塞10，第一交互連接線結構(FISIP)560的其中之一絕緣介電層12可位在交互連接線金屬層6的二相鄰金屬接墊、線及交互連接線8之間，其最頂層之一個具有金屬栓塞10在其中之一絕緣介電層12，對於第一交互連接線結構(FISIP)560的每一交互連接線金屬層6，其可具有一厚度t11介於3nm至500nm之間、介於10nm至1000nm之間或介10nm至3000nm之間，或薄於或等於10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，及具有一最小寬度等於或大於10nm、50nm、100nm、150nm、200nm或300nm，及二個相鄰的金屬接墊、線及交互連接線8具有一最小空間(space)，其等於或於10nm、50nm、100nm、150nm、200nm或300nm，及二個相鄰的金屬接墊、線及交互連接線8具有一最小間距(pitch)，其等於或於20nm、100nm、200nm、300nm、400nm或600nm，例如，金屬接墊、線及交互連接線8及金屬栓塞10主要由銅金屬經由如第14B圖至第14H圖中的鑲嵌(damascene)製程製成，或是如第14I圖至第14Q圖中的雙鑲嵌(damascene)製程製成。對於第一交互連接線結構(FISIP)560的每一交互連接線金屬層6，其金屬接墊、線及交互連接線8可包括一銅層，此銅層之厚度小於3μm(例如介於0.2μm至2μm之間)，第一交互連接線結構(FISIP)560的每一絕緣介電層12可具有一厚度，例如介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至3000nm之間，或是薄於或等於10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
形成第一交互連接線結構(FISIP)560的製程可參考如第14B圖至第14H圖形成第一交互連接線結構(FISC)20之單鑲嵌製程，或者，形成第一交互連接線結構(FISIP)560的製程可參考如第14I圖至第14Q圖形成第一交互連接線結構(FISC)20之雙鑲嵌製程。
如第18I圖或第19K圖，如第14A圖中的一保護層14可形成在第一交互連接線結構(FISIP)560上，保護層14可保護第一交互連接線結構(FISIP)560的交互連接線金屬層6免受水分外來離子污染或水分濕氣或外部環境污染(例如鈉離子移動)的損害。換句話說，可以防止 移動離子(例如鈉離子)、過渡金屬(例如金，銀和銅)及雜質穿過保護層14滲透到第一交互連接線結構(FISIP)560的交互連接線金屬層6。
如第18I圖或第19K圖，中介載板的保護層14的規格說明及其形成方法可參考第14A圖所示之半導體晶片100的規格說明，在保護層14內的一開口14A形成而曝露出在第一交互連接線結構(FISIP)560中位於最頂層的交互連接線金屬層6的一金屬接墊16，第一交互連接線結構(FISIP)560的金屬接墊16可用作為信號傳輸或用於電源或接地參考之連接，中介載板的金屬接墊16及開口14a的規格說明及其形成方法可參考第14A圖所示之半導體晶片100的規格說明，另外，在一開口14a曝露的金屬接墊16的垂直下方可有一金屬栓塞558。
或者，如第18I圖或第19K圖所示，一聚合物層(如第15I圖中的聚合物層36)可形成在保護層14上，在聚合物層內的每一開口可曝露出在開口14a之底部的一金屬接墊16。
或者，如第18I圖或第19K圖，用於中介載板的一第二交互連接線(SISIP)可形成在如第18I圖及第19K圖中中介載板的保護層14上，SISIP588的規格說明及其形成方法可參考如第16A圖至第16N圖及第17圖中SISC29的規格說明及其形成方法，SISIP588可包括如第16J圖至第16M圖及第17圖中的一或複數交互連接線金屬層27及一或複數絕緣介電層或聚合物層42及/或聚合物層51，例如，SISIP588可包括如第16L圖、第16M圖及第17圖中的聚合物層51直接形成在保護層14上且位在最底層交互連接線金屬層27的下方，SISIP588可包括如第17圖中其中之一聚合物層42在二相鄰交互連接線金屬層27之間，SISIP588可包括如第16J圖至第16N圖及第17圖中其中之一聚合物層42在其一或多個交互連接線金屬層27中最頂層的交互連接線金屬層27上，SISIP588中的每一交互連接線金屬層27可包括如第16J圖至第16N圖及第17圖中黏著層26、在黏著層26上的電鍍用種子層28及在電鍍用種子層28上的金屬層40，其中一黏著/種子層589在此可代表黏著層26及電鍍用種子層28的組合，SISIP588的交互連接線金屬層27可用作為如第11A圖至第11N圖中的晶片間交互連接線371的可編程交互連接線361及固定交互連接線364，SISIP588可包括1至5層或1層至3層的交互連接線金屬層．
在中介載板之正面上的微型凸塊
接著，請參見形成有第一型式金屬栓塞558之第18J圖或形成有第二型式金屬栓塞558之第19L圖，如第15A圖至第15K圖及第16E圖至第16N圖所示的第一型式或第二型式的複數微型金屬柱或凸塊34可形成在SISIP588中位於最頂層的交互連接線金屬層27上或是形成在第一交互連接線結構(FISIP)560最頂層交互連接線金屬層6上，形成在中介載板551上的第一型式或第二型式的微型金屬柱或凸塊34的規格說明及其形成方法可參考如第15A圖至第15K圖及第16E圖至第16N圖中形成在半導體晶片100上的第一型式或第二型式的微型金屬柱或凸塊34規格說明及其形成方法。
如第18K圖或第19M圖所示，一交互連接線結構561可由如第18I圖或第19K圖中的第一交互連接線結構(FISIP)560及保護層14構成，且如第15A圖至第15K圖及第16E圖至第16N圖中的第一型式或第二型式微型金屬柱或凸塊34之黏著層26形成在該金屬接墊16上及在開口14a周圍的保護層14上。
或者，如第18K圖或第19M圖所示，此交互連接線結構561可由如第18I圖或第19K圖中的第一交互連接線結構(FISIP)560及保護層14構成及還由另一聚合物層構成，該聚合物層形成在保護層14上，像是如第15I圖中的聚合物層，其中在聚合物層的開口(像是第15I圖中 的開口36a)可曝露出其中之一金屬接墊16，及如第15A圖至第15K圖及第16E圖至第16N圖中的第一型式或第二型式微型金屬柱或凸塊34之黏著層26形成在該金屬接墊16上及在聚合物層的開口周圍的該聚合物層上。
或者，如第18K圖或第19M圖所示，此交互連接線結構561可由如第18I圖或第19K圖中的第一交互連接線結構(FISIP)560及保護層14構成及還由如第16J圖至第16N圖及第17圖的SISIP588形成在保護層14上，其中在SISIP588中位於最頂層的的聚合物層42內的每一開口42a可曝露SISIP588中位於最頂層的交互連接線金屬層27的一金屬接墊，及如第15A圖至第15K圖及第16E圖至第16N圖中的第一型式或第二型式微型金屬柱或凸塊34之黏著層26形成在該金屬接墊上及在開口中位於最頂層交互連接線金屬層27周圍的聚合物層42上。
在第18J圖或19L圖中，第二型式微型金屬柱或凸塊34可形成在交互連接線結構561中位於最頂層的交互連接線金屬層27上，但為了解釋後續過程，交互連接線結構561簡化成如圖18K或19M所示之結構。
多晶片在中介載板上(Multi-Chip-On-Interposer,COIP)的覆晶封裝製程
第18K圖至第18W圖及第19M圖至第19T圖為本發明之二實施例的形成COIP邏輯運算驅動器結構的製程，接著如第15H圖至第15K圖、第16J圖至第16N圖或第17圖的半導體晶片100可具有第一型式或第二型式微型金屬柱或凸塊34接合至如第18K圖或第19M圖中中介載板551的第一型式或第二型式微型金屬柱或凸塊34上。
在第一種範例中，如第18L圖或第19N圖所示，如第15I圖、第16J圖至第16M圖或第17圖中半導體晶片100具有第一型微型金屬柱或凸塊34接合至中介載板551的第二型式微型金屬柱或凸塊34，例如，半導體晶片100的第一型微型金屬柱或凸塊34可具有銲錫層/銲錫凸塊33接合至第二型中介載板551的微型金屬柱或凸塊34之電鍍銅層上，以形成如第18M圖或第19O圖中複數接合連接點563(bonded contacts)。
在第二種範例中，如第15J圖、第15K圖及第16N圖中半導體晶片100具有第二型式微型金屬柱或凸塊34接合至中介載板551的第一型微型金屬柱或凸塊34，例如，半導體晶片100的第二型式微型金屬柱或凸塊34可具有電鍍金屬層32，例如是銅層，接合至第一型中介載板551的微型金屬柱或凸塊34之銲錫層/銲錫凸塊33上，以形成如第18M圖或第19O圖中複數接合連接點563(bonded contacts)。
在第三種範例中，如第18L圖或第19N圖所示，如第15I圖、第16J圖至第16M圖或第17圖中半導體晶片100具有第一型微型金屬柱或凸塊34接合至中介載板551的第一型微型金屬柱或凸塊34，例如，半導體晶片100的第一型微型金屬柱或凸塊34可具有銲錫層/銲錫凸塊33接合至第一型中介載板551的微型金屬柱或凸塊34之銲錫層/銲錫凸塊33上，以形成如第18M圖或第19O圖中複數接合連接點563(bonded contacts)。
如第11A圖至第11N圖所示的邏輯驅動器300，半導體晶片100可以是SRAM單元、DPI IC晶片410、非揮發性記憶體(NVM)IC晶片250、高速高頻寬的記憶體(HBM)IC晶片251、專用I/O晶片265、PC IC晶片269(例如是CPU晶片、GPU晶片、TPU晶片或APU晶片)、DRAM IC晶片321、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267及DCDI/OIAC晶片268其中之一，例如，二個如第18L圖或第19N圖中的半導體晶片100可以係為標準商業化FPGA IC晶片200及GPU晶片269分別從左至右排列設置，例如，二個如 第18L圖或第19N圖中的半導體晶片100可係為標準商業化FPGA IC晶片200及CPU晶片269分別從左至右排列設置，例如，二個如第18L圖或第19N圖中的半導體晶片100可係為標準商業化FPGA IC晶片200及專用控制晶片260分別從左至右排列設置，例如，二個如第18L圖或第19N圖中的半導體晶片100可以係二個標準商業化FPGA IC晶片200分別從左至右排列設置，例如，二個如第18L圖或第19N圖中的半導體晶片100可以係為標準商業化FPGA IC晶片200及非揮發性記憶體(NVM)IC晶片250分別從左至右排列設置，例如，二個如第18L圖或第19N圖中的半導體晶片100可以係為標準商業化FPGA IC晶片200及DRAM IC晶片321分別從左至右排列設置，例如，二個如第18L圖或第19N圖中的半導體晶片100可以係為標準商業化FPGA IC晶片200及高速高頻寬的記憶體(HBM)IC晶片251分別從左至右排列設置。
接著如第18M圖或第19O圖所示，一底部填充膠(underfill)564可經由點膠機以滴注(dispensing)方式將底部填充膠564填入半導體晶片100與中介載板551之間的間隙中，然後在等於或高於100℃、120℃或150℃的溫度下將底部填充膠564固化。
接著，在第18M圖的步驟之後請參考第18N圖，或在第19O圖的步驟之後請參考第19P圖，利用例如旋塗、網板印刷、點膠或灌模方式可形成一聚合物層565(例如是樹脂或化合物)在半導體晶片100之間的間隙中，並覆蓋半導體晶片100的背面100a，其中灌模的方法包括加壓成型(使用頂部和底部模具)或鑄造成型(使用滴注器)，此聚合物層565的材質例如包括聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，更詳細的說明，此聚合物層565例如可以是由日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底之灌模化合物、樹脂或密封膠，此聚合物層565之後可經由加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
[0007]接著，在第18N圖的步驟之後請參考第18O圖，或在第19P圖的步驟之後請參考第19Q圖，一化學機械研磨、拋光或機械研磨可用以移除聚合物層565的頂層部分及半導體晶片100的頂層部分，及平面化聚合物層565直到全部半導體晶片100的背面100a全部曝露或直到半導體晶片100的其中之一背面100a被曝露。
接著，在第18O圖的步驟之後請參考第18P圖，或在第19Q圖的步驟之後請參考第19R圖，中介載板551的背面551a經由CMP之步驟或晶圓背面拋光之步驟研磨直到每一金屬栓塞558曝露於外，也就是在其背面的絕緣層555會被移除而形成一絕緣襯圍繞在其黏著/種子層556及銅層557的周圍，且其銅層557的背面或其黏著/種子層556的電鍍用種子層或黏著層的背面曝露於外。
在第18P圖的步驟之後請參考第18Q圖，利用例如旋塗、網板印刷、點膠或灌模方式可形成一聚合物層585(也就是絕緣介電層)在中介載板551的背面551a及在金屬栓塞558的背面上，及在聚合物層585的開口585a形成在金屬栓塞558的上並經由開口585a將其曝露，聚合物層585可包括例如是水聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層585的材質包括有機材質，例如是聚合物或還有碳的物質或化合物，聚合物層585的材質可以是光感性材質，可用於光阻層形成複數圖案化開口585a，以曝露金屬栓塞558，也就是聚合物層585可經由 塗佈、光罩曝光及顯影等步驟而形成複數開口585a在聚合物層585內，在聚合物層585的開口585a可分別位在金屬栓塞558的上表面上以曝露金屬栓塞558，在某些應用或設計中，聚合物層585的開口585a的尺寸或橫向最大尺寸可小於在開口585a下方之金屬栓塞558的背面的尺寸或橫向最大尺寸，接著聚合物層585(也就是絕緣介電層)在一特定溫度下硬化(固化)，例如是例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，而硬化後的聚合物層585之厚度例如係介於3μm至30μm之間或介於5μm至15μm之間，聚合物層585可能會添加一些電介質顆粒或玻璃纖維，聚合物層585的材質及其形成方法可以參照第15I圖所示的聚合物層36的材質及其形成方法。
用於晶片在中介載板上(Multi-Chip-On-interposer,COIP)的中介載板背面的金屬凸塊之覆晶封裝方法
接著，複數金屬接墊、金屬柱或凸塊可形成在如第18R圖至第18V圖中中介載板551的背面，第18R圖至第18V圖為本發明實施例在一中介載板上形成複數金屬接墊、金屬柱或凸塊在金屬栓塞上的剖面示意圖及其製程。
接著，如第18R圖所示，一黏著/種子層566形成在聚合物層585及在金屬栓塞558的背面上，關於黏著/種子層566，其黏著層566a之厚度例如係介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間，且黏著層可首先濺鍍在聚合物層585上及在銅層557上，或在金屬栓塞558背面之黏著/種子層556的黏著層或電鍍用種子層上，關於黏著/種子層566，其黏著層566a的材質包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層566a可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層566a可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1nm至200nm或介於5nm至50nm之間)在金屬栓塞558背面之聚合物層585及在銅層557上或在黏著/種子層556的黏著層或電鍍用種子層上。
接著，有關黏著/種子層566，一電鍍用種子層566b的厚度係介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的一電鍍用種子層可濺鍍形成在整個黏著層566a的上表面上，或者，電鍍用種子層566b可經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層566b有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層566b的材質種類隨著電鍍用種子層566b上所要電鍍的金屬層材質而變化，當用於在以下步驟中形成的第一型金屬柱或凸塊570的一銅層電鍍在電鍍用種子層566b上，電鍍用種子層566b的優選材質為銅金屬，當用於在以下步驟中形成的多個金屬接墊571或用於在以下步驟中形成的第二型金屬柱或凸塊570的一銅阻障層電鍍形成電鍍用種子層566b上，電鍍用種子層566b的優選材質為銅金屬，用於在以下步驟中形成的第三型金屬柱或凸塊570的一金層電鍍形成在電鍍用種子層566b上，電鍍用種子層566b的優選材質為金(Au)金屬，例如用於金屬接墊571或用於第一型式或第二型式金屬柱或凸塊570的電鍍用種子層566b可在以下步驟中形成，其可例如經由濺鍍或CVD沉積一銅種子層在黏著層566a上或上方，其中銅種子層之厚度例如介於3nm至400nm之間或介於10nm至200nm之間，用於在以下步驟中形成的第三型金屬柱或凸塊570的一電鍍用種子層566b沉積形成在黏著層566a上，例如經由濺鍍或CVD沉積一金種子層在黏著層566a上，其中金種子層之厚度例如介於1nm至300nm之間或 介於1nm至50nm之間，黏著層566a及電鍍用種子層566b構成如第18Q圖中的黏著/種子層566。
接著，如第18S圖所示，厚度係介於5μm至50μm之間的光阻層567(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層566的電鍍用種子層566b上，光阻層567經由曝光、顯影等製程形成複數溝槽或複數開口567a在光阻層567內並曝露黏著/種子層566的電鍍用種子層566b，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層567上而曝光光阻層567，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層567上，然後使用氧氣離子(O2 plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層566的電鍍用種子層566b的聚合物材質或其它污染物，使得光阻層567可被圖案化而形成複數開口567a，在光阻層567內並曝露位在金屬栓塞558上方的黏著/種子層566的電鍍用種子層566b。
如第18s圖所示，在光阻層567內的開口567a可對準聚合物層585的開口585a的，經由後續的製程形成金屬接墊或凸塊，黏著/種子層566曝露的電鍍用種子層566b位在開口567a之底部，及光阻層567之開口567a還從開口585a延伸至開口585a周圍的聚合物層585一環形區域上。
如第18T圖所示，金屬層568電鍍在曝露於複數開口567a的黏著/種子層566的電鍍用種子層566b上，用於形成複數金屬接墊，金屬層568可電鍍厚度係介於1μm至50μm之間、介於1μm至40μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間或介於1μm至3μm之間的銅阻障層(例如是鎳層)在複數開口567a曝露的電鍍用種子層566b上。
如第18U圖所示，在形成金屬層568之後，移除大部分的光阻層567，然後未在金屬層568下方的黏著/種子層566被蝕刻去除，此移除及蝕刻的製程可分別參考如第15E圖中移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層566及電鍍的金屬層568可被圖案化以形成複數金屬接墊571在金屬栓塞558上及在聚合物層585上，每一金屬接墊571可由黏著/種子層566及電鍍金屬層568構成而形成在黏著/種子層566的電鍍用種子層566b上。
接著，如第18V圖所示，複數銲錫球或凸塊569可經由網板印刷方法或錫球接合的方法形成在金屬接墊571上，然後經由一迴銲製程，銲錫球或凸塊569的材質可使用一無铅焊錫形成，其可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，銲錫球或凸塊569及金屬接墊571構成第四型金屬柱或凸塊570，其中之一第四型金屬柱或凸塊570可用於連接或耦接至邏輯驅動器300的其中之一半導體晶片100(例如第11A圖至第11N圖中的專用I/O晶片265)至在邏輯驅動器300外的外界電路或元件，其係連接之順序為經由其中之一接合連接點563、交互連接線金屬層27及/或SISIP588的交互連接線金屬層6及/或中介載板551的交互連接線結構561的第一交互連接線結構(FISIP)560及中介載板551的其中之一金屬栓塞558，每一第四型金屬柱或凸塊570從中介載板551的背面凸出一高度或是從聚合物層585的背面585b凸出一高度係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於75μm、50μm、30μm、20μm、15μm或10μm，及剖面的最大直 徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，其中之一銲錫球或凸塊569中距離相鄰最近的銲錫球或凸塊569的距離例如介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，用於第一型金屬柱或凸塊570，如第18T圖的金屬層568可經由電鍍一銅層形成在由開口567a曝露且由銅材質形成的電鍍用種子層566b上，此銅層之厚度係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間。
如第18U圖所示，在形成金屬層568之後，移除大部分的光阻層567，然後沒有在金屬層568下方的黏著/種子層566被蝕刻去除，其中移除及蝕刻的製程可分別參考如第15F圖中移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層566及電鍍金屬層568可被圖案化而形成第一型金屬柱或凸塊570在金屬栓塞558上及在聚合物層585上，每一第一型金屬柱或凸塊570可由黏著/種子層566及在黏著/種子層566上的電鍍金屬層568構成。
第一型金屬柱或凸塊570的高度(從中介載板551的背面或從聚合物層585的背面585b凸出的高度)係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或高度大於或等於50μm、30μm、20μm、15μm或5μm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。二相鄰第一型式金屬柱或凸塊570之間最小的距離例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，對於第二型式的金屬柱或凸塊570，如第18T圖所示之金屬層568可經由電鍍一銅阻障層(例如鎳層)在複數開口567a曝露的電鍍用種子層電鍍用種子層566b(例如由銅材質製成)上，銅阻障層的厚度例係介於1μm至50μm之間、介於1μm至40μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間、介於1μm至3μm之間，接著電鍍一焊錫層在複數開口567a內的銅阻障層上，此焊錫層厚度例如是介於1μm至150μm之間、介於1μm至120μm之間、介於5μm至120μm之間、介於5μm至100μm之間、介於5μm至75μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至10μm之間、介於1μm至5μm之間、介於1μm至3μm之間，此焊錫層的材質可以是無铅銲錫，其包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括錫-銀-銅(SAC)焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，此外，第18U圖中去除大部分的光阻層567及未在金屬層568下方的黏著/種子層566之後，執行一迴焊製程迴焊焊錫層變成第二類型複數圓形焊錫球或凸塊。因此形成在其中之一金屬栓塞558及在聚合物層585上的每一第二型金 屬柱或凸塊570可由黏著/種子層566、在黏著/種子層566上的銅阻障層及在銅阻障層的一錫球或凸塊所構成。
第二型式金屬柱或凸塊570從中介載板551的背面或從聚合物層585的背面585b凸起一高度係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高等或等於75μm、50μm、30μm、20μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之金屬柱或凸塊570具有一最小空間(間距)尺寸係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，對於第三型式金屬柱或凸塊570，如第18R圖所示之電鍍用種子層566b可濺鍍或CVD沉積金種子層(厚度例如介於1nm至300nm之間或1nm至100nm之間)在黏著層566a上形成，黏著層566a及電鍍用種子層566b組成如第18R圖所示的黏著/種子層566，如第18T圖所示的金屬層568可經由電鍍厚度例如介於3μm至40μm之間或介於3μm至10μm之間的金層在複數開口567a曝露的電鍍用種子層566b上形成，其中電鍍用種子層566b係由金所形成，接著，移除大部分的光阻層567然後未在金屬層568下方的黏著/種子層566被蝕刻移除以形成第三型式金屬柱或凸塊570在金屬栓塞558及在聚合物層585上，每一第三型金屬柱或凸塊570可由黏著/種子層566及在黏著/種子層566的電鍍金屬層568(金層)構成。
第三型式金屬柱或凸塊570從中介載板551的背面或聚合物層585的背面585b凸起一高度係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於或等於40μm、30μm、20μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或其最大尺寸是小於或等於40μm、30μm、20μm、15μm或10μm，二相鄰之金屬柱或凸塊570具有一最小空間(間距)尺寸係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或其間距是小於或等於40μm、30μm、20μm、15μm或10μm。
第一型、第二型或第三型金屬凸塊其中之一用作為連接或耦接至其中之一半導體晶片100，例如第11a圖至第11n圖中的邏輯驅動器300的專用I/O晶片265至在邏輯驅動器300外的外界電路或元件，依序經由其中之一接合連接點563、交互連接線金屬層27及/或SISIP588的交互連接線金屬層6及/或中介載板551的交互連接線結構561之第一交互連接線結構(FISIP)560及中介載板551的其中之一金屬栓塞558。
另外，如第19S圖為本發明實施例在一中介載板之第二型式金屬栓塞之背面上形成金屬柱或凸塊之剖面示意圖，在第19R圖之製程後請參考第19S圖所示，銲錫凸塊可經由網版印刷的方式或錫球接合的方式形成一第五型金屬柱或凸塊570在金屬栓塞558的背面，然後進行一迴銲製程，用於形成第五型金屬柱或凸塊570之焊錫銅凸塊的材質可以是一無铅焊錫形 成，其可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，其中之一第五型金屬柱或凸塊570可用於連接或耦接邏輯驅動器300的其中之一半導體晶片100(例如在第11A圖至第11N圖中的專用I/O晶片265)至在邏輯驅動器300外的外界電路或元件，依序經由其中之一接合連接點563、交互連接線金屬層27及/或SISIP588的交互連接線金屬層6及/或中介載板551的交互連接線結構561之第一交互連接線結構(FISIP)560及中介載板551的其中之一金屬栓塞558，每一第五型金屬柱或凸塊570從中介載板551的背面凸起一高度係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高於或等於75μm、50μm、30μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，其中之一第五型金屬凸塊570至其最近的其中之一第五型金屬凸塊570具有一最小空間(間距)尺寸尺寸係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
用於多晶片在中介載板上(Multi-Chip-On-interposer,COIP)的覆晶封裝製程的切割
接著，如第18V圖或19S圖中的封裝結構可經由一雷射切割製程或經由一機械切割製程被分離、切割為複數單一晶片封裝，也就是如第18W圖或第19T圖所示之標準商業化COIP邏輯驅動器300或單層封裝邏輯運算驅動器。
標準商業化COIP邏輯驅動器300可是具有一定寬度、長度和厚度的正方形或矩形。對於標準商業化COIP邏輯驅動器300的形狀及尺寸可設定一工業化標準，例如標準商業化COIP邏輯驅動器300標準形狀可以是正方形，其寬度大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，標準商業化COIP邏輯驅動器300標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，及其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。另外，位在邏輯驅動器300中中介載板551背面的金屬柱或凸塊570具有一標準腳位，例如在MxN的區域陣列中，其具有一標準尺寸的間距和間隔位在二相鄰金屬柱或凸塊570之間，金屬柱或凸塊570的位置也位在一標準位置上。
用於COIP邏輯運算驅動器的交互連接線
第20A圖及第20B圖為本發明實施例中設有第一型金屬栓塞之中介載板的各種交互連接線的剖面示意圖，第一型、第二型、第三型、第四型或第五型金屬柱或凸塊570可形成在中介載板551的第一型金屬栓塞558上，為了說明，第20A圖及第20B圖係以第四型的金屬柱 或凸塊570為實施例，第21A圖及第21B圖為本發明實施例中設有第二型金屬栓塞之中介載板的各種交互連接線的剖面示意圖，第一型、第二型、第三型、第四型或第五型金屬柱或凸塊570可形成在中介載板551的第二型金屬栓塞558上，為了說明，第21A圖及第21B圖係以第五型的金屬柱或凸塊570為實施例。
如第20A圖及第21A圖所示，中介載板551的SISIP588及/或FISIP560的交互連接線金屬層27及/或6可連接一或多個金屬柱或凸塊570至其中之一半導體晶片100及連接其中之一半導體晶片100至另一個半導體晶片100，在第一種範例中，中介載板551的SISIP588及/或FISIP560的交互連接線金屬層27及6構成第一交互連接線網路573，使其中多個金屬柱或凸塊57相互連接0至每一其它或另一金屬柱或凸塊570，及連接複數半導體晶片100至每一其它或另一半導體晶片100，使其中多個的半導體晶片100相互連接，該其中多個的金屬柱或凸塊570及該其中多個的半導體晶片100可經由第一交互連接線網路573連接在一起，第一交互連接線網路573可以用於提供電源或接地供應的電源或接地平面或匯流排(power or ground plane or bus)。
如第20A圖及第21A圖所示，在第二種範例中，在第二範例中，中介載板551的SISIP588及/或FISIP560的交互連接線金屬層27及/或6可構成一第二交互連接線網路574，使其中多個的金屬柱或凸塊570相互連接，及使位在其中之一半導體晶片100與中介載板551之間的其中多個接合連接點563相互連接，該其中多個的金屬柱或凸塊570及該其中個接合連接點563經由第二交互連接線網路574連接在一起，第二交互連接線網路574可以用於提供電源或接地供應的電源或接地平面或匯流排。
如第20A圖及第21A圖所示，在第三種範例中，中介載板551的SISIP588及/或FISIP560的交互連接線金屬層27及/或6可構成第三交互連接線網路575，連接其中之一的金屬柱或凸塊570至位在其中之一的半導體晶片100與中介載板551之間的其中之一的接合連接點563，第三交互連接線網路575可以是用於信號傳輸的信號匯流排或連接線或用於提供電源或接地供應的一電源或接地平面或匯流排，例如，第三交互連接線網路575可係為一信號匯流排或連接線經由其中之一的接合連接點563耦接其中之如第5A圖所繪示之的大型I/O電路341。
如第20B圖及第21B圖所示，在第四種範例中，在第四範例中，中介載板551的SISIP588及/或FISIP560的交互連接線金屬層27及/或6可構成一第四交互連接線網路576，其不連接至任一標準商業化COIP邏輯驅動器300的金屬柱或凸塊570，但可使其中多個半導體晶片100相互連接，第四交互連接線網路576可以是用於信號傳輸的晶片間交互連接線371的其中之一的可編程交互連接線361，例如，第四交互連接線網路576可以是信號匯流排或連接線，耦接其中之一的半導體晶片100的其中之一的如第5B圖所繪示之小型I/O電路203至其中另一個的半導體晶片100的其中之一的如第5B圖所繪示之小型I/O電路203。
如第20B圖及21B圖所示，在第四範例中，中介載板551的SISIP588及/或FISIP560的交互連接線金屬層27及/或6可構成一第五交互連接線網路577，其第五交互連接線網路577不連接至標準商業化COIP邏輯驅動器300的任一金屬柱或凸塊570，但可使位在其中之一的半導體晶片100與中介載板551之間的其中多個的接合連接點563相互連接，第五交互連接線網路577可以是用於信號傳輸的信號匯流排或連接線。
用於具有TPVs晶片封裝的實施例
(1)形成TPVs及微型凸塊在中介載板上的第一實施例
此外，標準商業化COIP邏輯驅動器300可以在位於中介載板551之正面上的聚合物層565中形成有複數直通封裝金屬栓塞或直通聚合物金屬栓塞(TPVs)，第22A圖至第22O圖繪示本發明實施例形成具有複數直通聚合物金屬栓塞(TPVs)的多晶片在中介載板上(chip-on-interposer，COIP)的邏輯運算驅動器，如第22A圖所示，利用形成如第18J圖或第19L圖所繪示之微型金屬柱或凸塊34之黏著/種子層580的方法，其係由黏著層26及位在黏著層26上的電鍍用種子層28構成，如第15B圖及第15C圖所示，來形成直通聚合物金屬栓塞(TPVs)582之黏著/種子層580在中介載板551的正面上。在第18I圖或第19K圖中的步驟後，用於形成微型金屬柱或凸塊34及直通聚合物金屬栓塞(TPVs)之黏著/種子層580可先形成在交互連接線結構561上，也就是在其聚合物層42上及位在其開口42a底部的其交互連接線金屬層27上。在此實施例中，交互連接線結構561包括第一交互連接線結構(FISIP)560、在第一交互連接線結構(FISIP)560上的保護層14及如第15I圖中在保護層14上的聚合物層36，其中在聚合物層36中每一開口36a的位置對準於其中之一的開口14a及其中之一的金屬接墊16，第22a圖中黏著層26及電鍍種子層28的規格說明及其形成方法可參考如第15B圖及第15C圖中黏著層26及電鍍種子層28的規格說明及其形成方法。第22A圖中聚合物層36的規格說明及其形成方法可參考如第15I圖中聚合物層36的規格說明及其形成方法。在形成中介載板551的製程其間，黏著/種子層580的黏著層26可形成在位於其保護層14中的開口14a之底部的其金屬接墊16上、在環繞金屬接墊16的其保護層14上及在其聚合物層36上，接著黏著/種子層580的電鍍用種子層28可形成在黏著/種子層580的黏著層26上。
接著，如第22B圖所示，一光阻層30可形成在黏著/種子層580的電鍍用種子層28上，在第22B圖中的光阻層30的規格說明及其製程可參考第15D圖中光阻層的規格說明及其製程，在光阻層30內的每一溝槽或開口30a可對準於用於形成一微型金屬柱或凸塊的開口36a及開口14a，該微型金屬柱或凸塊經由執行以下製程而形成在每一溝槽或開口30a內，並且在光阻層30內的每一溝槽或開口30a會曝露出位在每一溝槽或開口30a的底部之黏著/種子層580的電鍍用種子層28，並且可從該開口36a延伸至圍繞該開口36a周圍的聚合物層36的環形區域。
接著，如第22B圖所示，在形成第二型微金屬柱或凸塊時，一金屬層32(例如是銅金屬)可電鍍在被溝槽或開口30a所曝露的電鍍用種子層28上，在第22B圖中的金屬層32的規格說明及其製程可參考第15E圖、第15J圖及第15K圖中的金屬層32的規格說明及其製程。或者，在形成第一型微金屬柱或凸塊時，一金屬層32(例如是銅金屬)可電鍍在被溝槽或開口30a所曝露的電鍍用種子層28上及一銲錫層/銲錫凸塊33可被電鍍在金屬層32上，金屬層32及銲錫層/銲錫凸塊33的規格說明及其製程可參考第15E圖中的金屬層32及銲錫層/銲錫凸塊33的規格說明及其製程
接著，如第22C圖所示，大部分的光阻層30可使用一含有氨基的有機溶劑移除，去除光阻層30的製程可參考如第15F圖所示之製程。
接著，如第22D圖所示，形成在黏著/種子層580的電鍍種子層28上及形成在金屬層32上的光阻層581用於形成第二型微金屬柱、凸塊或金屬蓋的的第一型微金屬柱或凸塊，在 第22D圖中的光阻層581之材質及其形成方法可參考第15D圖中光阻層30的材質及其形成方法，在光阻層581的每一開口581a中可對準其中之一開口36a及其中之一開口14a，可依之後的製程形成封裝穿孔(through package vias,TPVs)金屬在開口581a中，其中一開口581a曝露出位在底部之黏著/種子層580的電鍍種子層28，且此開口581a可延伸至圍繞該開口36a周圍的聚合物層36的環形區域，此光阻層581的厚度例如介於5μm至300μm之間，介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間。
接著，如第22E圖所示，用於形成TPVs的一金屬層582，例如是銅，可電鍍在由開口581a所曝露的電鍍用種子層28上，例如，用於形成TPVs之金屬層582可經由電鍍一銅層在由開口581a所曝露的黏著/種子層580的電鍍用種子層28(由銅材質所製成)上，其厚度例如介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間。
接著，如第22F圖所示，大部分的光阻層581可使用一含有氨基的有機溶劑去除，然後將未在金屬層32及金屬層(用於形成TPVs)582下方的黏著/種子層580的電鍍電鍍種子層28及黏著層26蝕刻去除，此去除光阻層581及蝕刻黏著/種子層580的製程可參考如第15F圖中去除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此微型金屬柱或凸塊34及直通聚合物金屬栓塞(TPVs)582可形成在中介載板551上。
(2)用於形成TPVs及微型凸塊在中介載板上的第二實施例
或者，金屬栓塞(TPVs)582可形成在微型金屬柱或凸塊34上，第25A圖至第25E圖為本發明形成TPVs及微型凸塊在中介載板上的製程剖面示意圖，如第25A圖所繪示的步驟係接續如第22A圖的步驟，一光阻層30形成在黏著/種子層580的電鍍用種子層28上，第25A圖中的光阻層30的規格說明及其製程可參考如第15D圖所示的光阻層30的規格說明及其製程，在光阻層30內的每一溝槽或開口30a可對準於其中之一的開口36a及其中之一的開口14a，該些微型金屬柱或凸塊及該些TPVs的接墊可經由執行以下製程而形成在每一溝槽或開口30a內，並且在光阻層30內的每一溝槽或開口30a會曝露出位在每一溝槽或開口30a的底部之黏著/種子層580的電鍍用種子層28，並且可從該開口36a延伸至圍繞該開口36a周圍的聚合物層36的環形區域。
接著，如第25A圖所示，在形成第二型微型金屬柱或凸塊時，一金屬層32(例如銅)可電鍍在由溝槽或開口30a所曝露的黏著/種子層580之電鍍用種子層28上，以形成該些微型金屬柱或凸塊及該些TPVs的接墊，在第25A圖中的金屬層32的規格說明及其製程可參考如第15E圖、第15J圖及第15K圖中的金屬層32的規格說明及其製程。
接著，如第25B圖所示，大部分的光阻層30可使用一含氨基的有機溶劑去除，此光阻層30去除的製程可參考第15F圖中的去除的製程。
接著，如第25C圖所示，一光阻層581形成在黏著/種子層580的電鍍用種子層28上及金屬層32上。在第25C圖中，光阻層581的規格說明及其製程可參考第15D圖中光阻層30的規格說明及其製程。在光阻層581內的每一開口581a係對準於用於形成其中之一的TPVs之接墊的金屬層32，曝露出位在其底部用於形成其中之一的TPVs之接墊的金屬層32，光阻層581之厚度例如介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介 於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間。
接著，如第25D圖所示，用於形成TPVs的一金屬層582，例如是銅，可電鍍在由開口581a所曝露的用於形成TPVs之接墊的金屬層32上。例如，用於形成TPVs的金屬層582可經由電鍍一銅層在由開口581a所曝露之用於形成TPVs之接墊的金屬層32上，此接墊例如由銅材質製成，在金屬層32上用於形成TPVs之銅層的厚度例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間。
接著，如第25E圖所示，大部分的光阻層81可使用含氨基的有機溶劑去除，然後將沒有在金屬層32下方的黏著/種子層580之黏著層26及電鍍用種子層28蝕刻去除，此去除光阻層581及蝕刻黏著/種子層580的製程可參考如第15F圖中去除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此微型金屬柱或凸塊34及直通聚合物金屬栓塞(TPVs)582可形成在中介載板551上。
(3)用於COIP邏輯運算驅動器的封裝
接著，如第22G圖或第23A圖所示，如第15H圖、第15I圖、第16J圖至第16M圖或第17圖中的每一半導體晶片100具有其第一型微型金屬柱或凸塊34可接合至如第22F圖或第25E圖中中介載板551的第二型微型金屬柱或凸塊34，以產生如第22H圖或第23A圖中的複數接合連接點563。或者，如第15H圖、第15I圖、第16J圖至第16M圖或第17圖中的每一半導體晶片100具有其第一型微型金屬柱或凸塊34可接合至如第22F圖中的的第一型微型金屬柱或凸塊34，以產生如第22H圖或第23A圖中的複數接合連接點563。或者，如第15H圖、第15I圖、第16J圖至第16M圖或第17圖中的每一半導體晶片100具有其第二型微型金屬柱或凸塊34可接合至如第22F圖中的中介載板551的第一型微型金屬柱或凸塊34，以產生如第22H圖或第23A圖中的複數接合連接點563，此接合的製程可參考如第18K圖或第19M圖中半導體晶片100的微型金屬柱或凸塊34接合至中介載板551的微型金屬柱或凸塊34的製程。
[00633]接著，如第22H圖及第22I圖所示或第23A圖所示，一底部填充膠564(例如是環氧樹脂或化合物)可利用點膠機(dispenser)以滴注(dispensing)方式將底部填充膠564填入半導體晶片100與如第22F圖或第25E圖中中介載板551之間的一間隙中，然後在等於或高於100℃、120℃或150℃的溫度下將底部填充膠564固化。第22I圖為本發明實施例點膠機移動以將底部填充膠注入在半導體晶片與中介載板之間的間隙的路徑上視圖，如第22I圖所示，一點膠機可延著多個路徑584移動，其中每一個路徑584設置在排成一行的金屬栓塞(TPVS)582與其中之一的半導體晶片100之間，藉以滴注底部填充膠564而流入半導體晶片100與中介載板551之間的間隙內，如第22H圖或第23A圖所示。
接著，如第22J圖或第23A圖所示，透過晶圓或面板製程，一聚合物層565(例如是樹脂或化合物)可經由旋轉塗佈、網版印刷、點膠或灌模方式填入至相鄰之二半導體晶片100之間的間隙中及相鄰之二金屬栓塞(TPVS)582之間的間隙中，並且覆蓋半導體晶片100的側壁100a及金屬栓塞(TPVs)582的末稍端，聚合物層565的規格說明及其製程可參考如第18N圖或第19P圖中聚合物層565的規格說明及其製程。
接著，如第22K圖或第23A圖所示，可利用一化學機械研磨(CMP)、研磨或拋光 的方式去除聚合物層565的上層部分及半導體晶片100的上層部分，以及平坦化聚合物層565的上表面，直到全部的TPVs 582的末稍端全部曝露於外。
接著，如第22L圖或第23A圖所示，可利用CMP製程或晶圓背面研磨製程研磨如第22F圖或第25E圖中的中介載板551的背面551a，直到每一金屬栓塞558曝露於外，亦即將在其背面的其絕緣層555移除以形成一絕緣襯圍繞其黏著/種子層556及銅層557的周圍，且其銅層557的背面或其黏著/種子層556的黏著層的背面或電鍍用種子層的背面曝露於外。
接著，如第22M圖所示，如第18Q圖中的聚合物層585可形成在設有第一型金屬栓塞558之中介載板551的背面上，且如第18R圖至第18V圖中的金屬柱或凸塊570可形成在設有第一型金屬栓塞558之中介載板551的背面上，聚合物層585的規格說明及其製程可參考如第18Q圖的聚合物層585的規格說明及其製程，金屬柱或凸塊570的規格說明及其製程可參考如第18R圖至第18V圖中的金屬柱或凸塊570的規格說明及其製程。在此實施例中，直通封裝體金屬栓塞(TPVS)582可形成在聚合物層36上及形成在如第22F圖中第一交互連接線結構(FISIP)560中最頂層的一金屬接墊、線及交互連接線8上，或者，如第25E圖所示，直通封裝體金屬栓塞(TPVs)582可形成在用於TPVs的接墊之金屬層32上。
或者，如第23A圖所示，如第19S圖中的金屬柱或凸塊570可形成在設有第二型金屬栓塞558之中介載板551的背面上，金屬柱或凸塊570的規格說明及其製程可參考如第19S圖中的金屬柱或凸塊570的規格說明及其製程。在此實施例中，直通封裝體金屬栓塞(TPVS)582可形成在聚合物層36上及形成在如第22F圖中第一交互連接線結構(FISIP)560中最頂層的一金屬接墊、線及交互連接線8上，或者，如第25E圖所示，直通封裝體金屬栓塞(TPVs)582可形成在用於TPVs的接墊之金屬層32上。
接著，如第22M圖或第23A圖中的封裝結構可經由雷射切割製程或經由機械切割製程而被分離或切割成複數單一晶片封裝，如第22N圖或第23B圖中的標準商業化COIP邏輯驅動器300或單層封裝邏輯運算驅動器。
或者，如第23A圖所示，如第19R圖至第18V圖中的複數金屬柱或凸塊570可形成在中介載板551的一背面上，其中金屬柱或凸塊570係由第二型金屬栓塞558形成，金屬柱或凸塊570的規格說明及其製程可參考如第19R圖中的相同的規格說明及其製程，在此範例中，金屬栓塞(TPVs)582可形成在聚合物層36上及形成在如第22F圖中第一交互連接線結構(FISIP)560中最頂層的金屬接墊、線及交互連接線8上，或者，如第25E圖所示，金屬栓塞(TPVs)582可形成在金屬層32上用於TPVs的接墊。
接著，如第22M圖或第23A圖中的封裝結構可經由雷射切割製程或經由機械切割製程而被分離、切割成複數單一晶片封裝，也就是如第22N圖或第23B圖中的標準商業化COIP邏輯驅動器300或單層封裝邏輯運算驅動器。
或者，如第22O圖及第23C圖所示，在中介載板551的背面形成微型金屬柱或凸塊34後，如第22M圖或第23C圖所示，銲錫凸塊578可經由網版印刷或錫球接合的方式形成在曝露的金屬栓塞(TPVs)582末端，接著形成具有焊錫銅凸塊578的封裝結構可經由雷射切割製程或經由機械切割製程而被分離、切割成複數單一晶片封裝，也就是如第22O圖或第23C圖的標準商業化COIP邏輯驅動器300或單層封裝邏輯運算驅動器。此焊錫銅凸塊578可接合/連接至一外界電子元件，以將標準商業化COIP邏輯驅動器300連接至外界電子元件，形成焊錫銅凸 塊578的材質可包括無铅焊錫，其可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，每一焊錫銅凸塊578從聚合物層565的背面565a凸起一高度係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高於或等於75μm、50μm、30μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，其中之一焊錫銅凸塊578至其最近的其中之一焊錫銅凸塊578具有一最小空間(間距)尺寸係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如第22N圖、第22O圖、第23B圖或第23C圖中的標準商業化COIP邏輯驅動器300可是具有一定寬度、長度和厚度的正方形或矩形。對於標準商業化COIP邏輯驅動器300的形狀及尺寸可設定一工業化標準，例如標準商業化COIP邏輯驅動器300標準形狀可以是正方形，其寬度大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，標準商業化COIP邏輯驅動器300標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，及其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。另外，位在邏輯驅動器300中中介載板551背面的金屬柱或凸塊570具有一標準腳位，例如在MxN的區域陣列中，在二相鄰金屬柱或凸塊570之間具有一標準尺寸的間距或間隔，金屬柱或凸塊570的位置也位在一標準位置上。
用於COIP邏輯運算驅動器的POP封裝
第24A圖至第24C圖為本發明實施例製造封裝體上堆疊封裝體(POP)的製程示意圖，如第24A圖至第24C圖所示，當如第22N圖或第23B圖的上層的單層封裝邏輯運算驅動器接合在下層的單層封裝邏輯驅動器300時，在下層的單層封裝邏輯驅動器300之聚合物層565內之直通封裝體金屬栓塞(TPVS)582可以連接至位在該下層的單層封裝邏輯驅動器300之背面處的上層的單層封裝邏輯驅動器300之電路、交互連接線金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)複數元件，POP的製程如下所示：首先，如第24A圖所示，複數下層的單層封裝邏輯驅動器300(在圖中只顯示一個)之金屬柱或凸塊570係接合至電路載體或基板110的複數位在其上側的金屬接墊109上，電路載體或基板110例如是PCB板、BGA板、軟性基板或薄膜、或陶瓷基板，底部填充材料114可填入電路載體或基板110與下層的單層封裝邏輯驅動器300之間的間隙中，或者，亦可以省去位於電路載體或基板110與下層的單層封裝邏輯驅動器300之間的底部填充材料114。接著，利用表 面貼裝技術(surface-mount technology,SMT)可分別地將複數上層的單層封裝邏輯驅動器300(圖中只顯示一個)接合至下層的單層封裝邏輯驅動器300上。
對於SMT製程，焊錫、焊膏或助焊劑112可先印刷在下層的單層封裝邏輯驅動器300之TPVs 582的背面582a上，接著，如第24B圖所示，在上層的單層封裝邏輯驅動器300之金屬柱或凸塊570可放置在焊錫、焊膏或助焊劑112上。接著，利用迴焊或加熱製程使上層的單層封裝邏輯驅動器300的金屬柱或凸塊570接合至下層的單層封裝邏輯驅動器300的金屬栓塞(TPVS)582上。接著，底部填充材料114可填入於上層的單層封裝邏輯驅動器300與下層的單層封裝邏輯驅動器300之間的間隙中，或者，亦可以省去位於上層的單層封裝邏輯驅動器300與下層的單層封裝邏輯驅動器300之間的底部填充材料114。
接著，可選擇性地進行下列步驟，如第24B圖所示，其它如第22N圖或第23B圖中的複數單層封裝邏輯驅動器300的金屬柱或凸塊570可使用SMT製程接合至該些上層的單層封裝邏輯驅動器300的直通封裝體金屬栓塞(TPVs)582上，然後底部填充材料114可選擇性地形成在其二者之間的間隙中，該步驟可以重複多次以形成三個或三個以上的單層封裝邏輯驅動器300堆疊在電路載體或基板110上。
接著，如第24B圖所示，複數焊錫球325可植球在電路載體或基板110的背面，接著，如第24C圖所示，電路載體或基板110可經由雷射切割或機械切割的方式被切割分離成複數單獨基板單元113，其中單獨基板單元113例如是PCB板、BGA板、軟性電路基板或薄膜、或陶瓷基板，因此可將數目i個的單層封裝邏輯驅動器300堆疊在單獨基板單元113上，其中i係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，如第24D圖至第24F圖為本發明實施例製造封裝體上堆疊封裝體(POP)的製程示意圖，如第24D圖及第24E圖所示，在分離成複數下層的單層封裝邏輯驅動器300之前，如第22N圖或第23B圖中複數上層的單層封裝邏輯驅動器300的金屬柱或凸塊570可經由SMT製程接合至如第22M圖或第23A圖所示在晶圓或面板製程中的直通封裝體金屬栓塞(TPVs)582上。
接著，如第24E圖所示，底部填充材料114可填入於如第22N圖或第23B圖中每一上層的單層封裝邏輯驅動器300與如第22M圖或第23A圖所示之晶圓或面板之間的間隙中，或者，亦可以省去填入於如第22N圖或第23B圖中每一上層的單層封裝邏輯驅動器300與如第22M圖或第23A圖所示之晶圓或面板之間的底部填充材料114。
接著，可選擇性地進行下列步驟，如第24E圖所示，其它如第22N圖或第23B圖中的複數單層封裝邏輯驅動器300的金屬柱或凸塊570可使用SMT製程接合至該些上層的單層封裝邏輯驅動器300的直通封裝體金屬栓塞(TPVs)582上，然後底部填充材料114可選擇地形成在其二者之間的間隙中，此步驟可重覆數次形成二個或二個以上的單層封裝邏輯驅動器300堆疊在如第22M圖或第23A圖所示之晶圓或面板上。
接著，如第24F圖所示，如第22M圖或第23A圖所示之晶圓或面板可經由雷射切割或機械切割的方式分離成複數下層的單層封裝邏輯驅動器300，由此，可將數目i個的單層封裝邏輯驅動器300堆疊在一起，其中i係大於或等於2個、3個、4個、5個、6個、7個或8個。接著，堆疊在一起的單層封裝邏輯驅動器300中最下層的一個的金屬柱或凸塊570可接合至如第24B圖中電路載體或基板110的複數位在其上側的金屬接墊109上，電路載體或基板110例如是BGA基板。接著，底部填充材料114可填入於電路載體或基板110與最下層的單層封裝邏輯驅 動器300之間的間隙中，或者，亦可以省去位在電路載體或基板110與最下層的單層封裝邏輯驅動器300之間的底部填充材料114。接著，複數焊錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第24C圖所示，被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜、或陶瓷基板)，因此可將數目i個的單層封裝邏輯驅動器300堆疊在單獨基板單元113上，其中i係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有直通封裝體金屬栓塞(TPVs)582的單層封裝邏輯驅動器300可在垂直方向上堆疊以形成標準型式或標準尺寸的POP封裝，例如，單層封裝邏輯驅動器300及其下面提到的組合可以是正方形或長方形，其具有一定的寬度、長度及厚度，單層封裝邏輯驅動器300的形狀及尺寸具有一工業標準，例如單層封裝邏輯驅動器300的標準形狀及其下面提到的組合為正方形時，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，單層封裝邏輯驅動器300及其下面提到的組合的標準形狀為長方形時，其寬度係大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度係大於或等於5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、40mm或50mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
具有TPVs及BISD的晶片封裝實施例
或者，COIP邏輯驅動器300的背面金屬交互連接線結構(BISD)可設有位在半導體晶片100之背面的交互連接線，第26A圖至第26M圖為本發明實施例COIP邏輯運算驅動器的背面金屬交互連接線結構的製程示意圖。
在第22K圖的步驟後，請參考第26A圖所示，利用例如旋塗、網板印刷、點膠或灌模方式可形成聚合物層97(也就是絕緣介電層)在半導體晶片100的背面上及在聚合物層565的背面565a上，在聚合物層97內的開口97a可形成在金屬栓塞(TPVs)582的末端上方以曝露出TPVs的末端，聚合物層97可例如可包括聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層97可包括有機材質，例如一聚合物或含碳的化合物材質，聚合物層97可以是光感性材質，且可用作光阻層，藉以圖案化複數開口97a在聚合物層97中，且通過後續執行的製程可形成複數金屬栓塞在開口97a中，亦即聚合物層97可經由塗佈、光罩曝光及之後的顯影步驟形成有開口97a在其中的聚合物層。接著，聚合物層97(也就是絕緣介電層)在一溫度下固化(硬化)，例如溫度係高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，聚合物層97在固化後的厚度例如介於2μm至50μm之間、介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或是厚度大於或等於2μm、3μm、5μm、10μm、20μm或30μm，聚合物層97可添加一些介電顆粒或玻璃纖維，聚合物層97的材料及其形成方法可以參考聚合物層36的材料及其形成方法，如圖15I所示。
接著，在聚合物層97上及直通封裝體金屬栓塞(TPVS)582之所暴露出的末端上以形成背面金屬交互連接線結構(BISD)79，如第26B圖所示，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層81可濺鍍在聚合物層97上及在直 通封裝體金屬栓塞(TPVs)582的末端上，黏著層81的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層81可經由原子層沉積(ALD)製程、化學氣相沉積(CVD)製程或蒸鍍製程形成，例如，黏著層可經由化學氣相沉積(CVD)方式形成鈦(Ti)層或氮化鈦(TiN)層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)在聚合物層97上及在直通封裝體金屬栓塞(TPVs)582的末端上。
接著，如第26B圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層83可濺鍍在黏著層81的整個表面上，或者，電鍍用種子層83可經由原子層沉積(ATOMIC-LAYER-DEPOSITION(ALD))製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層83有益於在其表面上電鍍形成一金屬層，因此，電鍍用種子層83的材質種類會隨著電鍍用種子層83上電鍍的金屬層之材質而變化，當一銅層被電鍍在電鍍用種子層83上時，銅金屬則為電鍍用種子層83優先選擇的材質。例如，電鍍用種子層83形成在黏著層81上或上方，可經由濺鍍或CVD化學沉積方式形成材質為銅的電鍍用種子層83(其厚度例如介於3nm至300nm之間或介於10nm至120nm之間)在黏著層81上。該黏著層81及電鍍用種子層83可構成黏著/種子層579。
如第26C圖所示，厚度介於5μm至50μm之間的光阻層75(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層579的電鍍用種子層83上，光阻層75經由曝光、顯影等製程形成複數溝槽或開孔75a在光阻層75內並曝露電鍍用種子層83，其中利用1X步進器、1X接觸式對準器或雷射掃描器可將波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的照光在光阻層75上而曝光光阻層75，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層75上，然後顯影經曝露的光阻層75，之後可使用氧氣電漿(O2 plasma)或含小於2000PPM之氟及氧的電漿移除殘留在黏著/種子層579的電鍍用種子層83上的聚合物材質或其它污染物，使得光阻層75可被圖案化而形成複數溝槽或複數開孔75a於光阻層75中，並曝露黏著/種子層579的電鍍用種子層83，經由後續要執行的步驟(製程)可形成金屬接墊、金屬線或連接線在溝槽或開孔75a內及在黏著/種子層579的電鍍用種子層83上，位在光阻層75內其中之一的溝槽或開孔75a的區域可涵蓋位在聚合物層97內其中之一的溝槽或開孔97a的整個區域。
接著，如第26D圖所示，金屬層85(例如銅)電鍍形成在溝槽或開孔75a所曝露的黏著/種子層579的電鍍用種子層83(由銅材質所製成)上。例如，可經由電鍍方式形成金屬層85在由溝槽或開孔75a所曝露的黏著/種子層579的電鍍用種子層83(銅材質製成)上，此金屬層85的厚度例如介於5μm至80μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間。接著，如第26E圖所示，在形成金屬層85之後，大部分的光阻層75可被移除，接著沒有在金屬層85下方的黏著層81及電鍍用種子層83會被蝕刻去除，其中移除光阻層75及蝕刻電鍍用種子層83及黏著層81的製程可分別參考如第15F圖中所揭露之移除光阻層30及蝕刻電鍍電鍍種子層28及黏著層26的製程，因此，黏著層81、電鍍用種子層83及電鍍的金屬層85可圖案化以形成交互連接線金屬層77在聚合物層97上及在聚合物層97內的複數開口97a內，交互連接線金屬層77可以在聚合物層97之開口97a內形成有複數金屬栓塞77a及可以在聚合物層97上形成有複數金屬接墊、金 屬線或連接線77b。
接著，如第26F圖所示，聚合物層87(也就是絕緣或金屬間介電層層)形成在聚合物層97及金屬層85上，且在聚合物層87內的複數開口87a係位在交互連接線金屬層77的連接點之上方，聚合物層87的厚度例如介於3μm至30μm之間或介於5μm至15μm之間，聚合物層87可添加一些介電顆粒或玻璃纖維，聚合物層87的材質及其形成方法可以參考第26A圖或第15I圖中所示的聚合物層97或聚合物層36的材質及其形成方法。
如第26B圖至第26E圖所繪示的交互連接線金屬層77的形成過程與聚合物層87的形成過程可多次交替的執行以形成如第26G圖中的背面金屬交互連接線結構(BISD)79，如第26G圖所示，背面金屬交互連接線結構(BISD)79之上層的交互連接線金屬層77，可具有位在聚合物層87之開口87a內的其複數金屬栓塞77a及位在聚合物層87上的其複數金屬接墊、金屬線或連接線77b，上層的交互連接線金屬層77可通過位在聚合物層87之開口87a內的上層之交互連接線金屬層77的金屬栓塞77a連接至下層的交互連接線金屬層77，背面金屬交互連接線結構(BISD)79之最下層的交互連接線金屬層77可具有位在聚合物層97之開口97a內及在位直通封裝體金屬栓塞(TPVS)582上之金屬栓塞77a及位在聚合物層97上之複數金屬接墊、金屬線或連接線77b。
接著，如第26H圖所示，複數金屬/銲錫凸塊583可選擇性地形成在最上層的交互連接線金屬層77的接墊77e上，其中此接墊77e被BISD 79之最上層的聚合物層87曝露，金屬/銲錫凸塊583可以是下列五種型式金屬柱或凸塊570之任一種型式，如第18R圖至第18V圖及第19S圖所繪示的內容。金屬/銲錫凸塊583的規格說明及其製程可參考如第18R圖至第18V圖及第19S圖中金屬柱或凸塊570的規格說明及其製程。
每一型之第一型至第三型金屬/銲錫凸塊583可分別參考如第18R圖至第18U圖中第一型金屬柱或凸塊570至第三型金屬柱或凸塊570的規格說明，第一型至第三型金屬/銲錫凸塊583具有一黏著/種子層566，此黏著/種子層566具有形成在最頂層的交互連接線金屬層77的金屬接墊77e上之黏著層566a及形成在該黏著層566a上的電鍍用種子層566b，第一型至第三型金屬/銲錫凸塊583具有一金屬層568形成在黏著/種子層566的電鍍用種子層566b上。第四型金屬/銲錫凸塊583可參考如第18R圖至第18V圖中第四型金屬柱或凸塊570的規格說明，其具有一黏著/種子層566，此黏著/種子層566具有形成在最頂層的交互連接線金屬層77的金屬接墊77e上之黏著層566a及形成在該黏著層566a上的電鍍用種子層566b，第四型金屬/銲錫凸塊583具有形成在黏著/種子層566的電鍍用種子層566b上之金屬層568及形成在金屬層568上的銲錫球或凸塊569。第五型金屬/銲錫凸塊583可參考如第19S圖中第五型金屬柱或凸塊570的規格說明，其具有焊錫凸塊直接形成在最上層的交互連接線金屬層77的金屬接墊77e上。
或者，金屬/銲錫凸塊583可被省略而不形成在最上層的交互連接線金屬層77的金屬接墊77e上。
接著，如第26I圖所示，如第22F圖或第25D圖中的中介載板551的背面551a經由化學機械研磨製程或一晶圓背面研磨製程進行研磨，直到每一金屬栓塞558曝露，也就是在其背面的絕緣層555會被去除而形成一絕緣襯圍繞在其黏著/種子層556及銅層557周圍，且其銅層557的背面或其黏著/種子層556的電鍍用種子層或黏著層的背面曝露於外。
接著，如第26J圖所示，如第18R圖至第18V圖中的複數金屬柱或凸塊570可形成 在中介載板551的一背面，其中金屬柱或凸塊570具有如第22F圖或第25E圖中的第一型金屬栓塞558，金屬柱或凸塊570的規格說明及其製程可參考如第18R圖至第18V圖中相同的規格說明及其製程。在沒有如第26J圖所示的金屬/銲錫凸塊583形成在最頂端的交互連接線金屬層77的其中之一金屬接墊77e上的情況下，所得到的結構如第26L圖所示。
或者，如第27A圖所示，如第19R圖中的複數金屬柱或凸塊570可形成在中介載板551的一背面，其中金屬柱或凸塊570具有第二型金屬栓塞558，金屬柱或凸塊570的規格說明及其製程可參考如第19R圖中相同的規格說明及其製程。或者，金屬栓塞(TPVs)582可形成在如第25E圖中的金屬層32上，在沒有如第26J圖所示的金屬/銲錫凸塊583形成在最頂端的交互連接線金屬層77的其中之一金屬接墊、金屬線或連接線77b上的情況下，所得到的結構如第27C圖所示。
接著，如第26J圖或第27A圖中的封裝結構可經由雷射切割製程或經由機械切割製程而被分離、切割成複數單一晶片封裝，也就是如第26K圖或第27B圖中的標準商業化COIP邏輯驅動器300或單層封裝邏輯運算驅動器。在沒有如第26K圖及第27B圖所示的金屬/銲錫凸塊583形成在最頂端的交互連接線金屬層77的其中之一金屬接墊、金屬線或連接線77b上的情況下，所得到的結構如第26M圖及第27D圖所示。
如第26K圖及第27B圖所示，金屬/銲錫凸塊583或金屬接墊77e可形成在(1)在COIP邏輯驅動器300的每二相鄰半導體晶片100之間的複數間隙之上方；(2)COIP邏輯驅動器300的外圍區域的上方及COIP邏輯驅動器300的半導體晶片100的邊緣之外側的上方；(3)半導體晶片100的背面之上方。BISD 79可包括1層至6層或2層至5層的交互連接線金屬層77，BISD 79的每一交互連接線金屬層77的金屬接墊、線或連接線77b具有僅位在其底部處之黏著/種子層579的黏著層81及電鍍用種子層83，而黏著/種子層579的黏著層81及電鍍用種子層83並未形成位其側壁處。
如第26K圖及第27B圖所示，BISD 79的每一交互連接線金屬層77的金屬接墊、線或連接線77b的厚度例如介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度大於或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，其寬度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度大於或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，在BISD 79的二相鄰複數交互連接線金屬層77之間的每一聚合物層87的厚度例如介於0.3μm介於50μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度大於或等於0.3μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，在聚合物層87之開口87a內的複數交互連接線金屬層77的金屬栓塞77a的厚度或高度例如介於3μm至50μm之間、3μm至30μm之間、3μm至20μm之間、3μm至15μm之間或厚度高於或等於3μm、5μm、10μm、20μm或30μm。
第26N圖為本發明實施例一金屬平面之上視圖，如第26N圖所示，交互連接線金屬層77可包括金屬平面77c及金屬平面77d分別用作為電源平面及接地平面，其中金屬平面77c及金屬平面77d的厚度例如係介於5μm介於50μm之間、介於5μm至30μm之間、介 於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm，金屬平面77c及金屬平面77d可設置成交錯或交叉型式，例如可設置成叉形(fork shape)的型式，也就是每一金屬平面77c及金屬平面77d具有複數平行延伸部及連接該些平行延伸部的一縱向連接部，其中之一的金屬平面77c及金屬平面77d的水平延伸部可排列在其中之另一個的二相鄰之水平延伸部之間，或者，如第26K圖及第27B圖所示，其中之一的交互連接線金屬層77(例如為最上層)可包含一金屬平面，用作為散熱器，其厚度例如介於5μm至50μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm。
對直通封裝體金屬栓塞(TSVs)，金屬接墊及金屬柱或凸塊進行編程
如第26K圖、第26M圖、第27B圖及27D圖所示，利用在一或多個DPI IC晶片410中的一或多個記憶體單元362可編程其中之一直通封裝體金屬栓塞(TPVs)582，亦即其中一或多個記憶體單元362可被編程以切換開啟或關閉分布在一或多個DPI IC晶片410內如第3A圖至第3C圖及第9圖所示的交叉點開關379，以形成一信號路徑，從該其中之一直通封裝體金屬栓塞(TPVS)582經由晶片間交互連接線371的一或多個可編程交互連接線361延伸至如第11A圖至第11N圖中在邏輯驅動器300內任一標準商業化FPGA IC晶片200、專用I/O晶片265、VM IC晶片324、非揮發性記憶體(NVM)IC晶片250、高速高頻寬的記憶體(HBM)IC晶片251、DRAM IC晶片321、PC IC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其中晶片間交互連接線371係由中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27及/或背面金屬交互連接線結構(BISD)79的交互連接線金屬層77所構成，因此直通封裝體金屬栓塞(TPVs)582係為可被編程的。
另外，如第26K圖、第26M圖、第27B圖及第27D圖所示，利用在一或複數DPI IC晶片410內的一或複數記憶體單元362可編程其中之一金屬柱或凸塊570，亦即其中一或複數記憶體單元362可被編程以切換開啟或關閉分布在一或複數DPI IC晶片410中如第3A圖至第3C圖及第9圖所示的交叉點開關379，以形成一信號路徑，從其中之一金屬柱或凸塊570經由晶片間交互連接線371的一或多個可編程交互連接線361延伸至第11A圖至第11N圖中單層封裝邏輯驅動器300內任一複數標準商業化FPGA IC晶片200、複數專用I/O晶片265、VM IC晶片324、複數處理IC晶片及複數PC IC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其中晶片間交互連接線371可由中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27及/或背面金屬交互連接線結構(BISD)79的交互連接線金屬層77所構成，因此金屬柱或凸塊570係為可被編程的。
如第26M圖及第27D圖所示，利用在一或複數DPI IC晶片410內的一或複數記憶體單元362可編程其中之一金屬接墊77e，亦即其中一或複數記憶體單元362可被編程以切換開 啟或關閉分布在一或複數DPI IC晶片410中如第3A圖至第3C圖及第9圖所示的交叉點開關379，以形成一信號路徑，從其中之一金屬接墊77e經由晶片間交互連接線371的一或多個可編程交互連接線361延伸至第11A圖至第11N圖中單層封裝邏輯驅動器300內任一複數標準商業化FPGA IC晶片200、複數專用I/O晶片265、複數VM IC晶片324、複數處理IC晶片及複數PC IC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其中晶片間交互連接線371係由中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27及/或背面金屬交互連接線結構(BISD)79的交互連接線金屬層77所構成，因此金屬接墊77e係為可被編程的。
用於具有中介載板及BISD的邏輯運算驅動器的交互連接線
第28A圖至第28C圖為本發明實施例各種在單層封裝邏輯運算驅動器內的交互連接線網之剖面示意圖。
如第28C圖所示，中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27可連接一或複數金屬柱或凸塊570至半導體晶片100，及連接半導體晶片100至另一半導體晶片100。對於第一種情況，中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27組成背面金屬交互連接線結構(BISD)79的交互連接線金屬層77及直通封裝體金屬栓塞(TPVS)582可組成一第一交互連接線網411，使金屬柱或凸塊570相互連接、使半導體晶片100相互連接及使金屬接墊77e相互連接，該些複數金屬柱或凸塊570、該些半導體晶片100及該些金屬接墊77e可經由第一交互連接線網411連接在一起，第一交互連接線網411可以是用於傳送訊號的訊號匯流排(bus)、或是用於電源或接地供應的電源或接地平面或匯流排。
如第28A圖所示，對於第二種情況，中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27可組成一第二交互連接線網412，使金屬柱或凸塊570相互連接及使位於其中一半導體晶片100與中介載板551之間的接合連接點563相互連接，該些金屬柱或凸塊570及接合連接點563可經由第二交互連接線網412連接在一起，第二交互連接線網412可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地平面或匯流排。
如第28A圖，對於第三種情況，中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27可組成一第三交互連接線網413，連接其中之一金屬柱或凸塊570至其中之一接合連接點563，第三交互連接線網413可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地平面或匯流排。
如第28A圖所示，對於第四種情況，中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27可組成一第四交互連接線網414，並不會連接至單層封裝邏輯驅動器300的任一金屬柱或凸塊570，但會使半導 體晶片100相互連接，第四交互連接線網414可以是用於訊號傳輸的晶片間交互連接線371的可編程交互連接線361。
如第28A圖所示，對於第五種情況，中介載板551的第一交互連接線結構(FISIP)560及/或第二交互連接線結構(SISIP)588的交互連接線金屬層6及/或27可組成一第五交互連接線網415，不連接至單層封裝邏輯驅動器300的任一金屬柱或凸塊570，但會使位於其中一半導體晶片200與中介載板551之間的接合連接點563相互連接，第五交互連接線網415可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地匯流排。
如第28A圖至第28C所示，背面金屬交互連接線結構(BISD)79的交互連接線金屬層77可通過直通封裝體金屬栓塞(TPVs)582連接至中介載板551的第二交互連接線結構(SISIP)588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層27及/或6。例如，背面金屬交互連接線結構(BISD)79之第一群組金屬接墊77e可依序通過BISD 79的交互連接線金屬層77、直通封裝體金屬栓塞(TPVs)582及中介載板551的第二交互連接線結構(SISIP)588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層27及/或6連接至其中一半導體晶片100，如第一交互連接線網411所示的連線結構及如第28A圖所示的第六交互連接線網419。另外，第一群組金屬接墊77e更依序通過BISD 79的交互連接線金屬層77、直通封裝體金屬栓塞(TPVs)582及中介載板551的第二交互連接線結構(SISIP)588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層27及/或6連接至金屬柱或凸塊570，如第一交互連接線網411所示的連線結構。同時，第一群組金屬接墊77e可通過BISD 79的交互連接線金屬層77相互連接，且依序通過BISD 79的交互連接線金屬層77、直通封裝體金屬栓塞(TPVs)582及中介載板551的第二交互連接線結構(SISIP)588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層27及/或6連接至金屬柱或凸塊570，其中在第一群組中的金屬接墊77e可分成位在其中一半導體晶片100的背面上方之第一次群組及位在其中另一半導體晶片100的背面上方之第二次群組，如第一交互連接線網411所示的連線結構。或者，第一群組金屬接墊77e亦可不連接至單層封裝邏輯驅動器300的任一金屬柱或凸塊570，如第28A圖所示的第六交互連接線網419。
如第28A圖至第28C圖所示，背面金屬交互連接線結構(BISD)79之第二群組金屬接墊77e可不連接至單層封裝邏輯驅動器300的任一半導體晶片100，而依序經由BISD 79的交互連接線金屬層77、直通封裝體金屬栓塞(TPVs)582及中介載板551的第二交互連接線結構(SISIP)588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層27及/或6連接至金屬柱或凸塊570，如第28A圖所示之一第七交互連接線420及如第28B圖所示之一第八交互連接線422。或者，在第二群組內的BISD 79的金屬接墊77e可不連接單層封裝邏輯驅動器300中任一半導體晶片100，但經由BISD 79的交互連接線金屬層77相互連接，且依序經由BISD 79的交互連接線金屬層77、直通封裝體金屬栓塞(TPVS)582及中介載板551的第二交互連接線結構(SISIP)588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層27及/或6連接至金屬柱或凸塊570，其中在第二群組中的複數金屬接墊77e可分成位在其中一半導體晶片100之背面上方的第一次群組及位在其中另一半導體晶片100之背面上方的第二次群組，如第28B圖所示的第八交互連接線422。
如第28A圖至第28C圖所示，背面金屬交互連接線結構(BISD)79的交互連接線金屬層77可包括如第28D圖所示的用於電源供應的電源金屬平面77c及接地金屬平面77d，第28D圖為第28A圖至第28C圖的上視圖，顯示本發明實施例內邏輯運算驅動器的複數金屬接墊的佈局，如第28D圖所示，金屬接墊77e可佈局成一矩陣型式在單層封裝邏輯驅動器300的背面，其中一些金屬接墊77e可與半導體晶片100垂直對齊，第一群組金屬接墊77e以矩陣形式排列在晶片封裝體(也就是單層封裝邏輯驅動器300)的背部表面的中間區域，而第二群組金屬接墊77e係以矩陣形式排列在晶片封裝體(也就是單層封裝邏輯驅動器300)的背部表面的周邊區域，環繞該中間區域。超過90%或80%的第一群組金屬接墊77e可用於電源提供或接地參考，而超過50%或60%的第二群組金屬接墊77e可用於訊號傳輸，第二群組金屬接墊77e可沿著晶片封裝體(也就是單層封裝邏輯驅動器300)的邊緣環狀地排列成一或複數環，例如是1、2、3、4、5或6個環，其中第二群組金屬接墊77e的間距可小於第一群組金屬接墊77e的間距。
或者，如第28A圖至第28C圖所示，BISD 79的交互連接線金屬層77之其中一層(例如是最上層)可包括用於散熱之一散熱平面，直通封裝體金屬栓塞(TPVs)582可作為散熱金屬栓塞，形成在該散熱平面的下方。
用於COIP邏輯運算驅動器的POP封裝
第29A圖至第29F圖為本發明實施例製造一POP封裝製程示意圖，如第29A圖所示，當上面的單層封裝邏輯驅動器300(如第26M圖或第27D圖所示)裝設接合至在下面的單層封裝邏輯驅動器300(如第26M圖或第27D圖所示)，下面的單層封裝邏輯驅動器300b的BISD 79通過由上面的單層封裝邏輯驅動器300的金屬柱或凸塊570耦接至上面的單層封裝邏輯驅動器300的中介載板551，POP封裝製造的製程如以下所示：首先，如第29A圖所示，如第26M圖或第27D圖所繪示的下面的單層封裝邏輯驅動器300(圖中只顯示1個)的金屬柱或凸塊570裝設接合至電路載體或基板110表面的複數金屬接墊109，路載體或基板110例如是PCB基板、BGA基板、軟性電路基板(或薄膜)或陶瓷電路基板，底部填充材料114填入電路載體或基板110與單層封裝邏輯驅動器300底部之間的間隙，或者，可以省略或跳過此填入底部填充材料114的步驟。接著，利用表面貼裝技術(surface-mount technology,SMT)將如第26M圖或第27D圖所繪示的上面的單層封裝邏輯驅動器300(圖中只顯示一個)裝設接合至下面的單層封裝邏輯驅動器300，其中焊錫、焊膏或助焊劑112可以係先印刷形成在下面單層封裝邏輯驅動器300的BISD 79之金屬接墊77e上。
接著，如第29A圖至第29B圖所示，上面的一單層封裝邏輯驅動器300的金屬柱或凸塊570與下層的焊錫、焊膏或助焊劑112接合後，接著如第22B圖所示，可進行一迴焊或加熱製程使上面的單層封裝邏輯驅動器300的金屬柱或凸塊570固定接合在下面的單層封裝邏輯驅動器300的BISD 79之金屬接墊77e上，接著，底部填充材料114可填入上面單層封裝邏輯驅動器300與下面單層封裝邏輯驅動器300之間的間隙中，或者，可將填入底部填充材料114的步驟省略。
在接著可選擇的步驟中，如第29B圖所示，其它複數單層封裝邏輯驅動器300(如第26M圖或第27D圖中所示)的金屬柱或凸塊570可使用表面貼裝技術(surface-mount technology, SMT)裝設接合至上面的複數個單層封裝邏輯驅動器300其中之一單層封裝邏輯驅動器300中BISD 79的金屬接墊77e，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成單層封裝邏輯驅動器300堆疊在三層型式或超過三層型式的結構在電路載體或基板110上。
接著，如第29B圖所示，銲錫球325以植球方式形成在電路載體或基板110的背面，接著，如第29C圖所示，電路載體或基板110被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝邏輯驅動器300堆疊在一基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，第29D圖至第29F圖為本發明實施例製造POP封裝的製程示意圖，如第29D圖及第29E圖所示，如第26M圖或第27D圖所繪示的的頂端的其中之一單層封裝邏輯驅動器300本身的金屬柱或凸塊570使用SMT技術固定或裝設接合在晶圓或面板層級的中介載板551的BISD 79之金屬接墊77e上，其中晶圓或面板層級的BISD 79如第26M圖或第27C圖中所示，其中晶圓或面板層級的BISD 79為切割分離成複數下面單層封裝邏輯驅動器300之前的封裝結構。
接著，如第29E圖所示，底部填充材料114可填入在上面單層封裝邏輯驅動器300與第26M圖或第27C圖中晶圓或面板層級封裝結構之間的間隙中，或者，填入底部填充材料114的步驟可以被跳過。
在接著可選擇的步驟中，如第29E圖所示，其它複數單層封裝邏輯驅動器300(如26M圖或第27D圖中所示)本身的金屬柱或凸塊570可使用表面貼裝技術(surface-mount technology,SMT)裝設接合至上面的複數個單層封裝邏輯驅動器300其中之一單層封裝邏輯驅動器300中BISD 79的金屬接墊77e，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成單層封裝邏輯驅動器300堆疊在二層型式或超過二層型式的第26M圖或第27C圖中晶圓或面板層級封裝結構上。
接著，如第29F圖所示，如第26M圖或第27C圖中晶圓或面板的結構(型式)的結構可經由雷射切割或機械切割分離成複數下面的單層封裝邏輯驅動器300，由此，將i個數目的單層封裝邏輯驅動器300堆疊在一起，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個，接著，堆疊在一起的單層封裝邏輯驅動器300的最底部的單層封裝邏輯驅動器300的金屬柱或凸塊570可裝設接合在如第22A圖中電路載體或基板110上面的的複數金屬接墊109，電路載體或基板110例如是BGA基板，接著，底部填充材料114可填入電路載體或基板110與最底部的單層封裝邏輯驅動器300之間的間隙中，或者填入電路載體或基板110的步驟可跳過省略。接著，銲錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第29C圖所示，被雷射切割或機械切割分離成複數基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝邏輯驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有金屬栓塞(TPVs)582的單層封裝邏輯驅動器300可在垂直方向堆疊以形成標準型式或標準尺寸的POP封裝，例如，單層封裝邏輯驅動器300可以是正方形或長方形，其具 有一定的寬度、長度及厚度，單層封裝邏輯驅動器300的形狀及尺寸具有一工業標準，例如每一單層封裝邏輯驅動器300的標準形狀為正方形時，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，每一單層封裝邏輯驅動器300的標準形狀為長方形時，其寬度係大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度係大於或等於5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、40mm或50mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
用於複數COIP驅動器堆疊在一起的交互連接線
第30A圖至第30C圖為本發明實施例在POP封裝中複數邏輯運算驅動器的各種連接型式剖面示意圖，如第30A圖所示，在POP封裝中，每一單層封裝邏輯驅動器300包括一或複數金屬栓塞(TPVs)582用於作為第一內部驅動交互連接線(first inter-drive interconnects)461堆疊及連接至其它或另一位在上面的一單層封裝邏輯驅動器300及(或)位在下面的一個單層封裝邏輯驅動器300，而不連接或耦接至在POP封裝結構內的任一半導體晶片100，在每一單層封裝邏輯驅動器300中每一第一內部驅動交互連接線461的形成，從頂端至底端分別為(i)BISD 79的一金屬接墊77e；(ii)BISD 79的交互連接線金屬層77之一堆疊部分；(iii)一金屬栓塞(TPVs)582；(iv)SISIP588的交互連接線金屬層27的一堆疊部分；及(v)中介載板551的其中之一金屬栓塞558；(vi)其中之一金屬柱或凸塊570。
或者，如第30A圖所示，在POP封裝的一第二內部驅動交互連接線462可提供類似第一內部驅動交互連接線461的功能，但是第二內部驅動交互連接線462可通過第一交互連接線結構(FISIP)560的交互連接線金屬層6及交互連接線金屬層627連接或耦接至一或複數半導體晶片100。
或者，如第30B圖所示，每一單層封裝邏輯驅動器300提供類似如第30A圖中第一內部驅動交互連接線461的一第三內部驅動交互連接線463，但是第三內部驅動交互連接線463沒有向下堆疊接合至一金屬柱或凸塊570，它是垂直地排列在第三內部驅動交互連接線463下方，以連接一低的單層封裝邏輯驅動器300或基板單元113，其第三內部驅動交互連接線463可耦接至另一或複數金屬柱或凸塊570，它沒有垂直的排列在其金屬栓塞(TPVs)582的下方，但是垂直位在其中之一其半導體晶片100的下方，以連接一低的單層封裝邏輯驅動器300或基板單元113。
或者，如第30B圖所示每一單層封裝邏輯驅動器300可提供一第四內部驅動交互連接線464由以下部分組成，分別為(i)BISD 79本身的交互連接線金屬層77之一第一水平分佈部分；(ii)其中之一金屬栓塞(TPVs)582耦接至第一水平分佈部分的一或複數金屬接墊77e垂直位在一或複數的本身半導體晶片100上方；(iii)本身的中介載板551的交互連接線金屬層6之一第二水平分佈部分連接或耦接至其金屬栓塞(TPVs)582至一或複數本身的半導體晶片100。第四內部驅動交互連接線464的第二水平分佈部分可耦接至其金屬柱或凸塊570，它沒有垂直排列在其中之一其金屬栓塞(TPVs)582的下方，但垂直的位在一或複數半導體晶片100的下方，連接一低的單層封裝邏輯驅動器300或基板單元113。
或者，如第30C圖所示，每一單層封裝邏輯驅動器300可提供一第五內部驅動交互連接線465，其係由以下組成：(i)本身BISD 79的交互連接線金屬層77的一第一水平分佈部分；(ii)其中之一其金屬栓塞(TPVs)582耦接至第一水平分佈部分的一或複數金屬接墊77e垂直位在一或複數半導體晶片100上方；及(iii)其第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27的一第二水平分佈部分連接或耦接其金屬栓塞(TPVs)582至一或複數半導體晶片100，其第五內部驅動交互連接線465的第二水平分佈部分可不耦接任何金屬柱或凸塊570，而連接一低的單層封裝邏輯驅動器300或基板單元113。
沉浸式IC交互連接線環境(IIIE)
如第30A圖至第30C圖所示，單層封裝邏輯驅動器300可堆疊形成一超級豐富交互連接線結構或環境，其中他們的半導體晶片100代表標準商業化FPGA IC晶片200，而具有如第6A圖至第6J圖可編程邏輯區塊(LB)201及如第3A圖至第3D圖中交叉點開關379的標準商業化FPGA IC晶片200沉浸在超級豐富交互連接線結構或環境中，也就是編程3D沉浸IC交互連接線環境(IIIE)，對於在其中之一單層封裝邏輯驅動器300的標準商業化FPGA IC晶片200，其包括(1)其中之一標準商業化FPGA IC晶片200的第一交互連接線結構(FISC)20之DRAM記憶體驅動器、其中之一標準商業化FPGA IC晶片200的SISC29之交互連接線金屬層27、在其中之一標準商業化FPGA IC晶片200與其中之一單層封裝邏輯驅動器300的中介載板551之間的接合連接點563、其中之一COIP邏輯驅動器300的中介載板551的SISIP588及/或第一交互連接線結構(FISIP)560的的交互連接線金屬層6及/或交互連接線金屬層27(也就是晶片間交互連接線371)、及位在一較低的一個單層封裝邏輯驅動器300與其中之單層封裝邏輯驅動器300之間的金屬柱或凸塊570皆位在可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379的下方；(2)其中之一單層封裝邏輯驅動器300的BISD 79的交互連接線金屬層77及其中之一單層封裝邏輯驅動器300的BISD的銅接墊77e係提供在可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379的上方；及(3)單層封裝邏輯驅動器300的金屬栓塞(TPVs)582提供環繞可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379。
可編程的3D IIIE所提供超級豐富交互連接線結構或環境包括半導體晶片100的第一交互連接線結構(FISC)20、半導體晶片100的SISC 29、在半導體晶片100與其中之一中介載板551之間的接合連接點563、中介載板551、每一COIP邏輯驅動器300的BISD 79、每一COIP邏輯驅動器300的金屬栓塞(TPVs)582及在每二coip邏輯驅動器300之間的金屬柱或凸塊570，以用於建構一三維(3D)交互連接線結構或系統，在水平方向交互連接線結構或系統可經由每一商業化標準商業化標準商業化FPGA IC晶片200的交叉點開關379及每一單層封裝邏輯驅動器300的複數DPI IC晶片410進行編程，此外，在垂直方向的交互連接線結構或系統可由每一商業化標準商業化標準商業化FPGA IC晶片200及每一單層封裝邏輯驅動器300的複數DPI IC晶片410進行編程。
第31A圖至第31B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。對於第31A圖及第31B圖與上述圖示中相同的元件圖號可參考上述圖示中的說明及規格，如第31A圖所示，可編程的3D IIIE與人類的大腦相似或類似，如第6A圖或第6H圖中的邏輯區塊相似或類似神經元或神經細胞，第一交互連接線結構(FISC)20的交互連接 線金屬層6及(或)SISC29的交互連接線金屬層27係相以或類似連接神經元或可編程邏輯區塊/神經細胞的樹突(dendrites)201，用於一標準化商品標準商業化FPGA IC晶片200中的一可編程邏輯區塊(LB)201的輸人的接合連接點563連接至一標準商業化FPGA IC晶片200的小型I/O電路203的小型複數接收器375，與樹突末端處的突觸後細胞相似或類似。對於在一標準商業化FPGA IC晶片200內的二邏輯區塊之間的短距離，其第一交互連接線結構(FISC)20的交互連接線金屬層6和其SISC29的交互連接線金屬層27可建構一交互連接線482，如同一個神經元或神經細胞(可編輯邏輯區塊)201連接到另一個神經元或神經細胞(可編輯邏輯區塊)201的一軸突連接，對於標準商業化FPGA IC晶片200中的兩個之間的長距離、COIP邏輯驅動器300的中介載板551的第一交互連接線結構(FISIP)560及/或SISIP588之交互連接線金屬層6及/或交互連接線金屬層27、COIP邏輯驅動器300的BISD 79之交互連接線金屬層77及COIP邏輯驅動器300的金屬栓塞(TPVs)582可建構如同一個神經元或神經細胞(可編輯邏輯區塊)201連接到另一個神經元或神經細胞(可編輯邏輯區塊)201的一類軸突交互連接線482，位在第一標準商業化FPGA IC晶片200與其中之一中介載板551之間的接合連接點563用於(物理性)連接至類軸突交互連接線482可被編程為連接至一第二標準商業化FPGA IC晶片200的小型I/O電路203的小型驅動器374相似或類似在交互連接線(軸突)482的末端的突觸前細胞。
為了更詳細的說明，如第31A圖所示，標準商業化FPGA IC晶片200的一第一200-1包括邏輯區塊的第一及第二LB1及LB2像神經元一樣，第一交互連接線結構(FISC)20和SISC29像樹突481一樣耦接至邏輯區塊的第一和第二個LB1和LB2以及交叉點開關379編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第一和第二個LB1和LB2，標準商業化FPGA IC晶片200的一第二200-2可包括邏輯區塊201的第三及第四個LB3及LB4像神經元一樣，第一交互連接線結構(FISC)20及SISC29像樹突481耦接至邏輯區塊201的第三及第四LB3及LB4及交叉點開關379編程用於本身的第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊201的第三及第四個LB3及LB4，COIP邏輯驅動器300的一第一邏輯驅動器300-1可包括標準商業化FPGA IC晶片200的第一及第二200-1及200-2，標準商業化FPGA IC晶片200的一第三200-3可包括邏輯區塊的一第五LB5像是神經元一樣，第一交互連接線結構(FISC)20及SISC29像是樹突481耦接至邏輯區塊的第五LB5及本身交叉點開關379可編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第五LB5，標準商業化FPGA IC晶片200的一第四200-4可包括邏輯區塊的一第六LB6像神經元一樣，第一交互連接線結構(FISC)20及SISC29像樹突481耦接至邏輯區塊及交叉點開關379的第六LB6編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第六LB6，COIP邏輯驅動器300的一第二邏輯驅動器300-2可包括標準商業化FPGA IC晶片200的第三及第四200-3及200-4，(1)從邏輯區塊LB1延伸一第一部分由第一交互連接線結構(FISC)20及SISC29的交互連接線金屬層6及交互連接線金屬層27；(2)從第一部分延伸的其中之一接合連接點563；(3)一第二部分，其係經由第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27、中介載板551的SISIP588及/或COIP邏輯驅動器300的一第一邏輯驅動器300-1的金屬栓塞(IPVs)582及/或COIP邏輯驅動器300的一第一邏輯驅動器300-1的BISD 79的交互連接線金屬層77提供，第二部分從其中之一的接合連接點563延伸；(4)該其它的一接合連接點563從第二部分延伸；(5)一第三部分，其係經由第一交互連接線結構(FISC)20及SISC29的交互連接線金屬層 6及交互連接線金屬層27提供，第三部分從其它的一接合連接點563延伸至可編程邏輯區塊LB2，以組成類軸突交互連接線482，類軸突交互連接線482可根據設置在類軸突交互連接線482的交叉點開關379之通過/不通開關258的第一通過/不通開關258-1至第五通過/不通開關258-5的開關編程連接可編程邏輯區塊(LB)201的第一個LB1至邏輯區塊的第二個LB2至第六個LB6，通過/不通開關258的第一個通過/不通開關258-1可排列在標準商業化FPGA IC晶片200的第一個200-1，通過/不通開關258的第二通過/不通開關258-2及第三通過/不通開關258-3可排列在COIP邏輯驅動器300的第一個300-1的DPI IC晶片410內，通過/不通開關258的第四個258-4可排列在標準商業化FPGA IC晶片200的第三個200-3內，通過/不通開關258的第五個258-5可排列在COIP邏輯驅動器300的第二個300-2內的DPI IC晶片410內，COIP邏輯驅動器300的第一個300-1可具有金屬接墊77e通過金屬柱或凸塊570耦接至COIP邏輯驅動器300的第二個300-2，或者，通過/不通開關258的第一個通過/不通開關258-1至第五個258-5設在類軸突交互連接線482上可省略，或者，設在類樹突交互連接線481的通過/不通開關258可略。
另外，如第31B圖所示，類軸突交互連接線482可認定為一樹狀的結構，包括：(i)連接邏輯區塊的第一個LB1的主幹或莖；(ii)從主幹或莖分支的複數分枝用於連接本身的主幹或莖至邏輯區塊的一第二個LB2及第六個LB6；(iii)交叉點開關379的第一個379-1設在主幹或莖與本身每一分枝之間用於切換本身主幹或莖與本身一分枝之間的連接；(iv)從一本身的分枝分支出的複數次分枝用於連接一本身的分枝至邏輯區塊的第五個LB5及第六個LB6；及(v)交叉點開關379的一第二個379-2設在一本身的分枝及每一本身的次分枝之間，用於切換一本身的分枝與一本身的次分枝之間的連接，交叉點開關379的第一個379-1設在一COIP邏輯驅動器300的第一個300-1內的複數DPI IC晶片410，及交叉點開關379的第二個379-2可設在COIP邏輯驅動器300的第二個300-2內的複數DPI IC晶片410內，每一類樹突交互連接線481可包括：(i)一主幹連接至邏輯區塊的第一個LB1至第六個LB6其中之一；(ii)從主幹分支出的複數分枝；(iii)交叉點開關379設在本身主幹與本身每一分枝之間用於切換本身主幹與本身一分枝之間的連接，每一邏輯區塊可耦接至複數類樹突交互連接線481組成第一交互連接線結構(FISC)20的交互連接線金屬層6及SISC29的交互連接線金屬層27，每一邏輯區塊可耦接至一或複數的類軸突交互連接線482的遠端之末端，從其它的邏輯區塊延伸，通過類樹突交互連接線481從每一邏輯區塊延伸。
如第31A圖及第31B圖，每一COIP邏輯驅動器300-1-1及300-2可提供一可用於系統/機器(裝置)計算或處理重配置可塑性或彈性及/或整體結構在每一可編程邏輯區塊(LB)201中除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體的及可變的記憶體單元及複數邏輯運算單元，具有可塑性、彈性及整體性的每一COIP邏輯驅動器300-1-1及300-2包括整體的及可變的記憶體單元及複數邏輯運算單元，用以改變或重新配置記憶體單元內的邏輯功能及/或計算(或運算)架構(或演算法)及/或記憶體(資料或訊息)，COIP邏輯驅動器300-1或300-2的彈性及整體性的特性係相似或類似於人類大腦，大腦或神經具有彈性或整體性，大腦或神經的很多範例可改變(可塑性或彈性)並且在成年時重新配置，上述說明中的COIP邏輯驅動器300-1-1及300-2、標準商業化FPGA IC晶片200-1、標準商業化FPGA IC晶片200-2、標準商業化FPGA IC晶片200-3、標準商業化FPGA IC晶片200-4提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演 算法)的能力，其中係使用儲存在附近的編程記憶體單元(PM)中的記憶(資料或訊息)達成，例如是儲存在用於交叉點開關379或通過/不通開關258(如第7A圖至第7C圖所示)的記憶體單元362中的編程碼，在COIP邏輯驅動器300-1-1及300-2、標準商業化FPGA IC晶片200-1、標準商業化FPGA IC晶片200-2、標準商業化FPGA IC晶片200-3、標準商業化FPGA IC晶片200-4中，記憶(資料或訊息)儲存在PM的記憶體單元，用於改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)，而儲存在記憶體單元中的一些其它記憶僅用於資料或訊息(資料記憶單元，DM)，例如是如第6A圖或第6H圖中用於查找表(LUT)210的記憶體單元490內的每一事件或編程碼或結果值的資料。
例如，第31C圖為本發明實施例用於一重新配置可塑性或彈性及/或整體架構的示意圖，如第31C圖所示，可編程邏輯區塊(LB)201的第三個LB3可包括4個邏輯單元LB31、LB32、LB33及LB34、一交叉點開關379、4組的編程記憶體(PM)單元362-1、362-2、362-3及362-4，其中交叉點開關379可參考如第7B圖中一交叉點開關379。對於第31C圖及第7B圖相同元件標號，在第31C圖所示的元件規格及說明可參考第7B圖所示的元件規格及說明，位在交叉點開關379的4端點的4個可編程交互連接線361可耦接至4個邏輯單元LB31、LB32、LB33及LB34，其中邏輯單元LB31、LB32、LB33及LB34可具有相同的架構如第6A圖或第6H圖中可編程邏輯區塊(LB)201，其中可編程邏輯區塊(LB)201的其輸出Dout或其輸出A0-A3其中之一耦接至在交叉點開關379內位在4端的4個可編程交互連接線361其中之一，每一邏輯單元LB31、LB32、LB33及LB34可耦接4組資料記憶體(DM)單元490-1、490-2、490-3或490-4其中之一用於在每一事性中儲存資料，及/或例如儲存結果值或編程碼作為其查找表(LUT)210，因此可改變或重新配置可編程邏輯區塊(LB)的邏輯功能及/或計算/處理架構或演算法。
COIP邏輯運算驅動器的彈性及整體性係根據複數事件，用於nth個事件，在COIP邏輯運算驅動器的nth個事件之後的整體單元(integral unit,IUn)的nth狀態(Sn)可包括邏輯單元、在nth狀態的PM及DM、Ln、DMn，也就是Sn(IUn,Ln,PMn,DMn)，該nth整體單元IUn可包括數種邏輯區塊、數種具有記憶(內容、資料或資訊等項目)的PM記憶體單元(如項目數量、數量及位址/位置)，及數種具有記憶(內容、資料或資訊等項目)的DM記憶體(如項目數量、數量及位址/位置)，用於特定邏輯功能、一組特定的PM及DM，該nth整體單元IUn係不同於其它的整體單元，該nth狀態及nth整體單元(IUn)係根據nth事件(En)之前的發生先前事件而生成產生。
某些事件可具有大的份量並被分類作為重大事件(GE)，假如nth事件被分類為一GE，該nth狀態Sn(IUn,Ln,PMn,DMn)可被重新分配獲得一新的狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，像是人類大腦在深度睡眠時的重新分配大腦一樣，新產生的狀態可變成長期的記憶，用於一新的(n+1)th整體單元(IUn+1)的該新(n+1)th狀態(Sn+1)可依據重大事件(GE)之後的用於巨大重新分配的演算法及準則，演算法及準則例如以下所示：當該事件n(En)在數量上與先前的n-1事件完全不同時，此En被分類為一重大事件，以從nth狀態Sn(IUn,Ln,PMn,DMn)得到(n+1)th狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，在重大事件En後，該機器/系統執行具有某些特定標準的一重大重新分配，此重大重新分配包括濃縮或簡潔的流程及學習程序：
I.濃縮或簡潔的流程
(A)DM重新分配：(1)該機器/系統檢查DMn找到一致相同的記憶，DMn例如是 在如第31C圖、第6A圖及第6H圖中資料記憶體單元490的結果值或編程碼，然後保持全部相同記憶中的唯一一個記憶而刪除所有其它相同的記憶；及(2)該機器/系統檢查DMn找到類似的記憶(其相似度在一特定的百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，DMn例如是在如第31C圖、第6A圖及第6H圖中資料記憶體單元490的結果值或編程碼，然後保持全部相似記憶中的一個或二個記憶而刪除所有其它相似的記憶；可替換方案，全部相似記憶中的一代表性記記憶(資料或訊息)可被產生及維持，並同時刪除所有類似的記憶。
(B)邏輯重新分配：(1)該機器/系統檢查PMn找到用於相對應邏輯功能一致相同的邏輯(PMs)，PMn例如是在如第31C圖及第7B圖中資料記憶體單元490的編程碼，然後保持全部相同邏輯(PMs)中的唯一一個記憶而刪除所有其它相同的邏輯(PMs)；及(2)該機器/系統檢查PMn找到類似的邏輯(PMs)(其相似度在一特定的差異百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，PMn例如是在如第31C圖及第7B圖中資料記憶體單元490的編程碼，然後保持全部相似邏輯(PMs)中的一個或二個邏輯(PMs)而刪除所有其它相似的邏輯(PMs)；可替換方案，全部相似記憶中的一代表性記邏輯(PMs)(在PM中用於相對應代表性的邏輯資料或訊息)可被產生及維持，並同時刪除所有類似的邏輯(PMs)。
II.學習程序
根據Sn(IUn,Ln,PMn,DMn)，執行一對數而選擇或篩選(記憶)有用的，重大的及重要的複數整體單元、邏輯、PMs，例如是如第31C圖及第7B圖中在編程記憶體單元362內的編程碼，例如是如第31C圖、第6A圖及第6H圖中在記憶體單元490內的結果值或編程碼，並且刪除(忘記)沒有用的、非重大的或非重要的整體單元、邏輯、PMs或DMs，PMs例如是如第31C圖及第7B圖中在編程記憶體單元362內的編程碼，而DMs例如是如第31C圖、第6A圖及第6H圖中在記憶體單元490內的結果值或編程碼，選擇或篩選演算法可根據一特定的統計方法，例如是根據先前n個事件中整體單元、邏輯、PMs及/或DMs之使用頻率，其中PMs例如是如第31C圖及第7B圖中在編程記憶體單元362內的編程碼，而DMs例如是如第31C圖、第6A圖及第6H圖中在記憶體單元490內的結果值或編程碼，另一例子為，可使用貝氏推理之演算法產生Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)。
在多數事件後用於系統/機器之狀態，該演算法及準則提供學習程序，COIP邏輯運算驅動器的彈性及整體性提供在機器學習及人工智慧上的應用。
使用可編程邏輯區塊(LB)LB3(作為GPS功能(全球定位系統)而獲得彈性及整體性的例子，如第31A圖至第31C圖所示：例如，可編程邏輯區塊(LB)LB3的功能為GPS，記住路線並且能夠駕駛至數個位置，司機及/或機器/系統計劃駕駛從舊金山開到聖荷西，可編程邏輯區塊(LB)LB3的功能如下：
(1)在第一事件E1，司機及/或機器/系統看一張地圖，發現二條從舊金山到聖荷西的101號及208高速公路，該機器/系統使用邏輯單元LB31及LB32來計算及處理第一事件E1，及一第一邏輯配置L1以記憶第一事件E1及第一事件E1的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第一組編程記憶(PM1)，以第一邏輯配置L1制定邏輯單元LB31及LB32；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1及記憶體單 元490-2中，儲存一第一組資料記憶(data memories(DM1))，在第一事件E1之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第一事件E1的第一邏輯配置L1、該第一組編程記憶PM1及第一組資料記憶DM1的第一邏輯配置L1有關的S1LB3。
(2)在一第二事件E2，該司機及/或機器/系統決定行駛101號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31及LB33來計算及處理第二事件E2，及一第二邏輯配置L2以記憶第二事件E2的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3及/或第一組資料記憶DM1的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第二組編程記憶(PM2)，以第二邏輯配置L2制定邏輯單元LB31及LB33；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1及記憶體單元490-3中儲存在一第二組資料記憶(DM2)，在第二事件E2之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第二事件E2的第二邏輯配置L2、該第二組編程記憶PM2及第二組資料記憶DM2的第二邏輯配置L2有關的S2LB3。第二組資料記憶DM2可包括新增加的資訊，此新增資訊與第二事件E2及依據第一組資料記憶DM1資料做資料及資訊重新配置，從而保持第一事件E1有用的重要訊息。
(3)在一第三事件E3，該司機及/或機器/系統行駛101號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31、LB32及LB33來計算及處理第三事件E3，及一第三邏輯配置L3來記憶第三事件E3的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3及/或第二組資料記憶DM2的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第三組編程記憶(PM3)，以第三邏輯配置L3制定邏輯單元LB31、LB32及LB33；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1、記憶體單元490-2及記憶體單元490-3中儲存在一第三組資料記憶(DM3)，在第三事件E3之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第三事件E3的第三邏輯配置L3、該第三組編程記憶PM3及第三組資料記憶DM3的第三邏輯配置L3有關的S3LB3。第三組資料記憶DM3可包括新增加的資訊，此新增資訊與第三事件E3及依據第一組資料記憶DM1及第二組資料記憶DM2做資料及資訊重新配置，從而保持第一事件E1第二事件E2的重要訊息。
(4)在第三事件E3的二個月之後，在一第四事件E4中，該司機及/或機器/系統行駛280號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31、LB32、LB33及LB34來計算及處理第四事件E4，及一第四邏輯配置L4來記憶第四事件E4的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3及/或第三組資料記憶DM3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第四組編程記憶(PM4)，以第四邏輯配置L4制定邏輯單元LB31、LB32、LB33及LB34；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1、記憶體單元490-2、記憶體單元490-3及記憶體單元490-4中儲存在一第四組資料記憶(DM4)，在第四事件E4之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第四事件E4的第四邏輯配置L4、該第四組編程記憶PM4及第四組資料記憶DM4的第四邏輯配置L4有關的S4LB3。第四組資料記憶DM4可包括新增加的資訊，此新增資訊與第四事件E4及依據第一組資料記憶DM1、第二組資料記憶DM2及第三組資料記憶DM3做資料及資訊重新配置，從而保持第一事件E1、第二事件E2及第三事件E3的重要訊息。
(5)在第四事件E4的一星期之後，在一第五事件E5中，該司機及/或機器/系統行駛280號高速公路從舊金山至庫比蒂諾(Cupertino)，庫比蒂諾(Cupertino)在第四事件E4的路線中的中間道路，該機器/系統使用在第四邏輯配置L4的邏輯單元LB31、LB32、LB33及LB34來計算及處理第五事件E5，及一第四邏輯配置L4來記憶第五事件E5的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4及/或第四組資料記憶(DM4)中第四組編程記憶(PM4)，以第四邏輯配置L4制定邏輯單元LB31、LB32、LB33及LB34；及(b)儲存一第五組資料記憶(DM5)在可編程邏輯區塊(LB)LB3的資料記憶體單元490-1、記憶體單元490-2、記憶體單元490-3及記憶體單元490-4中，在第五事件E5之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第五事件E4的第四邏輯配置L4、該第四組編程記憶PM4及第五組資料記憶DM5的第四邏輯配置L4有關的S5LB3。第五組資料記憶DM5可包括新增加的資訊，此新增資訊與第五事件E5及依據第一組資料記憶DM1至第四組資料記憶DM4做資料及資訊重新配置，從而保持第一事件E1至第四事件E4的重要訊息。
(6)在第五事件E5的6個月後，在一第六事件E6，司機及/或機器/系統計劃從舊金山駕駛至洛杉磯，司機及/或機器/系統看一張地圖及找到二條從舊金山至洛衫磯的101號及5號高速公路，該機器/系統使用用於計算及處理第六事件E6的可編程邏輯區塊(LB)LB3的邏輯單元LB31及可編程邏輯區塊(LB)LB4的邏輯單元LB41，及一第六邏輯配置L6來記憶與第六事件E6的相關資料、訊息或結果，可編程邏輯區塊(LB)LB4與如第31C圖的可編程邏輯區塊(LB)LB3具有相同的架構，但在可編程邏輯區塊(LB)LB3內的四個邏輯單元LB31、LB32、LB33及LB34分別重新編號為LB41、LB42、LB43及LB44，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4之一第六組編程記憶PM6及那些可編程邏輯區塊(LB)LB4及/或第五組資料記憶DM5，以第六邏輯配置L6制定邏輯單元LB31及LB41；及(b)儲存一第六組資料記憶DM6在可編程邏輯區塊(LB)LB3及可編程邏輯區塊(LB)LB4的資料記憶體單元490-1。在第六事件E6後，在可編程邏輯區塊(LB)LB3及LB4內GPS功能的整體狀態可定義為S6LB3&4，此S6LB3&4與於第六事件E6的第六邏輯配置L6、該第六組編程記憶PM6及第六組資料記憶DM6有關。第六組資料記憶DM6可包括新增加的資訊，此新增資訊與第六事件E6及依據第一組資料記憶DM1至五組資料記憶DM5做資料及資訊重新配置，從而保持第一事件E1至第五事件E5的重要訊息。
(7)在一第七事件E7中，該司機及/或機器/系統行駛5號高速公路從洛衫磯至舊金山，該機器/系統在第二邏輯配置L2及及/或在第六組資料記憶下使用邏輯單元LB31及LB33來計算及處理第七事件E7，及一第二邏輯配置L2來記憶第七事件E7的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第二組編程記憶(PM2)，在第二邏輯配置L2上使用第六組資料記憶DM6在邏輯處理上，該第六組資料記憶DM6具有邏輯單元LB31及LB33；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1及記憶體單元490-3中儲存在一第七組資料記憶(DM7)，在第七事件E7之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第七事件E7的第二邏輯配置L2、該第二組編程記憶PM2及第七組資料 記憶DM7的第七邏輯配置L7有關的S7LB3。第七組資料記憶DM7可包括新增加的資訊，此新增資訊與第七事件E7及依據第一組資料記憶DM1至第六組資料記憶DM6做資料及資訊重新配置，從而保持第一事件E1至第六事件E6的重要訊息。
(8)在第七事件二星期後，在一第八事件E8，司機及/或機器/系統從5號高速公路從舊金山至洛衫磯，該機器/系統使用可編程邏輯區塊(LB)LB3的邏輯單元LB32、LB33及LB34及可編程邏輯區塊(LB)LB4的邏輯單元LB41及LB42用於計算及處理第八事件E8，及第八事件E8的一第八邏輯配置L8來記憶第八事件E8的相關資料、資訊或結果，可編程邏輯區塊(LB)LB4與如第31C圖的可編程邏輯區塊(LB)LB3具有相同架構，但在可編程邏輯區塊(LB)LB3的邏輯單元LB31、LB32、LB33及LB34在可編程邏輯區塊(LB)LB4中分別重新編號為LB41、LB42、LB43及LB44，第31D圖為本發明實施例用於第八事件E8的一重新配置可塑性或彈性及/或整體架構的示意圖，如第31A圖至第31D圖所示，可編程邏輯區塊(LB)LB3的交叉點開關379可具有其頂部端點切換沒有耦接至邏輯單元LB31(未繪製在第31D圖中但在第31C圖中)，但耦接至一第一交互連接線結構(FISC)20的一第一部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB3神經元的樹突481的其中之一，可編程邏輯區塊(LB)LB4的交叉點開關379可具有其右側端點切換沒有耦接至邏輯單元LB44(未繪製在圖中)，但耦接至一第一交互連接線結構(FISC)20的一第二部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB4神經元的樹突481的其中之一，經由該第一交互連接線結構(FISC)20的一第三部分及第二半導體晶片200-2的SISC29連接至該第一交互連接線結構(FISC)20的第一部分及第二半導體晶片200-2的SISC29；可編程邏輯區塊(LB)LB4的交叉點開關379可具有其底部端點切換沒有耦接至邏輯單元LB43，但耦接至一第一交互連接線結構(FISC)20的一第四部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB4神經元的樹突481的其中之一。那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4之一第八組編程記憶PM8及那些可編程邏輯區塊(LB)LB4及/或第七組資料記憶DM7，以第八邏輯配置L8制定邏輯單元LB31、LB32、LB33、LB34及LB42；及(b)儲存一第八組資料記憶DM8在可編程邏輯區塊(LB)LB3的資料記憶體單元490-1、記憶體單元490-2及記憶體單元490-3，及可編程邏輯區塊(LB)LB4的資料記憶體單元490-1及記憶體單元490-2。在第八事件E8後，在可編程邏輯區塊(LB)LB3及LB4內GPS功能的整體狀態可定義為S8LB3&4，此S8LB3&4與於第八事件E8的第八邏輯配置L8、該第八組編程記憶PM8及第八組資料記憶DM8有關。第八組資料記憶DM8可包括新增加的資訊，此新增資訊與第八事件E8及依據第一組資料記憶DM1至七組資料記憶DM7做資料及資訊重新配置，從而保持第一事件E1至第七事件E7的重要訊息。
(9)第八事件E8係與先前第一至第七事件E1-E7全然不同，其被分類成一重大事件E9並產生一整體狀態S9LB3，在第一至第八事件E1-E8之後，用於大幅度的重新配置在該重大事件E9上，司機及/或機器/系統可將第一至第八邏輯配置L1-L8重新配置成而獲得第九邏輯配置L9(1)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第九組編程記憶PM9及/或第一至第八資料記憶DM1-DM8在第九邏輯配置L9下制定邏輯單元LB31、LB32、LB33及LB34，而用於在加州區 域舊金山和洛杉磯之間的GPS功能，及(2)儲存一第九組資料記憶DM9在可編程邏輯區塊(LB)LB3的記憶體單元490-1、記憶體單元490-2、記憶體單元490-3及記憶體單元490-4。
該機器/系統可使用某個特定標準執行重大重新配置，重大的重新配置就是深度睡眠後大腦的重新配置，重大的重新配置包括濃縮或簡潔的流程及學習程序，如下所述：在事件E9中用於重新配置資料記憶(DM)的濃縮或簡潔程序，該機器/系統可檢查第八組資料記憶DM8以找到相同的資料記憶，及保留可編程邏輯區塊(LB)LB3中相同的資料記憶的其中之一；可替換的方案，該機器/系統可檢查第八組資料記憶DM8以找到相似的資料記憶，其二者之間的相似度大於70%，例如介於80%至90%之間，並從相似的資料記憶中僅選擇一個或二個作為用於相似資料記憶的一代表性資料記憶。
在事件E9中用於重新配置資料記憶(PM)的濃縮或簡潔程序，該機器/系統可檢查第八組編程記憶PM8對應的邏輯功能，以找到相對應邏輯功能相同的編程記憶，並且用於相對應的功能上只保留在可編程邏輯區塊(LB)LB3中相同的編程記憶中的其中之一，可替代之方案，該機器/系統可檢查用於相對應邏輯功能的第八組編程記憶PM8以找到相似的編程記憶，其在二者之間的相似度大於70%，例如係介於80%至99%之間，並從相似的編程記憶中僅選擇一個或二個作為用於相似編程記憶的一代表性編程記憶。
在事件E9的學習程序中，一演算法可被執行：(1)用於邏輯配置L1-L4,L6及L8的編程記憶PM1-PM4,PM6及PM8；及(2)資料記憶DM1-DM8的優化，例如是選擇或篩選該編程記憶PM1-PM4,PM6及PM8獲得有用、重大及重要的第九組編程記憶PM9其中之一及優化，例如是選擇或篩選該資料記憶DM1-DM8獲得有用、重大及重要的第九組資料記憶DM9其中之一；另外，此演算法可被執行以(1)用以邏輯配置L1-L4,L6及L8的編程記憶PM1-PM4,PM6及PM8；及(2)用於刪除沒有用的、不重大的或不重要的編程記憶PM1-PM4,PM6及PM8其中之一及刪除沒有用的、不重大的或不重要的資料記憶DM1-DM8其中之一。該演算法可依據統計方法執行，例如，事件E1-E8中的編程記憶PM1-PM4,PM6及PM8的使用頻率及/或在事件E1-E8中使用資料記憶DM1-DM8的頻率。
用於邏輯運算驅動器及記憶體驅動器的POP封裝的組合
如上所述，COIP邏輯驅動器300可與如第11A圖至第11N圖中的半導體晶片100一起封裝，複數個COIP邏輯驅動器300可與一或複數個記憶體驅動器310併入一模組中，記憶體驅動器310可適用於儲存資料或應用程式，記憶體驅動器310可被分離2個型式(如第32A圖至24K圖所示)，一個為非揮發性記憶體驅動器322，另一個為揮發性記憶體驅動器323，第32A圖至第32K圖為本發明實施例用於邏輸驅動器及記憶體驅動器的POP封裝之組合示意圖，記憶體驅動器310的結構及製程可參考第14A圖至第30C圖的說明，其記憶體驅動器310的結構及製程與第14A圖至第30C圖的說明及規格相同，但是半導體晶片100是非揮發性記憶體晶片用於非揮發性記憶體驅動器322；而半導體晶片100是揮發性記憶體晶片用於揮發性記憶體驅動器323。
如第32A圖所示，POP封裝可只與如第14A圖至第30C圖所示的基板單元113上的COIP邏輯驅動器300堆疊，一上面的COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面下面的COIP邏輯驅動器300的金屬接墊77e上，但是最下面的COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其基板單元113上面的金屬接墊109上。
如第32B圖所示，POP封裝可只與如第14A圖至第30C圖製成的基板單元113上的單層封裝非揮發性記憶體驅動器322堆疊，一上面的單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面下面的單層封裝非揮發性記憶體驅動器322的金屬接墊77e上，但是最下面的單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其基板單元113上面的金屬接墊109上。
如第32C圖所示，POP封裝可只與如第14A圖至第30C圖製成的基板單元113上的單層封裝揮發性記憶體驅動器323堆疊，一上面的單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面下面的單層封裝揮發性記憶體驅動器323的金屬接墊77e上，但是最下面的單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其基板單元113上面的金屬接墊109上。
如第32D圖所示，POP封裝可堆疊一群組COIP邏輯驅動器300及一群組如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323，此COIP邏輯驅動器300群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，例如，該群組中的二個COIP邏輯驅動器300可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，一第一個COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面(下側)第一個COIP邏輯驅動器300的金屬接墊77e，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第二個COIP邏輯驅動器300之金屬接墊77e上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77e上。
如第32E圖所示，POP封裝可與COIP邏輯驅動器300與如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個COIP邏輯驅動器300的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第一個COIP邏輯驅動器300的金屬接墊77e上，一第二個COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77e上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第二個COIP邏輯驅動器300的金屬接墊77e上。
如第32F圖所示，POP封裝可堆疊一群組單層封裝非揮發性記憶體驅動器322及一群組如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝揮發性記憶體驅動器323群組可排列在基板單元113上方及在單層封裝非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個單層封裝揮發性記憶體驅動器323可排列在基板單元113的上方及位在該群組的二個單層封裝非揮發性記憶體驅動器322下方，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77e上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77e上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77e上。
如第32G圖所示，POP封裝可堆疊一群組單層封裝非揮發性記憶體驅動器322及一群組如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝非揮發性記憶體驅動器322群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，例如，該群組中的二個單層封裝非揮發性記憶體驅動器322可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面(下側)第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77e，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第二個單層封裝非揮發性記憶體驅動器322之金屬接墊77e上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77e上。
如第32H圖所示，POP封裝可與單層封裝非揮發性記憶體驅動器322與如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77e上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77e上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77e上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77e上。
如第32I圖所示，POP封裝可堆疊一群組COIP邏輯驅動器300、一群組單層封裝非揮發性記憶體驅動器322及一群組如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323，此COIP邏輯驅動器300群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，及此單層封裝揮發性記憶體驅動器323群組可排列在COIP邏輯驅動器300上方及在單層封裝非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個COIP邏輯驅動器300可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，該群組中的二個單層封裝揮發性記憶體驅動器323可排列在COIP邏輯驅動器300的上方及位在該群組的二個單層封裝非揮發性記憶體驅動器322下方，一第一個COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個COIP邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面(下側)第一個COIP COIP邏輯驅動器300的金屬接墊77e，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第二個COIP邏輯驅動器300之金屬接墊77e上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77e上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323之金屬接墊77e上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322之金屬接墊77e上。
如第32J圖所示，POP封裝可與COIP邏輯驅動器300、單層封裝非揮發性記憶體驅動器322與如第14A圖至第30C圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個COIP邏輯驅動器300的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背(面)的第一個COIP邏輯驅動器300的金屬接墊77e上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77e上，一第二個COIP邏輯驅動器300的金屬柱或凸塊570可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77e上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第二個COIP邏輯驅動器300的金屬接墊77e上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77e上。
如第32K圖所示，POP封裝可堆疊成三個堆疊，一堆疊只有COIP邏輯驅動器300在如第14A圖至第30C圖製成的基板單元113上，另一堆疊為只有單層封裝非揮發性記憶體驅動器322在如第14A圖至第30C圖製成的基板單元113上，及其它一個堆疊只有單層封裝揮發性記憶體驅動器323在如第30A圖至第30I圖製成的基板單元113上，此結構的製程在COIP邏輯驅動器300、單層封裝非揮發性記憶體驅動器322及單層封裝揮發性記憶體驅動器323三個堆疊結構形成在電路載體或基板上，如第30A圖中的電路載體或基板110，將焊錫球325以植球方式設置在電路載體或基板的背面，然後經由雷射切割或機械切割的方式將電路載體或基板110切割成複數個單獨基板單元113，其中電路載體或基板例如是PCB基板或BGA基板。
24L圖為本發明實施例中複數POP封裝的上視圖，其中第32K圖係沿著切割線A-A之剖面示意圖。另外，複數個I/O連接埠305可裝設接合在具有一或複數USB插頭、高畫質多媒體介面(high-definition-multimedia-interface(HDMI))插頭、音頻插頭、互聯網插頭、電源插頭和/或插入其中的視頻圖形陣列(VGA)插頭的基板單元113上。
邏輯運算驅動器的應用
經由使用商業化標準COIP邏輯驅動器300，可將現有的系統設計、製造生產及(或)產品產業改變成一商業化的系統/產品產業，像是現在商業化的DRAM、或快閃記憶體產業，一系統、電腦、智慧型手機或電子設備或裝置可變成一商業化標準硬體包括主要的記憶體驅動器310及COIP邏輯驅動器300，第33A圖至第33C圖為本發明實施例中邏輯運算及記憶體驅動器的各種應用之示意圖。如第33A圖至第33C圖，COIP邏輯驅動器300具有足夠大數量的輸入/輸出(I/O)以支持(支援)用於編程全部或大部分應用程式/用途的輸入/輸出I/O連接埠305。COIP邏輯驅動器300的I/Os(由金屬柱或凸塊570提供)支持用於編程所需求的I/O連接埠，例如，執行人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(Car GP)、數位訊號處理、微控制器及(或)中央處理(CP)的功能或任何組合的功能。COIP邏輯驅動器300可適用於(1)編程或配置I/O用於軟體或應用開發人員下載應用軟體或程式碼儲存在記憶體驅動器310，通過複數I/O連接埠305或連接器連接或耦接至COIP邏輯驅動器300的複數I/Os，及(2)執行複數I/Os通過複數I/OsI/O連接埠305或連接器連接或耦接至COIP邏輯驅動器300的複數I/Os，執行使用者的指令，例如產生一微軟word檔案、或 一power point簡報檔案或excel檔案，複數I/OsI/O連接埠305或連接器連接或耦接至相對應COIP邏輯驅動器300的複數I/Os，可包括一或複數(2、3、4或大於4)USB連接端、一或複數IEEE 1394連接端、一或複數乙太網路連接端、一或複數HDMI連接端、一或複數VGA連接端、一或複數電源供應連接端、一或複數音源連接端或串行連接端，例如RS-232或通訊(COM)連接端、無線收發I/Os連接端及/或藍芽收發器I/O連接端等，複數I/OsI/O連接埠305或連接器可被設置、放置、組裝或連接在基板、軟板或母板上，例如PCB板、具有交互連接線結構的矽基板、具有交互連接線結構的金屬基板、具有交互連接線結構的玻璃基板、具有交互連接線結構陶瓷基板或具有交互連接線結構的軟性基板或薄膜126。COIP邏輯驅動器300可使用其本身的金屬柱或凸塊570裝設接合組裝在基板、軟板或母板，類似晶片封裝技術的覆晶封裝或使用在LCD驅動器封裝技術的COF封裝技術。
第33A圖為本發明實施例用於一邏輯運算及記憶體驅動器的應用示意圖，如第33A圖所示，一桌上型或膝上型電腦或、手機或機械人330可包含可編程的COIP邏輯驅動器300，其COIP邏輯驅動器300包括複數處理器，例如包含基頻處理器301、應用處理器302及其它處理器303，其中應用處理器302可包含CPU、南穚、北穚及圖形處理單元(GPU)，而其它處理器303可包括射頻(RF)處理器、無線連接處理器及(或)液晶顯示器(LCD)控制模組。COIP邏輯驅動器300更可包含電源管理304的功能，經由軟體控制將每個處理器(301、302及303)獲得最低可用的電力需求功率。每一I/O連接埠305可連接COIP邏輯驅動器300的金屬柱或凸塊570群組至各種外部設備，例如，這些I/O連接埠305可包含I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system(GPS))元件、無線區域網路(wireless-local-area-network(WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示裝置307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括I/O連接埠4以連接至電腦或、手機或機械人330的音頻裝置309，例如是麥克風或掦聲器，這些I/O連接埠305或連接器連接或耦至邏輯運算驅動器相對應的複數I/Os可包括I/O連接埠5，例如是記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接端或外部連結(Peripheral Components Interconnect express,PCIe)連接端，用以與電腦或、手機或機械人330的記憶體驅動器、記憶體驅動器310通訊，其中記憶體驅動器310包括硬碟驅動器、快閃記憶體驅動器及(或)固態硬碟驅動器，這些I/O連接埠305可包含I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含I/O連接埠7以連接電腦或、手機或機械人330的乙太網路312。
或者，第33B圖為本發明實施例邏輯運算及記憶體驅動器的一應用示意圖，第33B圖的結構與第33A圖的結構相似，但是不同點在於電腦或、手機或機械人330在其內部更設置有電源管理晶片313而不是在COIP邏輯驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一COIP邏輯驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、記憶體驅動器310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
或者，第33C圖為本發明實施例邏輯運算及記憶體驅動器之應用示意圖，如第33C圖所示，一桌上型或膝上型電腦或、手機或機械人330在另一實施例中可包括複 數COIP邏輯驅動器300，該些COIP邏輯驅動器300可編程為複數處理器，例如，一第一個COIP邏輯驅動器300(也就左邊那個)可編成為基頻處理器301，一第二個COIP邏輯驅動器300(也就右邊那個)可被編程為應用處理器302，其包括2可包含CPU、南穚、北穚及圖形處理單元(GPU)，第一個COIP邏輯驅動器300更包括一電源管理304的功能以使基頻處理器301經由軟體控制獲得最低可用的電力需求功率。第二個COIP邏輯驅動器300包括一電源管理304的功能以使應用處理器302經由軟體控制獲得最低可用的電力需求功率。第一個及第二個COIP邏輯驅動器300更包含各種I/O連接埠305以各種連接方式/裝置連接各種裝置，例如，這些I/O連接埠305可包含設置在第一個COIP邏輯驅動器300上的I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system(GPS))元件、無線區域網路(wireless-local-area-network(WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含設置在第二個COIP邏輯驅動器300上的I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示裝置307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含設置在第二個COIP邏輯驅動器300上的I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括設置在第二個COIP邏輯驅動器300上的I/O連接埠4以連接至電腦或、手機或機械人330的音頻裝置309，例如是麥克風或掦聲器，這些I/O連接埠305可包括設置在第二個COIP邏輯驅動器300上的I/O連接埠5，用以與電腦或、手機或機械人330的記憶體驅動器、記憶體驅動器310連接，其中記憶體驅動器310包括磁碟或固態硬碟驅動器(SSD)，這些I/O連接埠305可包含設置在第二個COIP邏輯驅動器300上的I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含設置在第二個COIP邏輯驅動器300上的I/O連接埠7，以連接電腦或、手機或機械人330的乙太網路312。每一第一個及第二個COIP邏輯驅動器300可具有專用I/O連接埠314用於第一個及第二個COIP邏輯驅動器300之間的資料傳輸，電腦或、手機或機械人330其內部更設置有電源管理晶片313而不是在第一個及第二個COIP邏輯驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一第一個及第二個COIP邏輯驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、記憶體驅動器310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
記憶體驅動器
本發明也與商業化標準記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟記憶體驅動器310有關(其中310以下簡稱”驅動器”，即下文提到”驅動器”時，表示為商業化標準記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟驅器)，且記憶體驅動器310在一多晶片封裝內用於資料儲存複數商業化標準非揮發性記憶體(NVM)IC晶片250，第34A圖為本發明實施例商業化標準記憶體驅動器的上視圖，如第34A圖所示，記憶體驅動器310第一型式可以是一非揮發性記憶體驅動器322，其可用於如第32A圖至第32K圖中驅動器至驅動器的組裝，其封裝具有複數高速、高頻寛非揮發性記憶體(NVM)IC晶片250以半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可參考COIP邏輯驅動器300的結構及製程，但是不同點在於第34A圖中半導體晶片100的排列，每一高速、高頻寬的非揮發性記憶體(NVM)IC晶片250可以是裸晶型式NAND快閃記憶體晶片或複數晶片封裝型式快閃記憶體晶片，即使記憶體驅動器310斷電時資料儲存在 商業化標準記憶體驅動器310內的非揮發性記憶體(NVM)IC晶片250可保留，或者，高速、高頻寛非揮發性記憶體(NVM)IC晶片250可以是裸晶型式非揮發性隨機存取記憶體(NVRAM)IC晶片或是封裝型式的非揮發性隨機存取記憶體(NVRAM)IC晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))、相變化記憶體(Phase-change RAM(PRAM))，每一NAND快閃晶片250可具有標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，每一NAND快閃晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))，此3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。因此，商業化標準記憶體驅動器310可具有標準非揮發性記憶體，其記憶體密度、容量或尺寸大於或等於8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB或512GB，其中”B”代表8位元。
第34B圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34B圖所示，記憶體驅動器310的第二型式可以是非揮發性記憶體驅動器322，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數如第34A圖非揮發性記憶體(NVM)IC晶片250、複數專用I/O晶片265及一專用控制晶片260用於半導體晶片100，其中非揮發性記憶體(NVM)IC晶片250及專用控制晶片260可排列成矩陣，記憶體驅動器310的結構及製程可參考COIP邏輯驅動器300的結構及製程，其不同之處在於如第34B圖中半導體晶片100的排列方式，非揮發性記憶體(NVM)IC晶片250可環繞專用控制晶片260，每一專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體(NVM)IC晶片250的規格可參考如第34A圖所述，在記憶體驅動器310中的專用控制晶片260封裝的規格及說明可參考如第11A圖在COIP邏輯驅動器300中的專用控制晶片260封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第11A圖至第11N圖在COIP邏輯驅動器300中的專用I/O晶片265封裝的規格及說明。
第34C圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34C圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一專用專用控制及I/O晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數專用控制晶片260、I/O晶片265的複數功能，記憶體驅動器310的第三型式可以是非揮發性記憶體驅動器322，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數如第34A圖非揮發性記憶體(NVM)IC晶片250、複數專用I/O晶片265及一專用控制及I/O晶片266用於半導體晶片100，其中非揮發性記憶體(NVM)IC晶片250及專用控制及I/O晶片266可排列成矩陣，記憶體驅動器310的結構及製程可參考COIP邏輯驅動器300的結構及製程，其不同之處在於如第34C圖中半導體晶片100的排列方式，非揮發性記憶體(NVM)IC晶片250可環繞專用控制及I/O晶片266，每一專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體(NVM)IC晶片250的規格可參考如第34A圖所述，在記憶體驅動器310中的專用控制及I/O晶片266封裝的規格及說明可參考如 第11B圖在COIP邏輯驅動器300中的專用控制及I/O晶片266封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第11A圖至第11N圖在COIP邏輯驅動器300中的專用I/O晶片265封裝的規格及說明。
第34D圖為本發明實施例商業化標準記憶體驅動器的上視圖，如第34D圖所示，記憶體驅動器310的第四型式可以是揮發性記憶體驅動器323，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM)IC晶片324，例如是高速、高頻寬複數DRAM IC晶片如第11A圖至第11N圖中COIP邏輯驅動器300內的一可編程邏輯區塊(LB)201封裝或例如是高速、高頻寬及寬位元寬快取SRAM晶片，用於半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考COIP邏輯驅動器300的結構及製程，但其不同之處在於如第34D圖半導體晶片100的排列方式。在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是DRAM IC晶片及SRAM的晶片組合。
如第34E圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34E圖所示，一第五型式記憶體驅動器310可以係一揮發性記憶體驅動器323，其可用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM)IC晶片324，例如是高速、高頻寬複數DRAM IC晶片或高速高頻寬快取SRAM晶片、複數專用I/O晶片265及一專用控制晶片260用於半導體晶片100，其中揮發性記憶體(VM)IC晶片324及專用控制晶片260可排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考COIP邏輯驅動器300的結構及製程，但其不同之處在於如第34E圖半導體晶片100的排列方式。在此案列中，用於安裝每個複數DRAM IC晶片321的位置可以被改變以用於安裝SRAM晶片，每一專用I/O晶片265可被揮發性記憶體晶片環繞，例如是複數DRAM IC晶片321或SRAM晶片，每一D複數專用I/O晶片265可沿著記憶體驅動器310的一邊緣排列，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是DRAM IC晶片及SRAM的晶片組合。封裝在記憶體驅動器310內的專用控制晶片260的規格說明可以參考封裝在如第11A圖中的COIP邏輯驅動器300之專用控制晶片260的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第11A圖至第11N圖中COIP邏輯驅動器300中的專用I/O晶片265規格說明。
如第34F圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34F圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一專用專用控制及I/O晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數專用控制晶片260、I/O晶片265的複數功能，記憶體驅動器310的第六型式可以是揮發性記憶體驅動器323，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，封裝具有複數揮發性記憶體(VM)IC晶片324，例如是高速、高頻寬複數DRAM IC晶片如第11A圖至第11N圖中COIP邏輯驅動器300內的一揮發性記憶體(VM)IC晶片324封裝或例如是高速、高頻寬及寬位元寬快取SRAM晶片、複數專用I/O晶片265及用於半導體晶片100的專用控制及I/O晶片266，其中揮發性記憶體(VM)IC晶片324及專用控制及I/O晶片266可排列成如第34F圖中的矩陣，專用控制及I/O晶片266可被揮發性記憶體晶 片環繞，其中揮發性記憶體晶片係如是複數DRAM IC晶片321或SRAM晶片，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是DRAM IC晶片及SRAM的晶片組合。記憶體驅動器310的結構及製程可參考COIP邏輯驅動器300的結構及製程，但其不同之處在於如第34F圖中半導體晶片100的排列方式，每一專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，封裝在記憶體驅動器310內的專用控制及I/O晶片266的規格說明可以參考封裝在如第11B圖中的COIP邏輯驅動器300之專用控制及I/O晶片266的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第11A圖至第11N圖中COIP邏輯驅動器300中的專用I/O晶片265規格說明，封裝在記憶體驅動器310中的複數DRAM IC晶片321的規格說明可以參考封裝在如第11A圖至第11N圖中COIP邏輯驅動器300中的複數DRAM IC晶片321規格說明。
或者，另一型式的記憶體驅動器310可包括非揮發性記憶體(NVM)IC晶片250及揮發性記憶體晶片的組合，例如，如第26A圖至第26C圖所示，用於安裝非揮發性記憶體(NVM)IC晶片250的某些位置可被改變用於安裝揮發性記憶體晶片，例如高速、高頻寬複數DRAM IC晶片321或高速、高頻寬SRAM晶片。
用於邏輯驅動器及記憶體驅動器的中介載板至中介載板封裝
或者，第35A圖至第35E圖為本發明實施例中用於邏輯及記憶體驅動器各種封裝之剖面示意圖。如第35A圖及第35D圖所示，COIP記憶體驅動器310具有銲錫球或凸塊569的金屬柱或凸塊570可分別接合COIP邏輯驅動器300的金屬柱或凸塊570之銲錫球或凸塊569以形成複數接合連接點586在COIIP記憶體、COIP邏輯運算記憶體驅動器310與COIP邏輯驅動器300之間，例如，由第四型式的金屬柱或凸塊570提供的一COIP邏輯及COIP記憶體驅動器300及310的複數銲錫球或凸塊569(如第18W圖所示)或複數金屬柱或凸塊570(如第19T圖所示)接合至其它的邏輯及記憶體驅動器300及310的第一型式金屬柱或凸塊570之銅層568，或是接合至如第19R圖所示的金屬栓塞558的一曝露表面，以便形成接合連接點586在記憶體、邏輯運算記憶體驅動器310及COIP邏輯驅動器300之間。
對於在一COIP邏輯驅動器300的半導體晶片100之間的高速及高頻寬的通訊，其中半導體晶片100就是如第11A圖至第11N圖中非揮發性、非揮發性記憶體(NVM)IC晶片250或揮發性記憶體(VM)IC晶片324，記憶體驅動器310的一半導體晶片100可與半導體晶片100的COIP邏輯驅動器300對齊並垂直設置在COIP邏輯驅動器300的一半導體晶片100上方。
如第35A圖及第35D圖所示，記憶體驅動器310可包括經由金屬栓塞558及中介載板551的交互連接線金屬層6及/或交互連接線金屬層27提供的複數第一堆疊部分，其中每一第一堆疊部分可對齊並垂直的設置在一接合連接點586上或上方及位在本身的一半導體晶片100與一接合連接點586，另外，對於COIP記憶體驅動器310，其多個接合連接點563可分別可對齊並堆疊在本身第一堆疊部分上或上方及位在本身的一半導體晶片100及本身第一堆疊部分之間，以分別地連接本身的一半導體晶片100至第一堆疊部分。
如第35A圖及第35D圖所示，COIP邏輯驅動器300可包括經由金屬栓塞558及中介載板551本身的交互連接線金屬層6及/或交互連接線金屬層27提供的複數第二堆疊部分，其中每一第二堆疊部分可對齊並堆疊在一接合連接點586下或下方及位在本身的一半導體晶 片100與一接合連接點586，另外，對於COIP邏輯驅動器300，其多個接合連接點563可分別可對齊並堆疊在本身第二堆疊部分下或下方及位在本身的一半導體晶片100及本身第二堆疊部分之間，以分別地連接本身的一半導體晶片100至第二堆疊部分。
因此，如第35A圖及第35D圖所示，此堆疊結構從下到上包括COIP邏輯驅動器300的其中之一接合連接點563、COIP邏輯驅動器300的中介載板551的其中之一第二堆疊部分、其中之一接合連接點586、COIP記憶體驅動器310的中介載板551的其中之一第一堆疊部分及COIP記憶體驅動器310的接合連接點563，可垂直堆疊在一起形成一垂直堆疊的路徑587在一COIP邏輯驅動器300的半導體晶片100與記憶體驅動器310之一半導體晶片100之間，用於訊號傳輸或電源或接地的輸送，在一範例，複數垂直堆疊之路徑587具有連接點數目等於或大於64、128、256、512、1024、2048、4096、8K或16K，例如，連接至COIP邏輯驅動器300的一半導體晶片100與COIP記憶體驅動器310的一半導體晶片100之間，用於電源或接地的輸送。
如第35A圖及第35D圖所示，COIP邏輯驅動器300的半導體晶片100的其中之一可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，以及COIP邏輯驅動器300中的半導體晶片100的其中可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，例如每一小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
如第35A圖及第35D圖所示，每一COIP邏輯及COIP記憶體驅動器300及310本身的BISD 79的金屬接墊77e上的金屬或金屬/銲錫凸塊583用於連接邏輯及記憶體驅動器300及310至一外部電路，對於每一COIP邏輯及COIP記憶體驅動器300及310本身可(1)依序通過本身的BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、其中介載板551的SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27及一或多個其接合連接點563耦接至本身的其中之一半導體晶片100；(2)依序地通過本身的BISD 79之交互連接線金屬層77依序耦接至其它COIP邏輯及COIP記憶體驅動器300及310的一半導體晶片100、一或複數本身的金屬栓塞(TPVs)582、其中介載板551之SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27、其中介載板551的一或多個金屬栓塞558、一或多個接合連接點586、其它COIP邏輯及COIP記憶體驅動器300及310的中介載板551的一或多個金屬栓塞558、其它COIP邏輯及COIP記憶體驅動器300及310的中介載板551之SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27耦接至其它COIP邏輯及COIP記憶體驅動器300及310的其中之一半導體晶片100；或(3)依序通過本身的BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、其中介載板551之SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27、其中介載板551的一或多個金屬栓塞558、一或多個接合連接 點586、其它COIP邏輯及COIP記憶體驅動器300及310的中介載板551之一或多個金屬栓塞558、其它COIP邏輯及COIP記憶體驅動器300及310的中介載板551之SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27、其它COIP邏輯及COIP記憶體驅動器300及310的一或多個金屬栓塞(TPVs)582及其它COIP邏輯及COIP記憶體驅動器300及310的BISD 79的交互連接線金屬層77耦接至其它COIP邏輯及COIP記憶體驅動器300及310的其中之一金屬/銲錫凸塊583。
或者，如第35B圖、第35C圖及第35E圖，此二圖的結構類於第35A圖所示的結構，對於第35B圖、第35C圖及第35E圖中所示的元件圖號若與第35A圖至第35E圖相同，其相同的元件圖號可參考上述第35A圖所揭露的元件規格及說明，其不同之處在於第35A圖及第35B圖中，COIP記憶體驅動器310不具有用於外部連接的金屬或金屬/銲錫凸塊583、BISD 79及金屬栓塞(TPVs)582，及記憶體驅動器310的半導體晶片100具有一背面曝露在記憶體驅動器310的環境中，而第35A圖與第35C圖不同之處在於，COIP邏輯驅動器300不具有用於外部連接的金屬或金屬/銲錫凸塊583、BISD 79及金屬栓塞(TPVs)582，及COIP邏輯驅動器300的半導體晶片100具有一背面曝露在COIP邏輯驅動器300的環境中，其不同之處在於第35A圖及第35E圖中，COIP邏輯驅動器300不具有用於外部連接的金屬或金屬/銲錫凸塊583、BISD 79及金屬栓塞(TPVs)582，及COIP邏輯驅動器300的半導體晶片100具有一背面與例如由銅或鋁製成的一散熱鰭片316接合。
如第35A圖至第35E圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在COIP邏輯驅動器300的一半導體晶片100與COIP記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第19F圖至第19N圖中的圖形處理單元(graphic-procession-unit,GPU)晶片，而半導體晶片100也就是如第34A圖至第34F圖所示的寬位元寬及高頻寬緩存SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVMIC晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K，或者，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在COIP邏輯驅動器300的一半導體晶片100與COIP記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第11F圖至第11N圖中的TPU晶片，而半導體晶片100也就是如第34A圖至第34F圖所示的寬位元寬及高頻寬緩存SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVM晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
或者，第35F圖及第35G圖為本發明實施例一具有一或多個記憶體IC晶片的COIP邏輯運算驅動器封裝剖面示意圖，如第35F圖所示，一或多個記憶體IC晶片317，例如是高速、高頻存取SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVMIC晶片，其記憶體IC晶片317可具有複數電性接點，例如是含錫凸塊或接墊，或銅凸塊或接墊在一主動表面上，用以接合至COIP邏輯驅動器300的金屬柱或凸塊570的銲錫球或凸塊569以形成複數接合連接點586在COIP邏輯驅動器300與每一記憶體IC晶片317之間，例如，COIP邏輯驅動器300可具有第4型式的金屬柱或凸塊570接合至每一記憶體IC晶片317的電性接點的一銅層，以在COIP邏輯驅動器300與該每一記憶體IC晶片317之間形成接合連接點586，其金屬柱或凸塊570具有如第18W圖中的銲錫球或凸塊569或是如第19T圖中的金屬柱或凸塊570，另一舉例，該COIP邏輯驅動器300具有第一型的金屬柱或凸塊570接合至每一記憶體IC晶片317的電性接點的一含錫層 或凸塊，以在COIP邏輯驅動器300與該每一記憶體IC晶片317之間形成接合連接點586，其金屬柱或凸塊570具有如第18U圖中的銅層，接著一底部填充材料114填充在COIP邏輯驅動器300與每一記憶體IC晶片317之間的間隙中，覆蓋每一接合連接點586的側壁，底部填充材料114例如是聚合物材質。
對於在其中之一記憶體IC晶片317與COIP邏輯驅動器300的其中之一半導體晶片100之間的高速及高頻寬通信，其中半導體晶片100例如是在第11A圖至第11N圖中的商品化標準商業化FPGA IC晶片200或PC IC晶片269，其中之一記憶體IC晶片317可與COIP邏輯驅動器300的其中之一半導體晶片100對準並且垂直排列在該COIP邏輯驅動器300的半導體晶片100上方，該記憶體IC晶片317的其中之一具有一組的電性接點分別與COIP邏輯驅動器300的第二堆疊部分對準並垂直排列在COIP邏輯驅動器300的第二堆疊部分上方，用以資料或信號傳輸或是在記憶體IC晶片317的其中之一與COIP邏輯驅動器300的半導體晶片100其中之一之間的電源/接地傳輸，其中每一第二堆疊部分係位在記憶體IC晶片317其中之一及COIP邏輯驅動器300的半導體晶片100其中之一之間，每一記憶體IC晶片317可具一組電性接點，每一電性接點垂直地排列在第二堆疊部分其中之一上方，並經由位在每一該電性接點與第二堆疊部分其中之一之間的接合連接點586，使該電性接點連接至第二堆疊部分的其中之一，因此，該組中的每一電性接點，其中之一該接合連接點586與其中之一該第二堆疊部分可堆疊在一起以形成垂直堆疊之路徑587。
在一範例，如第35F圖所示，多個垂直堆疊之路徑587具有等於或大於64、128、256、512、1024、2048、4096、8K或16K的數量，垂直堆疊之路徑587例如可連接COIP邏輯驅動器300的其中之一半導體晶片100與其中之一記憶體IC晶片317之間，用於並聯信號傳輸或用於電源或接地傳輸，在一範例，COIP邏輯驅動器300的其中之一半導體晶片100可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，及其中之一記憶體IC晶片317可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，例如每一小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
如第35F圖，該COIP邏輯驅動器300具有金屬或金屬/銲錫凸塊583形成在BISD 79的金屬接墊77e上，用於連接COIP邏輯驅動器300至一外部電路，對於COIP邏輯驅動器300，其中之一金屬或金屬/銲錫凸塊583可依序(1)經由BISD 79的標準商業化FPGA IC晶片200、一或多個其金屬栓塞(TPVs)582、其中介載板551的SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27、一或多個其接合連接點563耦接至其半導體晶片100其中之一；或(2)依序經由其BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、其中介載板551的SISIP588及/或第一交互連接線結構(FISIP)560的交互連接線金屬層6及/或交互連接線金屬層27及一或多個接合連接點586耦接至其中之一記憶體IC晶片317。
或者，如第35G圖，其結構類似於如第35F圖所示的結構，對於在第35F圖及第35G圖中相同的元件標號，在第35G圖中的元件標號之規格說明可參考第35F圖中相同的元件件標號，第35F圖及第35G圖不同在於一聚合物層318(例如是樹脂)經由灌模方式覆蓋在記憶體IC晶片317上，或者，底部填充膠114可被省略及聚合物層318更可填入邏輯驅動器300與每一記憶體IC晶片317之間的間隙中及覆蓋每一接合連接點586的側壁。
如第35F圖及第35G圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在COIP邏輯驅動器300的一半導體晶片100與其中之一記憶體IC晶片317之間，其中半導體晶片100例如第11F圖至第11N圖中的GPU晶片，而記憶體IC晶片317也就是寬位元寬及高頻寬緩存SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVMIC晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K，或者，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在COIP邏輯驅動器300的一半導體晶片100與其中之一記憶體IC晶片317之間，其中半導體晶片100例如第11F圖至第11N圖中的TPU晶片，而半導體晶片100也就是寬位元寬及高頻寬緩存SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVM晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
在資料中心與使用者之間的互聯網或網路
第36圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖，如第36圖所示，在雲端590上有複數個資料中心591經由網路592連接至每一其它或另一個資料中心591，在每一資料中心591可係上述說明中COIP邏輯驅動器300中的其中之一或複數個，或是上述說明中記憶體驅動器310中的其中之一或複數個而允許用於在一或多個使用者裝置593中，例如是電腦、智能手機或筆記本電腦、卸載和/或加速人工智能(AI)、機器學習、深度學習、大數據、物聯網(IOT)、工業電腦、虛擬實境(VR)、增強現實(AR)、汽車電子、圖形處理(GP)、視頻流、數字信號處理(DSP)、微控制(MC)和/或中央處理器(CP)，當一或多個使用者裝置593經由互聯網或網路連接至COIP邏輯驅動器300及或記憶體驅動器310在雲端590的其中之一資料中心591中，在每一資料中心591，COIP邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592相互耦接或接接另一COIP邏輯驅動器300，或是COIP邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至記憶體驅動器310，其中記憶體驅動器310可經由每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至每一其它或另一記憶體驅動器310。因此雲端590中的資料中心591中的COIP邏輯驅動器300及記憶體驅動器310可被使用作為使用者裝置593的基礎設施即服務(IaaS)資源，其與雲中租用虛擬存儲器(virtual memories,VM)類似，現場可編程閘極陣列(FPGA)可被視為虛擬邏輯(VL)，可由使用者租用，在一情況中，每一COIP邏輯驅動器300在一或多個資料中心591中可包括商品化標準商業化FPGA IC晶片200，其商品化標準商業化FPGA IC晶片200可使用先進半導體IC製造技術或下一世代製程技術或設計及製造，例如，技術先進於28nm之技術，一軟體程式可使用一通用編程語言中被寫入使用者裝置593中，例如是C語言、Java、C++、C#、Scala、Swift、Matlab、Assembly Language、Pascal、Python、Visual Basic、PL/SQL或JavaScript等軟體程式語言，軟體程式可由使用者裝置590經由互聯網或網路592被上載(傳)至雲端590，以編程在資料中心591或雲端590中的COIP邏輯驅動 器300，在雲端590中的被編程之COIP邏輯驅動器300可通過互聯網或網路592經由一或另一使用者裝置593使用在一應用上。
結論及優點
因此，現有的邏輯ASIC或COT IC晶片產業可經由使用商業化標準COIP邏輯驅動器300被改變成一商業化邏輯運算IC晶片產業，像是現有商業化DRAM或商業化快閃記憶體IC晶片產業，對於同一創新應用，因為商業化標準COIP邏輯驅動器300性能、功耗及工程及製造成本可比優於或等於ASICIC晶片或COTIC晶片，商業化標準COIP邏輯驅動器300可用於作為設計ASICIC晶片或COTIC晶片的代替品，現有邏輯ASICIC晶片或COTIC晶片設計、製造及(或)生產(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成像是現有商業化DRAM或快閃記憶體IC晶片設計、製造及(或)製造的公司；或像是DRAM模組設計、製造及(或)生產的公司；或像是記憶體模組、快閃USB棒或驅動器、快閃固態驅動器或硬碟驅動器設計、製造及(或)生產的公司。現有邏輯IC晶片或COTIC晶片設計及(或)製造公司(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成以下產業模式的公司：(1)設計、製造及(或)販賣複數標準商業化FPGA IC晶片200的公司；及(或)(2)設計、製造及(或)販賣商業化標準COIP邏輯驅動器300的公司，個人、使用者、客戶、軟體開發者應用程序開發人員可購買此商業化標準邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一或複數可應用在不同邏輯運算的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯運算功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus(USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明揭露一種商業化標準邏輯運算驅動器，可配設在熱插拔裝置內，供主機在運作時，可以在不斷電的情況下，將該熱插拔裝置插入於該主機上並與該主機耦接，使得該主機可配合該熱插拔裝置內的該邏輯運算驅動器運作。
本發明另一範例更揭露一降低NRE成本方法，此方法係經由商業化標準邏輯運算驅動器實現在半導體IC晶片上的創新及應用或加速工作量處理。具有創新想法或創新應用的 人、使用者或開發者需購買此商業化標準邏輯運算驅動器及可寫入(或載入)此商業化標準邏輯運算驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用或加速工作量處理。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，本發明所提供實現的方法可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元、美金1千萬元，甚至超過2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金7百萬元、美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
另一範例，本發明提供經由使用標準商業化邏輯驅動器來改變現在邏輯ASIC或COT IC晶片產業成為一商業化邏輯IC晶片產業的方法，像是現今商業化DRAM或商業化快閃記憶體IC晶片產業，在同一創新及應用上或是用於加速工作量為目標的應用上，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，標準化商業化邏輯驅動器可作為設十ASIC或COT IC晶片的替代方案，現有邏輯ASICIC晶片或COTIC晶片設計、製造及(或)生產(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成像是現有商業化DRAM或快閃記憶體IC晶片設計、製造及(或)製造的公司；或像是DRAM模組設計、製造及(或)生產的公司；或像是記憶體模組、快閃USB棒或驅動器、快閃固態驅動器或硬碟驅動器設計、製造及(或)生產的公司。現有邏輯IC晶片或COTIC晶片設計及(或)製造公司(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成以下產業模式的公司：(1)設計、製造及(或)販賣複數標準商業化FPGA IC晶片200的公司；及(或)(2)設計、製造及(或)販賣商業化標準COIP邏輯驅動器300的公司，個人、使用者、客戶、軟體開發者應用程序開發人員可購買此商業化標準邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
另一範例，本發明提供經由使用標準商業化邏輯驅動器來改變邏輯ASIC或COT IC晶片硬體產業成為一軟體產業的方法，在同一創新及應用上或是用於加速工作量為目標的應用上，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供 應商，及變成以下的產業模式：(1)變成軟體公司針對自有的創新及應用進行軟體研發或軟體販售，進而讓客戶安裝軟體在客戶自己擁有的商業化標準邏輯運算器中；及/或(2)仍是販賣硬體的硬體公司而沒有進行ASIC晶片或COT IC晶片的設計及生產。他們可針對創新或新應用客戶或使用者可安裝自我研發的軟體可安裝在販賣的標準商業邏輯運算驅動器內的一或複數非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。客戶/用戶或開發商/公司他們也可針對所期望寫軟體原始碼在標準商業邏輯運算驅動器內(也就是將軟體原始碼安裝在標準商業邏輯運算驅動器內的非揮發性記憶體IC晶片內)，例如在人工智能(Artificial Intelligence,AI)、機器學習、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。用於系統、電腦、處理器、智慧型手機或電子儀器或裝置的設計、製造及(或)產品的公司可變成：(I)販賣商業化標準硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)為使用者開發系統及應用軟體，而安裝在使用者自有的商業化標準硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統及應用軟體或程式在商業化標準硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另一範例提供一方法以由以使用標準商業化邏輯驅動器改變現有邏輯ASIC或COT IC晶片硬體產業成為一網路產業，在同一創新及應用上或是用於加速工作量為目標的應用上，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，標準商業邏輯運算驅動器可被使用作為設計SAIC或COT IC晶片的替代方案，標準商業邏輯運算驅動器可包括標準商業化FPGA晶片，其可使用在網路中的資料中心或雲端，以用於創新或應用或用於加速工作量為目標的應用。附加至網路上的標準商業邏輯運算驅動器可以用於卸載和加速所有或任何功能組合的面向服務的功能，其功能包括在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。標準商業邏輯運算驅動器被使用在網路上的資料中心或雲端，提供FPGAs作為IaaS資源給雲端用戶，使用在資料中心或雲端上的標準商業邏輯運算驅動器，其用戶或使用者可以租FPGAs，類似於在雲端中租用虛擬內存(VM)。在資料中心或雲端中使用標準商業邏輯運算驅動器就像是虛擬記憶體(VMs)一樣的虛擬邏輯(VLs)。
本發明另一範例揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯運算驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯運算驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯運算驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一範例提供一”公開創新平台”用於使創作者輕易地及低成本的使用先進於28nm的IC技術世代在半導體晶片上執行或實現他們的創意或發明，其先進的技術世代例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，在早期1990年代時，創作者或發明人可經由設計IC晶片及在半導體代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代，在幾十萬美元的成本之下製造而實現他們的創意或發明，當時的IC代工廠是”公共創新平台”，然而，當IC技術世代遷移至比28nm更先進的技術世代時，例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC代工廠的費用，其使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，半導體IC代工廠現在己不是”公共創新平台”，而是俱樂部創新者或發明人的”俱樂部創新平台”，本發明所公開邏輯驅動器概念，包括商業化標準現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s)，此商業化標準FPGA IC晶片提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用邏輯運算器及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式語言，創作者可使用他們自己擁有的商業化標準FPGA IC邏輯運算器或他們可以經由網路在資料中心或雲端租用邏輯運算器。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍，其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。
587:路徑
551:中介載板
27:交互連接線金屬層
563:接合連接點
564:部填充膠
565:聚合物層
582:直通聚合物金屬栓塞
77:交互連接線金屬層
77e:接墊
100:半導體晶片
79:BISD
300:邏輯驅動器
588:SISIP
560:第一交互連接線結構
558:金屬栓塞

Claims (24)

  1. 一晶片封裝結構，包括： 一矽基板； 一第一絕緣介電層位在該矽基板的上表面上； 一第一交互連接線結構位在該第一絕緣介電層的上表面上，其中該第一交互連接線結構包括一第一交互連接線金屬層位在該第一絕緣介電層的上方、一第二絕緣介電層位在該第一交互連接線金屬層的上方、一第一金屬接墊及一第二金屬接墊分別位在該第一交互連接線結構的頂部處且位在該第二絕緣介電層的上表面上，並且該第一金屬接墊經由位在該第二絕緣介電層中之一第一開口耦接該第一交互連接線金屬層，以及該第二金屬接墊經由位在該第二絕緣介電層中之一第二開口耦接該第一交互連接線金屬層； 一第一聚合物層位在該第一交互連接線結構的上表面上，其中在該第一聚合物層中的一第三開口係垂直地位在該第一金屬接墊之上表面上方，而該第一聚合物層中的一第四開口係垂直地位在該第二金屬接墊之上表面上方； 一第一半導體裝置位在該第一聚合物層的上表面上； 一第一金屬接點位在該第一金屬接墊及該第一聚合物層之上表面上且位在該第一金屬接墊與該第一半導體裝置之間，其中該第一金屬接點經由該第三開口耦接該第一半導體裝置至該第一金屬接墊，其中該第一金屬接點包括錫； 一第二聚合物層位在該第一聚合物層之上表面上且與該第一半導體裝置位在同一水平面位置處； 一金屬穿孔連接線位在該第二金屬接墊及該第一聚合物層之上表面上、垂直地位在該第二聚合物層中及與該第一半導體裝置位在同一水平面位置處，其中該第二聚合物層之一部分位在該第一半導體裝置與該金屬穿孔連接線之間，且該金屬穿孔連接線經由該第四開口耦接該第二金屬接墊；以及 一第二交互連接線結構位在該第一半導體裝置及該第二聚合物層之上表面上方，其中該第二交互連接線結構包括一第二交互連接線金屬層延伸位在該第一半導體裝置上方且經由該金屬穿孔連接線耦接該第二金屬接墊。
  2. 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一交互連接線結構更可包括一第三交互連接線金屬層位在該第二絕緣介電層的上表面上，其中該第一金屬接墊及該第二金屬接墊係由該第三交互連接線金屬層所提供。
  3. 如申請專利範圍第1項所請求之晶片封裝結構，其中該第一交互連接線結構更可包括一第三絕緣介電層位在該第二絕緣介電層之上表面上，其中該第一金屬接墊及該第二金屬接墊位在該第三絕緣介電層中且具有一側壁被該第三絕緣介電層所覆蓋。
  4. 如申請專利範圍第1項所請求之晶片封裝結構，其中該金屬接點包括厚度介於3微米至10微米之間的一銅層。
  5. 如申請專利範圍第1項所請求之晶片封裝結構，其中該金屬穿孔連接線包括厚度介於10微米至100微米之間的一銅層。
  6. 如申請專利範圍第1項所請求之晶片封裝結構，更包括一底部填充材料位在該聚合物層與該第一半導體裝置之間且覆蓋該第一金屬接點的一側壁。
  7. 如申請專利範圍第1項所請求之晶片封裝結構，其中該第二聚合物層具有一上表面與該第一半導體裝置之上表面呈共平面關係。
  8. 如申請專利範圍第1項所請求之晶片封裝結構，更包括一第二半導體裝置位在該第一聚合物層之上表面上方、位在該第二聚合物層中且與該第一半導體裝置位在同一水平面位置處，且一第二金屬接點位在該第一交互連接線結構的一第三金屬接墊及該第一聚合物層之上表面上且位在該第三金屬接墊之上表面與該第二半導體裝置之間，其中該第三金屬接墊係位在該第一交互連接線結構之頂部處，其中在該聚合物層中的一第五開口垂直地位在該第三金屬接墊之上表面的上方，其中該第二金屬接點經由該第五開口耦接該第二半導體裝置至該第三金屬接墊，其中該第二金屬接點包括錫，其中該第二半導體裝置依序經由該第二金屬接點、該第一交互連接線結構及該第一金屬接點耦接該第一半導體裝置。
  9. 如申請專利範圍第1項所請求之晶片封裝結構更包括一銲料凸塊位在該第二交互連接線結構上，其中該銲料凸塊依序經由該第二交互連接線結構及該金屬穿孔連接線耦接該第二金屬接墊。
  10. 如申請專利範圍第1項所請求之晶片封裝結構，其中該金屬穿孔連接線經由該第一交互連接線結構耦接該第一半導體裝置。
  11. 如申請專利範圍第1項所請求之晶片封裝結構更包括一矽穿孔連接線(through silicon via (TSV))垂直地位在該矽基板中且耦接該第一交互連接線結構。
  12. 如申請專利範圍第1項所請求之晶片封裝結構更包括一金屬凸塊位在該矽穿孔連接線的一底部表面上。
  13. 一晶片封裝結構，包括： 一矽基板； 一第一絕緣介電層位在該矽基板的上表面上； 一第一交互連接線結構位在該第一絕緣介電層的上表面上，其中該第一交互連接線結構包括一第一交互連接線金屬層位在該第一絕緣介電層的上方、一第二絕緣介電層位在該第一交互連接線金屬層的上方、一第一金屬接墊及一第二金屬接墊分別位在該第一交互連接線結構的頂部處且位在該第二絕緣介電層的上表面上，並且該第一金屬接墊經由位在該第二絕緣介電層中之一第一開口耦接該第一交互連接線金屬層，以及該第二金屬接墊經由位在該第二絕緣介電層中之一第二開口耦接該第一交互連接線金屬層； 一第一半導體裝置位在該第一交互連接線結構上方； 一第一金屬接點位在該第一金屬接墊與該第一半導體裝置之間，其中該第一金屬接點耦接該第一半導體裝置至該第一金屬接墊； 一聚合物層位在該交互連接線結構的上方且與該第一半導體裝置位在同一水平面位置處； 一金屬穿孔連接線位在該第二金屬接墊之上表面上且垂直地位在該聚合物層中及與該第一半導體裝置位在同一水平面位置處，其中該聚合物層之一部分位在該第一半導體裝置與該金屬穿孔連接線之間； 一第二交互連接線結構位在該第一半導體裝置及該聚合物層之上表面上方，其中該第二交互連接線結構包括一第二交互連接線金屬層延伸位在該第一半導體裝置上方且經由該金屬穿孔連接線耦接該第二金屬接墊；以及 一第一金屬凸塊位在該第二交互連接線結構上，其中該第一金屬凸塊依序經由該第二交互連接線結構及該金屬穿孔連接線耦接該第二金屬接墊。
  14. 如申請專利範圍第13項所請求之晶片封裝結構，其中該第一交互連接線結構更可包括一第三交互連接線金屬層位在該第二絕緣介電層的上表面上，其中該第一金屬接墊及該第二金屬接墊係由該第三交互連接線金屬層所提供。
  15. 如申請專利範圍第13項所請求之晶片封裝結構，其中該第一交互連接線結構更可包括一第三絕緣介電層位在該第二絕緣介電層之上表面上，其中該第一金屬接墊及該第二金屬接墊位在該第三絕緣介電層中且具有一側壁被該第三絕緣介電層所覆蓋。
  16. 如申請專利範圍第13項所請求之晶片封裝結構，其中該第一金屬接點包括厚度介於1微米至15微米之間的一銅層。
  17. 如申請專利範圍第13項所請求之晶片封裝結構，其中該金屬穿孔連接線包括厚度介於5微米至300微米之間的一銅層。
  18. 如申請專利範圍第13項所請求之晶片封裝結構，其中該聚合物層具有一上表面與該第一半導體裝置之上表面呈共平面關係。
  19. 如申請專利範圍第13項所請求之晶片封裝結構，更包括一第二半導體裝置位在該第一交互連接線結構的上方、位在該聚合物層中且與該第一半導體裝置位在同一水平面位置處，且一第二金屬接點位在該第一交互連接線結構的一第三金屬接墊與該第二半導體裝置之間，其中該第三金屬接墊係位在該第一交互連接線結構之頂部處，其中該第二金屬接點耦接該第二半導體裝置至該第三金屬接墊，其中該第二半導體裝置依序經由該第二金屬接點、該第一交互連接線結構及該第一金屬接點耦接該第一半導體裝置。
  20. 如申請專利範圍第13項所請求之晶片封裝結構，其中該第一金屬凸塊包括錫。
  21. 如申請專利範圍第13項所請求之晶片封裝結構，其中該第一金屬接點包括錫。
  22. 如申請專利範圍第13項所請求之晶片封裝結構，其中該金屬穿孔連接線經由該第一交互連接線結構耦接該第一半導體裝置。
  23. 如申請專利範圍第13項所請求之晶片封裝結構更包括一矽穿孔連接線(through silicon via (TSV))垂直地位在該矽基板中且耦接該第一交互連接線結構。
  24. 如申請專利範圍第23項所請求之晶片封裝結構更包括一第二金屬凸塊位在該矽穿孔連接線的一底部表面上。
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