TWI846085B

TWI846085B - 降低半導體封裝串擾及其方法

Info

Publication number: TWI846085B
Application number: TW111138709A
Authority: TW
Inventors: 楊淑君; 陳威志
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-05-25
Filing date: 2022-10-12
Publication date: 2024-06-21
Also published as: TW202347648A; US20230387031A1; CN220324449U

Abstract

根據本揭露，一種半導體封裝包含：一佈線結構；一第一晶粒及一第二晶粒，其等放置於該佈線結構上方；一第一接點構件陣列，其沿著一第一方向放置且將該第一晶粒電耦合至該佈線結構；及一第二接點構件陣列，其沿著該第一方向放置且將該第二晶粒電耦合至該佈線結構。該佈線結構包含複數條金屬線且該複數條金屬線之各者電連接該第一接點構件陣列之一者及該第二接點構件陣列之一者。該複數條金屬線之各者包括一水平平面上之至少兩個90度轉向。

Description

降低半導體封裝串擾及其方法

本發明實施例係有關降低半導體封裝串擾及其方法。

半導體積體電路(IC)產業已經歷指數增長。IC材料及設計之技術進展已產生數代IC，其中各代具有比前一代更小且更複雜的電路。在IC演進進程中，功能密度(即，每晶片面積之互連裝置之數目)已大體上增加而幾何大小(即，可使用一製造製程形成之最小組件(或線))已減小。此按比例縮小製程通常藉由增加生產效率且降低相關聯成本而提供益處。此按比例縮小亦已增加處理及製造IC之複雜性。

歸因於半導體裝置之微型化尺度，多於一個IC晶片可整合至半導體封裝中。在一些例項中，所整合IC晶片之間之晶片至晶片通訊可經由一中介層或一重佈層(RDL)結構提供。晶片至晶片通訊不僅涉及載送邏輯訊號之導電構件，而且亦涉及載送輸入/輸出(I/O)訊號之導電構件。雖然半導體封裝中之現有晶片至晶片通訊大體上足以用於其等之預期目的，但並非在全部態樣中令人滿意。

本發明的一實施例係關於一種半導體封裝，其包括：一佈線結構；一第一晶粒及一第二晶粒，其等放置於該佈線結構上方；一第一接點構件陣列，其沿著一第一方向放置且將該第一晶粒電耦合至該佈線結構；及一第二接點構件陣列，其沿著該第一方向放置且將該第二晶粒電耦合至該佈線結構，其中該佈線結構包括複數條金屬線且該複數條金屬線之各者電連接該第一接點構件陣列之一者及該第二接點構件陣列之一者，其中該複數條金屬線之各者包括一水平平面上之至少兩個90度轉向。

本發明的一實施例係關於一種封裝結構，其包括：一佈線結構，其包括：一頂表面，及一第一金屬層，其鄰近該頂表面；及一第一晶粒及一第二晶粒，其等並排放置於該佈線結構之該頂表面上方，其中該第一金屬層包括與第一複數條接地線交錯之第一複數條訊號線。

本發明的一實施例係關於一種形成一結構之方法，其包括：接收包括複數個接點通路及金屬線之一工件；在該工件上方沉積一介電層；在該介電層中圖案化一線溝槽；在該線溝槽中沉積一金屬填充層以形成一金屬線；形成放置於該金屬線之一第一端正上方之一第一接點構件；及形成放置於該金屬線之一第二端正上方之一第二接點構件，其中該金屬線包括一水平平面上之至少兩個90度轉向。

10:半導體裝置封裝結構

11:球柵陣列(BGA)

12:基板/印刷電路板(PCB)基板

13:底膠填充層

14:受控塌陷晶片連接(C4)凸塊

15:重佈層(RDL)結構

16:接點通路

20:半導體裝置封裝結構

21:球柵陣列(BGA)

22:基板/印刷電路板(PCB)基板

23:第二底膠填充層

24:受控塌陷晶片連接(C4)凸塊

25:中介層

26:微凸塊

27:第一底膠填充層

100:裝置封裝

120:第一晶片

122:第一接點構件

124:第一接點構件

126:第一接點構件

132:第一金屬線

134:第二金屬線

136:第三金屬線

140:第二晶片

142:第二接點構件

144:第二接點構件

146:第二接點構件

152:第四金屬線

154:第五金屬線

156:第六金屬線

210:電源/接地(P/G)接點構件

220:訊號接點構件

310:訊號線

320:接地線

400:方法

402:方塊

404:方塊

406:方塊

408:方塊

410:方塊

500:工件

502:載體基板

506:介電層

506T:頂部介電層

508:導電構件

508T:頂部金屬線

510:第一頂部接點通路

512:第二頂部接點通路

600:工件

602:矽基板

604:貫穿基板通路(VIA)

606:介電層

606T:頂部介電層

608:導電構件

608T:頂部金屬線

610:第一接點墊

612:第二接點墊

1320:第一金屬線

1340:第二金屬線

1360:第三金屬線

A:晶片/晶粒

AP:鋁墊

B:晶片/晶粒

C:晶片/晶粒

D:晶片/晶粒

E:晶片/晶粒

M1:金屬層

M2:金屬層

M3:金屬層

M4:金屬層

M5:金屬層

R:直角

RDL 1:第一重佈層(RDL)金屬層

RDL 2:第二重佈層(RDL)金屬層

RDL 3:第三重佈層(RDL)金屬層

RDL 4:第四重佈層(RDL)金屬層

RDL 5:重佈層(RDL)金屬層

RS:佈線空間

S:構件至構件間距

SL:訊號線

θ:銳角

當結合附圖閱讀時自以下詳細描述最佳理解本揭露。應強調，根據業界中之標準實踐，各種構件未按比例繪製且僅用於圖解目的。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。

圖1繪示根據本揭露之各種態樣之一第一例示性半導體封裝結構。

圖2繪示根據本揭露之各種態樣之一第二例示性半導體封裝結構。

圖3、圖4及圖5繪示根據本揭露之各種態樣之例示性寬匯流排I/O佈線配置。

圖6示意性地繪示根據本揭露之各種態樣之一接地金屬線在同一金屬化層中之兩條鄰近訊號線之間之插入。

圖7、圖8及圖9示意性地繪示根據本揭露之各種態樣之關於一半導體封裝上之微凸塊或通路之不同訊號對接地比率。

圖10示意性地繪示根據本揭露之各種態樣之在圖7、圖8及圖9中展示之不同訊號對接地比率下之比較串擾位準。

圖11示意性地繪示根據本揭露之各種態樣之圖1中之第一例示性半導體封裝之一RDL結構中之一第一寬匯流排I/O佈線配置。

圖12示意性地繪示根據本揭露之各種態樣之圖1中之第一例示性半導體封裝之一RDL結構中之一第二寬匯流排I/O佈線配置。

圖13示意性地繪示根據本揭露之各種態樣之使用圖11中之第一寬匯流排I/O佈線配置或圖12中之第二寬匯流排I/O佈線配置之比較串擾位準。

圖14示意性地繪示根據本揭露之各種態樣之圖2中之第二例示性半導體封裝之一中介層中之一第一寬匯流排I/O佈線配置。

圖15示意性地繪示根據本揭露之各種態樣之圖2中之第二例示性半導體封裝之一中介層中之一第二寬匯流排I/O佈線配置。

圖16示意性地繪示根據本揭露之各種態樣之圖2中之第二例示性半導體封裝之一中介層中之一第三寬匯流排I/O佈線配置。

圖17示意性地繪示根據本揭露之各種態樣之使用圖14中之第一寬匯流排I/O佈線配置、圖15中之第二寬匯流排I/O佈線配置或圖16中之第三寬匯流排I/O佈線配置之比較串擾位準。

圖18係根據本申請案之各種態樣之用於形成類似於圖3、圖4、圖5中展示之金屬線之金屬線以達成晶片至晶片通訊之一方法400之一流程圖。

圖19、圖20及圖21繪示根據本申請案之各種態樣之經歷圖18之方法400之各種操作之一重佈層之一工件。

圖22、圖23及圖24繪示根據本申請案之各種態樣之經歷圖18之方法400之各種操作之一中介層之一工件。

下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下文描述中之一第一構件形成於一第二構件上方或上可包含其中第一及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在第一與第二構件之間，使得第一及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。

為便於描述，可在本文中使用諸如「在...下面」、「在...下方」、「下」、「在...上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述詞同樣可相應地解釋。

此外，如由一般技術者所理解，當使用「大約」、「約」及類似者描述一數字及一數字範圍時，術語旨在涵蓋在考量在製造期間固有地產生之變動之一合理範圍內之數字。例如，數字或數字範圍涵蓋包含所述數字之一合理範圍，諸如在所述數字之+/-10%內，此係基於與製造具有與數字相關聯之一特性之一構件相關聯之已知製造容限。例如，具有「大約5nm」之一厚度之一材料層可涵蓋自4.25nm至5.75nm之一尺寸範圍，其中一般技術者已知與沉積材料層相關聯之製造容限為+/-15%。仍進一步，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。

半導體封裝技術曾經僅僅被視為促進晶片介接外部電路之後端製程。時代已改變。運算工作負載已演進如此之多使得封裝技術被帶至創新之前沿。現代封裝提供多個晶片或晶粒至一單一半導體裝置中之整合。取決於堆疊之層級，現代半導體封裝可具有一2.5D結構或一3D結構。在一2.5D結構中，至少兩個晶粒耦合至提供晶片至晶片通訊之一重佈層(RDL)結構或一中介層。一2.5D結構中之至少兩個晶粒未垂直地彼此上下堆疊。在一3D結構中，至少兩個晶粒彼此上下堆疊且經由貫穿矽通路(TSV)彼此相互作用。取決於所採用製程，2.5D結構及3D結構可具有一整合式扇出(InFO)構造或一基板上覆晶圓上覆晶片(Chip-on-Wafer-on-Substrate)(CoWoS®)構造。當採用前者時，在(若干)晶粒之前表面上方形成一RDL結構且(若干)晶粒經由嵌入一介電層中之通路電耦合至RDL結構。當採用後者時，經由微凸塊將(若干)晶粒接合至一分開形成之中介層。

在2.5D半導體封裝中，晶片至晶片通訊(或晶粒至晶粒通訊)由RDL結構或中介層提供。使用RDL結構及中介層並非無挑戰。首先，在高速應用中，金屬線之差異可引起時脈偏斜(亦稱為時序偏斜)，其中歸因於訊號傳播延遲，同源之時脈訊號在不同時間到達不同組件。第二，RDL結構或中介層中之訊號線可太緊密放置以引起串擾及一經降低訊雜比。第三，由於與在一RDL結構或一中介層中形成金屬化層相關聯之成本隨著裝置之按比例減小而增加，故可期望具有少比多更好的金屬化層。

本揭露提供對半導體封裝中之晶片至晶片通訊之改良之若干態樣。在一個態樣中，本揭露提供兩個晶片之間之同級電佈線，其不需要形成額外通路以改變金屬化層且不引入任何時脈偏斜。在另一態樣中，本揭露提供接地/電源在訊號線或接點構件之間之插入以提供電流返回路徑且降低串擾。偏斜及串擾之降低提供半導體封裝之一經改良輸入/輸出(I/O)頻寬。

圖1及圖2繪示其中一佈線結構提供放置於佈線結構上之兩個晶片之間之晶片至晶片通訊的半導體裝置封裝結構。圖1展示一半導體裝置封裝結構10之一示意性剖面圖。半導體裝置封裝結構10包含在一RDL結構15上方並排放置之一晶片A(或一晶粒A)及一晶片B(或一晶粒B)。晶片A及晶片B之各者經由接點通路16電耦合至RDL結構15。RDL結構15接著經由受一底膠填充層13保護之複數個受控塌陷晶片連接(C4)凸塊14接合至一基板12。在一些替代實施例中，C4凸塊14可由微凸塊替換。基板12可係一印刷電路板(PCB)基板12且可進一步包含球柵陣列(BGA)11以進一步接合至其他外部電路。在一例示性製程中，可藉由沉積介電層，在介電層中形成開口，在開口上方沉積一導電材料且平坦化而在晶片A及晶片B之前表面上方製造接點通路16及RDL結構15。在於RDL結構15之頂表面上方形成C4凸塊14之後，將RDL結構15連同晶片A及晶片B一起上下倒置以接合至基板12。自圖1可見，RDL結構15沿著X方向在晶片A與晶片B之間提供晶片至晶片通訊。

圖2繪示一半導體裝置封裝結構20之一示意性剖面圖。半導體裝置封裝結構20包含在一中介層25(其可為矽中介層或無矽中介層)上方並排放置之一晶片C(或一晶粒C)、一晶片D(或一晶粒D)或一晶片E(或一晶粒E)。類似於RDL結構15，中介層25包含多個金屬層。晶片C、D及E經個別倒置且經由微凸塊26耦合至中介層25，該微凸塊26可受一第一底膠填充層27保護。中介層25接著經由受一第二底膠填充層23保護之複數個受控塌陷晶片連接(C4)凸塊24電耦合至一基板22。在一些替代實施例中，C4凸塊24可由微凸塊替換。基板22可係一印刷電路板(PCB)基板22且可進一步包含球柵陣列(BGA)21以進一步接合至其他外部電路。在一例示性製程中，首先經由微凸塊26將晶片C、D及E接合至中介層25。在形成第一底膠填充層27之後，將晶片C、D及E接合至一載體基板且將中介層25接地以暴露接點構件。接著在經暴露接點構件上方形成C4凸塊24並移除載體基板。接著將中介層25連同晶片C、D及E一起倒置且經由C4凸塊24接合至一基板22。自圖2可見，中介層25沿著X方向在晶片C與晶片D之間且在晶片D與晶片E之間提供晶片至晶片通訊。

在一些實施例中，圖1中之接點通路16或圖2中之微凸塊26可配置為具有一恆定節距及一均勻間距之一矩形陣列。可沿著一水平平面上之兩個方向維持恆定節距及均勻間距。在一些習知結構中，未在更接近晶片之RDL結構或中介層之金屬層中提供晶片至晶片通訊。如此係因為首先形成RDL結構或中介層之最頂部金屬層中之通路以將訊號自(若干)晶片路由至更遠離晶片之一金屬層以容許一直線連接。在此等習知結構中，直線可保持相同長度以消除或減少時脈偏斜。然而，此習知結構可阻止最頂部金屬層提供晶片至晶片通訊。此使用不足不利於減少RDL結構或中介層中之金屬層。

為了更佳利用最頂部金屬層，本揭露提供圖3及圖4中展示之例示性佈線結構。圖3繪示一裝置封裝100上之一第一佈線結構。在圖3中表示之實施方案中，裝置封裝100包含一第一晶片120及一第二晶片140。第一晶片120及第二晶片140表示一2.5D構造中之兩個並排晶片。亦即，第一晶片120及第二晶片140可對應於圖1中展示之晶片A及晶片B、圖2中展示之晶片C及晶片D或圖2中展示之晶片D及晶片E。雖然未展示，但第一晶片120及第二晶片140之各者放置於一佈線結構(諸如圖1中展示之RDL結構15或圖2中展示之中介層25)上或電耦合至該佈線結構。晶片(即，第一晶片120及第二晶片140)與佈線結構之間之電連接係藉由接點構件陣列達成。例如，第一晶片120經由第一接點構件122、124及126及其他類似定位之接點構件電耦合至佈線結構。第二晶片140經由第二接點構件142、144及146及其他類似定位之接點構件電耦合至佈線結構。取決於構造及製造製程，第一接點構件122、124及126以及第二接點構件142、144及146可對應於圖1中展示之接點通路或圖2中展示之微凸塊26。應注意，圖3僅示意性地繪示第一晶片120之一部分及第二晶片140之一部分。有鑑於此，圖3中之第一晶片120及第二晶片140之邊界係開端式且未閉合的。

為了提供一均勻佈線環境及製程負載，第一接點構件及第二接點構件各以具有一均勻構件至構件間距S之一矩形陣列配置。應注意，圖3未按比例繪製。第一接點構件及第二接點構件藉由沿著X方向或Y方向之相同間距S特性化。第一晶片120與第二晶片140之間之晶片至晶片通訊係藉由連接一第一接點構件及一對應第二接點構件之金屬線達成。在圖3中繪示之實施例中，第一接點構件122經由一第一金屬線132電連接至第二接點構件142。第一接點構件124經由一第二金屬線134電連接至第二接點構件144。第一接點構件126經由一第三金屬線136電連接至第二接點構件146。雖然在圖3中未明確展示，但第一金屬線132、第二金屬線134及第三金屬線136全部在佈線結構之同一金屬層中延伸及轉向。亦即，當沿著Z方向觀看時，第一金屬線132、第二金屬線134及第三金屬線136全部在同一X-Y平面上延伸及轉向。換言之，圖3繪示裝置封裝100之一示意性俯視圖。在所描繪實施例中，第一金屬線132首先自第一接點構件122沿著Y方向(在圖3中向下)延伸且進行一第一90度轉向以沿著X方向(自圖3中之左側至右側)延伸。代替繼續沿著X方向延伸，第一金屬線132以度數θ進行兩個銳角轉向直至其進入第二晶片140正下方之區域中。由於兩個銳角轉向之一者係逆時針的且另一者係順時針的，故其等彼此抵消以容許第一金屬線132再次沿著X方向延伸。一旦進入第二晶片140之區域，第一金屬線132便繼續沿著X方向延伸直至其進行一第二90度轉向(在圖3中向下)以耦合至第二接點構件142。如圖3中展示，歸因於兩個銳角轉向，第一金屬線132自在第一接點構件(即，122、124及126)下方水平延伸改變至在第二接點構件(即，142、144及146)上方水平延伸，即使第一接點構件沿著X方向與第二接點構件對準。

第二金屬線134及第三金屬線136以一類似方式達成相同構件至構件通訊。在所描繪實施例中，第二金屬線134首先自第一接點構件124沿著Y方向(在圖3中向下)延伸且進行一第一90度轉向以沿著X方向(自圖3中之左側至右側)延伸。代替繼續沿著X方向延伸，第二金屬線134以度數θ進行兩個銳角轉向直至其進入第二晶片140正下方之區域中。由於兩個銳角轉向之一者係逆時針的且另一者係順時針的，故其等彼此抵消以容許第二金屬線134再次沿著X方向延伸。一旦進入第二晶片140之區域，第二金屬線134便繼續沿著X方向延伸直至其進行一第二90度轉向(在圖3中向下)以耦合至第二接點構件144。如圖3中展示，歸因於兩個銳角轉向，第二金屬線134自在第一接點構件(即，122、124及126)下方水平延伸改變至在第二接點構件(即，142、144及146)上方水平延伸，即使第一接點構件沿著X方向與第二接點構件對準。自圖3可見，第二金屬線134大體上追蹤第一金屬線132之形狀。

類似地，第三金屬線136首先自第一接點構件126沿著Y方向(在圖3中向下)延伸且進行一第一90度轉向以沿著X方向(自圖3中之左側至右側)延伸。代替繼續沿著X方向延伸，第三金屬線136以度數θ進行兩個銳角轉向直至其進入第二晶片140正下方之區域中。由於兩個銳角轉向之一者係逆時針的且另一者係順時針的，故其等彼此抵消以容許第三金屬線136再次沿著X方向延伸。一旦進入第二晶片140之區域，第三金屬線136便繼續沿著X方向延伸直至其進行一第二90度轉向(在圖3中向下)以耦合至第二接點構件146。如圖3中展示，歸因於兩個銳角轉向，第二金屬線134自在第一接點構件(即，122、124及126)下方水平延伸改變至在第二接點構件(即，142、144及146)上方水平延伸，即使第一接點構件沿著 X方向與第二接點構件對準。自圖3可見，第三金屬線136大體上追蹤第一金屬線132及第二金屬線134之形狀。

取決於第一晶片120與第二晶片140之間之一佈線資源，銳角θ可具有不同值。參考圖3，第一晶片120與第二晶片140之間之一佈線空間(RS)表示用於晶片至晶片連接之佈線資源。為了有效地使用佈線空間(RS)，兩個銳角θ可沿著X方向藉由整個佈線空間(RS)或佈線空間之一半(0.5)隔開。亦即，根據本揭露，銳角θ之一下限可經計算為tan^-1(構件至構件間距S/佈線空間RS)且銳角θ之一上限可經計算為tan^-1(構件至構件間距S/(0.5x佈線空間RS))。

在圖3中，提供晶片至晶片通訊之金屬線具有實質上相同長度。亦即，第一金屬線132、第二金屬線134及第三金屬線136之總長度實質上相同。藉由具有兩個90度轉向及兩個銳角轉向，圖3中之金屬線可放置於佈線結構中之最頂部金屬層中。如本文中使用，最頂部金屬層係指最接近晶片(諸如第一晶片120及第二晶片140)之金屬層。在一些現有結構中，在最頂部金屬層中需要通路以耦合至更遠離晶片之另一金屬層中之筆直金屬線。圖3中展示之金屬線促進金屬層之減少而不引入額外偏斜。

圖4繪示一裝置封裝100上之一第二佈線結構。類似於圖3中展示之裝置封裝100，圖4中之裝置封裝100包含可對應於圖1中展示之晶片A及晶片B、圖2中展示之晶片C及晶片D或圖2中展示之晶片D及晶片E之一第一晶片120及一第二晶片140。雖然未展示，但第一晶片120及第二晶片140之各者放置於一佈線結構(諸如圖1中展示之RDL結構15或圖2中展示之中介層25)上或電耦合至該佈線結構。晶片(即，第一晶片120及第二晶片140)與佈線結構之間之電連接係藉由接點構件陣列達成。例如，第一晶片120經由第一接點構件122、124及126及其他類似定位之接點構件電耦合至佈線結構。第二晶片140經由第二接點構件142、144及146及其他類似定位之接點構件電耦合至佈線結構。取決於構造及製造製程，第一接點構件122、124及126以及第二接點構件142、144及146可對應於圖1中展示之接點通路或圖2中展示之微凸塊26。第一接點構件及第二接點構件各以具有一均勻構件至構件間距S之一矩形陣列配置。

類似於圖3中展示之第一佈線結構，第二佈線結構包含同一金屬層中之金屬線以達成第一晶片120與第二晶片140之間之晶片至晶片通訊。在圖4中繪示之實施例中，第一接點構件122經由一第一金屬線1320電連接至第二接點構件142。第一接點構件124經由一第二金屬線1340電連接至第二接點構件144。第一接點構件126經由一第三金屬線1360電連接至第二接點構件146。當沿著Z方向觀看時，第一金屬線1320、第二金屬線1340及第三金屬線1360全部在同一X-Y平面上延伸及轉向。不同於圖3中之第一佈線結構，第二佈線結構使用兩個直角(R)轉向替換兩個銳角轉向。在所描繪實施例中，第一金屬線1320首先自第一接點構件122沿著Y方向(在圖3中向下)延伸且進行一第一90度轉向以沿著X方向(自圖3中之左側至右側)延伸。代替繼續沿著X方向延伸，第一金屬線1320進行兩個直角轉向直至其進入第二晶片140正下方之區域中。一旦進入第二晶片140之區域，第一金屬線1320便繼續沿著X方向延伸直至其進行一第二90度轉向(在圖3中向下)以耦合至第二接點構件142。第二金屬線1340及第三金屬線1360以一類似方式達成相同構件至構件通訊。

自圖4可見，第二佈線結構可在佈線空間(RS)中佔用更多空間。同時，由於直角轉向，可更易於使用光微影及蝕刻製程製造第一金屬線1320、第二金屬線1340及第三金屬線1360。

圖5繪示一裝置封裝100上之一第三佈線結構。類似於圖3中展示之裝置封裝100，圖5中之裝置封裝100包含可對應於圖1中展示之晶片A及晶片B、圖2中展示之晶片C及晶片D或圖2中展示之晶片D及晶片E之一第一晶片120及一第二晶片140。雖然未展示，但第一晶片120及第二晶片140之各者放置於一佈線結構(諸如圖1中展示之RDL結構15或圖2中展示之中介層25)上或電耦合至該佈線結構。晶片(即，第一晶片120及第二晶片140)與佈線結構之間之電連接係藉由接點構件陣列達成。例如，第一晶片120經由第一接點構件122、124及126及其他類似定位之接點構件電耦合至佈線結構。第二晶片140經由第二接點構件142、144及146及其他類似定位之接點構件電耦合至佈線結構。取決於構造及製造製程，第一接點構件122、124及126以及第二接點構件142、144及146可對應於圖1中展示之接點通路或圖2中展示之微凸塊26。第一接點構件及第二接點構件各以具有一均勻構件至構件間距S之一矩形陣列配置。

如同在圖3中之裝置封裝100，圖5中之第一晶片120與第二晶片140之間之晶片至晶片通訊係藉由連接一第一接點構件及一對應第二接點構件之金屬線達成。不同於圖3中之第一佈線結構，圖5中之第三佈線結構利用由一第四金屬線152、一第五金屬線154及一第六金屬線156表示之金屬線。如圖5中展示，雖然第四金屬線152、第五金屬線154及第六金屬線156之各者包含兩個90度轉向，但其等皆不如同第一金屬線132、第二金屬線134或第三金屬線136般包含兩個銳角轉向。如此係因為第二接點構件不沿著X方向與第一接點構件對準。實情係，第二接點構件沿著Y方向偏移達間距S。如圖5中展示，Y方向偏移引起第二接點構件與第一接點構件下方/鄰近之一列接點構件對準。在圖5中繪示之實施例中，第一接點構件122經由第四金屬線152電連接至第二接點構件142。第一接點構件124經由第五金屬線154電連接至第二接點構件144。第一接點構件126經由第六金屬線156電連接至第二接點構件146。雖然在圖5中未明確展示，但第四金屬線152、第五金屬線154及第六金屬線156全部在佈線結構之同一金屬層中延伸及轉向。亦即，當沿著Z方向觀看時，第四金屬線152、第五金屬線154及第六金屬線156全部在同一X-Y平面上延伸及轉向。換言之，圖5係裝置封裝100之一示意性俯視圖。

在所描繪實施例中，第四金屬線152首先自第一接點構件122沿著Y方向(在圖5中向下)延伸且進行一第一90度轉向以沿著X方向(自圖5中之左側至右側)一路延伸至第二晶片140正下方之區域中。由於第二接點構件向下(沿著Y方向)偏移達間距S，故第四金屬線152不包含第一金屬線132之銳角轉向。一旦第四金屬線152沿著X方向到達第二接點構件142，其便進行一第二90度轉向(在圖5中向下)以耦合至第二接點構件142。

第五金屬線154及第六金屬線156以一類似方式達成相同構件至構件通訊。在所描繪實施例中，第五金屬線154首先自第一接點構件124沿著Y方向(在圖5中向下)延伸且進行一第一90度轉向以沿著X方向(自圖5中之左側至右側)一路延伸至第二晶片140正下方之區域中。由於第二接點構件向下(沿著Y方向)偏移達間距S，故第五金屬線154不包含第二金屬線134之銳角轉向。一旦第五金屬線154沿著X方向到達第二接點構件144，其便進行一第二90度轉向(在圖5中向下)以耦合至第二接點構件144。

類似地，第六金屬線156首先自第一接點構件126沿著Y方向(在圖5中向下)延伸且進行一第一90度轉向以沿著X方向(自圖5中之左側至右側)一路延伸至第二晶片140正下方之區域中。由於第二接點構件向下(沿著Y方向)偏移達間距S，故第六金屬線156不包含第三金屬線136之銳角轉向。一旦第六金屬線156沿著X方向到達第二接點構件146，其便進行一第二90度轉向(在圖5中向下)以耦合至第二接點構件146。自圖5可見，第六金屬線156大體上追蹤第四金屬線152及第五金屬線154之形狀。

在圖5中，提供晶片至晶片通訊之金屬線具有實質上相同長度。亦即，第四金屬線152、第五金屬線154及第六金屬線156之總長度實質上相同。藉由具有兩個90度轉向，圖5中之金屬線可放置於佈線結構中之最頂部金屬層中。圖5中展示之金屬線促進金屬層之減少而不引入額外偏斜。

圖6演示本揭露之一串擾降低策略與一現有降低策略之間之差異。在一些現有技術中，在兩條鄰近訊號線SL之間保持一間距S以降低串擾。在此等技術中，鄰近訊號線SL之間之串擾係藉由間距S控制。當間距S增加時，串擾降低。然而，此策略具有其限制，此係因為間距S無法無限地增加。按比例減小趨勢亦伴隨需要大量佈線資源之大量訊號線。一大間距S可導致低佈線密度且當現有金屬層內之佈線資源耗盡時，將需要額外金屬層。此與減少一佈線結構(諸如一RDL結構或一中介層)中之金屬層之數目之成本降低趨勢相反。圖6亦示意性地繪示根據本揭露之一經改良策略。一接地線電耦合至一接地電壓(亦稱為電壓源極(Vss))。實驗及模擬資料已證實，同時間距S仍在串擾位準中發揮作用。接地線之插入可在由間距S提供之串擾降低之基礎上顯著降低串擾。亦即，當間距S保持恆定時，具有接地線插入之串擾實質上低於無接地線插入之串擾。另外，當串擾位準保持恆定時，可使用接地線在兩條鄰近訊號線之間之插入減小間距S。除由中介接地線提供之屏蔽效應之外，經插入接地線亦可提供額外返回電流路徑。

圖7、圖8及圖9繪示電源/接地(P/G)接點構件210在訊號接點構件220當中之插入之效應。取決於構造及製造製程，圖7、圖8及圖9中之接點構件可對應於圖1中展示之接點通路或圖2中展示之微凸塊26。如本文中使用，一電源/接地(P/G)接點構件係指電耦合至一正供應電壓(或電壓汲極(Vdd))或一接地電壓(或Vss)之接點構件。一訊號接點構件係指電耦合至晶片(或晶粒)(類似於圖1中展示之晶片A及B或圖2中展示之晶片C、D及E)之一者中之一或多個電晶體之一接點構件。圖7、圖8及圖9演示，當訊號接點構件220之數目對P/G接點構件210之數目之一比率(即，SG比率)減小時，可降低串擾。圖7展示其中十二(12)行之訊號接點構件220放置於兩個2行群組之P/G接點構件210之間之一接點構件圖案。圖7中之接點構件圖案之SG比率可經計算為十二(12)除以四(4)，其等於3。圖8展示其中三個4行群組之訊號接點構件220與四個2行群組之P/G接點構件210交錯之一接點構件圖案。圖8中之接點構件圖案之SG比率可經計算為十二(12)除以八(8)，其等於1.5。圖9展示其中六個2行群組之訊號接點構件220與七個2行群組之P/G接點構件210交錯之一接點構件圖案。圖9中之接點構件圖案之SG比率可經計算為十二(12)除以十四(14)，其等於約0.86。如圖10中指示，假定均勻接點構件間距，實驗及模擬結果展示，在三個圖案當中，圖7中之接點構件圖案之串擾最高且圖9中之接點構件圖案之串擾最低。作為整體來看，圖6至圖10演示接地線或P/G接點構件之插入之串擾減少益處。圖8及圖9中之接點構件圖案代表用於降低串擾之目的之本揭露之接點構件圖案。亦即，根據本揭露，SG比率低於1.5以有效地降低串擾。

接地線之插入可降低RDL結構中之串擾。圖11及圖12繪示一RDL結構15中之不同佈線配置且圖13繪示圖11及圖12中之佈線配置之比較串擾位準。圖11及圖12之各者繪示類似於圖1中展示之RDL結構15之RDL結構15之一局部視圖。圖11或圖12中之RDL結構15包含五個RDL金屬層-RDL 1、RDL 2、RDL 3、RDL 4及RDL 5。應注意，RDL 1係最接近(若干)晶片之第一RDL金屬層且數字「1」指示其係在製造製程中形成之第一RDL金屬層。圖11中之RDL結構15在第一RDL金屬層RDL 1及第三RDL金屬層RDL 3中包含四條等距間隔之訊號線310。然而，圖11中之RDL結構15在第二RDL金屬層RDL 2及第四RDL金屬層RDL 4中不包含任何接地線。圖12中展示之RDL結構15在四個RDL金屬層-RDL1、RDL2、RDL3及RDL4中散佈八條訊號線。此容許一條接地線320水平地插入一給定RDL金屬層中之兩條鄰近訊號線310之間。另外，鄰近RDL金屬層中之訊號線310偏移(未垂直地對準)，使得不同RDL金屬層中之訊號線亦藉由一條接地線320垂直地隔開。在模擬及實驗中演示接地線320在訊號線310當中之插入或交錯實質上降低串擾位準。現參考圖13。無論係在4GHz之一頻帶頻率或8GHz之一頻帶頻率下，接地線320在鄰近訊號線310之間之垂直及水平插入皆可實質上降低串擾。圖12中之RDL結構15可代表用於降低串擾之目的之本揭露之一例示性RDL結構。

接地線之插入可降低中介層中之串擾。圖14、圖15及圖16繪示一中介層25中之不同佈線配置且圖17繪示圖14、圖15及圖16中之佈線配置之比較串擾位準。圖14、圖15及圖16之各者繪示類似於圖2中展示之中介層25之中介層25之一局部視圖。圖14、圖15或圖16中之中介層25包含五個金屬層(M1、M2、M3、M4及M5)及鋁墊(AP)層。應注意，第五金屬層M5更接近(若干)晶片而第一金屬層M1更遠離(若干)晶片。AP層中之鋁墊提供至微凸塊(諸如圖2中展示之微凸塊26)之接點。在五個所展示金屬層當中，第一金屬層M1首先被製造且第五金屬層M5最後被製造。在圖14中之中介層25中，第五金屬層M5及第三金屬層M3中之訊號線310由一條接地線320水平地隔開。另外，第五金屬層M5及第三金屬層M3中之訊號線310亦由第四金屬層M4中之接地線320垂直地隔開。圖15中之中介層25包含在第二金屬層M2、第三金屬層M3、第四金屬層M4及第五金屬層M5中散佈之訊號線310。垂直鄰近之訊號線310由一條接地線320隔開。水平地，訊號線310間隔很遠。一些接地線320使用一貫穿通路垂直地整合。圖16中展示之中介層25亦包含在第二金屬層M2、第三金屬層M3、第四金屬層M4及第五金屬層M5中散佈之訊號線310，但垂直鄰近之訊號線310未由中介接地線隔開。在模擬及實驗中演示接地線320在訊號線310當中之插入或交錯實質上降低串擾位準。現參考圖17。在4GHz或8GHz之一頻帶頻率下，如圖14、圖15或圖16中繪示之接地線320在鄰近訊號線310之間之插入可實質上降低串擾。應注意，圖16中之接地線320之垂直插入之缺乏給予圖16中之中介層25稍微較差的串擾降低。圖14、圖15及圖16中展示之中介層25可代表用於降低串擾之目的之本揭露之例示性中介層。

圖18繪示用於在類似於圖1中展示之RDL結構15之一RDL結構之一頂部介電層或類似於圖2中展示之中介層25之一中介層中形成一金屬線之一方法400之一流程圖。方法400僅係一實例且不旨在將本揭露限於在發明申請專利範圍中明確敘述之內容之外。可在方法400之前、期間及之後執行額外操作，且可針對方法400之額外實施例替換、消除或移動一些所述操作。下文結合圖19至圖24描述方法400，圖19至圖24繪示方法400之中間步驟期間之一工件之各種圖解剖面圖。

參考圖18、圖19及圖22，方法400包含其中接收一工件之一方塊402。工件可係如圖19中繪示之其中形成一RDL結構15之一工件500或如圖22中繪示之其中形成一中介層25之一工件600。RDL結構15類似於圖1中展示之RDL結構15。中介層25類似於圖2中展示之中介層25。參考圖19，工件500包含一載體基板502、複數個介電層506及複數個介電層506中之複數個導電構件508。應注意，圖19中之RDL結構15不完整，此係因為其更多層待形成。複數個介電層506可包含諸如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃或經摻雜氧化矽(諸如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼之矽玻璃(BSG))及/或其他適合介電材料之材料。複數個導電構件508可包含銅(Cu)、鈷(Co)、釕(Ru)、鎳(Ni)或鎢(W)。參考圖22，工件600包含矽基板602、延伸穿過矽基板602之複數個貫穿基板通路(VIA)604、複數個介電層606及複數個介電層606中之複數個導電構件608。應注意，圖22中之中介層25不完整，此係因為其更多層待形成。複數個介電層606可包含諸如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃或經摻雜氧化矽(諸如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼之矽玻璃(BSG))及/或其他適合介電材料之材料。複數個導電構件608可包含銅(Cu)、鈷(Co)、釕(Ru)、鎳(Ni)或鎢(W)。

參考圖18、圖19及圖22，方法400包含其中在工件上沉積一頂部介電層之一方塊404。關於圖19中之工件500，方塊404沉積一頂部介電層506T。關於圖22中之工件600，方塊404沉積一頂部介電層606T。頂部介電層506T或606T可包含諸如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃或經摻雜氧化矽(諸如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼之矽玻璃(BSG))及/或其他適合介電材料之材料。

參考圖18，方法400包含其中在頂部介電層中形成通路開口及線溝槽之一方塊406。在一些實施例中，可使用雙鑲嵌製程。例如，在圖19中展示之工件500或圖22中展示之工件600上方形成至少一個硬遮罩層。首先使用一第一圖案化光阻劑層以蝕刻通路開口。接著使用一第二圖案化光阻劑層以蝕刻線溝槽。

參考圖18、圖20及圖23，方法400包含其中在通路開口及線溝槽中沉積一金屬填充層以形成頂部接點通路及頂部金屬線之一方塊408。在形成通路開口及線溝槽之後，在圖20中展示之工件500或圖23中展示之工件600上方沉積一金屬填充層。在一些實施例中，金屬填充層可包含鈦(Ti)、釕(Ru)、鎳(Ni)、鈷(Co)、銅(Cu)、鉬(Mo)、鎢(W)、鋁(Al)及/或其他適合材料。在一項實施例中，金屬填充層可包含銅(Cu)。為了防止電遷移，可在沉積金屬填充層之前在通路開口及線溝槽上方沉積一阻障層。阻障層可包含氮化鈦(TiN)、氮化鉭(TaN)或氮化鎢(WN)。為了沉積金屬填充層，可首先使用物理氣相沉積(PVD)或化學氣相沉積(CVD)沉積一晶種層。接著可執行一電鍍製程以在晶種層上方形成金屬填充層。方塊408處之操作形成圖20中展示之一頂部金屬線508T或圖23中展示之一頂部金屬線608T。頂部金屬線508T大體上對應於第一金屬線132、第二金屬線134或第三金屬線136之一者。頂部金屬線608T大體上對應於第一金屬線132、第二金屬線134及第三金屬層136之一者。雖然頂部金屬線508T或頂部金屬線608T在同一X-Y平面上延伸以自第一晶片120下方交叉至第二晶片140，但頂部金屬線508T或頂部金屬線608T之整體可不放置於同一Y-Z平面上，此係因為頂部金屬線508T或頂部金屬線608T之一部分可包含兩個銳角轉向或兩個直角轉向，如上文結合圖3或圖4描述。在一些替代實施例中，當採用圖5中展示之第三佈線結構時，頂部金屬線508T或頂部金屬線608T之大部分可沿著同一YZ平面延伸。應注意，虛線用於表示頂部金屬線508T或頂部金屬線608T之在剖面平面之外之部分。在形成接點通路及金屬線之後，可執行一平坦化製程(諸如一化學機械拋光(CMP)製程)以移除過量材料。

參考圖18、圖21及圖24，方法400包含其中在頂部金屬線上方形成接點構件之一方塊410。取決於設計需要，接點構件可係頂部接點通路或接點墊。關於圖21中之工件500，方塊410在頂部金屬線508T上方形成一第一頂部接點通路510及一第二頂部接點通路512。第一頂部接點通路510經組態以接合至第一晶片120且第二頂部接點通路512經組態以接合至第二晶片140。關於圖24中之工件600，方塊410在頂部金屬線608T上方形成一第一接點墊610及一第二接點墊612。第一接點墊610經組態以接合至第一晶片120且第二接點墊612經組態以接合至第二晶片140。如圖21及圖24中展示，方塊410處之操作包含在頂部金屬線508T或608T上方沉積至少一個介電層，穿過至少一個介電層形成通路開口，在通路開口上方沉積一金屬填充層及圖案化金屬填充層。

方法400可包含進一步製程。例如，關於工件500，例如使用直接接合將RDL結構15接合至第一晶片120及第二晶片140。在移除載體基板502之後，可經由C4凸塊將RDL結構15連同第一晶片120及第二晶片140一起接合至一基板。所得結構可類似於圖1中展示之半導體裝置封裝結構10。關於工件600，經由微凸塊將中介層25之一前側接合至第一晶片120及第二晶片140且經由C4凸塊將中介層25之後側接合至一基板。所得結構可類似於圖2中展示之半導體裝置封裝結構20。

本揭露提供許多實施例。在一個態樣中，本揭露提供一種半導體封裝。該半導體封裝包含：一佈線結構；一第一晶粒及一第二晶粒，其等放置於該佈線結構上方；一第一接點構件陣列，其沿著一第一方向放置且將該第一晶粒電耦合至該佈線結構；及一第二接點構件陣列，其沿著該第一方向放置且將該第二晶粒電耦合至該佈線結構。該佈線結構包含複數條金屬線且該複數條金屬線之各者電連接該第一接點構件陣列之一者及該第二接點構件陣列之一者。該複數條金屬線之各者包含一水平平面上之至少兩個90度轉向。

在一些實施例中，其中該複數條金屬線之各者包含未放置於該第一晶粒或該第二晶粒下方之一部分，且該部分與該第一方向形成一銳角。在一些實施方案中，該第一接點構件陣列沿著該第一方向與該第二接點構件陣列對準。在一些例項中，該第一接點構件陣列沿著該第一方向與該第二接點構件陣列偏移。在一些實施例中，該佈線結構包含一重佈層(RDL)結構。在一些例項中，該第一接點構件陣列包含第一接點通路且該第二接點構件陣列包含第二接點通路。在一些實施例中，該佈線結構包含一中介層。在一些實施例中，該第一接點構件陣列包含第一微凸塊且該第二接點構件陣列包含第二微凸塊。在一些例項中，該第一晶粒包含複數個電晶體且該第一接點構件陣列包含耦合至一正供應電壓或一接地電壓之電源/接地(P/G)接點構件及耦合至該複數個電晶體之訊號接點構件。該等訊號接點構件對該等P/G接點構件之一比率小於1.5。

在另一態樣中，本揭露提供一種封裝結構。該封裝結構包含：一佈線結構，其包含一頂表面及鄰近該頂表面之一第一金屬層；及一第一晶粒及一第二晶粒，其等並排放置於該佈線結構之該頂表面上方。該第一金屬層包含與第一複數條接地線交錯之第一複數條訊號線。

在一些實施例中，該第一複數條接地線耦合至一接地電壓。在一些實施方案中，該佈線結構進一步包含在該第一金屬層正下方之一第二金屬層且該第二金屬層包含第二複數條接地線。該第二複數條接地線之各者放置於該第一複數條訊號線之一者之下方。在一些例項中，該佈線結構包含一重佈層(RDL)結構。在一些實施例中，該第一晶粒及該第二晶粒經由接點通路電耦合至該佈線結構。在一些實施方案中，該佈線結構包含一中介層。在一些例項中，該第一晶粒及該第二晶粒經由微凸塊電耦合至該佈線結構。

在仍另一態樣中，本揭露提供一種方法。該方法包含：接收包含複數個接點通路及金屬線之一工件；在該工件上方沉積一介電層；在該介電層中圖案化一線溝槽；在該線溝槽中沉積一金屬填充層以形成一金屬線；形成放置於該金屬線之一第一端正上方之一第一接點構件；及形成放置於該金屬線之一第二端正上方之一第二接點構件。該金屬線包含一水平平面上之至少兩個90度轉向。

在一些實施例中，該金屬線進一步包含在該水平平面上之兩個銳角轉向。在一些實施方案中，該方法進一步包含將一第一晶片接合至該第一接點構件，且將一第二晶片接合至該第二接點構件。在一些例項中，該第一晶片至該第一接點構件之該接合或該第二晶片至該第二接點構件之該接合包含一微凸塊之使用。

上文概述若干實施例之特徵，使得一般技術者可更好地理解本揭露之態樣。一般技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行本文中介紹之實施例之相同目的及/或達成本文中介紹之實施例之相同優點之其他製程及結構之一基礎。一般技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。