TWI842267B

TWI842267B - 半導體佈置及其形成方法及半導體結構

Info

Publication number: TWI842267B
Application number: TW111147624A
Authority: TW
Inventors: 顧旻峰; 莊曜群; 李政鍵; 林景彬
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-12-15
Filing date: 2022-12-12
Publication date: 2024-05-11
Also published as: DE102022129996B4; KR102837925B1; TW202333251A; CN115910957A; US20230187315A1; DE102022129996A1; KR20230090983A; US12288735B2

Abstract

示例性半導體結構包括具有第一側和第二側的元件基板。介電層設置於元件基板的第一側上方。通孔沿第一方向延伸，穿過介電層且從第一側至第二側穿過元件基板。通孔具有沿第一方向的總長度，沿第二方向的寬度，第二方向與第一方向不同。總長度是介電層中通孔的第一長度和元件基板中通孔的第二長度之總和。第一長度小於第二長度。保護環設置於介電層中和通孔周圍。

Description

半導體佈置及其形成方法及半導體結構

本揭示案係關於一種半導體結構、半導體佈置及其形成方法。

半導體積體電路(integrated circuit,IC)產業經歷了快速增長。半導體製造技術的不斷進步使IC具有更精細的特徵和/或更高整合度的半導體元件。功能密度(即單位IC晶片面積的互連元件數量)增加的同時特徵尺寸(即可用製程技術製造的最小組件)降低。通常這種縮小化製程藉由提高生產效率和降低相關成本帶來好處。

先進IC封裝技術已發展至可進一步降低IC密度和/或提高IC性能，並整合到許多電子元件中。例如IC封裝已演變到多個IC可垂直堆疊於所謂的三維(3D)封裝中或2.5D封裝(使用中介層)。通孔(又稱矽通孔，through-silicon via,TSV)是一種用於電性和/或實體連接堆疊IC的技術。雖然現有的通孔通常足以滿足其預期目的，但在各方面仍非完全令人滿意。

本揭示內容提供一種半導體結構，其包括元件基板、介電層、通孔及保護環，其中元件基板具有第一側和第二側。介電層設置於元件基板的第一側上方。通孔沿第一方向延伸，穿過介電層且從第一側至第二側穿過元件基板，其中通孔具有沿第一方向的總長度及沿第二方向的寬度，第二方向不同於第一方向，總長度是介電層中的通孔的第一長度與元件基板中的通孔的第二長度之總和，第一長度小於第二長度。保護環設置於介電層中和通孔周圍。

本揭示內容提供一種半導體佈置，其包括第一半導體結構、第二半導體結構、導電結構及互連結構的疊層，其中第一半導體結構具有介電層於半導體基板上。導電結構穿過第一半導體結構的介電層延伸第一距離，穿過第一半導體結構的半導體基板延伸第二距離至第二半導體結構，其中第一距離與第二距離的比值為約0.25至約0.5。互連結構的疊層設置於介電層中，其中互連結構的疊層於導電結構周圍形成環。

本揭示內容提供一種半導體佈置的形成方法，其包括以下操作。形成後端製程結構於半導體基板的第一側上，其中後端製程結構包括設置於介電層中的圖案化金屬層。半導體基板具有與第一側相對的第二側。後端製程結構具有第一厚度。半導體基板具有第二厚度，且第二厚度大於第一厚度。形成溝槽穿過後端製程結構的介電層並延伸一深度至半導體基板中，其中深度大於第一厚度且小於第二厚度。形成導電結構於溝槽中。進行薄化製程於半導體基板的第二側，以暴露導電結構，其中在薄化製程之後，導電結構從半導體基板的第一側延伸至第二側。

Mn:n層級金屬層

Vn:n層級通孔層

IF:介面區域

S:間距

h₁:高度

h₂:高度

h₃:高度

W₁:寬度

W₂:寬度

W₃:寬度

t₁:厚度

t₂:厚度

d1:深度

d2:深度

D1:深度

D2:深度

D_b:寬度

D_TSV:寬度

L1:長度

L2:長度

TC:頂部接觸層

H:總長度

H_a:長度

H_b:長度

100:半導體結構

102:元件基板

104:側面

106:側面

110:MLI特徵

110a:金屬層集合

110b:金屬層集合

115:介電層

116:金屬線

116a:側壁

116b:側壁

118:通孔

118a:側壁

118b:側壁

120:接觸

122:接觸

124:通孔

130:TSV

140:保護環

140a:集合

140b:集合

142:內側壁

142i:最內側環

144:外側壁

144o:最外側環

180:半導體結構

200:工件

202A:元件區域

202B:元件區域

202C:中間區域

210:介電區

220:溝槽

222:圖案化遮罩層

224:保護層

226:曲線段

228:側壁

240:導電塞

242:障蔽層

300:方法

310:方框

315:方框

320:方框

325:方框

402:半導體基板

404A:電晶體

404B:電晶體

410:閘極結構

412:源極/汲極

414:隔離結構

420:介電層

422:介電層

432:接觸

434:接觸

436:通孔

440:MEOL層

參照附圖一同閱讀以下的詳細描述以最好地理解本揭示案。需要強調的是，根據行業標準做法，各種特徵僅用於圖式說明並非按比例繪製。可以任意增加或減少各種特徵的尺寸以便討論之清晰。

第1圖是根據本揭示案各面向部分或全部的具有改良通孔(TSV)(即垂直導電互連結構)設計的半導體結構的局部截面圖。

第2圖是根據本揭示案各面向部分或全部第1圖的半導體結構的局部頂視圖。

第3圖和第4圖是根據本揭示案各面向的第1圖和第2圖部分的半導體結構的放大截面圖。

第5A圖至第5D圖是根據本揭示案各面向部分或全部可實施於第1圖和第2圖的半導體結構的保護環和對應的TSV的頂視圖。

第6圖是根據本揭示案各面向部分或全部包括第1圖和第2圖的半導體結構的半導體佈置的圖示局部截面圖。

第7A圖至第7I圖是根據本揭示案各面向部分或全部形成TSV和對應的保護環的各製程階段的工件的局部截面圖。

第8A圖至第8E圖是根據本揭示案各面向部分或全部可實施於第7E圖的製程階段，形成TSV溝槽的各製程階段的工件的局部截面圖。

第9圖是根據本揭示案各面向部分或全部用於製造如第1圖和第2圖所示的半導體結構的方法流程圖。

第10圖是根據本揭示案各面向部分或全部可實施於第1圖和第2圖的半導體結構的元件基板的局部圖示截面圖。

為了使本揭示案之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施方式，圖式中相同之號碼代表相同或相似之元件。

以下揭示案提供多個不同的實施方式或示例以實施發明的不同特徵，下文敘述組件和排列的特定示例以簡化本揭示案，這些當然僅是示例而非旨在限制，例如敘述中可能包含第一特徵和第二特徵形成直接接觸的實施方式，也包含在第一特徵和第二特徵中形成其他特徵，使第一特徵和第二特徵不直接接觸的實施方式。此外，為簡易敘述本揭示案中一特徵與另一特徵之間的關係，本文將使用空間相對術語，例如「下方」、「上方」、「水平」、「垂直」、「在...之上」、「在...上方」、「在...之下」、「在...之下」、「上」、「下」、「頂部」、「底部」等，以及其衍生詞(例如「水平地」、「向下地」、「向上地」等)。此空間相對術語旨在涵蓋包括多個特徵的元件的不同方向。此外，考量本領域通常技術者所理解製造過程中固有的變異值，當一個數值或數值範圍用「大約」、「近似」、「基本上」等來描述時，該術語旨在包括一個合理範圍內的數值。例如當製造特徵具有一數值相關特性的已知製造公差，數值或數值範圍應涵蓋所述數值的一個合理範圍，如在所述數值的+/-10%內。例如本領域通常技術者所熟知的沉積材料層的相關製造公差是+/-10%，則厚度「約5奈米」的材料層可以包含4.5奈米至5.5奈米的尺寸範圍。在另一個示例中，描述兩個特徵為具有「基本上相同」尺寸和/或「基本上朝向特定方向和/或配置(例如「基本上平行」)涵蓋兩個特徵之間的尺寸差異和/或兩個特徵與精確指定方向的輕微方向差異，這些差異的產生可能為固有但非刻意的，源於製造兩個特徵時的相關製造公差。再者，本揭示案可以在各種示例中重複參考符號和/或字母。這種重複是為了簡單清楚，本身並不規定所述的各種實施方式和/或配置之間的關係。

先進IC封裝技術已發展至可進一步降低IC的密度和/或提高其性能，這些積體電路整合到許多電子元件中。例如IC封裝已發展至多個IC可以垂直堆疊於3D封裝或2.5D封裝(例如使用中介層封裝)。通孔(又稱為矽通孔(through-silicon via,TSV)是一種用於電性和/或實體連接IC疊層的技術。例如當第一晶片垂直堆疊在第二晶片上時，可以形成一個TSV，該TSV垂直穿過第一晶片延伸到第二晶片。TSV將第一晶片的第一導電結構(例如第一佈線)電性和/或實體連接到第二晶片的第二導電結構(例如第二佈線)。TSV是一種導電結構，例如銅結構，並且可從整個第一晶片延伸穿過到第二晶片。

保護環通常形成於TSV周圍以保護TSV、提高TSV性能、提高TSV結構穩定性、屏蔽和/或降低TSV引起的雜訊，這些雜訊可能對第一晶片和/或第二晶片或其組合產生負面影響。保護環可以在形成第一晶片的後端製程(BEOL)結構(例如第一晶片的第一佈線)時同時形成。可以設置或連接此第一佈線到第一晶片的第一元件基板上，便於第一元件基板的元件和/或結構的操作和/或電氣通信。TSV可以在形成BEOL結構之後形成，例如，藉由蝕刻穿過保護環定義的區域內BEOL結構的介電層並穿過第一元件基板形成TSV溝槽(該溝槽暴露第二晶片)，將導電材料填滿TSV溝槽。在一些實施方式中，TSV溝槽可以暴露出第二晶片的BEOL結構，可以設置或連接此BEOL結構到第二晶片的第二元件基板上，便於第二元件基板的元件和/或結構的操作和/或電氣通信。在一些實施方式中，TSV溝槽從第一元件基板的頂部延伸到第一元件基板底部上方的一段距離。在這樣的實施方式中，可以在第一元件基板的底部進行平坦化製程和/或研磨製程直到到達TSV。可以配置平坦化製程和/或研磨製程以移除TSV的一部分以達到TSV在第一元件基板中所需的長度和/或深度。在一些實施方式中，第一晶片的 BEOL結構的最上方的金屬層是在平坦化製程和/或研磨製程之前和/或之後形成的。最上方的金屬層包括TSV的頂層金屬層，此頂層金屬層電性和/或實體連接保護環。在一些實施方式中，在形成TSV和最上方的金屬層之後，第一晶片連接第二晶片。

將TSV插入第一晶片中已觀察到會使第一晶片的第一元件基板在第一晶片的BEOL結構和第一元件基板之間的介面區域產生應力，特別是包括TSV和保護環的那一部分介面區域。本揭示案提出了一種TSV設計，例如特定的TSV尺寸，可以減少這種應力。在一些實施方式中，TSV沿第一方向延伸穿過包括例如BEOL結構和元件基板的第一基板。TSV具有沿第一方向的一總長度和沿第二方向的一寬度，該第二方向與第一方向不同。總長度是TSV第一部分的第一長度和TSV第二部分的第二長度之總和。TSV的第一部分設置於BEOL結構中並延伸穿過BEOL結構，TSV的第二部分設置於元件基板中並延伸穿過元件基板。第一長度小於第二長度，寬度小於第一長度。在一些實施方式中，第一長度與第二長度的比值為約0.25至約0.5以最小化BEOL結構和包括TSV和保護環的元件基板的介面區域的應力。大於約0.5的比值表示TSV的第二部分較短和/或較淺，這可能增加BEOL結構(特別是BEOL結構的介電層)和元件基板(例如元件基板的半導體基板)之間介面的應力。小於約0.25的比值表示TSV的第一部分較短和/或較淺，這可能會增加TSV的介面區域的應力。在一些實施方式中，寬度與第一長度的比值為約0.5至約2.0。在一些實施方式中，第一長度大於約1.5μm(例如約1.5μm至約2.5μm)。在一些實施方式中，寬度大於約1.5μm(例如約1.5μm至約2.5μm)。在一些實施方式中，TSV和保護環之間的距離為約0.2μm至約0.5μm。所提出的TSV結構和/或其尺寸和/或其製程的詳細內容將在以下頁面中描述。不同實施方式可能有不同優點，且不需任何實施方式的特定優點。

第1圖是根據本揭示各面向部分或全部具有改良的TSV設計的半導體結構100的局部截面圖。第2圖是根據本揭示各面向部分或全部具有改良的TSV設計的半導體結構100的局部頂視圖。第1圖是沿第2圖線2-2'的截面圖，第2圖移除了第1圖示出的半導體結構100的頂部接觸層TC。第3圖和第4圖是根據本揭示各面向第1圖和第2圖部份的半導體結構100的放大截面圖。第5A圖至第5D圖是根據本揭示各面向可實施於的第1圖和第2圖的半導體結構100中的部分或全部的保護環和對應的TSV的頂視圖。第6圖是根據本揭示案各面向部分或全部包括第1圖和第2圖的半導體結構100的半導體佈置的圖示局部截面圖。為了便於描述和理解，本文同時討論第1圖、第2圖、第3圖、第4圖、第5A圖至第5D圖和第6圖。為了清楚起見，第1圖、第2圖、第3圖、第4圖、第5A圖至第5D圖和第6圖已簡化以更好地理解本揭示案的發明概念。可以在半導體結構100中添加額外的特徵，並且，在半導體結構100的其他實施方式中，可以替換、修改或刪除下述的一些特徵。

參考第1圖，元件基板102被描繪為具有側面104(例如正面)和與側面104相對的側面106(例如背面)。元件基板102可以包括透過前端製程(FEOL)製造於側面104上和/或上方的電路(未示出)。例如元件基板102可以包括各種元件組件/特徵，例如半導體基板、摻雜井(例如n井和/或p井)、隔離特徵(例如淺溝槽隔離(shallow trench isolation,STI)結構和/或其他合適的隔離結構)、金屬閘極(例如具有閘極電極和閘極電介質的金屬閘極)、沿著金屬閘極側壁的閘極間隔件、源極/汲極特徵(例如磊晶源極/汲極)、其他合適的元件組件/特徵或其組合。在一些實施方式中，元件基板102包括平面電晶體，其中平面電晶體的通道形成於半導體基板中個別的源極/汲極之間，個別的金屬閘極設置於通道上(例如半導體基板的一部分通道形成處)。在一些實施方式中，元件基板102包括非平面電晶體，此非平面電晶體具有形成於半導體鰭片中的通道，該半導體鰭片從半導體基板並且在半導體鰭片上/中個別的源極/汲極之間延伸，其中個別的金屬閘極設置於半導體鰭片通道上，並環繞半導體鰭片通道(即該非平面電晶體是鰭狀場效電晶體(fin-like field effect transistor,FinFET))。在一些實施方式中，元件基板102包括非平面電晶體，此非平面電晶體具有在半導體層中形成的通道，該半導體層懸置在半導體基板之上並在個別的源極/汲極之間延伸，其中個別的金屬閘極設置於通道上並圍繞通道(即該非平面電晶體是環繞閘極(gate-all-around,GAA)電晶體)。元件基板102的各種電晶體可以依設計需求配置為平面電晶體和/或非平面電晶體。

元件基板102可以包括各種被動微電子元件和主動微電子元件，例如電阻器、電容器、電感器、二極管、p型FET(PFET)、n型FET(NFET)、金屬氧化物半導體(metal-oxide semiconductor,MOS)FETs(MOSFETs)、互補金屬氧化物半導體(complementary MOS,CMOS)電晶體、雙極結型電晶體(bipolar junction transistors,BJT)、橫向擴散金屬氧化物半導體(laterally diffused MOS,LDMOS)電晶體、高壓電晶體、高頻電晶體及其它合適的元件或其組合。可以配置各種微電子元件以提供IC上不同功能的區域，例如邏輯區域(即內核區域)、記憶體區域、模擬區域、外圍區域(例如輸入/輸出(I/O)區域)、虛擬區域及其它合適區域或其組合。邏輯區域配置可具有標準單元，每個單元都可以提供邏輯元件和/或邏輯功能，例如逆變器、AND閘極、NAND閘極、OR閘極、NOR閘極、NOT閘極、XOR閘極、XNOR閘極及其他合適的邏輯元件或其組合。記憶體區域配置可具有儲存單元，每個單元都可以提供儲存元件和/或儲存功能，例如快閃記憶體、非揮發性隨機存取記憶體(non-volatile random-access memory,NVRAM)、靜態隨機存取記憶體(static random-access memory,SRAM)、動態隨機存取記憶體(dynamic random-access memory,DRAM)、其它揮發性記憶體、其它非揮發性記憶體及其它合適的記憶體或其組合。在一些實施方式中，存儲單元和/或邏輯單元包括電晶體和互連結構，分別組合在一起以提供存儲元件/功能和邏輯元件/功能。

多層互連(multi-layer interconnect,MLI)特徵設置於元件基板102的側面104上。MLI特徵110將元件基板102的各種元件(例如電晶體)和/或組件電性連接到MLI特徵110的各種元件(例如設置於MLI特徵110內的記憶體元件)和/或組件，使各種元件和/或組件能夠按照設計要求運行。MLI特徵110包括配置成互連(佈線)結構的介電層和導電層(例如圖案化金屬層)的組合。導電層形成垂直互連結構，例如元件級接觸和/或通孔，和/或水平互連結構，例如導電線。垂直互連結構通常連接MLI特徵110中不同層/級(或不同平面)的水平互連結構。在運行期間，互連結構可以在元件基板102和/或MLI特徵110的元件和/或組件之間分配電信號和/或將電信號(例如時脈信號、電壓信號和/或接地信號)分配到元件基板102和/或MLI特徵110的元件。儘管MLI特徵110被描繪為具有給定數量的介電層和金屬層，本揭示設想MLI特徵110具有更多或更少的介電層和/或金屬層。

MLI特徵110可以包括在側面104上和/或上方透過後端製程(back end-of-line,BEOL)製造的電路，因此也可以稱為BEOL結構。MLI特徵110包括n層級的互連層、(n+x)層級的互連層以及兩者之間的中間的互連層(即(n+1)層級的互連層、(n+2)層級的互連層等)，其中n是大於或等於1的整數，x是大於或等於1的整數。每一n層級的互連層到(n+x)層級的互連層包括個別的金屬層和個別的通孔層。例如，n層級的互連層包括一個別的n層級通孔層(表示為V_n)和在n層級通孔層上方一個別的n層級金屬層(表示為M_n)。(n+1)層級的互連層包括一個別的(n+1)層級通孔層(表示為V_n+1)和在(n+1)層級通孔層上方一個別的(n+1)層級金屬層(表示為M_n+1)。以此類推，中間層到(n+x)層級的互連層包括個別的(n+x)層級通孔層(表示為V_n+x)和在(n+x)層級通孔層上方個別的(n+x)層級金屬層(表示為M_n+x)。在所示實施方式中，n等於1，x等於9，MLI特徵110包括10個互連層。例如，第1層級的互連層包括V₁層和M₁層，第2層級的互連層包括V₂層和M₂層。依此類推，第10層級的互連層包括V₁₀層和M₁₀層。每一通孔層將下方的金屬層實體和/或電性連接到上覆的金屬層、將一下方的元件級接觸層(例如中段製程(middle end-of-line, MEOL)互連層，如M₀層)實體和/或電性連接到上覆的金屬層、將下方的元件特徵(例如閘極或源極/汲極)實體和/或電性連接到上覆的金屬層，或將下方的金屬層實體和/或電性連接到上覆的頂部接觸層。例如，V₂層位於M₁層和M₂層之間並實體與電性連接兩者。在另一示例中，V₁層位於M₁層與下方的元件級接觸層和/或下方的元件特徵之間並實體與電性連接兩者。在一些實施方式中，金屬層和通孔層進一步電性連接到元件基板102。例如，金屬層和通孔層的第一組合電性連接到元件基板102中電晶體的閘極；金屬層和通孔層的第二組合電性連接到電晶體的源極/汲極，使電壓可以施加到閘極和/或源極/汲極。

MLI特徵110包括一介電層115，其中設置有金屬線116、通孔118、其它導電特徵或其組合。M_n金屬層到M_n+x金屬層中的每一者包括介電層115中個別部分的一圖案化金屬層(即，以所需圖案排列的一組金屬線116)。V_n通孔層到V_n+x通孔層的每一者包括介電層115中個別部分的一圖案化金屬層(即，以所需圖案排列的一組通孔118)。介電層115包括介電材料，例如氧化矽、四乙基正矽酸鹽(tetraethylorthosilicate,TEOS)氧化物、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(boron-doped silicate glass,BSG)、硼磷矽酸鹽玻璃(boron-doped PSG,BPSG)、低k介電材料(例如具有小於氧化矽介電常數的介電常數(例如k<3.9))、其它合適的介電材料或其組合。示例性的低k介電材料包括氟矽酸鹽玻璃(fluorosilicate glass,FSG)、碳摻雜氧化物、Black Diamond®(應用材料，加州聖克拉拉)、乾凝膠、氣凝膠、無定形氟化碳、聚對二甲苯、苯並環丁烯(benzocyclobutene,BCB)、SiLK(陶氏化學，密歇根州米德蘭)、聚醯亞胺、其它低k介電材料或其組合。在一些實施方式中，介電層115包括低k介電材料，例如碳摻雜氧化物或極低k介電材料(例如k

2.5)，例如多孔碳摻雜氧化物。

介電層115可以具有多層結構。例如，介電層115包括至少一個層間介電層(interlevel dielectric layer,ILD)、至少一個設置於個別的ILD層之間的接觸蝕刻停止層(contact etch stop layer,CESL)和至少一個設置於個別的ILD層和元件基板102之間的CESL。在這樣的實施方式中，CESL的材料不同於ILD層的材料。例如，ILD層包括低k介電材料，CESL可以包括矽和氮(例如氮化矽、氮氧化矽、碳氮化矽或其組合)或其它合適的介電材料。ILD層和/或CESL可能是具有多種介電材料的多層結構。在一些實施方式中，n層級的互連層到(n+x)層級的互連層中的每一者包括一個別的ILD層和/或介電層115中一個別的CESL，其中個別的金屬線116和通孔118位於個別的ILD層和/或個別的CESL中。在一些實施方式中，M_n層到M_n+x層中的每一者包括個別的ILD層和/或介電層115中個別的CESL，其中個別的金屬線116位於個別的ILD層和/或介電層115中個別的CESL中。在一些實施方式中，V_n層至V_n+x層中的每一者包括一個別的ILD層和/或介電層115中個別的CESL，其中個別的通孔118位於個別的ILD層和/或個別的CESL中。

頂部接觸層(TC層)設置於MLI特徵110上，並且在所描繪的實施方式中，頂部接觸層(TC層)設置於MLI特徵110的最上方金屬層(即M₁₀層)上。TC層包括在介電層115的個別部分的圖案化金屬層。例如，TC層包括一接觸層，此接觸層包括：以所需圖案排列的接觸120和接觸122；以及通孔層，此通孔層包括以所需圖案排列的通孔124。通孔層(例如通孔124)將接觸層(例如接觸120和接觸122)實體和/或電性連接到MLI特徵110(例如M_n+x層的金屬線116)。接觸120和/或接觸122可以使MLI特徵110和/或元件基板102電性連接到外部電路，因此可以稱為外部接觸。在一些實施方式中，接觸120和/或接觸122是凸塊下方金屬化(under-bump metallization,UBM)結構。在一些實施方式中，介電層115包括至少一鈍化層，例如，設置於MLI特徵110中最上方金屬層上的鈍化層(例如M₁₀層)。在這樣的實施方式中，TC層可以包括鈍化層，其中接觸120、接觸122和通孔124設置於鈍化層中。該鈍化層包括不同於MLI特徵110中下方的ILD層中介電材料的材料。在一些實施方式中，鈍化層包括聚醯亞胺、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、氧化矽、氮化矽、其它合適的鈍化材料或其組合。在一些實施方式中，鈍化層中介電材料的介電常數大於MLI特徵110中最上方ILD層的介電常數。所述鈍化層是可以具有多種介電材料的多層結構。例如，鈍化層可以包括氮化矽層和USG層。

金屬線116、通孔118、接觸120、接觸122和通孔124包括導電材料，包括例如鋁、銅、鈦、鉬、鎢、鈷、鈷、銥、鈀、鉑、鎳、錫、金、銀、其它合適的金屬、其合金、矽化物或其組合。在一些實施方式中，金屬線116、通孔118、接觸120、接觸122、通孔124或其組合包括塊狀金屬層(也稱為填料金屬層、導電塞、金屬塞或其組合)。在一些實施方式中，金屬線116、通孔118、接觸120、接觸122、通孔124或其組合包括設置於塊狀金屬層和介電層115之間的障蔽層、黏合層和/或其它合適的層。該障蔽層可以包括鈦、鈦合金(例如TiN)、鉭、鉭合金(例如TaN)、其它合適的障蔽材料(例如，能夠防止金屬成分從金屬線116、通孔118、接觸120、接觸122、通孔124或其組合擴散進入介電層115的材料)或其組合。在一些實施方式中，金屬線116、通孔118、接觸120、接觸122、通孔124或其組合包括不同的金屬材料。例如，MLI特徵110中較低的金屬線116和/或通孔118可以包括鎢、釕、鈷或其組合，而MLI特徵 110中較高金屬線116和/或通孔118可以包括銅。在一些實施方式中，金屬線116、通孔118、接觸120、接觸122、通孔124或其組合包括相同的金屬材料。

每一金屬層是具有金屬線116的圖案化金屬層，其中圖案化金屬層具有對應的線寬。因此，MLI特徵110的金屬層可以按其個別的線寬分組。圖案化金屬層的線寬通常是指圖案化金屬層的金屬線(例如金屬線116)的一寬度與圖案化金屬層中直接相鄰金屬線之間的間距之總和(即，圖案化金屬層中直接相鄰金屬線116的邊緣之間的橫向距離)。在一些實施方式中，圖案化金屬層的線寬是圖案化金屬層中直接相鄰的金屬線116的中心之間的橫向距離。具有相同線寬的金屬層可以組合在一起。例如，在第1圖中MLI特徵110有具有線寬P1的金屬層集合110a(例如M₁層至M₈層)和具有線寬P2的金屬層集合110b(例如M₉層和M₁₀層)。線寬P1和線寬P2是不同的。在所描述的實施方式中，線寬P1小於線寬P2，使得介電層115中的金屬層的線寬隨著元件基板102中金屬層和側面104之間的距離的增加而增加。本揭示考慮了線寬P1、線寬P2和/或線寬P3的其它變化(例如，線寬P1大於線寬P2和線寬P3)。MLI特徵110可以包括具有不同線寬的IC技術節點和/或IC世代(例如20奈米、5奈米等)的任意數量的金屬層集合(組)。在一些實施方式中，MLI特徵110包括三至六個具有不同線寬的金屬層集合。

基板通孔(TSV130)(也稱為矽通孔或一半導體通孔)設置於介電層115中。TSV130實體和/或電性連接到個別的接觸122，接觸122也實體和電性連接到保護環140。在第1圖中，TC層個別的通孔124將TSV130實體與電性連接到接觸122。個別的通孔124可以是形成TSV130或形成TC層時的TSV130的一部分。TSV130從接觸122延伸穿過介電層115，並穿過元件基板102。TSV130從元件基板102的側面104延伸到側面106，使得TSV130完全延伸穿過元件基板102。TSV130沿z方向有一總長度H(也稱為TSV130的高度)。總長度H位於元件基板102的接觸122和側面106之間。總長度H是介電層115中TSV130的長度(例如一長度H_a)和元件基板102中TSV130的長度(例如一長度H_b)之總和。TSV130在x方向上也有一個寬度D_TSV。在所描繪的實施方式中，TSV130在頂視圖(第2圖和第5A圖)中具有一圓形形狀，寬度D_TSV表示TSV130的直徑。在這樣的實施方式中，TSV130可以是延伸穿過介電層115的圓柱形結構。TSV130在頂視圖中可以具有不同的形狀，例如正方形、菱形、梯形、六角形、八角形或其它合適的形狀。在一些實施方式中，寬度D_TSV與TSV130的長度H基本相同(例如沿z方向)。在一些實施方式中，寬度D_TSV沿長度H變化。例如，在第1圖中TSV130具有略微錐形的側壁，使得寬度D_TSV從TSV130的頂部(面向接觸122)到TSV130的底部 (在元件基板102的側面106)減小。在一些實施方式中，寬度D_TSV在介電層115中沿長度H_a增加或減少，但在元件基板102中沿長度H_b基本相同，反之亦然。本揭示設想，TSV130沿其長度H任何寬度D_TSV的變化取決於側壁配置(例如，錐形側壁、基本垂直的側壁、非線性側壁(具有例如一個或多個曲線段)、具有階梯輪廓的側壁、具有其它合適輪廓的側壁或其組合)。

TSV130包括導電材料，包括例如鋁、銅、鈦、鉬、鎢、鈷、鈷、銥、鈀、鉑、鎳、錫、金、銀、其它合適的金屬、其合金、矽化物或其組合。在一些實施方式中，TSV130包括塊狀金屬層(也稱為填料金屬層、導電塞、金屬塞或其組合)和障蔽層，其中障蔽層設置於塊狀金屬層和介電層115之間。該障蔽層可以包括鈦、鈦合金(例如TiN)、鉭、鉭合金(例如TaN)、其它合適的障蔽材料(例如，可以防止金屬成分從TSV130擴散到介電層115中的材料)或其組合。在一些實施方式中，塊狀金屬層是銅塞或鎢塞，而障蔽層是金屬氮化物層(例如TaN層或TiN層)。在一些實施方式中，塊狀金屬層包括障蔽層和金屬塞之間的種子層。所述種子層可以包括銅、鎢、其它合適的金屬(如本文所述的那些)、其合金或其組合。在一些實施方式中，TSV130包括一介電襯墊，位於塊狀金屬層或障蔽層與介電層115之間。所述介電襯墊包括氧化矽、氮化矽、其它合適的介電材料或其組合。塊狀金屬層、障蔽層、種子層、介電襯墊或其組合可以具有多層結構。在一些實施方式中，TSV130包括多晶矽(例如，金屬塞是多晶矽塞)。

TSV130、保護環140、絕緣層(例如，TSV130的介電層115和/或介質襯墊)和元件基板102(例如圍繞TSV130的元件基板102中的矽基板)的不同熱膨脹係數(CTE)可以誘導TSV130內部和/或周圍的熱應力和/或機械應力，從而降低TSV130的可靠性，更降低半導體結構100的可靠性。這種應力可能在TSV130製造期間和/或之後產生，且當TSV130是已填滿金屬的TSV(例如銅TSV)時尤其普遍。例如，半導體結構100在製造期間和/或之後經歷的溫差可引起結構變化(例如晶粒尺寸和/或晶界變化)和/或誘導TSV130和/或半導體結構100中的熱機械應力。結構變化和/或熱機械應力可引起TSV130、介電層115和/或元件基板102的開裂。結構變化和/或熱機械應力可導致TSV130和介電層115的分離和/或TSV130和元件基板102的分離。換言之，分層可能發生在半導體結構100中的金屬/介電介面(例如TSV130/介電層115)、金屬/半導體介面(例如TSV130/元件基板102的半導體基板)、半導體/介電介面(例如元件基板102的半導體基板/介電層115)或其組合。

本揭示認為TSV插入深度影響半導體結構100中產生的應力以及這種應力在半導體結構100的分佈，特別是在介面區域IF處。因此，本揭示提出調整TSV插入深度，以減少和/或消除來自TSV130、元件基板102、保護環140、半導體結構100或其組合和其內部和/或周圍的應力。例如，將長度H_a配置為小於長度H_b，使介電層115中的TSV插入深度小於元件基板102中(即矽中)的TSV插入深度。配置半導體結構100使介電層115中TSV插入深度比元件基板102中TSV插入深度更淺，可以改善應力分佈和/或減少來自TSV130、元件基板102、保護環140、半導體結構100的其它元件或其組合的應力和其內部和/或周圍的應力。與元件基板相比，介電層115中較淺的TSV插入深度還可以減少這種應力對TSV130、元件基板102、保護環140、半導體結構100的其它元件或其組合的影響。

隨著長度H_a與長度H_b之比值的增加(對應元件基板102中TSV130的TSV插入深度減小，而介電層115中TSV130的TSV插入深度增加)，應力趨向於集中在元件基板102和介電層115之間的介面處(即矽/介電介面)。隨著長度H_a與長度H_b之比的減小(對應元件基板102中TSV130的TSV插入深度增加，而介電層115中TSV130的TSV插入深度減小)，應力趨向於集中在TSV130上。考量到這一點，在所描述的實施方式中，配置TSV130長度H_a與長度H_b的比值為約0.25至約0.5(即0.5

H_a/H_b

0.25)以優化TSV插入深度，最小化半導體結構100中的應力，優化半導體結構100中(特別是在介面區域IF)的應力分佈或其組合。例如，當長度H_a與長度H_b的比值大於0.5(即H_a/H_b>0.5)時，元件基板102的TSV插入深度相對較淺，導致元件基板102和介電層115之間介面處的應力不如期望地增加和/或分佈。當長度H_a與長度H_b的比值小於0.25(即H_a/H_b<0.25)時，元件基板102的TSV插入深度相對較深(即，TSV130的體積(大部分)是在元件基板102中)，導致TSV130上的應力不如期望地增加和/或分佈。因此，長度H_a與長度H_b的比值為約0.25至約0.5時可平衡來自TSV130和其內部和/或周圍的應力，以及來自元件基板102和介電層115之間的介面和其內部和/或周圍的應力。在晶圓上形成TSV的TSV溝槽時(例如TSV130)，當長度H_a與長度H_b的比值為約0.25至約0.5時，蝕刻製程控制較好，導致TSV溝槽(以及隨後形成的TSV)在整個晶圓上的尺寸基本一致，例如深度和/或寬度。當長度H_a與長度H_b的比值小於0.25和/或大於0.5時，蝕刻製程控制較少(有時甚至較差)，導致TSV溝槽(以及隨後形成的TSV)在整個晶圓上具有不同的尺寸和/或與溝槽的預設尺寸不同。

配置TSV130使寬度D_TSV與長度H_a的比值為約0.5至約2(即2

D_TSV/H_a

0.5)以優化蝕刻製程控制、優化TSV插入深度、最小化半導體結構100中的應力、優化半導體結構100中(特別是在介面區域IF)的應力分佈或其組合。寬度D_TSV與長度H_a的比值小於 0.5和/或大於2時，蝕刻製程控制較少(有時較差)，導致TSV溝槽(以及隨後形成的TSV)在整個晶圓上具有不同的尺寸和/或與溝槽的預設尺寸不同。在一些實施方式中，寬度D_TSV大於約1.5μm，例如，寬度D_TSV為約1.5μm至約2.5μm(即2.5

D_TSV

1.5)以優化蝕刻製程控制，並最大限度地減少蝕刻引起的缺陷或其組合。在一些實施方式中，長度H_a大於約1.5μm，例如，長度H_a為約1.5μm至約2.5μm(即2.5

H_a

1.5)以平衡來自TSV130和其內部和/或周圍的應力、平衡來自元件基板102和介電層115之間介面和其內部和/或周圍的應力、優化蝕刻製程控制或其組合。寬度D_TSV和/或長度H_a小於1.5μm和/或大於2.5μm時，蝕刻製程控制可能較少(有時較差)，導致TSV溝槽(以及隨後形成的TSV)在整個晶圓上具有不同的尺寸和/或與TSV溝槽的預設尺寸不同。寬度小於1.5μm的TSV可能導致TSV溝槽具有過大的縱橫比(即溝槽的高度(長度)與溝槽寬度的比)，這可能會降低蝕刻製程的控制和/或降低金屬填滿能力(即，可能難以充分填滿長徑比太大的TSV溝槽與導電材料，導致TSV具有氣隙和/或空隙)。寬度大於2.5μm的TSV可能導致開放區域(即，在形成TSV溝槽時介電層115和/或元件基板102的暴露部分)，從而增加半導體結構100對蝕刻引起的缺陷的敏感性，例如微遮罩(例如，濺射遮罩材料和/或蝕刻反應副產物重新沉積於晶圓上並在蝕刻製程中充當微遮罩和/ 或引起橋接缺陷)。

設置保護環140於介電層115和TSV130周圍。保護環140從TC層到元件基板102的側面104延伸穿過介電層115。保護環140實體和/或電性連接到TC層。例如，通孔124將保護環140實體和電性連接到接觸122，如上所述也實體和/或電性連接到TSV130。保護環140可以實體和/或電性連接到元件基板102。例如，MEOL層(即，元件級接觸和/或通孔)可以實體和/或電將保護環140連接到元件基板102，例如連接到元件基板102中的摻雜區域(例如n孔和/或p孔)。在一些實施方式中，保護環140與電壓電性連接。在一些實施方式中，保護環140與電接地電性連接。在一些實施方式中，配置保護環140使TSV130與MLI特徵110、元件基板102、其它元件特徵和/或元件或其組合電絕緣。在一些實施方式中，保護環140從TSV130內部和/或周圍吸收熱機械應力。在一些實施方式中，保護環140降低來自TSV130和其內部和/或周圍的熱機械應力。在一些實施方式中，保護環140減少或消除半導體結構100中的開裂和/或分層。在一些實施方式中，保護環140為TSV130提供結構支撐、完整性、加固或其組合。

保護環140具有沿x方向的一寬度D_b。從頂視圖(第2圖和第5A圖)看，保護環140是圍繞TSV130的圓形環，且保護環140在TSV130周圍連續延伸。在這樣的實施方式中，寬度D_b表示保護環140的內徑。在一些實施方式中，保護環140在頂視圖中具有其它形狀，例如第5B圖至第5D圖中描繪的那些。例如，保護環140可以是方形環(第5B圖)、六角形環(第5C圖)、八角形環(第5D圖)或其它合適的形狀環。在一些實施方式中，保護環140是不連續的(例如由離散段形成的環)。

保護環140由介電層115與TSV130分離。沿x方向的一間距S(也稱為距離)位於保護環140和TSV130之間。在一些實施方式中，間距S為約0.2μm至約0.5μm以最大化由保護環140至TSV130提供的保護和/或遮罩。間距S大於0.5μm為太大，會導致保護環140無法充分保護TSV130。例如，當保護環140距離TSV130太遠(例如大於0.5μm)時，保護環140不能充分吸收和/或減少來自TSV130和其內部和/或周圍的應力。然後，應力可能會不如期望地集中在TSV130上，這會降低TSV130的性能和/或結構完整性。當間距S小於0.2μm則太小，可能導致保護環140和TSV130之間的實體連接，使保護環140的目的和/或功能失效。例如，當保護環140的間距太靠近(例如，距離TSV130小於0.2μm)時，保護環140基本上是TSV130的延伸(並構成其一部分)並且不能按預期地保護TSV130。例如，保護環140不能提供電絕緣、減少或消除來自TSV130和其內部和/或周圍的應力、減少或消除開裂、提供結構完整性或其組合。在一些實施方式中，配置寬度D_b與寬度D_TSV之比值以優化間距S。

保護環140與MLI特徵110是一起製造的，保護環140可以被當作是MLI特徵110的一部分。例如，保護環140包括一互連結構疊層，其中互連結構沿z方向垂直堆疊(或沿TSV130的縱向方向)。每一互連結構包括個別的金屬線116和個別的通孔118。在第1圖中，互連結構疊層包括a層級互連結構、(a+b)層級互連結構和中間互連結構(即(a+1)層級互連結構、(a+2)層級互連結構等)，其中a是大於或等於1的整數，b是大於或等於1的整數。在所描述的實施方式中，a等於n(例如a=1)，b等於x(例如b=9)，保護環140具有對應於MLI特徵110的每一級別互連層的一互連結構。例如，a層級互連結構在n層級的互連層中的TSV130周圍形成導電環，(a+1)層級互連結構在(n+1)層級的互連層中的TSV130周圍形成導電環，中間的互連結構可以此類推，(a+b)層級互連結構在(n+x)層級的互連層中的TSV130周圍形成導電環。本揭示設想保護環140具有多於或少於MLI特徵110中互連層的級數的互連結構數量。例如，保護環140可以從MLI特徵110的(n+x)層級的互連層延伸到(n+5)層級的互連層。

在第1圖至第3圖中，保護環140具有內側壁142(即，最靠近TSV130的保護環140的側壁)和外側壁144(即，與內側壁142相對的保護環140的側壁)。在頂視圖中，內側壁142和外側壁144分別形成最內側環142i和最外側環144o。保護環140在內側壁142(和 /或最內側環142i)和外側壁144(和/或最外側環144o)之間具有寬度w。寬度D_b由內側壁142(和/或最內側環142i)定義。間距S位於內側壁142(和/或最內側環142i)和TSV130之間。在截面圖中，內側壁142沿z方向延伸並由保護環140中互連結構面向TSV側壁形成(即，金屬線116面向TSV側壁和/或互連結構中通孔118面向TSV側壁)。外側壁144沿z方向延伸並由保護環140的互連結構的側壁形成，這些側壁與面向TSV側壁相對(即金屬線116的側壁和/或通孔的側壁分別與金屬線116面向TSV側壁和通孔118面向TSV側壁相對)。互連結構被排列成基本上垂直地對齊金屬線116面向TSV側壁，使內側壁142具有基本垂直的截面輪廓。例如，在第3圖中，線C是沿z方向的一軸，表示保護環140的a層級互連結構到(a+b)層級互連結構面向TSV側壁基本垂直，其形成保護環140的內側壁142，與線C垂直對齊。在一些實施方式中，當內側壁142從線C的任何橫向移動小於約0.01μm時，內側壁142基本上是垂直的。例如，如果保護環的互連結構面向TSV側壁(例如，金屬線116面向TSV側壁和/或通孔118面向TSV側壁)從C線向左或向右橫向移動(即，面向TSV側壁不與線C垂直對齊)，則任何此類偏移量(即橫向距離)為±0.01μm。

在一些實施方式中，具有沿z方向的高度(長度)h₁的TC層、保護環140的互連結構、金屬線116、通孔118或其組合被劃分為組(或集合)。TC層和保護環140組沿z方向經配置成不同厚度(也稱為高度或長度)以優化TSV插入深度、最小化半導體結構100中的應力、優化半導體結構100中的應力分佈(特別是在介面區域IF處)或其組合。例如，在第1圖和第3圖中，保護環140的互連結構分為互連結構集合140a和互連結構集合140b，其中集合140b位於TC層和集合140a之間。集合140a包括a層級互連結構到(a+7)層級互連結構，集合140b包括(a+8)層級互連結構和(a+b)層級互連結構。集合140a具有沿z方向的高度(長度)h₃，集合140b具有沿z方向的高度(長度)h₂。在一些實施方式中，高度h₁大於高度h₃且高度h₃大於高度h₂以優化TSV插入深度、最小化半導體結構100中的應力、優化半導體結構100中的應力分佈(特別是在介面區域IF處)或其組合。在一些實施方式中，保護環140的互連結構組是基於互連結構所屬金屬層的間距來決定的。例如，互連結構集合140a對應具有線寬P1的金屬層集合110a，互連結構集合140b對應具有線寬P2的金屬層集合110b。

如上所述，每一互連結構的保護環140具有個別的金屬線116和個別的通孔118。第4圖描繪了一種示例性的互連結構，代表保護環140中a層級互連結構到(a+b)層級互連結構的任一者。在第4圖中，金屬線116的互連結構具有沿x方向的寬度W₁和沿z方向的厚度t₁。保護環140的互連結構的通孔118具有沿x方向的寬度 W₂和沿z方向的厚度t₂。金屬線116具有側壁116a(例如面向TSV側壁)和側壁116b(例如與TSV相對的側壁)。寬度W₁位於側壁116a和側壁116b之間。通孔118具有側壁118a(例如面向TSV側壁)和側壁118b(例如與TSV相對的側壁)，寬度W₂位於側壁118a和側壁118b之間。寬度W₁大於寬度W₂。厚度t₂大於、小於或等於厚度t₁。

金屬線116和通孔118垂直定向以分別垂直對齊金屬線116的側壁116a和通孔118的側壁118a。換言之，互連結構由垂直對齊的面向TSV側壁配置而成，形成內側壁142的一部分。當面向TSV側壁垂直對齊且寬度W₁與寬度W₂不同時(如圖所示)，則與面向TSV側壁相對的側壁(形成外側壁144的一部分)不是垂直對齊。例如，金屬線116的側壁116b與側壁118b的通孔118不是垂直對齊。在一些實施方式中，寬度W₁與寬度W₂的比值大於1以提供具有不同寬度的金屬線116和通孔118，藉由防止面向TSV側壁(即側壁116a和側壁118a)和面向TSV側壁相對的側壁(例如側壁116b和側壁118b)都垂直對齊，以最小化來自保護環和其內部和/或周圍的應力。如果寬度W₁與寬度W₂的比值等於1(即寬度W₁等於寬度W₂)，金屬線116與通孔118垂直對齊，金屬線116和通孔118的面向TSV側壁和與面向TSV側壁相對的側壁都將是垂直對齊，這阻止了來自保護環140和其內部和/或周圍應力的充分釋放。在一些實施方式中，寬度W₁與寬度W₂的比值等於1，但金屬線116和通孔118是以排除其側壁的垂直對齊的方式垂直定向的。

在一些實施方式中，保護環140的金屬線116具有相同的寬度。在一些實施方式中，保護環140的金屬線116具有不同的寬度(例如不同的寬度W₁)且保護環140的互連結構是垂直定向的以提供金屬線116的面向TSV側壁的垂直對齊，使得內側壁142是基本上垂直和/或基本上線性的。在這樣的實施方式中，外側壁144的非均勻輪廓取決於金屬線116的寬度W₁沿著TSV130的長度H_a變化。例如，外側壁144可以具有梯形輪廓、錐形輪廓、之字形型輪廓、波浪形輪廓、曲線形輪廓、其它合適的輪廓或其組合。在一些實施方式中，保護環140的金屬線116的寬度沿著TSV130的長度H_a增加(即，保護環140的金屬線116的寬度從元件基板102的側面104到接觸122增加)。例如，保護環140的金屬線116的寬度W₁沿長度H_a從第一寬度增加到第二寬度。在這樣的實施方式中，a層級互連結構中金屬線116的寬度W₁可以等於第一寬度。(a+b)層級互連結構中金屬線116的寬度W₁可以等於第二寬度。中間的互連結構的金屬線116的寬度W₁可以介於第一寬度和第二寬度之間。在一些實施方式中，保護環140的金屬線116的寬度沿著TSV130的長度H_a減小(即，保護環140的金屬線116的寬度從元件基板102的側面104到接觸122減小)。在一些實施方式中，同一保護環140集合的互連結構的金屬線116具有相同的寬度，但具有不同的寬度的集合和保護環140的互連結構是垂直定向的以提供該集合的金屬線116的面向TSV側壁的垂直對齊。例如，集合140a的金屬線116的寬度W₁可等於第一寬度，集合140b的金屬線116的寬度W₁可等於第二寬度，其中第一寬度和第二寬度是不同的。在一些實施方式中，第一寬度大於第二寬度。在一些實施方式中，第一寬度小於第二寬度。在一些實施方式中，同一保護環140集合的互連結構的金屬線116具有不同的寬度，該集合的金屬線116的側壁形成的內側壁142基本上是垂直對齊的。例如，集合140a的金屬線116的寬度W₁是不同的，但集合140a的金屬線116的面向TSV側壁是垂直對齊的。

在一些實施方式中，保護環140的通孔118具有相同的寬度。在一些實施方式中，保護環140的通孔118具有不同的寬度(例如不同的寬度W₂)，保護環140的互連結構是垂直定向的以提供通孔118的面向TSV側壁的垂直對齊，使得內側壁142是基本上垂直的和/或基本上線性的。在這樣的實施方式中，外側壁144的非均勻輪廓取決於通孔118的寬度W₂沿著TSV130的長度H_a變化。例如，外側壁144可以具有梯形輪廓、錐形輪廓、之字形輪廓、波浪形輪廓、曲線形輪廓、其它合適的輪廓或其組合。在一些實施方式中，保護環140的通孔118的寬度沿著TSV130的長度H_a增加(即，保護環140 的通孔118的寬度從元件基板102的側面104到接觸122增加)。例如，保護環140的通孔118的寬度W₂沿著長度H_a從第一寬度增加到第二寬度。在這樣的實施方式中，a層級互連結構的通孔118的寬度W₂可等於第一寬度，(a+b)層級互連結構的寬度W₂可等於第二寬度。中間的互連結構的通孔118的寬度W₂可介於第一寬度和第二寬度之間。在一些實施方式中，保護環140的通孔118的寬度沿著TSV130的長度H_a減小(即，保護環140的通孔118的寬度從元件基板102的側面104到接觸122減小)。在一些實施方式中，同一保護環140集合的互連結構的通孔118具有相同的寬度，但該具有不同的寬度的集合與保護環140的互連結構是垂直定向的以提供該集合的通孔118面向TSV側壁的垂直對齊。例如，集合140a的通孔118的寬度W₂可以等於第一寬度，集合140b的通孔118的寬度W₂可以等於第二寬度，其中第一寬度和第二寬度是不同的。在一些實施方式中，第一寬度大於第二寬度。在一些實施方式中，第一寬度小於第二寬度。在一些實施方式中，同一保護環140集合的互連結構的通孔118具有不同的寬度，該集合的通孔118的側壁形成內側壁142是基本上垂直對齊的。例如，集合140a的通孔118的寬度W₂不同，但集合140a的通孔118的面向TSV側壁是垂直對齊的。

在一些實施方式中，保護環140的金屬線116具有相同的厚度。在一些實施方式中，保護環140的金屬線 116具有不同的厚度(例如不同的厚度t₁)。在一些實施方式中，保護環140的通孔118具有相同的厚度。在一些實施方式中，保護環140的通孔118具有不同的厚度(例如不同的厚度t₂)。在一些實施方式中，金屬線116的厚度可以隨上述金屬線116的參考寬度而變化(例如，沿長度H_a增加或減少，根據金屬線116所屬的集合而變化等)。在一些實施方式中，通孔118的厚度可以像上述那樣參考通孔118的寬度而變化(例如，沿長度H_a增加或減小，根據通孔118所屬的集合而變化等)。

在一些實施方式中，保護環140的金屬線116的寬度和/或厚度分別不同於MLI特徵110的互連層的金屬線116的寬度和/或厚度。在一些實施方式中，保護環140的通孔118的寬度和/或厚度分別不同於MLI特徵110的互連層的通孔118的寬度和/或厚度。在一些實施方式中，保護環140的金屬線116的寬度和/或厚度分別與MLI特徵110的互連層的金屬線116的寬度和/或厚度相同。在一些實施方式中，保護環140的通孔118的寬度和/或厚度分別與MLI特徵110的互連層的通孔118的寬度和/或厚度相同。在一些實施方式中，保護環140的金屬線116和/或通孔118的導電材料分別不同於MLI特徵110的互連層的金屬線116和/或通孔118的導電材料。在一些實施方式中，保護環140的金屬線116和/或通孔118的導電材料分別與MLI特徵110的互連層的金屬線116和/或通孔118的導電材料相同。在一些實施方式中，金屬線116和通孔118包括銅(例如銅塞)，保護環140是銅環。

半導體結構100可以附著(鍵合)到另一半導體結構上以形成IC封裝或IC封裝的一部分。例如，在第6圖中，半導體結構100附著在類似於半導體結構100的半導體結構180上。例如，半導體結構180包括一個個別的元件基板102、一個設置於個別的元件基板102的側面104上方的個別的MLI特徵110(具有個別的介電層115、個別的金屬線及個別的通孔118)和一個設置於個別的MLI特徵110上方的個別的TC層(具有個別的接觸122)。在這樣的實施方式中，半導體結構100的元件基板102的側面106(例如背面)連接到半導體結構180的介電層115上，半導體結構100的TSV130連接到半導體結構180的TC層的個別的接觸122。TSV130將半導體結構100電性和/或實體連接到半導體結構180。在一些實施方式中，TSV130延伸穿過半導體結構180的介電層115的一部分到半導體結構180的TC層的接觸122。半導體結構100和半導體結構180可以藉由介電對介電鍵合(例如氧化物對氧化物鍵合)、金屬對金屬鍵合(例如銅對銅鍵合)、金屬對介電鍵合(例如銅對氧化物鍵合)、其他類型的鍵合或其組合來連接。

在一些實施方式中，半導體結構100和半導體結構180是包括至少一個功能IC的晶片，例如配置有執行邏輯功能、記憶體功能、數位功能、類比功能、混合信號功能、射頻(RF)功能、輸入/輸出(I/O)功能、通信功能、電源管理功能、其他功能或其組合的IC。在這樣的實施方式中，TSV130以實體和/或電性連接晶片。在一些實施方式中，半導體結構100和半導體結構180是具有相同功能的晶片(例如中央處理單元(central processing unit,CPU)、圖形處理單元(graphic processing unit,GPU)或記憶體)。在一些實施方式中，半導體結構100和半導體結構180是具有不同功能的晶片(例如分別是CPU和GPU)。在一些實施方式中，半導體結構100和半導體結構180是單晶片系統(system-on-chips,SoC)。在這樣的實施方式中，TSV130實體和/或電性連接SoCs。SoC通常是指具有多種功能(例如CPU，GPU，記憶體，其它功能或其組合)的單晶片或單片晶圓。在一些實施方式中，SoC是具有整個系統的單晶片，例如在其上製造的計算機系統。在一些實施方式中，半導體結構100是晶片，半導體結構180是SoC，反之亦然。在這樣的實施方式中，TSV130將晶片實體和/或電性連接到SoC。

在一些實施方式中，半導體結構100是基板上晶圓上晶片(chip-on-wafer-on-substrate,CoWoS)封裝、整合扇出(integrated-fan-out,InFO)封裝、晶片上系統(system on integrated chip,SoIC)封裝、其它三維積體電路(3D IC)封裝或實施多晶片封裝技術組合的混合封裝。在一些實施方式中，半導體結構 100的TSV130實體和/或電性連接到封裝基板、轉接板、再分佈層(redistribution layer,RDL)、印刷電路板(printed circuit board,PCB)、印刷接線板、其它封裝結構和/或基板或其組合。在一些實施方式中，半導體結構100的TSV130實體和/或電性連接到可掌控熔塌焊接高度之覆晶互連(controlled collapse chip connections)(C4鍵)(例如，焊料凸塊和/或焊球)和/或微凸塊(也稱為微鍵，μ凸塊和/或μ鍵)，這些微凸塊實體和/或電性連接到封裝結構。

第7A圖至第7I圖是根據本揭示案各面向工件200在形成保護環和TSV的各個製程階段的部分或全部的局部截面圖。第8A圖至第8E圖是工件200部分在形成TSV溝槽的各種製程階段的局部截面圖，可以根據本揭示案的各面向在與第7E圖相關的製程階段實施。為了便於描述和理解，第7A圖至第7I圖和第8A圖至第8E圖的以下討論是針對第1圖包括TSV130和保護環140的半導體結構100的製程。然而，本揭示設想了與第7A圖至第7I圖和/或第8A圖至第8E圖製程相關的實施方式以製造出具有不同TSV130和/或保護環140配置的工件，例如本文所述的那些。為了便於理解本揭示案的發明概念，已簡化第7A圖至第7I圖和第8A圖至第8E圖。可以在工件200中添加額外特徵，並且在工件200的其它實施方式中可以替換、修改或消除下面描述的一些特徵。

見第7A圖至第7C圖，工件200經過FEOL製程和MEOL製程後，藉由BEOL製程在元件區域202A和/或元件基板102的元件區域202B上形成MLI特徵110。MLI特徵110可以實體和/或電性連接到一元件，例如在元件區域202A和/或元件區域202B中形成的電晶體。第7A圖至第7C圖中，控制介電層115的部分的厚度、MLI特徵110的互連層的厚度、金屬線116的厚度、通孔118的厚度或其組合，使得介電層115和/或MLI特徵110的厚度T1小於元件基板102的厚度T2。為了優化工件200的應力特性，如本文所述，厚度T1小於或等於介電層115中TSV130的所需長度H_a，厚度T2大於或等於元件基板102中TSV130的所需長度H_b。

在第7A圖至第7C圖中，形成MLI特徵110時，保護環140也同時形成於元件基板102的中間區域202C。保護環140可以實體和/或電性連接到元件基板102，例如摻雜區域，例如在其中形成的n井或p井。保護環140是導電環(例如金屬環)，其內部尺寸D_b定義介電層115的介電區210。如下所述，形成TSV130以延伸穿過介電區210。

在第7A圖中，形成MLI特徵110的第1層級的互連層(即V₁層和M₁層)和保護環140的第1層級互連結構(例如a層級互連結構)於元件基板102上。例如，形成圖案化通孔層(即，通孔118)於元件基板102上，形成圖案化金屬層(即金屬線116)於圖案化通孔層上。在一些實施方式中，圖案化通孔層的形成是藉由沉積一部分的介電層115於MEOL層上；進行微影和蝕刻製程以形成開口於一部份的介電層115，以暴露下方的導電特徵(例如，MEOL層的接觸和/或通孔或元件特徵，例如閘極和/或源極/汲極)；將導電材料填滿開口；以平坦化製程去除多餘的導電材料；填滿開口剩餘的導電材料形成通孔118。通孔118和一部份的介電層115可以在平坦化製程之後形成基本平坦的共表面。在一些實施方式中，在圖案化通孔層上沉積一部份的介電層115以形成圖案化金屬層，進行微影和蝕刻製程以形成開口於一部份的介電層115中，以暴露下方的導電特徵(例如，第1層級的互連層的通孔118和第1層級互連結構的通孔)，以導電材料填滿開口，以平坦化製程移除多餘的導電材料，填滿開口剩餘的導電材料形成金屬線116。金屬線116和一部份的介電層115可以在平坦化製程之後形成基本平坦的共表面。在一些實施方式中，通孔118和金屬線116藉由個別的單一鑲嵌製程形成(即，通孔118與其對應的上覆的和/或下方的金屬線116是分開形成的)。

在一些實施方式中，沉積介電層115部分包括沉積ILD層。在一些實施方式中，沉積介電層115部分包括沉積CESL。可藉由化學氣相沉積(chemical vapor deposition,CVD)、等離子體增強化學氣相沉積(plasma enhanced CVD,PECVD)、高密度等離子體化學氣相沉積(high density plasma CVD,HDPCVD)、可流動化學氣相沉積(flowable,FCVD)、實體氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、金屬有機化學氣相沉積(metalorganic chemical vapor deposition,MOCVD)、遠端等離子體化學氣相沉積(remote plasma,RPCVD)、低壓化學氣相沉積(low-pressure,LPCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(atmospheric pressure,APCVD)、其它合適的沉積方法或其組合形成介電層115、CESL、ILD層或其組合。

在一些實施方式中，利用雙鑲嵌製程(dual damascene process)形成MLI特徵110的第1層級的互連層和/或保護環140的第1層級互連結構，可以同時沉積用於通孔/金屬線對的導電材料。在這樣的實施方式中，通孔118和金屬線116可以共用一個障蔽層和一個導電塞，而不是各自有不同的障蔽層和導電塞(例如，由個別的金屬線116的障蔽層將個別的金屬線116的導電塞和其對應的個別的通孔118的導電塞分隔開)。在一些實施方式中，雙鑲嵌製程包括以圖案化製程形成互連開口，延伸穿過介電層115以暴露下方的導電特徵。圖案化製程可以包括：由第一微影步驟和第一蝕刻步驟形成介電層115中的互連開口(對應並定義金屬線116)的溝槽開口；由第二微影步驟和第二蝕刻步驟形成介電層115中的互連開口(其對應於並定義通孔118)的通孔開口。第一微影/第一蝕刻步驟和第二微影/第二蝕刻步驟可以按任何順序進行(例如，溝槽先通孔後或通孔先溝槽後)。分別配置第一蝕刻步驟和第二蝕刻步驟以選擇性地除去相對圖案化遮罩層的介電層115。第一蝕刻步驟和第二蝕刻步驟可以是乾式蝕刻製程、濕式蝕刻製程、其它合適的蝕刻製程或其組合。

在圖案化製程之後，雙鑲嵌製程可以包括以第一沉積製程在介電層115上形成障蔽材料，部分填滿互連開口；以第二沉積製程在障蔽材料上形成塊狀導電材料，填滿互連開口的剩餘部分。在這樣的實施方式中，障蔽材料和塊狀導電材料設置於互連開口處並且覆蓋在介電層115的頂面上。第一沉積製程和第二沉積製程可以包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、PEALD、電鍍、化學鍍、其它合適的沉積方法或其組合。然後以CMP製程和/或其它平坦化製程除去介電層115頂部表面多餘的塊狀導電材料和障蔽材料以形成圖案化通孔層(例如通孔118)、MLI特徵110的第1層級的互連層的圖案化金屬層(例如金屬線116)和對應的保護環140的第1層級互連結構。以CMP製程對介電層115、通孔118和/或金屬線116的頂部表面進行平面化。障蔽材料和塊狀導電材料不間斷地填滿溝槽開口和互連開口的通孔開口，使得金屬線116和通孔118的障蔽層和導電塞可以各自從金屬線 116不間斷地連續延伸到個別的通孔118。

在第7B圖中^，MLI特徵110的第2層級的互連層到第6層級的互連層(即(n+1)層級的互連層到(n+5)層級的互連層)形成於第1層級的互連層之上。保護環140的第2層級互連結構到第6層級互連結構(即(a+1)層級互連結構到(a+5)層級互連結構)形成時，分別同時形成第2層級的互連層到第6層級的互連層。MLI特徵110的第2層級的互連層到第6層級的互連層的每一者對應於保護環140的第2層級互連結構到第6互連結構的每一者，其形成方式可以參照如上所述MLI特徵110的第1層級的互連層和保護環140的第1層級互連結構的製造。

在第7C圖中，MLI特徵110的第7層級的互連層到第10層級的互連層(即(n+6)層級的互連層到(n+x)層級的互連層)形成於第6層級的互連層之上。保護環140的第7互連結構到第10互連結構(即(a+6)層級互連結構到(a+b)層級互連結構)形成時分別同時形成第7層級的互連層到第10層級的互連層。MLI特徵110的第7層級的互連層到第10層級的互連層的每一者對應保護環140的第7互連結構到第10互連結構的每一者，其形成方式可以參照如上所述MLI特徵110的第1層級的互連層和保護環140的第1層級互連結構的製造形成。

在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118在給定層級的互連層的金屬線116和通孔118形成時各自同時形成。在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118在給定層級的互連層的金屬線116和通孔118形成時各自同時形成至少一部份。在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118分別由不同於給定層級的互連層的金屬線116和通孔118的製程形成。在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118由相同單一鑲嵌製程形成。在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118分別由不同的單一鑲嵌製程形成。在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118都是穿過相同的雙鑲嵌製程形成的。在一些實施方式中，對於一給定層級的互連層，其保護環140的互連結構的金屬線116和通孔118都是由不同的雙鑲嵌製程形成的。

在第7D圖中，在介電層115的介電區210形成溝槽220。溝槽220延伸穿過介電層115以暴露元件基板102的側面104。溝槽220具有沿z方向的深度D1和沿x方向的寬度W₃。深度D1等於介電層115的厚度T1，深度D1小於或等於介電層115中TSV130的所需長度H_a。寬度W₃小於保護環140的內徑尺寸D_b。在一些實施方式中，寬度W₃等於寬度D_TSV。在一些實施方式中，溝槽220的形成包括：形成具有開口於其中的圖案化遮罩層以暴露介電層115的介電區210；用該圖案化遮罩層作為蝕刻遮罩蝕刻介電層115。配置圖案化遮罩層的開口寬度以提供保護環140和隨後形成的TSV130之間的所需間距、隨後形成的TSV130的所需寬度D_TSV、所需寬度D_TSV與長度H_a之比值或其組合。例如，圖案化遮罩層中的開口寬度大約等於所需的寬度和/或所需的TSV130直徑。在一些實施方式中，圖案化遮罩層中的開口寬度(和/或寬度W₃)與深度D1的比值基本等同於寬度D_TSV與長度H_a的比值。控制保護環140和溝槽220之間的間距和/或圖案化遮罩層中開口寬度(和/或寬度W₃)與深度D1的比值可以減少蝕刻引起的缺陷和/或增強蝕刻製程控制。圖案化遮罩層可以使用微影製程形成，可以包括光阻塗層(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥(例如硬烤)、其它合適的製程或其組合。在一些實施方式中，圖案化遮罩層是圖案化硬遮罩層(例如氮化矽層)。在一些實施方式中，圖案化遮罩層是圖案化光阻層。所述蝕刻可以是乾式蝕刻製程、濕式蝕刻製程、其它蝕刻製程或其組合。

在第7E圖中，溝槽220透過合適的製程延伸到元件基板102中，例如蝕刻製程。所述蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其它蝕刻製程或其組合。在一些實施方式中，蝕刻製程是各向同性的乾式蝕刻(即，在多個方向上除去材料的蝕刻製程，例如沿z方向垂直和沿x方向橫向)。在第7E圖中，溝槽220延伸於元件基板102中至深度D2。深度D2小於元件基板102的厚度T2。在一些實施方式中，深度D2等於元件基板102中TSV130的所需長度H_b，例如元件基板102的側面106上的後續研磨製程和/或平坦化製程在達到TSV130時停止的實施方式。在一些實施方式中，深度D2大於元件基板102中TSV130的所需長度H_b，例如元件基板102的側面106上的後續研磨和/或平坦化製程除去一部份的TSV130的實施方式。在一些實施方式中，例如，省略後續研磨製程和/或平坦化製程，深度D2等於厚度T2，等於元件基板102中TSV130的所需長度H_b，溝槽220完全延伸穿過元件基板102(即，從側面104到側面106)。

在一些實施方式中，諸如第8A圖至第8E圖中描述，實施博世(Bosch)製程將溝槽220延伸到元件基板102中。博世製程通常是指高縱橫比電漿蝕刻製程，該製程涉及交替的蝕刻階段和沉積階段，其中，一循環包括一蝕刻階段和一沉積階段，重複循環直到溝槽220具有所需的深度D2。例如，博世製程可以包括將第一氣體(例如含氟氣體，例如SF₆)引入製程室蝕刻元件基板102(例如矽)並將溝槽220延伸到元件基板102中小於深度D2的深度d1(第8A圖，蝕刻階段)；停止第一氣體並引入第二氣體(例如含氟氣體，如C₄F₈)進入製程室，在元件基板102的表面上形成保護層224，形成溝槽220(第8B圖，沉積階段)；停止第二氣體並將第一氣體引入製程室，以進一步蝕刻元件基板102並將溝槽220延伸到元件基板102中小於深度D2的深度d2(第8C圖，蝕刻階段)；停止第一氣體並將第二氣體引入製程室，以在元件基板102的暴露表面上形成保護層224(也稱為聚合物層或鈍化層)，形成溝槽220(第8D圖，沉積階段)；並重複博世製程的循環(即蝕刻階段加聚合物沉積階段)，直到溝槽220延伸到元件基板102中的深度D2(第8E圖)。每個蝕刻階段可除去覆蓋於元件基板102形成溝槽220底部的表面的保護層224部分，但不能除去覆蓋於元件基板102形成溝槽220側壁的表面的保護層224部分。保護層224可以包括氟和碳(即氟碳基層)。博世製程可以使用圖案化遮罩層222作為蝕刻遮罩。在一些實施方式中，形成圖案化遮罩層222並在形成第7D圖中介電層115的溝槽220時用作蝕刻遮罩。

在第8E圖中，由於博世製程在每個蝕刻階段橫向蝕刻(以及垂直蝕刻)元件基板102，因此元件基板102中溝槽220具有由曲線段226形成的扇形側壁、波浪形側壁、粗糙側壁或其組合。粗糙側壁可能會對隨後形成的TSV130產生負面影響。例如，TSV130可能從元件基板102的扇形側壁和/或粗糙側壁中分層。因此，在第7F圖中，於溝槽220的側壁進行平坦化製程。調整平坦化製程的參數以除去元件基板102中的溝槽220的扇形側壁、波浪形側壁、粗糙側壁或其組合。例如，溝槽220在平坦化製程後具有基本線性的側壁和/或基本平坦的側壁228。在一些實施方式中，平坦化製程是選擇性地除去半導體材料(例如元件基板102的矽部分)的蝕刻製程，並且很少(至無)去除介電材料(例如介電層115)。所述蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其它蝕刻製程或其組合。在一些實施方式中，平坦化製程也去除溝槽220中的保護層224。在一些實施方式中，不進行平坦化製程而是在溝槽220中形成TSV130之前進行合適的製程，例如蝕刻製程和/或清潔製程以去除保護層224。在一些實施方式中，使用分別的製程平坦化溝槽220的側壁和去除保護層224，例如，配置第一蝕刻製程除去保護層224，第二蝕刻製程平坦化溝槽220的側壁。在這樣的實施方式中，第一蝕刻製程和第二蝕刻製程具有至少一個不同的參數(例如蝕刻氣體、蝕刻時間等)。

在第7G圖中，進行TSV130填滿溝槽220的製程。TSV130延伸穿過介電層115並穿過元件基板102至深度D。TSV130包括設置於障蔽層242上方的導電塞240。在一些實施方式中，TSV130的形成是藉由沉積障蔽材料(例如TiN或TaN)於工件200上，部份填滿溝槽220；沉積塊狀導電材料(例如Cu)於工件200上，填滿溝槽220的剩餘部份；以平坦化製程(例如CMP)移除工件200上多餘的障蔽材料和多餘的塊狀導電材料(例如從介電層115的頂面、(n+x)層級的互連層的金屬線116的頂面、保護環140的(a+b)層級互連結構的金屬線116的頂面)；以剩餘的障蔽材料和塊狀導電材料填滿溝槽220分別形成障蔽層242和導電塞240。

在第7H圖中，進行薄化製程將元件基板102的厚度T2減小到厚度T3並暴露TSV130，使TSV130完全延伸穿過元件基板102。例如，在薄化製程之後，TSV130在元件基板102中具有等於厚度T3的長度L2，TSV130從元件基板102的側面104(例如正面)延伸到側面106(例如背面)。長度L2等於元件基板102中TSV130的所需長度H_b。TSV130的長度L1小於或等於介電層115中TSV130的所需長度H_a。在溝槽220的深度D2大於元件基板102中TSV130的所需長度H_b的實施方式中，暴露TSV130後繼續進行薄化製程以減小TSV130的長度。在這樣的實施方式中，薄化製程持續足夠長的時間將TSV130的長度從第一長度(例如長度等於深度D2)減少到第二長度(例如，長度L2等於期望長度H_b)。薄化製程因此減少了元件基板102的厚度和/或TSV130沿z方向的長度。所述薄化製程是研磨製程、平坦化製程(例如CMP)、蝕刻製程、其它合適的製程或其組合。所述薄化製程用於元件基板102的側面106上。在一些實施方式中，工件200在進行薄化製程之前是附著在載體晶圓上。例如，介電層115和/或最上方的圖案化金屬層(例如TC層)可鍵合到載體晶圓上。

在第7I圖中，形成TC層於MLI特徵110、 TSV130和保護環140上。在一些實施方式中，在形成TC層之前，長度H_a是TC層中TSV130的通孔124的厚度和介電層115中TSV130的長度L1的總和。在一些實施方式中，長度H_a不包括TC層中通孔124的厚度。在形成TC層之前，介電層115中TSV130的長度H_a等於介電層115中TSV130的長度L1。在一些實施方式中，TC層的形成包括沉積鈍化層於工件200上；圖案化鈍化層使其具有開口，該開口暴露(n+x)層級的互連層的MLI特徵110金屬線116、TSV130和保護環140(即，工件200的最上方金屬特徵)的(a+b)互連結構的金屬線116。圖案化鈍化層中的一個開口可能暴露TSV130、保護環140和位於TSV130和保護環140之間的介電層115。在一些實施方式中，TC層的形成還包括沉積導電材料於工件200上，填滿圖案化鈍化層中的開口；進行平坦化製程移除鈍化層的頂面上多餘的導電材料以形成接觸120、接觸122和通孔124於鈍化層中。沉積導電材料可以包括沉積障蔽層於圖案化鈍化層上，部分填滿開口；沉積塊狀金屬層於障蔽層上，填滿開口的剩餘部份。在一些實施方式中，TC層是在薄化製程之前形成的。

第9圖是根據本揭示案的各面向製造通孔如TSV130的方法300的流程圖。在方框310處，方法300包括在半導體基板的第一側形成後端製程(BEOL)結構。該BEOL結構包括設置於介電層中的圖案化金屬層。半導體基板具有與第一側相對的第二側。BEOL結構具有第一厚度，半導體基板具有第二厚度，且第二厚度大於第一厚度。在方框315處，方法300包括形成一條溝槽，該溝槽穿過BEOL結構的介電層並延伸到半導體基板中一深度。且該深度大於第一厚度小於第二厚度。在方框320處，方法300包括在溝槽中形成導電結構。在方框325處，方法300包括在半導體基板的第二側進行薄化製程以暴露導電結構。在薄化製程後，導電結構從半導體基板的第一側延伸到第二側。在一些實施方式中，方法300還包括在形成BEOL結構的同時形成一互連結構疊層。互連結構堆疊形成一個定義介電層的區域的環。溝槽形成於其中並延伸到介電層的區域。在一些實施方式中，導電結構在介電層中具有第一長度，在半導體基板中具有第二長度。在一些實施方式中，第一長度小於第二長度。在一些實施方式中，第一長度與第二長度的比值為約0.25至約0.5。在一些實施方式中，BEOL結構和半導體基板形成半導體結構，此半導體結構可以附著(鍵合)到另一個半導體結構上。例如，半導體基板的第二側附著在第二半導體結構上，導電結構以電性和/或實體連接第一半導體結構和第二半導體結構。為了清楚起見，已簡化第9圖以便更加理解本揭示案的發明概念。可以在方法300之前、期間和之後提供額外步驟。可以移動、替換或刪除所述的一些步驟以用於方法300額外的實施方式。

第10圖是根據本揭示案各面向部分或全部的元件基板102的局部圖示截面圖。在第10圖中，元件基板102具有元件區域202A、元件區域202B和中間區域202C。元件基板102包括半導體基板402和各種電晶體，例如元件區域202A中的電晶體404A和元件區域202B中的電晶體404B。電晶體404A和電晶體404B各自包括個別的閘極結構410(可以包括沿閘極堆疊設置的閘極墊片(例如設置於閘極電介質上)設置於個別的源極/汲極412之間(例如磊晶源極/汲極)，可設置於半導體基板402上方、中和/或之上，其中通道在半導體基板402中的個別源極/汲極之間延伸。元件基板102還可以包括隔離結構414，例如淺溝槽隔離特徵，淺溝槽隔離特徵將電晶體(例如電晶體404A和電晶體404B)和/或元件基板102的其它元件彼此分開。元件基板102還包括介電層420和介電層422，介電層420和介電層422和本文所述的介電層(即，介電層420可以包括一個或多個ILD層和/或一個或多個CESL)類似並且可以相似方式製造。閘極接觸432設置於介電層420和介電層422中。源極/汲極接觸434設置於介電層420中。通孔436設置於介電層422中。閘極接觸432將閘極結構410(特別是閘極電極)電性和實體連接到MLI特徵110；源極/汲極接觸434和/或通孔436將源極/汲極412電性和實體連接到MLI特徵110。在一些實施方式中，介電層420、介電層422、閘極接觸432、源極/汲極接觸434和通孔436形成MEOL層440。在一些實施方式中，閘極接觸432、源極/汲極接觸434、通孔436或其組合實體和/或電性連接到MLI特徵110的n層級的互連層。在一些實施方式中，閘極接觸432和/或通孔436可以形成n層級的互連層的V_n層的一部分，閘極接觸432和/或通孔436實體上和/或電性連接到n層級的互連層的M_n層。在這樣的實施方式中，保護環140的互連結構的通孔118可以設置於介電層422中。在一些實施方式中，介電層420和/或介電層422形成介電層115的一部分。在一些實施方式中，接觸(未示出)設置於中間區域202C中半導體基板402的摻雜區域上方的介電層420上。通孔(未示出)設置於介電層422的接觸上方。在一些實施方式中，中間區域202C的接觸和通孔可將摻雜區域實體和/或電性連接到保護環140。在這樣的實施方式中，通孔118可以是保護環140的互連結構的通孔118。在一些實施方式中，通孔可以設置於第n層級的互連層的V_n層中。為了清楚起見，已簡化第10圖以更好地理解本揭示案的發明概念。可以在元件基板102中添加額外特徵，在元件基板102的其它實施方式中可以替換、修改或消除下面描述的一些特徵。

本揭示提供了許多不同的實施方式。示例性的半導體結構包括具有第一側和第二側的元件基板。介電層設置於元件基板的第一側。通孔沿第一方向延伸，穿過介電層，並從元件基板第一側穿過第二側。通孔具有沿第一方向的總長度和沿第二方向的寬度，此第二方向與第一方向不同。總長度是介電層中通孔的第一長度和元件基板中通孔的第二長度之總和。第一長度小於第二長度。保護環設置於介電層中和通孔周圍。

在一些實施方式中，第一長度與第二長度的比值為約0.25至約0.5。在一些實施方式中，寬度與第一長度的比值為約0.5至約2.0。在一些實施方式中，第一長度為約1.5μm至約2.5μm，寬度為約1.5μm至約2.5μm。在一些實施方式中，通孔是金屬通孔。

在一些實施方式中，保護環包括沿第一方向堆疊的金屬層。金屬層包括第一側壁和第二側壁。第一側壁形成護環的內側壁，第二側壁形成保護環外側壁。第一側壁對齊沿第一方向延伸的軸。在一些實施方式中，內側壁界定介電層的一個區域，並且通孔延伸穿過介電層的區域。在一些實施方式中，內側壁和通孔之間的距離為約0.2μm至約0.5μm。距離是沿第二方向。在一些實施方式中，半導體結構進一步包括連接到通孔和保護環的頂部接觸層。在一些實施方式中，保護環的金屬層包括第一組金屬層和第二組金屬層。第一組金屬層設置於元件基板和第二組金屬層之間。第二組金屬層連接到第一組金屬層和頂部接觸層。在一些實施方式中，頂部接觸層具有沿第一方向的第一厚度，第二組金屬層具有沿第一方向的第二厚度，第一組金屬層具有沿第一方向的第三厚度。在一些實施方式中，第一厚度大於第二厚度和第三厚度。在一些實施方式中，第三厚度大於第二厚度。

一示例性的半導體佈置包括第一半導體結構和第二半導體結構，第一半導體結構具有介電層於半導體基板上；導電結構穿過第一半導體結構的介電層延伸一第一距離，穿過第一半導體結構的半導體基板延伸第二距離到第二半導體結構。第一距離與第二距離的比值為約0.25至約0.5。一互連結構疊層設置於介電層中。互連結構疊層於導電結構周圍形成一個環。在一些實施方式中，導電結構的直徑與第一距離的比值為約0.5至約2。在一些實施方式中，第一距離小於介電層的厚度，第二距離等於半導體基板的厚度。在一些實施方式中，導電結構包括設置於障蔽層上的銅塞。

在一些實施方式中，第一半導體結構是第一晶片，第二半導體結構是第二晶片。在一些實施方式中，第一半導體結構進一步包括設置於介電層中的金屬層。互連結構疊層中互連結構的數量等於設置於介電層中金屬層的數量。在一些實施方式中，互連結構疊層具有基本垂直的側壁，介電層填滿導電結構和基本垂直側壁之間的間距。在一些實施方式中，導電結構與基本垂直側壁之間的間距為約0.2μm至約0.5μm。在一些實施方式中，互連結構疊層包括金屬線和通孔。互連結構疊層的每個互連結構都有個別的金屬線和個別的通孔。金屬線的第一側壁面向導電結構，第二側壁與第一側壁相對。在一些實施方式中，這些第一側壁是垂直對齊的。

在一些實施方式中，半導體佈置的形成方法包括形成後端製程結構於半導體基板的第一側上，其中後端製程結構包括設置於介電層中的圖案化金屬層。半導體基板具有與第一側相對的第二側。後端製程結構具有第一厚度。半導體基板具有第二厚度，且第二厚度大於第一厚度。形成溝槽穿過後端製程結構的介電層並延伸一深度至半導體基板中，其中深度大於第一厚度且小於第二厚度。形成導電結構於溝槽中。進行薄化製程於半導體基板的第二側，以暴露導電結構，其中在薄化製程之後，導電結構從半導體基板的第一側延伸至第二側。在一些實施方式中，導電結構在介電層中具有一第一長度，在半導體基板中具有一第二長度，並且第一長度與第二長度之比值為約0.25至約0.5。在一些實施方式中，進一步包括在形成後端製程結構的同時，形成複數個互連結構的一疊層，其中互連結構的疊層形成一環，環定義出介電層的一區域，其中溝槽形成於介電層的區域中並延伸穿過介電層的區域。

以上概述了多個實施方式的特徵以便本領域具有通常知識者可以更好地理解本揭示案的各面向。本領域具有通常知識者應當理解，他們可以輕易地使用本揭示案作為設計或修改其它製程和結構的基礎，實現與本揭示內容介紹的實施方式相同的目的和/或得到相同的優點。本領域具有通常知識者也應了解，在不脫離本揭示案的精神和範圍的情況下對本揭示做各種更改、替換和變更的這種等效的創造並不超出本揭示案的精神和範圍。