[go: up one dir, main page]

TWI844261B - 電阻式記憶胞及其相關的陣列結構 - Google Patents

電阻式記憶胞及其相關的陣列結構 Download PDF

Info

Publication number
TWI844261B
TWI844261B TW112104553A TW112104553A TWI844261B TW I844261 B TWI844261 B TW I844261B TW 112104553 A TW112104553 A TW 112104553A TW 112104553 A TW112104553 A TW 112104553A TW I844261 B TWI844261 B TW I844261B
Authority
TW
Taiwan
Prior art keywords
region
type
memory cell
doped region
resistive memory
Prior art date
Application number
TW112104553A
Other languages
English (en)
Other versions
TW202333398A (zh
Inventor
賴宗沐
張緯宸
林俊宏
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW202333398A publication Critical patent/TW202333398A/zh
Application granted granted Critical
Publication of TWI844261B publication Critical patent/TWI844261B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種電阻式記憶胞，包括：一P型井區、一隔離結構、一N型井區、一第一閘極結構、一第二閘極結構、一第一N型摻雜區、一第二N型摻雜區、一第三N型摻雜區、一第四N型摻雜區、一字元線、一位元線、一導線與一編程線。第三N型摻雜區、第四N型摻雜區與N型井區組成一N型合併區。位元線連接至第一N型摻雜區。字元線連接至第一閘極結構的一導電層。導線連接至第二N型摻雜區與第二閘極結構的一導電層。編程線連接至N型合併區。

Description

電阻式記憶胞及其相關的陣列結構
本發明是有關於一種記憶體的記憶胞，且特別是有關於一種電阻式記憶胞(resistive memory cell)及其相關的陣列結構。
電阻式隨機存取記憶體(resistive random-access memory，簡稱ReRAM)是一種非揮發性記憶體(non-volatile memory)，其由多個電阻式記憶胞(ReRAM cell)所組成。由於電阻式記憶體的製程步驟較少且具備較快的寫入速度，所以電阻式記憶體非常適合取代系統單晶片(SOC)中的嵌入式快閃記憶體(embedded flash memory)。
請參照第1圖，其所繪示為習知電阻式記憶胞。如第1圖所示，電阻式記憶胞100包括堆疊的下電極106、絕緣層104、上電極102。當電阻式記憶體製造完成之後，其為初始狀態(initial state)。
於電阻式記憶胞100可正式運作之前，需要先進行一形成動作(forming action)。於形成動作時，在上電極102與下電極106分別接收第一電壓Va與第二電壓Vb，其電壓差Vab即為形成電壓(forming voltage)。其中，電壓差Vab等於第一電壓Va減第二電壓Vb(Vab=Va-Vb)。當上電極102與下電極106接收形成電壓後，絕緣層104中聚集的氧空位會形成導電絲(conductive filament)108，且導電絲108連接於上電極102與下電極106之間。
當電阻式記憶胞100經過形成動作之後，進一步提供低於形成電壓的多種偏壓，可使得電阻式記憶胞100在設定狀態(set state)與重置狀態(reset state)之間隨意地切換。其中，電阻式記憶胞100在設定狀態具有較小的電阻值，在重置狀態具有較大的電阻值。以下說明之。
於低電阻值的設定狀態時，可經由一重置動作(reset action)將電阻式記憶胞100變更為高電阻值的重置狀態。於重置動作時，在上電極102與下電極106之間提供重置電壓(reset voltage)。此時，絕緣層104中的導電絲108會經由氧化還原程序(redox process)，造成得導電絲108幾乎不連接於上電極102與下電極106之間。也就是說，當重置動作完成後，上電極102與下電極106之間為高電阻值的重置狀態。
於高電阻值的重置狀態時，可經由一設定動作(set action)將電阻式記憶胞100變更為低電阻值的設定狀態。於設定動作時，在上電極102與下電極106之間提供設定電壓(set voltage)。此時，絕緣層104中的導電絲108會完整地連接於上電極102與下電極106之間。也就是說，當設定動作完成後，上電極102與下電極104之間為低電阻值的設定狀態。
由以上之說明可知，於編程週期(program cycle)的編程動作(program action)時，電阻式記憶胞100可經由設定動作或者重置動作而成為設定狀態或者重置狀態。而上述設定狀態與重置狀態即為電阻式記憶胞100的二種儲存狀態。
基本上，根據提供設定電壓與重置電壓的方式，電阻式記憶胞100可分區分為單極性操作模式(unipolar operation mode)的電阻式記憶胞100與雙極性操作模式(bipolar operation mode)的電阻式記憶胞100。所謂的單極性操作模式，就是利用正電壓差(positive voltage difference)Vab來對電阻式記憶胞100進行設定動作與重置動作，或者利用負電壓差(negative voltage difference)Vab來對電阻式記憶胞100進行設定動作與重置動作。另外，所謂的雙極性操作模式，就是利用正電壓差Vab來對電阻式記憶胞100進行設定動作並利用負電壓差Vab來對電阻式記憶胞100進行重置動作，或者利用負電壓差Vab來對電阻式記憶胞100進行設定動作並利用正電壓差Vab來對電阻式記憶胞100進行重置動作。其中，正電壓差Vab代表第一電壓Va減去第二電壓Vb大於零(Vab=Va-Vb＞0)，負電壓差Vab代表第一電壓Va減去第二電壓Vb小於零(Vab=Va-Vb＜0)。
請參照第2A圖與第2B圖，其所繪示為單極性操作模式的電阻式記憶胞與雙極性操作模式的電阻式記憶胞之電流-電壓關係圖。
如第2A圖中之虛線所示，當電阻式記憶胞100在重置狀態時，提供的大約1.88V的設定電壓後，流經電阻式記憶胞100的電流上升，亦即電阻式記憶胞100的電阻值減少，並成為設定狀態。如第2A圖中之實線所示，當電阻式記憶胞100在設定狀態時，提供的大約1.78V的重置電壓後，流經電阻式記憶胞100的電流下降，亦即電阻式記憶胞100的電阻值增加，並成為重置狀態。也就是說，在第2A圖中，利用二個不同的正電壓差Vab(亦即，1.78V、1.88V)來對電阻式記憶胞100進行重置動作與設定動作，此即為單極性操作模式的電阻式記憶胞100。
如第2B圖中之虛線所示，當電阻式記憶胞100在重置狀態時，提供的大約-2.4V的設定電壓後，流經電阻式記憶胞100的電流上升，電阻式記憶胞100的電阻值減少，並成為設定狀態。如第2B圖中之實線所示，當電阻式記憶胞100在設定狀態時，提供的大約1.5V的重置電壓後，流經電阻式記憶胞100的電流下降，亦即電阻式記憶胞100的電阻值增加，並成為重置狀態。也就是說，在第2B圖中，利用一個正電壓差Vab(亦即，1.5V)以及一個負電壓差Vab(亦即，-2.4V)來對電阻式記憶胞100進行重置動作與設定動作，此即為雙極性操作模式的電阻式記憶胞100。
本發明之主要目的在於提出一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一半導體基板；一第一型井區，位於該半導體基板的一表面下方；一第一隔離結構，位於該第一型井區中；一第二型井區，形成於該第一井區中，且該第二型井區位於該第一隔離結構的一第一側；一第一閘極結構，位於該第一隔離結構一第二側的該第一型井區的一表面上；一第二閘極結構，位於該第二型井區的一表面上；一第一第二型摻雜區與一第二第二型摻雜區，位於該第一型井區中，該第一閘極結構的二側；一第三第二型摻雜區與一第四第二型摻雜區，位於該第二型井區中，該第二閘極結構的二側，其中該第三第二型摻雜區、該第四第二型摻雜區與該第二型井區組成一第二型合併區；一第一導線，連接至該第一第二型摻雜區；一第二導線，連接至該第一閘極結構的一導電層；一第三導線，連接至該第二第二型摻雜區與該第二閘極結構的一導電層；以及，一第四導線，連接至該第二型合併區。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第3A圖至第3C圖，其為本發明第一實施例電阻式記憶胞的製造方法流程圖。另外，第3D圖則為本發明第一實施例電阻式記憶胞的等效電路。
首先，如第3A圖所示，在半導體基板(semiconductor substrate，未繪示)的P型井區(P-well，PW)表面上方形成二個閘極結構(gate structure)250、260。
第一閘極結構250包括絕緣層252以及導電層255，第二閘極結構260包括絕緣層262以及導電層265。其中，第一閘極結構的絕緣層252位於P型井區PW的表面上方，且導電層255位於絕緣層252上方。同理，第二閘極結構260的絕緣層262位於P型井區PW的表面上方，且導電層265位於絕緣層262上方。
根據本發明的實施例，第二閘極結構260的絕緣層262係由多個材料層堆疊(stack)而成，導電層265由多個材料層堆疊而成。舉例來說，絕緣層262包括二氧化矽層(SiO 2)與二氧化鉿層(HfO 2)；導電層265包括鈦層(Ti)、氮化鈦層(TiN)與鎢層(W)。其中，二氧化鉿(HfO 2)為高介電係數材料層(high-k material layer)，適用於電阻式記憶體。二氧化矽層(SiO 2)位於P型井區PW的表面上方，二氧化鉿層(HfO 2)位於二氧化矽層(SiO 2)上方，鈦層(Ti)位於二氧化鉿層(HfO 2)上方，氮化鈦層(TiN)位於鈦層(Ti)上方，鎢層(W)位於氮化鈦層(TiN)上方。
當然，本發明並不限定於上述材料堆疊的閘極結構。在此領域的技術人員也可以修改上述的材料層，並達成本發明的目的。舉例來說，絕緣層262中的高介電係數材料層可由氧化鉭(Ta 2O 5)層來取代。另外，導電層265中也可以修改成利用鈦層(Ti)與鎢層(W)堆疊而成。
如第3B圖所示，進行摻雜製程，於P型井區PW的表面下方形成N型(n+)的第一摻雜區221、第二摻雜區222、第三摻雜區223。其中，第一摻雜區221與第二摻雜區222位於第一閘極結構250的二側，第二摻雜區222與第三摻雜區223位於第二閘極結構260的二側。
接著，如第3C圖所示，進行連線製程，並形成一第一導線連接至第一摻雜區221，一第二導線連接至第一閘極結構250的導電層255，一第三導線連接至第二閘極結構260的導電層265，並完成本發明之電阻式記憶胞200。其中，第一導線為電阻式記憶胞200的位元線BL，第二導線為電阻式記憶胞200的字元線WL，第三導線為電阻式記憶胞200的編程線(program line，PL)。
如第3C圖所示，在P型井區PW中，第一摻雜區221、第二摻雜區222與第一閘極結構250形成一電晶體T；第二摻雜區222、第三摻雜區223與第二閘極結構260形成一電容器C。因此，電阻式記憶胞200為一電晶體與一電容器的記憶胞(1T1C cell)。
如第3D圖所示，電阻式記憶胞200包括一電晶體T與一電容器C。電晶體T的第一汲/源端(drain/source terminal)連接至位元線BL，電晶體T的閘極端(gate terminal)連接至字元線WL。再者，電容器C的第一端連接至電晶體T的第二汲/源端，電容器C的第二端連接至編程線PL。
再者，多個電阻式記憶胞可組成電阻式記憶胞的陣列結構。請參照第4圖，其所繪示為第一實施例電阻式記憶胞所組成的陣列結構。其中，陣列結構可由m×n個電阻式記憶胞所組成，且m與n為正整數。以第4圖為例，陣列結構300由2×2個電阻式記憶胞c11~c22所組成。每一個電阻式記憶胞c11~c22的結構相同於第3C圖與第3D圖，其詳細結構不再贅述。
如第4圖所示，在陣列結構300中，第一行(column)的二個電阻式記憶胞c11、c21連接至字元線WL 1與編程線PL，第一行的二個電阻式記憶胞c11、c21連接至對應的位元線BL 1、BL 2。再者，第二行的二個電阻式記憶胞c12、c22連接至字元線WL 2與編程線PL，第二行的二個電阻式記憶胞c12~c22連接至對應的位元線BL 1、BL 2。
再者，對陣列結構300的字元線WL 1~WL 2、編程線PL、位元線BL 1~BL 2提供適當的偏壓，可對任意電阻式記憶胞c11~c22進行形成動作、設定動作、重置動作、讀取動作。舉例來說，對電阻式記憶胞c11進行形成動作後，可在電容器C的絕緣層中形成導電絲(conductive filament)。對電阻式記憶胞c11進行設定動作後，導電絲連接於電容器C第一端與第二端之間。對電阻式記憶胞c11進行重置動作後，導電絲未連接於電容器C第一端與第二端之間。
請參照第5A圖至第5D圖，其為本發明第二實施例電阻式記憶胞的製造方法流程圖。另外，第5E圖則為本發明第二實施例電阻式記憶胞的等效電路。相較於第一實施例，第二實施例電阻式記憶胞的編程線(program line)直接連接至N型合併區(N-type merged region)。也就是說，在第一實施例中，係利用第二閘極結構260的導電層265來傳遞編程線PL所接收的電壓。而在第二實施例中，係利用N型合併區(N-type merged region)來傳遞編程線PL所接收的電壓。
如第5A圖所示，在半導體基板Sub上形成P型井區(P-well，PW)，並在P型井區PW中形成一隔離結構(isolation structure)502。接著，在P型井區PW中，隔離結構502的第一側再形成一N型井區NW。其中，隔離結構502為淺溝渠隔離結構(Shallow trench isolation structure，STI)。
如第5B圖所示，於隔離結構502第二側的P型井區PW表面上方形成第一閘極結構550，於隔離結構502第一側的N型井區NW表面上方形成第二閘極結構560。第一閘極結構550包括絕緣層552以及導電層555，第二閘極結構560包括絕緣層562以及導電層565。其中，第一閘極結構的絕緣層552位於P型井區PW的表面上方，且導電層555位於絕緣層552上方。同理，第二閘極結構560的絕緣層562位於N型井區NW的表面上方，且導電層565位於絕緣層562上方。
根據本發明的實施例，第二閘極結構560的絕緣層562係由多個材料層堆疊(stack)而成，導電層565由多個材料層堆疊而成。舉例來說，絕緣層562包括二氧化矽層(SiO 2)與二氧化鉿層(HfO 2)；導電層565包括鈦層(Ti)、氮化鈦層(TiN)與鎢層(W)。其中，二氧化鉿(HfO 2)為高介電係數材料層(high-k material layer)，適用於電阻式記憶體。二氧化矽層(SiO 2)位於N型井區NW的表面上方，二氧化鉿層(HfO 2)位於二氧化矽層(SiO 2)上方，鈦層(Ti)位於二氧化鉿層(HfO 2)上方，氮化鈦層(TiN)位於鈦層(Ti)上方，鎢層(W)位於氮化鈦層(TiN)上方。
當然，本發明並不限定於上述材料堆疊的閘極結構。在此領域的技術人員也可以修改上述的材料層，並達成本發明的目的。舉例來說，絕緣層562中的高介電係數材料層可由氧化鉭(Ta 2O 5)層來取代。另外，導電層565中也可以修改成利用鈦層(Ti)與鎢層(W)堆疊而成。
如第5C圖所示，進行摻雜製程，在P型井區PW的表面下方，第一閘極結構550的二側形成N型(n+)的第一摻雜區521與第二摻雜區522。在N型井區NW的表面下方，第二閘極結構560的二側形成N型(n+)的第三摻雜區523與第四摻雜區524。也就是說，第一閘極結構550位於第一摻雜區521與第二摻雜區522之間的P型井區PW表面上方，第二閘極結構560位於第三摻雜區523與第四摻雜區524之間的N型井區NW表面上方。
接著，如第5D圖所示，進行連線製程，形成一第一導線連接至第一摻雜區521，形成一第二導線連接至第一閘極結構550的導電層555，形成一第三導線連接至第二摻雜區522與第二閘極結構560的導電層565，形成一第四導線連接至第四摻雜區524，並完成本發明之電阻式記憶胞500。其中，第一導線為電阻式記憶胞500的位元線BL，第二導線為電阻式記憶胞500的字元線WL，第四導線為電阻式記憶胞500的編程線PL。
如第5D圖所示，在P型井區PW中，第一摻雜區521、第二摻雜區522與第一閘極結構550形成一電晶體T。另外，由於第三摻雜區523、第四摻雜區524與N型井區NW皆為N型半導體，所以第三摻雜區523、第四摻雜區524與N型井區NW彼此之間電性連接，並形成N型合併區(N-type merged region)。換言之，N型合併區與第二閘極結構560形成一電容器C。因此，電阻式記憶胞500為一電晶體與一電容器的記憶胞(1T1C cell)。其中，電晶體T為一N型電晶體，電容器C為一N型金氧半電容器(N-type MOS capacitor)，且編程線PL直接連接至N型合併區。
在第5D圖中，編程線PL係連接至第四摻雜區524。在此領域的技術人員也可以進行修改，將編程線PL連接至第三摻雜區523或者將編程線PL連接至N型井區NW也可以達成將編程線PL連接至N型合併區的目的。
如第5E圖所示，電阻式記憶胞500包括一電晶體T與一電容器C。電晶體T的第一汲/源端(drain/source terminal)連接至位元線BL，電晶體T的閘極端(gate terminal)連接至字元線WL。再者，電容器C的第一端連接至電晶體T的第二汲/源端，電容器C的第二端連接至編程線PL。
再者，多個電阻式記憶胞可組成電阻式記憶胞的陣列結構。請參照第6A圖與第6B圖，其所繪示為第二實施例電阻式記憶胞所組成的陣列結構之製作流程上視圖。請參照第6C圖，其所繪示為第二實施例電阻式記憶胞所組成的陣列結構之等效電路。其中，陣列結構可由m×n個電阻式記憶胞所組成，且m與n為正整數。在第6A圖與第6B圖中，陣列結構300由2×2個電阻式記憶胞c11~c22所組成。
首先，如第6A圖所示，在半導體板Sub(未繪示)上形成P型井區(P-well，PW)，並在P型井區PW中形成隔離結構(isolation structure)602、604。接著，在P型井區PW中，隔離結構602、604之間再形成一N型井區NW。其中，隔離結構602、604為淺溝渠隔離結構(Shallow trench isolation structure，STI)。
接著，在隔離結構602第一側與隔離結構606第一側之間的N型井區NW的表面上方形成閘極結構612、614、622、624。在隔離結構602第二側的P型井區PW的表面上方形成閘極結構610、620。在隔離結構604第二側的P型井區PW的表面上方形成閘極結構616、626。同理，每一個閘極結構610、612、614、616、620、622、624、626皆包括一絕緣層以及一導電層。
接著，進行摻雜製程，形成多個N型(n+)的摻雜區631~637、651~657。其中，摻雜區631、632位於P型井區PW，閘極結構610的二側。摻雜區636、637位於P型井區PW，閘極結構616的二側。摻雜區651、652位於P型井區PW，閘極結構620的二側。摻雜區656、657位於P型井區PW，閘極結構626的二側。再者，摻雜區633、634、635位於N型井區NW，摻雜區633位於閘極結構612第一側，摻雜區634位於閘極結構612第二側與閘極結構614第一側之間，摻雜區635位於閘極結構614第二側。再者，摻雜區653、654、655位於N型井區NW，摻雜區653位於閘極結構622第一側，摻雜區654位於閘極結構622第二側與閘極結構624第一側之間，摻雜區655位於閘極結構624第二側。
接著，進行連線製程，並完成陣列結構600。如第6B圖所示，於金屬層(metal layer)上形成導線672、674、676、678、682、684、686、688。其中，導線672經由接觸洞(contact hole)661連接至摻雜區632，且導線672經由接觸洞662連接至閘極結構612的導電層。導線674經由接觸洞664連接至摻雜區636，且導線674經由接觸洞663連接至閘極結構614的導電層。導線676經由接觸洞665連接至摻雜區652，且導線676經由接觸洞666連接至閘極結構622的導電層。導線678經由接觸洞668連接至摻雜區656，且導線678經由接觸洞667連接至閘極結構624的導電層。
另外，導線682經由接觸洞691連接至閘極結構610的導電層，導線682經由接觸洞692連接至閘極結構620的導電層，且導線682作為字元線WL 1。導線684經由接觸洞693連接至閘極結構616的導電層，導線684經由接觸洞694連接至閘極結構626的導電層，且導線684作為字元線WL 2。導線686經由接觸洞695連接至摻雜區631，導線686經由接觸洞696連接至摻雜區637，且導線686作為位元線BL 1。導線688經由接觸洞697連接至摻雜區651，導線688經由接觸洞698連接至摻雜區657，且導線688作為位元線BL 2。
再者，金屬層(metal layer)中更包括一導線(未繪示)，作為編程線PL，且編程線PL經由接觸洞699連接至摻雜區634。
如第6B圖所示，陣列結構600包括2×2個電阻式記憶胞c11~c22，且電阻式記憶胞c11的剖面圖類似於第5D圖，其詳細結構不再贅述。
另外，在陣列結構600中，N型井區NW與摻雜區633~635、653~655皆為N型半導體，所以N型井區NW與摻雜區633~635、653~655彼此之間電性連接，並形成N型合併區(N-type merged region)。也就是說，在陣列結構600中，係利用N型合併區(N-type merged region)來傳遞編程線PL所接收的電壓。
如第6C圖所示，在陣列結構600中，第一行(column)的二個電阻式記憶胞c11、c21連接至字元線WL 1與編程線PL，第一行的二個電阻式記憶胞c11、c21連接至對應的位元線BL 1、BL 2。再者，第二行的二個電阻式記憶胞c12、c22連接至字元線WL 2與編程線PL，第二行的二個電阻式記憶胞c12~c22連接至對應的位元線BL 1、BL 2。
再者，對陣列結構600的字元線WL 1~WL 2、編程線PL、位元線BL 1~BL 2提供適當的偏壓，可對任意電阻式記憶胞c11~c22進行形成動作、重置動作、設定動作與讀取動作。以下說明之。
請參照第7A圖至第7D圖，其所繪示為利用單極性操作模式(unipolar operation mode)來對電阻式記憶胞的陣列結構進行形成動作、設定動作、重置動作與讀取動作的偏壓示意圖。以下說明中皆以電阻式記憶胞c11為選定記憶胞來進行說明，但本發明並不限定於此。
如第7A圖所示，於形成動作時，字元線WL 1接收開啟電壓(on voltage，V ON)，字元線WL 2接收關閉電壓(off voltage，V OFF)，編程線PL接收形成電壓(forming voltage，V FORM)，位元線BL 1接收接地電壓GND，位元線BL 2接收抑制電壓(inhibit voltage，V INH)。因此，電阻式記憶胞c11為選定記憶胞，其他電阻式記憶胞c12、c21、c22為非選定記憶胞。其中，形成電壓V FORM大於開啟電壓V ON，開啟電壓V ON大於接地電壓GND，抑制電壓V INH大於接地電壓GND。
在陣列結構600的非選定記憶胞c12、c22中，電晶體接收關閉電壓V OFF而關閉(turn off)，使得非選定記憶胞c12、c22無法進行形成動作。在陣列結構600的非選定記憶胞c21中，雖然電晶體開啟(turn on)，但電容器C二端的電壓差(V FORM-V INH)小於形成電壓V FORM，使得非選定記憶胞c21無法進行形成動作。
在陣列結構600的選定記憶胞c11中，電晶體T接收開啟電壓V ON而開啟(turn on)，且電容器C兩端的電壓差為形成電壓V FORM，使得電容器C中的絕緣層形成導電絲(conductive filament)並完成形成動作。
如第7B圖所示，於設定動作時，字元線WL 1接收開啟電壓V ON，字元線WL 2接收關閉電壓V OFF，編程線PL接收設定電壓(set voltage，V SET)，位元線BL 1接收接地電壓GND，位元線BL 2接收抑制電壓V INH。因此，電阻式記憶胞c11為選定記憶胞，其他電阻式記憶胞c12、c21、c22為非選定記憶胞。其中，形成電壓V FORM大於設定電壓V SET，設定電壓V SET及抑制電壓V INH大於開啟電壓V ON。
在陣列結構600的非選定記憶胞c12、c22中，電晶體接收關閉電壓V OFF而關閉(turn off)，使得非選定記憶胞c12、c22無法進行設定動作。在陣列結構600的非選定記憶胞c21中，雖然電晶體開啟(turn on)，但電容器C二端的電壓差(V SET-V INH)小於設定電壓V SET，使得非選定記憶胞c21無法進行設定動作。
在陣列結構600的選定記憶胞c11中，電晶體T接收開啟電壓V ON而開啟(turn on)。再者，電容器C兩端的電壓差為設定電壓V SET，使得電容器C中絕緣層的導電絲(conductive filament)連接於電容器C的二個端點之間， 並完成設定動作。
如第7C圖所示，於重置動作時，字元線WL 1接收開啟電壓V ON，字元線WL 2接收關閉電壓V OFF，編程線PL接收重置電壓(reset voltage，V RESET)，位元線BL 1接收接地電壓GND，且位元線BL 2接收抑制電壓V INH。因此，電阻式記憶胞c11為選定記憶胞，而其他電阻式記憶胞c12、c21、c22為非選定記憶胞。其中，設定電壓V SET大於重置電壓V RESET，重置電壓V RESET及抑制電壓V INH大於開啟電壓V ON。
在陣列結構600的非選定記憶胞c12、c22中，電晶體接收關閉電壓V OFF而關閉(turn off)，使得非選定記憶胞c12、c22無法進行重置動作。在陣列結構600的非選定記憶胞c21中，雖然電晶體開啟(turn on)，但電容器C二端的電壓差(V RESET-V INH)小於重置電壓V RESET，使得非選定記憶胞c21無法進行重置動作。
在陣列結構600的選定記憶胞c11中，電晶體T接收開啟電壓V ON而開啟(turn on)，且電容器C兩端的電壓差為重置電壓V RESET，使得電容器C中絕緣層的導電絲(conductive filament)未連接於電容器C的二個端點之間， 並完成重置動作。
如第7D圖所示，於讀取動作時，字元線WL 1接收開啟電壓V ON，字元線WL 2接收關閉電壓V OFF，編程線PL接收讀取電壓(read voltage，V READ)，位元線BL 1接收接地電壓GND，位元線BL 2接收抑制電壓V INH。因此，電阻式記憶胞c11為選定記憶胞，其他電阻式記憶胞c12、c21、c22為非選定記憶胞。其中，讀取電壓V READ小於重置電壓V RESET，讀取電壓V READ大於接地電壓GND。
在陣列結構600的非選定記憶胞c12、c22中，電晶體接收關閉電壓V OFF而關閉(turn off)，使得非選定記憶胞c12、c22無法產生讀取電流。在陣列結構600的非選定記憶胞c21中，雖然電晶體開啟(turn on)，但電容器C二端的電壓差(V READ-V INH)非常小，使得非選定記憶胞c21無法產生讀取電流。
在陣列結構600的選定記憶胞c11中，電晶體T接收開啟電壓V ON而開啟(turn on)，且電容器C兩端的電壓差為讀取電壓V ERAD，使得選定記憶胞c11產生讀取電流I R至位元線BL 1。再者，根據讀取電流I R的大小即可判斷選定記憶胞c11的儲存狀態。
請參照第8A圖與第8B圖，其所繪示為利用雙極性操作模式(bipolar operation mode)來對電阻式記憶胞的陣列結構進行設定動作與重置動作的偏壓示意圖。其中，形成動作與讀取動作類似於第7A圖與第7D圖，此處不再贅述。再者，以下說明中皆以電阻式記憶胞c11為選定記憶胞來進行說明，但本發明並不限定於此。
如第8A圖所示，於設定動作時，字元線WL 1接收開啟電壓V ON，字元線WL 2接收關閉電壓V OFF，編程線PL接收設定電壓(set voltage，V SET)，位元線BL 1接收接地電壓GND，位元線BL 2接收抑制電壓V INH。因此，電阻式記憶胞c11為選定記憶胞，其他電阻式記憶胞c12、c21、c22為非選定記憶胞。其中，設定電壓V SET及抑制電壓V INH大於開啟電壓V ON，開啟電壓V ON大於接地電壓GND。
在陣列結構600的非選定記憶胞c12、c22中，電晶體接收關閉電壓V OFF而關閉(turn off)，使得非選定記憶胞c12、c22無法進行設定動作。在陣列結構600的非選定記憶胞c21中，雖然電晶體開啟(turn on)，但電容器C二端的電壓差的大小(magnitude)，亦即(V SET-V INH)小於設定電壓V SET，使得非選定記憶胞c21無法進行設定動作。
在陣列結構600的選定記憶胞c11中，電晶體T接收開啟電壓V ON而開啟(turn on)，電容器C兩端的電壓差為第一極性的設定電壓V SET，亦即正的設定電壓+V SET，使得電容器C中絕緣層的導電絲(conductive filament)連接於電容器C的二個端點之間， 並完成設定動作。
如第8B圖所示，於重置動作時，字元線WL 1接收開啟電壓V ON，字元線WL 2接收關閉電壓V OFF，編程線PL接收接地電壓GND，位元線BL 1接收重置電壓(reset voltage，V RESET)，位元線BL 2接收接地電壓GND。因此，電阻式記憶胞c11為選定記憶胞，其他電阻式記憶胞c12、c21、c22為非選定記憶胞。其中，重置電壓V RESET小於開啟電壓V ON。
在陣列結構600的非選定記憶胞c12、c22中，電晶體接收關閉電壓V OFF而關閉(turn off)，使得非選定記憶胞c12、c22無法進行重置動作。在陣列結構600的非選定記憶胞c21中，雖然電晶體開啟(turn on)，但電容器C二端的電壓差(V BL2=V PL=GND)小於重置電壓V RESET，使得非選定記憶胞c21無法進行重置動作。
在陣列結構600的選定記憶胞c11中，電晶體T接收開啟電壓V ON而開啟(turn on)，電容器C兩端的電壓差為第二極性的重置電壓V RESET，亦即負的重置電壓-V RESET，使得電容器C中絕緣層的導電絲(conductive filament)未連接於電容器C的二個端點之間， 並完成重置動作。
由以上的說明可知，第二實施例的電阻式記憶胞係由一N型電晶體與一N型金氧半電容器組合成一電晶體與一電容器的記憶胞(1T1C cell)。當然，本發明並不限定於此。
請參照第9圖，其所繪示為本發明第三實施例電阻式記憶胞示意圖。其中，第三實施例電阻式記憶胞的編程線(program line)直接連接至P型合併區(P-type merged region)。
如第9圖所示，在半導體基板Sub上包括一隔離結構902、深N型井區(deep N-well，DNW)、N型井區(N-well，NW)、P型井區(P-well，PW)。隔離結構902、N型井區NW與P型井區PW位在深N型井區DNW中，N型井區NW與P型井區PW分別位在隔離結構902的二側。其中，隔離結構902為淺溝渠隔離結構(Shallow trench isolation structure，STI)。另外，深N型井區DNW與N型井區NW同為N型半導體，亦即深N型井區DNW與N型井區NW彼此電性連接。
第一閘極結構950位於N型井區NW的表面上方，第二閘極結構960於P型井區PW的表面上方。第一閘極結構950包括絕緣層952以及導電層955，第二閘極結構960包括絕緣層962以及導電層965。
根據本發明的實施例，第二閘極結構960的絕緣層962係由多個材料層堆疊(stack)而成，導電層965由多個材料層堆疊而成。舉例來說，絕緣層962包括二氧化矽層(SiO 2)與二氧化鉿層(HfO 2)；導電層965包括鈦層(Ti)、氮化鈦層(TiN)與鎢層(W)。其中，二氧化鉿(HfO 2)為高介電係數材料層(high-k material layer)，適用於電阻式記憶體。二氧化矽層(SiO 2)位於P型井區PW的表面上方，二氧化鉿層(HfO 2)位於二氧化矽層(SiO 2)上方，鈦層(Ti)位於二氧化鉿層(HfO 2)上方，氮化鈦層(TiN)位於鈦層(Ti)上方，鎢層(W)位於氮化鈦層(TiN)上方。
當然，本發明並不限定於上述材料堆疊的閘極結構。在此領域的技術人員也可以修改上述的材料層，並達成本發明的目的。舉例來說，絕緣層962中的高介電係數材料層可由氧化鉭(Ta 2O 5)層來取代。另外，導電層965中也可以修改成利用鈦層(Ti)與鎢層(W)堆疊而成。
如第9圖所示，在N型井區NW的表面下方，第一閘極結構950的二側形成P型(p+)的第一摻雜區921與第二摻雜區922。在P型井區PW的表面下方，第二閘極結構960的二側形成P型(p+)的第三摻雜區923與第四摻雜區924。也就是說，第一閘極結構950位於第一摻雜區921與第二摻雜區922之間的N型井區NW表面上方，第二閘極結構960位於第三摻雜區923與第四摻雜區924之間的P型井區PW表面上方。
再者，一第一導線連接至第一摻雜區921，一第二導線連接至第一閘極結構950的導電層955，一第三導線連接至第二摻雜區922與第二閘極結構960的導電層965，一第四導線連接至第四摻雜區924，並完成本發明之電阻式記憶胞900。其中，第一導線為電阻式記憶胞900的位元線BL，第二導線為電阻式記憶胞900的字元線WL，第四導線為電阻式記憶胞900的編程線PL。
根據本發明的第三實施例，在N型井區NW中，第一摻雜區921、第二摻雜區922與第一閘極結構950形成一電晶體T。另外，由於第三摻雜區923、第四摻雜區924與P型井區PW皆為P型半導體，所以第三摻雜區923、第四摻雜區924與P型井區PW彼此之間電性連接，並形成P型合併區(P-type merged region)。換言之，P型合併區與第二閘極結構960形成一電容器C。因此，電阻式記憶胞900為一電晶體與一電容器的記憶胞(1T1C cell)。其中，電晶體T為一P型電晶體，電容器為一P型金氧半電容器(P-type MOS capacitor)，且編程線PL直接連接至P型合併區。
相同地，在第三實施例中，編程線PL係連接至第四摻雜區924。在此領域的技術人員也可以進行修改，將編程線PL連接至第三摻雜區923或者將編程線PL連接至P型井區PW也可以達成將編程線PL連接至N型合併區的目的。另外，多個第三實施例的電阻式記憶胞也可以組成記憶胞陣列，其構造類似於第6B圖，此處不再贅述。
由以上的說明可之，本發明提出一種電阻式記憶胞及其相關的陣列結構。在電阻式記憶胞中，編程線PL直接連接至N型合併區或者P型合併區，使得N型合併區或者P型合併區傳遞編程線PL所接收的電壓。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100, 200, 500, 900:電阻式記憶胞 102:上電極 104:絕緣層 106:下電極 108:導電絲 221, 222, 223, 521, 522, 523, 524, 631, 632, 633, 634, 635, 636, 637, 651, 652, 653, 654, 655, 656, 657, 921, 922, 923, 924:摻雜區 250, 260, 550, 560, 610, 612, 614, 616, 620, 622, 624, 626, 950, 960:閘極結構 252, 262, 552, 562, 952, 962:絕緣層 255, 265, 555, 565, 955, 965:導電層 300, 600:陣列結構 502, 602, 604, 902:隔離結構 672, 674, 676, 678, 682, 684, 686, 688:導線 661, 662, 663, 664, 665, 666, 667, 668, 691, 692, 693, 694, 695, 696, 697, 698:接觸洞
第1圖為習知電阻式記憶胞； 第2A圖與第2B圖為單極性操作模式的電阻式記憶胞與雙極性操作模式的電阻式記憶胞之電流-電壓關係圖； 第3A圖至第3C圖為本發明第一實施例電阻式記憶胞的製造方法流程圖； 第3D圖為本發明第一實施例電阻式記憶胞的等效電路； 第4圖為第一實施例電阻式記憶胞所組成的陣列結構； 第5A圖至第5D圖為本發明第二實施例電阻式記憶胞的製造方法流程圖； 第5E圖為本發明第二實施例電阻式記憶胞的等效電路； 第6A圖與第6B圖為第二實施例電阻式記憶胞所組成的陣列結構之製作流程上視圖； 第6C圖為第二實施例電阻式記憶胞所組成的陣列結構之等效電路； 第7A圖至第7D圖為利用單極性操作模式來對電阻式記憶胞的陣列結構進行形成動作、設定動作、重置動作與讀取動作的偏壓示意圖； 第8A圖與第8B圖為利用雙極性操作模式來對電阻式記憶胞的陣列結構進行設定動作與重置動作的偏壓示意圖；以及 第9圖為本發明第三實施例電阻式記憶胞示意圖。
500:電阻式記憶胞
502:隔離結構
521,522,523,524:摻雜區
550,560:閘極結構
552,562:絕緣層
555,565:導電層

Claims (13)

  1. 一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括： 一半導體基板； 一第一型井區，位於該半導體基板的一表面下方； 一第一隔離結構，位於該第一型井區中； 一第二型井區，形成於該第一井區中，且該第二型井區位於該第一隔離結構的一第一側； 一第一閘極結構，位於該第一隔離結構一第二側的該第一型井區的一表面上； 一第二閘極結構，位於該第二型井區的一表面上； 一第一第二型摻雜區與一第二第二型摻雜區，位於該第一型井區中，該第一閘極結構的二側； 一第三第二型摻雜區與一第四第二型摻雜區，位於該第二型井區中，該第二閘極結構的二側，其中該第三第二型摻雜區、該第四第二型摻雜區與該第二型井區組成一第二型合併區； 一第一導線，連接至該第一第二型摻雜區； 一第二導線，連接至該第一閘極結構的一導電層； 一第三導線，連接至該第二第二型摻雜區與該第二閘極結構的一導電層；以及 一第四導線，連接至該第二型合併區。
  2. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第一型井區為一P型井區，該第二型井區為一N型井區，該第一第二型摻雜區為一第一N型摻雜區，該第二第二型摻雜區為一第二N型摻雜區，該第三第二型摻雜區為一第三N型摻雜區，該第四第二型摻雜區為一第四N型摻雜區，且該第二型合併區為一N型合併區。
  3. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第一導線為一第一位元線，該第二導線為一第一字元線，該第四導線為一編程線。
  4. 如請求項3所述之電阻式記憶胞的陣列結構，其中該編程線連接至該第四第二型摻雜區。
  5. 如請求項3所述之電阻式記憶胞的陣列結構，包括一第二電阻式記憶胞，該第二電阻式記憶胞包括： 一第三閘極結構，位於該第一隔離結構該第二側的該第一型井區的該表面上； 一第四閘極結構，位於該第二型井區的該表面上； 一第五第二型摻雜區與一第六第二型摻雜區，位於該第一型井區中，該第三閘極結構的二側； 一第七第二型摻雜區與一第八第二型摻雜區，位於該第二型井區中，該第四閘極結構的二側，其中該第二型合併區更包括該第七第二型摻雜區與該第八第二型摻雜區； 一第五導線，連接至該第五第二型摻雜區； 該第二導線，連接至該第三閘極結構的一導電層；以及 一第六導線，連接至該第六第二型摻雜區與該第四閘極結構的一導電層。
  6. 如請求項5所述之電阻式記憶胞的陣列結構，其中該第五導線為一第二位元線。
  7. 如請求項3所述之電阻式記憶胞的陣列結構，包括一第二電阻式記憶胞，該第二電阻式記憶胞包括： 一第二隔離結構，位於該第一型井區中，其中該第二型井區位於該第一隔離結構的該第一側與該第二隔離結構的一第一側之間； 一第三閘極結構，位於該第二隔離結構一第二側的該第一型井區的該表面上； 一第四閘極結構，位於該第二型井區的該表面上； 一第五第二型摻雜區與一第六第二型摻雜區，位於該第一型井區中，該第三閘極結構的二側； 一第七第二型摻雜區，位於該第二型井區中，其中該第四第二摻雜區與該第七第二型摻雜區位於該第二型井區中，該第四閘極結構的二側，且該第二型合併區更包括該第七第二型摻雜區； 該第一導線，連接至該第五第二型摻雜區； 一第五導線，連接至該第三閘極結構的一導電層；以及 一第六導線，連接至該第六第二型摻雜區與該第四閘極結構的一導電層。
  8. 如請求項7所述之電阻式記憶胞的陣列結構，其中該第五導線為一第二字元線。
  9. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第一型井區包括一深N型井區與一N型井區，該第二型井區為一P型井區，該N型井區、該P型井區與該第一隔離結構位於該深N型井區中，且該N型井區與該P型井區分別位於該第一隔離結構的二側，該第一第二型摻雜區為一第一P型摻雜區，該第二第二型摻雜區為一第二P型摻雜區，該第三第二型摻雜區為一第三P型摻雜區，該第四第二型摻雜區為一第四P型摻雜區，且該第二型合併區為一P型合併區。
  10. 如請求項9所述之電阻式記憶胞的陣列結構，其中該第一導線為一第一位元線，該第二導線為一第一字元線，該第四導線為一編程線。
  11. 如請求項10所述之電阻式記憶胞的陣列結構，其中該編程線連接至該第四第二型摻雜區。
  12. 如請求項1所述之電阻式記憶胞的陣列結構，其中第二閘極結構包括一絕緣層與該導電層，該絕緣層位於該第二型井區的該表面上，該導電層位於該絕緣層上，且該絕緣層包括一高介電係數材料層。
  13. 如請求項12所述之電阻式記憶胞的陣列結構，其中該高介電係數材料為一二氧化鉿層或一氧化鉭層。
TW112104553A 2022-02-11 2023-02-09 電阻式記憶胞及其相關的陣列結構 TWI844261B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202263309022P 2022-02-11 2022-02-11
US63/309,022 2022-02-11

Publications (2)

Publication Number Publication Date
TW202333398A TW202333398A (zh) 2023-08-16
TWI844261B true TWI844261B (zh) 2024-06-01

Family

ID=87558424

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112104553A TWI844261B (zh) 2022-02-11 2023-02-09 電阻式記憶胞及其相關的陣列結構

Country Status (4)

Country Link
US (1) US12507420B2 (zh)
JP (1) JP2023118092A (zh)
CN (1) CN116600571A (zh)
TW (1) TWI844261B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130335875A1 (en) * 2012-06-15 2013-12-19 Texas Instruments Incorporated Integrated circuit with automatic deactivation upon exceeding a specific ion linear energy transfer (let) value
TW201926580A (zh) * 2017-11-24 2019-07-01 力旺電子股份有限公司 單位元多記憶胞之非揮發性記憶體單元
TW202131333A (zh) * 2020-02-12 2021-08-16 力旺電子股份有限公司 電阻式記憶胞及其相關的陣列結構

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7532496B1 (en) * 2007-02-21 2009-05-12 National Semiconductor Corporation System and method for providing a low voltage low power EPROM based on gate oxide breakdown
JP5172223B2 (ja) * 2007-06-19 2013-03-27 ローム株式会社 半導体装置
JP5451011B2 (ja) * 2008-08-29 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び情報処理システム
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9178000B1 (en) 2014-04-29 2015-11-03 Intermolecular, Inc. Resistive random access memory cells having shared electrodes with transistor devices
US20160093672A1 (en) * 2014-09-26 2016-03-31 Qualcomm Incorporated Logic high-k/metal gate 1t-1c rram mtp/otp devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130335875A1 (en) * 2012-06-15 2013-12-19 Texas Instruments Incorporated Integrated circuit with automatic deactivation upon exceeding a specific ion linear energy transfer (let) value
TW201926580A (zh) * 2017-11-24 2019-07-01 力旺電子股份有限公司 單位元多記憶胞之非揮發性記憶體單元
TW202131333A (zh) * 2020-02-12 2021-08-16 力旺電子股份有限公司 電阻式記憶胞及其相關的陣列結構

Also Published As

Publication number Publication date
CN116600571A (zh) 2023-08-15
US20230262994A1 (en) 2023-08-17
US12507420B2 (en) 2025-12-23
TW202333398A (zh) 2023-08-16
JP2023118092A (ja) 2023-08-24

Similar Documents

Publication Publication Date Title
CN113257850B (zh) 电阻式存储器胞及其相关的阵列结构
US8036017B2 (en) Semiconductor memory device
US8547728B2 (en) Non-volatile memory device and methods for manufacturing the same
US9293704B2 (en) Memory device and method of manufacturing memory device
US10128313B2 (en) Non-volatile memory device and structure thereof
US8320159B2 (en) Resistance variable nonvolatile memory device
TWI785861B (zh) 電阻式記憶胞及其相關的記憶胞陣列結構
TWI824818B (zh) 非揮發性記憶胞及非揮發性記憶胞陣列
US8300448B2 (en) Semiconductor storage device, memory cell array, and a fabrication method and drive method of a semiconductor storage device
TWI844261B (zh) 電阻式記憶胞及其相關的陣列結構
US8455329B2 (en) Phase change memory device capable of increasing sensing margin and method for manufacturing the same
TWI817725B (zh) 一次性編程記憶單元及其記憶體
TWI836614B (zh) 一次性編程記憶單元及其記憶體
CN110364198A (zh) 编码型快闪存储器及其制造方法
JP5062181B2 (ja) 抵抗変化素子及びその製造方法