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CN116600571A - 电阻式存储单元及其相关的阵列结构 - Google Patents

电阻式存储单元及其相关的阵列结构 Download PDF

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CN116600571A
CN116600571A CN202310090141.6A CN202310090141A CN116600571A CN 116600571 A CN116600571 A CN 116600571A CN 202310090141 A CN202310090141 A CN 202310090141A CN 116600571 A CN116600571 A CN 116600571A
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resistive memory
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张纬宸
林俊宏
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eMemory Technology Inc
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Abstract

本发明公开一种电阻式存储单元及其相关的阵列结构，其中该电阻式存储单元包括：一P型阱区、一隔离结构、一N型阱区、一第一栅极结构、一第二栅极结构、一第一N型掺杂区、一第二N型掺杂区、一第三N型掺杂区、一第四N型掺杂区、一字线、一位线、一导线与一编程线。第三N型掺杂区、第四N型掺杂区与N型阱区组成一N型合并区。位线连接至第一N型掺杂区。字线连接至第一栅极结构的一导电层。导线连接至第二N型掺杂区与第二栅极结构的一导电层。编程线连接至N型合并区。

Description

电阻式存储单元及其相关的阵列结构
技术领域
本发明涉及一种存储器的存储单元，且特别是涉及一种电阻式存储单元(resistive memory cell)及其相关的阵列结构。
背景技术
电阻式随机存取存储器(resistive random-access memory，简称ReRAM)是一种非易失性存储器(non-volatile memory)，其由多个电阻式存储单元(ReRAM cell)所组成。由于电阻式存储器的制作工艺步骤较少且具备较快的写入速度，所以电阻式存储器非常适合取代系统单芯片(SOC)中的嵌入式闪存存储器(embedded flash memory)。
请参照图1，其所绘示为现有电阻式存储单元。如图1所示，电阻式存储单元100包括堆叠的下电极106、绝缘层104、上电极102。当电阻式存储器制造完成之后，其为初始状态(initial state)。
在电阻式存储单元100可正式运作之前，需要先进行一形成动作(formingaction)。在形成动作时，在上电极102与下电极106分别接收第一电压Va与第二电压Vb，其电压差Vab即为形成电压(forming voltage)。其中，电压差Vab等于第一电压Va减第二电压Vb(Vab＝Va-Vb)。当上电极102与下电极106接收形成电压后，绝缘层104中聚集的氧空位会形成导电丝(conductive filament)108，且导电丝108连接于上电极102与下电极106之间。
当电阻式存储单元100经过形成动作之后，进一步提供低于形成电压的多种偏压，可使得电阻式存储单元100在设定状态(set state)与重置状态(reset state)之间随意地切换。其中，电阻式存储单元100在设定状态具有较小的电阻值，在重置状态具有较大的电阻值。以下说明之。
在低电阻值的设定状态时，可经由一重置动作(reset action)将电阻式存储单元100变更为高电阻值的重置状态。在重置动作时，在上电极102与下电极106之间提供重置电压(reset voltage)。此时，绝缘层104中的导电丝108会经由氧化还原程序(redoxprocess)，造成得导电丝108几乎不连接于上电极102与下电极106之间。也就是说，当重置动作完成后，上电极102与下电极106之间为高电阻值的重置状态。
在高电阻值的重置状态时，可经由一设定动作(set action)将电阻式存储单元100变更为低电阻值的设定状态。在设定动作时，在上电极102与下电极106之间提供设定电压(set voltage)。此时，绝缘层104中的导电丝108会完整地连接于上电极102与下电极106之间。也就是说，当设定动作完成后，上电极102与下电极104之间为低电阻值的设定状态。
由以上的说明可知，在编程周期(program cycle)的编程动作(program action)时，电阻式存储单元100可经由设定动作或者重置动作而成为设定状态或者重置状态。而上述设定状态与重置状态即为电阻式存储单元100的两种存储状态。
基本上，根据提供设定电压与重置电压的方式，电阻式存储单元100可分区分为单极性操作模式(unipolar operation mode)的电阻式存储单元100与双极性操作模式(bipolar operation mode)的电阻式存储单元100。所谓的单极性操作模式，就是利用正电压差(positive voltage difference)Vab来对电阻式存储单元100进行设定动作与重置动作，或者利用负电压差(negative voltage difference)Vab来对电阻式存储单元100进行设定动作与重置动作。另外，所谓的双极性操作模式，就是利用正电压差Vab来对电阻式存储单元100进行设定动作并利用负电压差Vab来对电阻式存储单元100进行重置动作，或者利用负电压差Vab来对电阻式存储单元100进行设定动作并利用正电压差Vab来对电阻式存储单元100进行重置动作。其中，正电压差Vab代表第一电压Va减去第二电压Vb大于零(Vab＝Va-Vb>0)，负电压差Vab代表第一电压Va减去第二电压Vb小于零(Vab＝Va-Vb<0)。
请参照图2A与图2B，其所绘示为单极性操作模式的电阻式存储单元与双极性操作模式的电阻式存储单元的电流-电压关系图。
如图2A中的虚线所示，当电阻式存储单元100在重置状态时，提供的大约1.88V的设定电压后，流经电阻式存储单元100的电流上升，亦即电阻式存储单元100的电阻值减少，并成为设定状态。如图2A中的实线所示，当电阻式存储单元100在设定状态时，提供的大约1.78V的重置电压后，流经电阻式存储单元100的电流下降，亦即电阻式存储单元100的电阻值增加，并成为重置状态。也就是说，在图2A中，利用两个不同的正电压差Vab(亦即，1.78V、1.88V)来对电阻式存储单元100进行重置动作与设定动作，此即为单极性操作模式的电阻式存储单元100。
如图2B中的虚线所示，当电阻式存储单元100在重置状态时，提供的大约-2.4V的设定电压后，流经电阻式存储单元100的电流上升，电阻式存储单元100的电阻值减少，并成为设定状态。如图2B中的实线所示，当电阻式存储单元100在设定状态时，提供的大约1.5V的重置电压后，流经电阻式存储单元100的电流下降，亦即电阻式存储单元100的电阻值增加，并成为重置状态。也就是说，在图2B中，利用一个正电压差Vab(亦即，1.5V)以及一个负电压差Vab(亦即，-2.4V)来对电阻式存储单元100进行重置动作与设定动作，此即为双极性操作模式的电阻式存储单元100。
发明内容
本发明的主要目的在于提出一种电阻式存储单元的阵列结构，该阵列结构具有一第一电阻式存储单元，该第一电阻式存储单元包括：一半导体基板；一第一型阱区，位于该半导体基板的一表面下方；一第一隔离结构，位于该第一型阱区中；一第二型阱区，形成于该第一阱区中，且该第二型阱区位于该第一隔离结构的一第一侧；一第一栅极结构，位于该第一隔离结构一第二侧的该第一型阱区的一表面上；一第二栅极结构，位于该第二型阱区的一表面上；一第一第二型掺杂区与一第二第二型掺杂区，位于该第一型阱区中，该第一栅极结构的两侧；一第三第二型掺杂区与一第四第二型掺杂区，位于该第二型阱区中，该第二栅极结构的两侧，其中该第三第二型掺杂区、该第四第二型掺杂区与该第二型阱区组成一第二型合并区；一第一导线，连接至该第一第二型掺杂区；一第二导线，连接至该第一栅极结构的一导电层；一第三导线，连接至该第二第二型掺杂区与该第二栅极结构的一导电层；以及，一第四导线，连接至该第二型合并区。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：
附图说明
图1为现有电阻式存储单元的示意图；
图2A与图2B为单极性操作模式的电阻式存储单元与双极性操作模式的电阻式存储单元的电流-电压关系图；
图3A至图3C为本发明第一实施例电阻式存储单元的制造方法流程图；
图3D为本发明第一实施例电阻式存储单元的等效电路的示意图；
图4为第一实施例电阻式存储单元所组成的阵列结构的示意图；
图5A至图5D为本发明第二实施例电阻式存储单元的制造方法流程图；
图5E为本发明第二实施例电阻式存储单元的等效电路的示意图；
图6A与图6B为第二实施例电阻式存储单元所组成的阵列结构的制作流程俯视图；
图6C为第二实施例电阻式存储单元所组成的阵列结构的等效电路的示意图；
图7A至图7D为利用单极性操作模式来对电阻式存储单元的阵列结构进行形成动作、设定动作、重置动作与读取动作的偏压示意图；
图8A与图8B为利用双极性操作模式来对电阻式存储单元的阵列结构进行设定动作与重置动作的偏压示意图；以及
图9为本发明第三实施例电阻式存储单元示意图。
符号说明
100,200,500,900:电阻式存储单元
102:上电极
104:绝缘层
106:下电极
108:导电丝
221,222,223,521,522,523,524,631,632,633,634,635,636,637,651,652,653,654,655,656,657,921,922,923,924:掺杂区
250,260,550,560,610,612,614,616,620,622,624,626,950,960:栅极结构
252,262,552,562,952,962:绝缘层
255,265,555,565,955,965:导电层
300,600:阵列结构
502,602,604,902:隔离结构
672,674,676,678,682,684,686,688:导线
661,662,663,664,665,666,667,668,691,692,693,694,695,696,697,698:接触洞
具体实施方式
请参照图3A至图3C，其为本发明第一实施例电阻式存储单元的制造方法流程图。另外，图3D则为本发明第一实施例电阻式存储单元的等效电路。
首先，如图3A所示，在半导体基板(semiconductor substrate，未绘示)的P型阱区(P-well，PW)表面上方形成两个栅极结构(gate structure)250、260。
第一栅极结构250包括绝缘层252以及导电层255，第二栅极结构260包括绝缘层262以及导电层265。其中，第一栅极结构的绝缘层252位于P型阱区PW的表面上方，且导电层255位于绝缘层252上方。同理，第二栅极结构260的绝缘层262位于P型阱区PW的表面上方，且导电层265位于绝缘层262上方。
根据本发明的实施例，第二栅极结构260的绝缘层262是由多个材料层堆叠(stack)而成，导电层265由多个材料层堆叠而成。举例来说，绝缘层262包括二氧化硅层(SiO2)与二氧化铪层(HfO2)；导电层265包括钛层(Ti)、氮化钛层(TiN)与钨层(W)。其中，二氧化铪(HfO2)为高介电系数材料层(high-kmaterial layer)，适用于电阻式存储器。二氧化硅层(SiO2)位于P型阱区PW的表面上方，二氧化铪层(HfO2)位于二氧化硅层(SiO2)上方，钛层(Ti)位于二氧化铪层(HfO2)上方，氮化钛层(TiN)位于钛层(Ti)上方，钨层(W)位于氮化钛层(TiN)上方。
当然，本发明并不限定于上述材料堆叠的栅极结构。在此领域的技术人员也可以修改上述的材料层，并达成本发明的目的。举例来说，绝缘层262中的高介电系数材料层可由氧化钽(Ta2O5)层来取代。另外，导电层265中也可以修改成利用钛层(Ti)与钨层(W)堆叠而成。
如图3B所示，进行掺杂制作工艺，在P型阱区PW的表面下方形成N型(n+)的第一掺杂区221、第二掺杂区222、第三掺杂区223。其中，第一掺杂区221与第二掺杂区222位于第一栅极结构250的两侧，第二掺杂区222与第三掺杂区223位于第二栅极结构260的两侧。
接着，如图3C所示，进行连线制作工艺，并形成一第一导线连接至第一掺杂区221，一第二导线连接至第一栅极结构250的导电层255，一第三导线连接至第二栅极结构260的导电层265，并完成本发明的电阻式存储单元200。其中，第一导线为电阻式存储单元200的位线BL，第二导线为电阻式存储单元200的字线WL，第三导线为电阻式存储单元200的编程线(program line，PL)。
如图3C所示，在P型阱区PW中，第一掺杂区221、第二掺杂区222与第一栅极结构250形成一晶体管T；第二掺杂区222、第三掺杂区223与第二栅极结构260形成一电容器C。因此，电阻式存储单元200为一晶体管与一电容器的存储单元(1T1C cell)。
如图3D所示，电阻式存储单元200包括一晶体管T与一电容器C。晶体管T的第一漏/源端(drain/source terminal)连接至位线BL，晶体管T的栅极端(gate terminal)连接至字线WL。再者，电容器C的第一端连接至晶体管T的第二漏/源端，电容器C的第二端连接至编程线PL。
再者，多个电阻式存储单元可组成电阻式存储单元的阵列结构。请参照图4，其所绘示为第一实施例电阻式存储单元所组成的阵列结构。其中，阵列结构可由m×n个电阻式存储单元所组成，且m与n为正整数。以图4为例，阵列结构300由2×2个电阻式存储单元c11～c22所组成。每一个电阻式存储单元c11～c22的结构相同于图3C与图3D，其详细结构不再赘述。
如图4所示，在阵列结构300中，第一行(column)的两个电阻式存储单元c11、c21连接至字线WL1与编程线PL，第一行的两个电阻式存储单元c11、c21连接至对应的位线BL1、BL2。再者，第二行的两个电阻式存储单元c12、c22连接至字线WL2与编程线PL，第二行的两个电阻式存储单元c12～c22连接至对应的位线BL1、BL2。
再者，对阵列结构300的字线WL1～WL2、编程线PL、位线BL1～BL2提供适当的偏压，可对任意电阻式存储单元c11～c22进行形成动作、设定动作、重置动作、读取动作。举例来说，对电阻式存储单元c11进行形成动作后，可在电容器C的绝缘层中形成导电丝(conductive filament)。对电阻式存储单元c11进行设定动作后，导电丝连接于电容器C第一端与第二端之间。对电阻式存储单元c11进行重置动作后，导电丝未连接于电容器C第一端与第二端之间。
请参照图5A至图5D，其为本发明第二实施例电阻式存储单元的制造方法流程图。另外，图5E则为本发明第二实施例电阻式存储单元的等效电路。相较于第一实施例，第二实施例电阻式存储单元的编程线(program line)直接连接至N型合并区(N-type mergedregion)。也就是说，在第一实施例中，是利用第二栅极结构260的导电层265来传递编程线PL所接收的电压。而在第二实施例中，是利用N型合并区(N-type merged region)来传递编程线PL所接收的电压。
如图5A所示，在半导体基板Sub上形成P型阱区(P-well，PW)，并在P型阱区PW中形成一隔离结构(isolation structure)502。接着，在P型阱区PW中，隔离结构502的第一侧再形成一N型阱区NW。其中，隔离结构502为浅沟槽隔离结构(Shallow trench isolationstructure，STI)。
如图5B所示，在隔离结构502第二侧的P型阱区PW表面上方形成第一栅极结构550，在隔离结构502第一侧的N型阱区NW表面上方形成第二栅极结构560。第一栅极结构550包括绝缘层552以及导电层555，第二栅极结构560包括绝缘层562以及导电层565。其中，第一栅极结构的绝缘层552位于P型阱区PW的表面上方，且导电层555位于绝缘层552上方。同理，第二栅极结构560的绝缘层562位于N型阱区NW的表面上方，且导电层565位于绝缘层562上方。
根据本发明的实施例，第二栅极结构560的绝缘层562是由多个材料层堆叠(stack)而成，导电层565由多个材料层堆叠而成。举例来说，绝缘层562包括二氧化硅层(SiO2)与二氧化铪层(HfO2)；导电层565包括钛层(Ti)、氮化钛层(TiN)与钨层(W)。其中，二氧化铪(HfO2)为高介电系数材料层(high-kmaterial layer)，适用于电阻式存储器。二氧化硅层(SiO2)位于N型阱区NW的表面上方，二氧化铪层(HfO2)位于二氧化硅层(SiO2)上方，钛层(Ti)位于二氧化铪层(HfO2)上方，氮化钛层(TiN)位于钛层(Ti)上方，钨层(W)位于氮化钛层(TiN)上方。
当然，本发明并不限定于上述材料堆叠的栅极结构。在此领域的技术人员也可以修改上述的材料层，并达成本发明的目的。举例来说，绝缘层562中的高介电系数材料层可由氧化钽(Ta2O5)层来取代。另外，导电层565中也可以修改成利用钛层(Ti)与钨层(W)堆叠而成。
如图5C所示，进行掺杂制作工艺，在P型阱区PW的表面下方，第一栅极结构550的两侧形成N型(n+)的第一掺杂区521与第二掺杂区522。在N型阱区NW的表面下方，第二栅极结构560的两侧形成N型(n+)的第三掺杂区523与第四掺杂区524。也就是说，第一栅极结构550位于第一掺杂区521与第二掺杂区522之间的P型阱区PW表面上方，第二栅极结构560位于第三掺杂区523与第四掺杂区524之间的N型阱区NW表面上方。
接着，如图5D所示，进行连线制作工艺，形成一第一导线连接至第一掺杂区521，形成一第二导线连接至第一栅极结构550的导电层555，形成一第三导线连接至第二掺杂区522与第二栅极结构560的导电层565，形成一第四导线连接至第四掺杂区524，并完成本发明的电阻式存储单元500。其中，第一导线为电阻式存储单元500的位线BL，第二导线为电阻式存储单元500的字线WL，第四导线为电阻式存储单元500的编程线PL。
如图5D所示，在P型阱区PW中，第一掺杂区521、第二掺杂区522与第一栅极结构550形成一晶体管T。另外，由于第三掺杂区523、第四掺杂区524与N型阱区NW都为N型半导体，所以第三掺杂区523、第四掺杂区524与N型阱区NW彼此之间电连接，并形成N型合并区(N-typemerged region)。换言之，N型合并区与第二栅极结构560形成一电容器C。因此，电阻式存储单元500为一晶体管与一电容器的存储单元(1T1C cell)。其中，晶体管T为一N型晶体管，电容器C为一N型金属氧化物半电容器(N-type MOS capacitor)，且编程线PL直接连接至N型合并区。
在图5D中，编程线PL是连接至第四掺杂区524。在此领域的技术人员也可以进行修改，将编程线PL连接至第三掺杂区523或者将编程线PL连接至N型阱区NW也可以达成将编程线PL连接至N型合并区的目的。
如图5E所示，电阻式存储单元500包括一晶体管T与一电容器C。晶体管T的第一漏/源端(drain/source terminal)连接至位线BL，晶体管T的栅极端(gate terminal)连接至字线WL。再者，电容器C的第一端连接至晶体管T的第二漏/源端，电容器C的第二端连接至编程线PL。
再者，多个电阻式存储单元可组成电阻式存储单元的阵列结构。请参照图6A与图6B，其所绘示为第二实施例电阻式存储单元所组成的阵列结构的制作流程俯视图。请参照图6C，其所绘示为第二实施例电阻式存储单元所组成的阵列结构的等效电路。其中，阵列结构可由m×n个电阻式存储单元所组成，且m与n为正整数。在图6A与图6B中，阵列结构300由2×2个电阻式存储单元c11～c22所组成。
首先，如图6A所示，在半导体板Sub(未绘示)上形成P型阱区(P-well，PW)，并在P型阱区PW中形成隔离结构(isolation structure)602、604。接着，在P型阱区PW中，隔离结构602、604之间再形成一N型阱区NW。其中，隔离结构602、604为浅沟槽隔离结构(Shallowtrench isolation structure，STI)。
接着，在隔离结构602第一侧与隔离结构606第一侧之间的N型阱区NW的表面上方形成栅极结构612、614、622、624。在隔离结构602第二侧的P型阱区PW的表面上方形成栅极结构610、620。在隔离结构604第二侧的P型阱区PW的表面上方形成栅极结构616、626。同理，每一个栅极结构610、612、614、616、620、622、624、626都包括一绝缘层以及一导电层。
接着，进行掺杂制作工艺，形成多个N型(n+)的掺杂区631～637、651～657。其中，掺杂区631、632位于P型阱区PW，栅极结构610的二侧。掺杂区636、637位于P型阱区PW，栅极结构616的两侧。掺杂区651、652位于P型阱区PW，栅极结构620的两侧。掺杂区656、657位于P型阱区PW，栅极结构626的两侧。再者，掺杂区633、634、635位于N型阱区NW，掺杂区633位于栅极结构612第一侧，掺杂区634位于栅极结构612第二侧与栅极结构614第一侧之间，掺杂区635位于栅极结构614第二侧。再者，掺杂区653、654、655位于N型阱区NW，掺杂区653位于栅极结构622第一侧，掺杂区654位于栅极结构622第二侧与栅极结构624第一侧之间，掺杂区655位于栅极结构624第二侧。
接着，进行连线制作工艺，并完成阵列结构600。如图6B所示，在金属层(metallayer)上形成导线672、674、676、678、682、684、686、688。其中，导线672经由接触洞(contact hole)661连接至掺杂区632，且导线672经由接触洞662连接至栅极结构612的导电层。导线674经由接触洞664连接至掺杂区636，且导线674经由接触洞663连接至栅极结构614的导电层。导线676经由接触洞665连接至掺杂区652，且导线676经由接触洞666连接至栅极结构622的导电层。导线678经由接触洞668连接至掺杂区656，且导线678经由接触洞667连接至栅极结构624的导电层。
另外，导线682经由接触洞691连接至栅极结构610的导电层，导线682经由接触洞692连接至栅极结构620的导电层，且导线682作为字线WL1。导线684经由接触洞693连接至栅极结构616的导电层，导线684经由接触洞694连接至栅极结构626的导电层，且导线684作为字线WL2。导线686经由接触洞695连接至掺杂区631，导线686经由接触洞696连接至掺杂区637，且导线686作为位线BL1。导线688经由接触洞697连接至掺杂区651，导线688经由接触洞698连接至掺杂区657，且导线688作为位线BL2。
再者，金属层(metal layer)中还包括一导线(未绘示)，作为编程线PL，且编程线PL经由接触洞699连接至掺杂区634。
如图6B所示，阵列结构600包括2×2个电阻式存储单元c11～c22，且电阻式存储单元c11的剖面图类似于图5D，其详细结构不再赘述。
另外，在阵列结构600中，N型阱区NW与掺杂区633～635、653～655都为N型半导体，所以N型阱区NW与掺杂区633～635、653～655彼此之间电连接，并形成N型合并区(N-typemerged region)。也就是说，在阵列结构600中，是利用N型合并区(N-type merged region)来传递编程线PL所接收的电压。
如图6C所示，在阵列结构600中，第一行(column)的两个电阻式存储单元c11、c21连接至字线WL1与编程线PL，第一行的两个电阻式存储单元c11、c21连接至对应的位线BL1、BL2。再者，第二行的两个电阻式存储单元c12、c22连接至字线WL2与编程线PL，第二行的两个电阻式存储单元c12～c22连接至对应的位线BL1、BL2。
再者，对阵列结构600的字线WL1～WL2、编程线PL、位线BL1～BL2提供适当的偏压，可对任意电阻式存储单元c11～c22进行形成动作、重置动作、设定动作与读取动作。以下说明之。
请参照图7A至图7D，其所绘示为利用单极性操作模式(unipolar operationmode)来对电阻式存储单元的阵列结构进行形成动作、设定动作、重置动作与读取动作的偏压示意图。以下说明中都以电阻式存储单元c11为选定存储单元来进行说明，但本发明并不限定于此。
如图7A所示，在形成动作时，字线WL1接收开启电压(on voltage，VON)，字线WL2接收关闭电压(off voltage，VOFF)，编程线PL接收形成电压(forming voltage，VFORM)，位线BL1接收接地电压GND，位线BL2接收抑制电压(inhibit voltage，VINH)。因此，电阻式存储单元c11为选定存储单元，其他电阻式存储单元c12、c21、c22为非选定存储单元。其中，形成电压VFORM大于开启电压VON，开启电压VON大于接地电压GND，抑制电压VINH大于接地电压GND。
在阵列结构600的非选定存储单元c12、c22中，晶体管接收关闭电压VOFF而关闭(turn off)，使得非选定存储单元c12、c22无法进行形成动作。在阵列结构600的非选定存储单元c21中，虽然晶体管开启(turn on)，但电容器C两端的电压差(VFORM-VINH)小于形成电压VFORM，使得非选定存储单元c21无法进行形成动作。
在阵列结构600的选定存储单元c11中，晶体管T接收开启电压VON而开启(turnon)，且电容器C两端的电压差为形成电压VFORM，使得电容器C中的绝缘层形成导电丝(conductive filament)并完成形成动作。
如图7B所示，在设定动作时，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF，编程线PL接收设定电压(set voltage，VSET)，位线BL1接收接地电压GND，位线BL2接收抑制电压VINH。因此，电阻式存储单元c11为选定存储单元，其他电阻式存储单元c12、c21、c22为非选定存储单元。其中，形成电压VFORM大于设定电压VSET，设定电压VSET及抑制电压VINH大于开启电压VON。
在阵列结构600的非选定存储单元c12、c22中，晶体管接收关闭电压VOFF而关闭(turn off)，使得非选定存储单元c12、c22无法进行设定动作。在阵列结构600的非选定存储单元c21中，虽然晶体管开启(turn on)，但电容器C两端的电压差(VSET-VINH)小于设定电压VSET，使得非选定存储单元c21无法进行设定动作。
在阵列结构600的选定存储单元c11中，晶体管T接收开启电压VON而开启(turnon)。再者，电容器C两端的电压差为设定电压VSET，使得电容器C中绝缘层的导电丝(conductive filament)连接于电容器C的两个端点之间，并完成设定动作。
如图7C所示，在重置动作时，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF，编程线PL接收重置电压(reset voltage，VRESET)，位线BL1接收接地电压GND，且位线BL2接收抑制电压VINH。因此，电阻式存储单元c11为选定存储单元，而其他电阻式存储单元c12、c21、c22为非选定存储单元。其中，设定电压VSET大于重置电压VRESET，重置电压VRESET及抑制电压VINH大于开启电压VON。
在阵列结构600的非选定存储单元c12、c22中，晶体管接收关闭电压VOFF而关闭(turn off)，使得非选定存储单元c12、c22无法进行重置动作。在阵列结构600的非选定存储单元c21中，虽然晶体管开启(turn on)，但电容器C两端的电压差(VRESET-VINH)小于重置电压VRESET，使得非选定存储单元c21无法进行重置动作。
在阵列结构600的选定存储单元c11中，晶体管T接收开启电压VON而开启(turnon)，且电容器C两端的电压差为重置电压VRESET，使得电容器C中绝缘层的导电丝(conductive filament)未连接于电容器C的两个端点之间，并完成重置动作。
如图7D所示，在读取动作时，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF，编程线PL接收读取电压(read voltage，VREAD)，位线BL1接收接地电压GND，位线BL2接收抑制电压VINH。因此，电阻式存储单元c11为选定存储单元，其他电阻式存储单元c12、c21、c22为非选定存储单元。其中，读取电压VREAD小于重置电压VRESET，读取电压VREAD大于接地电压GND。
在阵列结构600的非选定存储单元c12、c22中，晶体管接收关闭电压VOFF而关闭(turn off)，使得非选定存储单元c12、c22无法产生读取电流。在阵列结构600的非选定存储单元c21中，虽然晶体管开启(turn on)，但电容器C两端的电压差(VREAD-VINH)非常小，使得非选定存储单元c21无法产生读取电流。
在阵列结构600的选定存储单元c11中，晶体管T接收开启电压VON而开启(turnon)，且电容器C两端的电压差为读取电压VERAD，使得选定存储单元c11产生读取电流IR至位线BL1。再者，根据读取电流IR的大小即可判断选定存储单元c11的存储状态。
请参照图8A与图8B，其所绘示为利用双极性操作模式(bipolar operation mode)来对电阻式存储单元的阵列结构进行设定动作与重置动作的偏压示意图。其中，形成动作与读取动作类似于图7A与图7D，此处不再赘述。再者，以下说明中都以电阻式存储单元c11为选定存储单元来进行说明，但本发明并不限定于此。
如图8A所示，在设定动作时，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF，编程线PL接收设定电压(set voltage，VSET)，位线BL1接收接地电压GND，位线BL2接收抑制电压VINH。因此，电阻式存储单元c11为选定存储单元，其他电阻式存储单元c12、c21、c22为非选定存储单元。其中，设定电压VSET及抑制电压VINH大于开启电压VON，开启电压VON大于接地电压GND。
在阵列结构600的非选定存储单元c12、c22中，晶体管接收关闭电压VOFF而关闭(turn off)，使得非选定存储单元c12、c22无法进行设定动作。在阵列结构600的非选定存储单元c21中，虽然晶体管开启(turn on)，但电容器C两端的电压差的大小(magnitude)，亦即(VSET-VINH)小于设定电压VSET，使得非选定存储单元c21无法进行设定动作。
在阵列结构600的选定存储单元c11中，晶体管T接收开启电压VON而开启(turnon)，电容器C两端的电压差为第一极性的设定电压VSET，亦即正的设定电压+VSET，使得电容器C中绝缘层的导电丝(conductive filament)连接于电容器C的两个端点之间，并完成设定动作。
如图8B所示，在重置动作时，字线WL1接收开启电压VON，字线WL2接收关闭电压VOFF，编程线PL接收接地电压GND，位线BL1接收重置电压(reset voltage，VRESET)，位线BL2接收接地电压GND。因此，电阻式存储单元c11为选定存储单元，其他电阻式存储单元c12、c21、c22为非选定存储单元。其中，重置电压VRESET小于开启电压VON。
在阵列结构600的非选定存储单元c12、c22中，晶体管接收关闭电压VOFF而关闭(turn off)，使得非选定存储单元c12、c22无法进行重置动作。在阵列结构600的非选定存储单元c21中，虽然晶体管开启(turn on)，但电容器C两端的电压差(VBL2＝VPL＝GND)小于重置电压VRESET，使得非选定存储单元c21无法进行重置动作。
在阵列结构600的选定存储单元c11中，晶体管T接收开启电压VON而开启(turnon)，电容器C两端的电压差为第二极性的重置电压VRESET，亦即负的重置电压-VRESET，使得电容器C中绝缘层的导电丝(conductive filament)未连接于电容器C的两个端点之间，并完成重置动作。
由以上的说明可知，第二实施例的电阻式存储单元是由一N型晶体管与一N型金属氧化物半电容器组合成一晶体管与一电容器的存储单元(1T1Ccell)。当然，本发明并不限定于此。
请参照图9，其所绘示为本发明第三实施例电阻式存储单元示意图。其中，第三实施例电阻式存储单元的编程线(program line)直接连接至P型合并区(P-type mergedregion)。
如图9所示，在半导体基板Sub上包括一隔离结构902、深N型阱区(deep N-well，DNW)、N型阱区(N-well，NW)、P型阱区(P-well，PW)。隔离结构902、N型阱区NW与P型阱区PW位于深N型阱区DNW中，N型阱区NW与P型阱区PW分别位于隔离结构902的两侧。其中，隔离结构902为浅沟槽隔离结构(Shallow trench isolation structure，STI)。另外，深N型阱区DNW与N型阱区NW同为N型半导体，亦即深N型阱区DNW与N型阱区NW彼此电连接。
第一栅极结构950位于N型阱区NW的表面上方，第二栅极结构960于P型阱区PW的表面上方。第一栅极结构950包括绝缘层952以及导电层955，第二栅极结构960包括绝缘层962以及导电层965。
根据本发明的实施例，第二栅极结构960的绝缘层962是由多个材料层堆叠(stack)而成，导电层965由多个材料层堆叠而成。举例来说，绝缘层962包括二氧化硅层(SiO2)与二氧化铪层(HfO2)；导电层965包括钛层(Ti)、氮化钛层(TiN)与钨层(W)。其中，二氧化铪(HfO2)为高介电系数材料层(high-kmaterial layer)，适用于电阻式存储器。二氧化硅层(SiO2)位于P型阱区PW的表面上方，二氧化铪层(HfO2)位于二氧化硅层(SiO2)上方，钛层(Ti)位于二氧化铪层(HfO2)上方，氮化钛层(TiN)位于钛层(Ti)上方，钨层(W)位于氮化钛层(TiN)上方。
当然，本发明并不限定于上述材料堆叠的栅极结构。在此领域的技术人员也可以修改上述的材料层，并达成本发明的目的。举例来说，绝缘层962中的高介电系数材料层可由氧化钽(Ta2O5)层来取代。另外，导电层965中也可以修改成利用钛层(Ti)与钨层(W)堆叠而成。
如图9所示，在N型阱区NW的表面下方，第一栅极结构950的两侧形成P型(p+)的第一掺杂区921与第二掺杂区922。在P型阱区PW的表面下方，第二栅极结构960的两侧形成P型(p+)的第三掺杂区923与第四掺杂区924。也就是说，第一栅极结构950位于第一掺杂区921与第二掺杂区922之间的N型阱区NW表面上方，第二栅极结构960位于第三掺杂区923与第四掺杂区924之间的P型阱区PW表面上方。
再者，一第一导线连接至第一掺杂区921，一第二导线连接至第一栅极结构950的导电层955，一第三导线连接至第二掺杂区922与第二栅极结构960的导电层965，一第四导线连接至第四掺杂区924，并完成本发明之电阻式存储单元900。其中，第一导线为电阻式存储单元900的位线BL，第二导线为电阻式存储单元900的字线WL，第四导线为电阻式存储单元900的编程线PL。
根据本发明的第三实施例，在N型阱区NW中，第一掺杂区921、第二掺杂区922与第一栅极结构950形成一晶体管T。另外，由于第三掺杂区923、第四掺杂区924与P型阱区PW都为P型半导体，所以第三掺杂区923、第四掺杂区924与P型阱区PW彼此之间电连接，并形成P型合并区(P-type merged region)。换言之，P型合并区与第二栅极结构960形成一电容器C。因此，电阻式存储单元900为一晶体管与一电容器的存储单元(1T1C cell)。其中，晶体管T为一P型晶体管，电容器为一P型金属氧化物半电容器(P-type MOS capacitor)，且编程线PL直接连接至P型合并区。
相同地，在第三实施例中，编程线PL是连接至第四掺杂区924。在此领域的技术人员也可以进行修改，将编程线PL连接至第三掺杂区923或者将编程线PL连接至P型阱区PW也可以达成将编程线PL连接至N型合并区的目的。另外，多个第三实施例的电阻式存储单元也可以组成存储单元阵列，其构造类似于图6B，此处不再赘述。
由以上的说明可之，本发明提出一种电阻式存储单元及其相关的阵列结构。在电阻式存储单元中，编程线PL直接连接至N型合并区或者P型合并区，使得N型合并区或者P型合并区传递编程线PL所接收的电压。
综上所述，虽然本发明已以优选实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当已所附的权利要求所界定的为准。

Claims (13)

1.一种电阻式存储单元的阵列结构，该阵列结构具有第一电阻式存储单元，该第一电阻式存储单元包括：
半导体基板；
第一型阱区，位于该半导体基板的表面下方；
第一隔离结构，位于该第一型阱区中；
第二型阱区，形成于该第一阱区中，且该第二型阱区位于该第一隔离结构的第一侧；
第一栅极结构，位于该第一隔离结构第二侧的该第一型阱区的表面上；
第二栅极结构，位于该第二型阱区的表面上；
第一第二型掺杂区与第二第二型掺杂区，位于该第一型阱区中，该第一栅极结构的两侧；
第三第二型掺杂区与第四第二型掺杂区，位于该第二型阱区中，该第二栅极结构的两侧，其中该第三第二型掺杂区、该第四第二型掺杂区与该第二型阱区组成第二型合并区；
第一导线，连接至该第一第二型掺杂区；
第二导线，连接至该第一栅极结构的导电层；
第三导线，连接至该第二第二型掺杂区与该第二栅极结构的导电层；以及
第四导线，连接至该第二型合并区。
2.如权利要求1所述的电阻式存储单元的阵列结构，其中该第一型阱区为P型阱区，该第二型阱区为N型阱区，该第一第二型掺杂区为第一N型掺杂区，该第二第二型掺杂区为第二N型掺杂区，该第三第二型掺杂区为第三N型掺杂区，该第四第二型掺杂区为第四N型掺杂区，且该第二型合并区为N型合并区。
3.如权利要求1所述的电阻式存储单元的阵列结构，其中该第一导线为第一位线，该第二导线为第一字线，该第四导线为编程线。
4.如权利要求3所述的电阻式存储单元的阵列结构，其中该编程线连接至该第四第二型掺杂区。
5.如权利要求3所述的电阻式存储单元的阵列结构，包括第二电阻式存储单元，该第二电阻式存储单元包括：
第三栅极结构，位于该第一隔离结构该第二侧的该第一型阱区的该表面上；
第四栅极结构，位于该第二型阱区的该表面上；
第五第二型掺杂区与第六第二型掺杂区，位于该第一型阱区中，该第三栅极结构的两侧；
第七第二型掺杂区与第八第二型掺杂区，位于该第二型阱区中，该第四栅极结构的两侧，其中该第二型合并区还包括该第七第二型掺杂区与该第八第二型掺杂区；
第五导线，连接至该第五第二型掺杂区；
该第二导线，连接至该第三栅极结构的导电层；以及
第六导线，连接至该第六第二型掺杂区与该第四栅极结构的导电层。
6.如权利要求5所述的电阻式存储单元的阵列结构，其中该第五导线为第二位线。
7.如权利要求3所述的电阻式存储单元的阵列结构，包括第二电阻式存储单元，该第二电阻式存储单元包括：
第二隔离结构，位于该第一型阱区中，其中该第二型阱区位于该第一隔离结构的该第一侧与该第二隔离结构的第一侧之间；
第三栅极结构，位于该第二隔离结构第二侧的该第一型阱区的该表面上；
第四栅极结构，位于该第二型阱区的该表面上；
第五第二型掺杂区与第六第二型掺杂区，位于该第一型阱区中，该第三栅极结构的两侧；
第七第二型掺杂区，位于该第二型阱区中，其中该第四第二掺杂区与该第七第二型掺杂区位于该第二型阱区中，该第四栅极结构的两侧，且该第二型合并区还包括该第七第二型掺杂区；
该第一导线，连接至该第五第二型掺杂区；
第五导线，连接至该第三栅极结构的导电层；以及
第六导线，连接至该第六第二型掺杂区与该第四栅极结构的导电层。
8.如权利要求7所述的电阻式存储单元的阵列结构，其中该第五导线为第二字线。
9.如权利要求1所述的电阻式存储单元的阵列结构，其中该第一型阱区包括深N型阱区与N型阱区，该第二型阱区为P型阱区，该N型阱区、该P型阱区与该第一隔离结构位于该深N型阱区中，且该N型阱区与该P型阱区分别位于该第一隔离结构的两侧，该第一第二型掺杂区为第一P型掺杂区，该第二第二型掺杂区为第二P型掺杂区，该第三第二型掺杂区为第三P型掺杂区，该第四第二型掺杂区为一第四P型掺杂区，且该第二型合并区为P型合并区。
10.如权利要求9所述的电阻式存储单元的阵列结构，其中该第一导线为第一位线，该第二导线为第一字线，该第四导线为一编程线。
11.如权利要求10所述的电阻式存储单元的阵列结构，其中该编程线连接至该第四第二型掺杂区。
12.如权利要求1所述的电阻式存储单元的阵列结构，其中第二栅极结构包括绝缘层与该导电层，该绝缘层位于该第二型阱区的该表面上，该导电层位于该绝缘层上，且该绝缘层包括高介电系数材料层。
13.如权利要求12所述的电阻式存储单元的阵列结构，其中该高介电系数材料为二氧化铪层或氧化钽层。
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