[go: up one dir, main page]

TWI785861B - 電阻式記憶胞及其相關的記憶胞陣列結構 - Google Patents

電阻式記憶胞及其相關的記憶胞陣列結構 Download PDF

Info

Publication number
TWI785861B
TWI785861B TW110139884A TW110139884A TWI785861B TW I785861 B TWI785861 B TW I785861B TW 110139884 A TW110139884 A TW 110139884A TW 110139884 A TW110139884 A TW 110139884A TW I785861 B TWI785861 B TW I785861B
Authority
TW
Taiwan
Prior art keywords
transistor
region
drain
resistive memory
terminal
Prior art date
Application number
TW110139884A
Other languages
English (en)
Other versions
TW202240586A (zh
Inventor
賴宗沐
張緯宸
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW202240586A publication Critical patent/TW202240586A/zh
Application granted granted Critical
Publication of TWI785861B publication Critical patent/TWI785861B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種記憶胞陣列結構，其具有一第一電阻式記憶胞。第一電阻式記憶胞包括：井區、第一摻雜區、合併區、第一閘極結構、第二閘極結構與第一金屬層。第一摻雜區與合併區形成於井區的表面下方，第一閘極結構形成於摻雜區與合併區之間的井區表面上方。第一閘極結構包括一第一絕緣層位與一第一導電層。第二閘極結構形成於合併區上方。第二閘極結構包括第二絕緣層位與第二導電層。第一金屬層連接至該第一摻雜區。

Description

電阻式記憶胞及其相關的記憶胞陣列結構
本發明是有關於一種記憶體的記憶胞，且特別是有關於一種雙極性操作模式的電阻式記憶胞及其相關的記憶胞陣列結構。
電阻式隨機存取記憶體(resistive random-access memory，簡稱ReRAM)是一種非揮發性記憶體(non-volatile memory)，其由多個電阻式記憶胞(ReRAM cell)所組成。由於電阻式記憶體的製程步驟較少且具備較快的寫入速度，所以電阻式記憶體非常適合取代系統單晶片(SOC)中的嵌入式快閃記憶體(embedded flash memory)。
請參照第1圖，其所繪示為習知電阻式記憶胞。如第1圖所示，電阻式記憶胞100包括堆疊的下電極106、絕緣層104、上電極102。當電阻式記憶體製造完成之後，其為初始狀態(initial state)。
於電阻式記憶胞100開始正式運作之前，需要先進行一形成動作(forming action)。於形成動作時，在上電極102與下電極106分別接收第一電壓Va與第二電壓Vb，其電壓差Vab即為形成電壓(forming voltage)。其中，電壓差Vab等於第一電壓Va減第二電壓Vb(Vab=Va-Vb)。當上電極102與下電極106接收形 成電壓後，絕緣層104中聚集的氧空位會形成可導電的裂縫(conducting filament)108，且可導電的裂縫108連接於上電極102與下電極106之間。
當電阻式記憶胞100經過形成動作之後，進一步提供低於形成電壓的多種偏壓，可使得電阻式記憶胞100在設定狀態(set state)與重置狀態(reset state)之間隨意地切換。其中，電阻式記憶胞100在設定狀態具有較小的電阻值，在重置狀態具有較大的電阻值。以下說明之。
於低電阻值的設定狀態時，可經由一重置動作(reset action)將電阻式記憶胞100變更為高電阻值的重置狀態。於重置動作時，在上電極102與下電極106之間提供重置電壓(reset voltage)。此時，絕緣層104中的裂縫108會經由氧化還原程序(redox process)，造成得裂縫108幾乎不連接於上電極102與下電極106之間。也就是說，當重置動作完成後，上電極102與下電極106之間為高電阻值的重置狀態。
於高電阻值的重置狀態時，可經由一設定動作(set action)將電阻式記憶胞100變更為低電阻值的設定狀態。於設定動作時，在上電極102與下電極106之間提供設定電壓(set voltage)。此時，絕緣層104中的裂縫108會完整地連接於上電極102與下電極106之間。也就是說，當設定動作完成後，上電極102與下電極104之間為低電阻值的設定狀態。
由以上之說明可知，於編程週期(program cycle)的編程動作(program action)時，電阻式記憶胞100可經由設定動作或者重置動作而成為設定狀態或者重置狀態。而上述設定狀態與重置狀態即為電阻式記憶胞100的二種儲存狀態。
基本上，根據提供設定電壓與重置電壓的方式，電阻式記憶胞100可分區分為單極性操作模式(unipolar operation mode)的電阻式記憶胞100與雙極性操作模式(bipolar operation mode)的電阻式記憶胞100。所謂的單極性操作模式，就是利用正電壓差(positive voltage difference)Vab來對電阻式記憶胞100進行設定動作與重置動作，或者利用負電壓差(negative voltage difference)Vab來對電阻式記憶胞100進行設定動作與重置動作。另外，所謂的雙極性操作模式，就是利用正電壓差Vab來對電阻式記憶胞100進行設定動作並利用負電壓差Vab來對電阻式記憶胞100進行重置動作，或者利用負電壓差Vab來對電阻式記憶胞100進行設定動作並利用正電壓差Vab來對電阻式記憶胞100進行重置動作。其中，正電壓差Vab代表第一電壓Va減去第二電壓Vb大於零(Vab=Va-Vb>0)，負電壓差Vab代表第一電壓Va減去第二電壓Vb小於零(Vab=Va-Vb<0)。
請參照第2A圖與第2B圖，其所繪示為單極性操作模式的電阻式記憶胞與雙極性操作模式的電阻式記憶胞之偏壓示意圖。
如第2A圖中之虛線所示，當電阻式記憶胞100在重置狀態時，提供的大約1.88V的設定電壓後，流經電阻式記憶胞100的電流上升，亦即電阻式記憶胞100的電阻值減少，並成為設定狀態。如第2A圖中之實線所示，當電阻式記憶胞100在設定狀態時，提供的大約1.78V的重置電壓後，流經電阻式記憶胞100的電流下降，亦即電阻式記憶胞100的電阻值增加，並成為重置狀態。也就是說，在第2A圖中，利用二個不同的正電壓差Vab(亦即，1.78V、1.88V)來對電阻式記憶胞100進行重置動作與設定動作，此即為單極性操作模式的電阻式記憶胞100。
如第2B圖中之虛線所示，當電阻式記憶胞100在重置狀態時，提供的大約-2.4V的設定電壓後，流經電阻式記憶胞100的電流上升，電阻式記憶胞100的電阻值減少，並成為設定狀態。如第2B圖中之實線所示，當電阻式記憶胞100在設定狀態時，提供的大約1.5V的重置電壓後，流經電阻式記憶胞100的電流下降，亦即電阻式記憶胞100的電阻值增加，並成為重置狀態。也就是說，在第2B圖中，利用一個正電壓差Vab(亦即，1.5V)以及一個負電壓差Vab(亦即，-2.4V)來對電阻式記憶胞100進行重置動作與設定動作，此即為雙極性操作模式的電阻式記憶胞100。
由第2A圖與第2B圖的內容可知，單極性操作模式的電阻式記憶胞100，其重置電壓與設定電壓非常接近，較不容易控制。雙極性操作模式的電阻式記憶胞100，其重置電壓與設定電壓差距大，易於控制。
本發明之主要目的在於提出一種適用於雙極性操作模式的電阻式記憶胞(resistive memory cell with bipolar operation)。另外，在電阻式記憶胞中，絕緣層下方的下電極是由佈植區來實現。再者，本發明更利用上述電阻式記憶胞來組成記憶胞陣列結構。
本發明係有關於一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一第一型井區；一第一摻雜區，形成於該第一型井區的一表面下方，且該第一摻雜區為一第二型摻雜區；一第二型合併區，形成於該第一型井區的該表面下方；一第一閘極結構，形成於該第一摻雜區與該第二型合併區之間的該第一型井區的該表面上方，其中該 第一閘極結構包括堆疊的一第一絕緣層位與一第一導電層，且該第一導電層作為一第一字元線；一第二閘極結構，形成於該第二型合併區上方，其中該第二閘極結構包括堆疊的一第二絕緣層位與一第二導電層，且該第二導電層作為一第一源極線；以及，一第一金屬層，連接至該第一摻雜區，且該第一金屬層作為一第一位元線；其中，於一形成動作時，該第一源極線接收一形成電壓，該第一字元線接收一開啟電壓，該第一位元線接收一接地電壓，該第二絕緣層形成可導電的一裂縫；其中，於一重置動作時，該第一源極線接收一重置電壓，該第一字元線接收該開啟電壓，該第一位元線接收小於該重置電壓的一第一電壓，使得該第一電阻式記憶胞成為一重置狀態；其中，於一設定動作時，該第一字元線接收該開啟電壓，該第一位元線接收一設定電壓，該第一源極線接收低於該設定電壓的一第二電壓，使得該第一電阻式記憶胞成為一設定狀態。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100,200,600,700,701,800,801,900:電阻式記憶胞
102:上電極
104,252,262,652,662,752,762,772,952,962,972:絕緣層
106:下電極
108:可導電的裂縫
210,710,712:N型佈植區
221,222,223,621,622,623,721,722,723,724,921,922,923,924:摻雜區
229,629,728,729,929:金屬層
250,260,650,660,750,760,770,860,890,950,960,970:閘極結構
255,265,655,665,755,765,775,865,895,955,965,975:導電層
300,999:記憶胞陣列結構
624,625:輕摻雜汲極區
702:隔離結構
第1圖為習知電阻式記憶胞；第2A圖與第2B圖為單極性操作模式的電阻式記憶胞與雙極性操作模式的電阻式記憶胞之偏壓示意圖；第3A圖至第3C圖為本發明第一實施例電阻式記憶胞的製造方法流程圖；第3D圖為本發明第一實施例電阻式記憶胞的等效電路；第4圖為由第一實施例電阻式記憶胞所組成的陣列結構； 第5A圖至第5C圖為本發明陣列結構進行各式動作的偏壓示意圖；第6A圖至第6C圖為本發明第二實施例電阻式記憶胞的製造方法流程圖；第7A圖至第7C圖為本發明第三實施例電阻式記憶胞的製造方法流程圖；第8圖為本發明第四實施例電阻式記憶胞；第9A圖與第9B圖為本發明第五實施例電阻式記憶胞及其等效電路；第10圖所繪示為由第五實施例電阻式記憶胞所組成的陣列結構；以及第11A圖至第11C圖為本發明陣列結構進行各式動作的偏壓示意圖。
請參照第3A圖至第3C圖，其為本發明第一實施例電阻式記憶胞的製造方法流程圖。另外，第3D圖則為本發明第一實施例電阻式記憶胞的等效電路。
如第3A圖所示，於P型井區PW中形成一N型佈植區(N-type implanted region)210。
接著，如第3B圖所示，形成二個閘極結構(gate structure)250、260，第一閘極結構250形成於P型井區PW的表面上方，第二閘極結構260形成於N型佈植區210的表面上方。其中，每個閘極結構250、260有相同的構造。
再者，第一閘極結構250包括絕緣層252以及導電層255，第二閘極結構260包括絕緣層262以及導電層265。以第二閘極結構260為例，絕緣層262位於N型佈植區210的表面上方，且導電層265位於絕緣層262上方。基本上，位於絕緣層262上方的導電層265即為上電極，位於絕緣層262下方的N型佈植區210即為下電極。再者，導電層255可作為字元線WL，導電層265可作為源極線SL。
根據本發明的實施例，絕緣層262係由多個材料層堆疊(stack)而成，導電層265由多個材料層堆疊而成。舉例來說，絕緣層262包括二氧化矽層(SiO2)與二氧化鉿層(HfO2)；導電層265包括鈦層(Ti)、氮化鈦層(TiN)與鎢層(W)。其中，二氧化鉿(HfO2)為高介電係數材料層(high-k material layer)，適用於電阻式記憶體。二氧化矽層(SiO2)位於N型佈植區210的表面上方，二氧化鉿層(HfO2)位於二氧化矽層(SiO2)上方，鈦層(Ti)位於二氧化鉿層(HfO2)上方，氮化鈦層(TiN)位於鈦層(Ti)上方，鎢層(W)位於氮化鈦層(TiN)上方。
當然，本發明並不限定於上述材料堆疊的閘極結構。在此領域的技術人員也可以修改上述的材料層，並達成本發明的目的。舉例來說，絕緣層262中的高介電係數材料層可由氧化鉭(Ta2O5)層來取代。另外，導電層265中也可以修改成利用鈦層(Ti)與鎢層(W)堆疊而成。
如第3C圖所示，進行摻雜製程，於P型井區PW暴露的表面下方形成N型(N-type)的第一摻雜區221、第二摻雜區222、第三摻雜區223。因此，第一閘極結構250位於第一摻雜區221與第二摻雜區222之間的P型井區PW表面上方，第二閘極結構260位於第二摻雜區222與第三摻雜區223之間的N型佈植區210表面上方。也就是說，第二閘極結構260的絕緣層262形成在導電層265與N型佈植區210之間，且絕緣層262接觸於N型佈植區210。另外，第二摻雜區222、第三摻雜區223與N型佈植區210之間相互重疊，並形成N型合併區(N-type merged region)。換言之，第二閘極結構260位於N型合併區上方，絕緣層262接觸於N型合併區，而位於絕緣層262下方的N型合併區即為下電極。
接著，形成金屬層229經由接觸洞(contact hole)連接至第一摻雜區221，並完成本發明之電阻式記憶胞200。其中，金屬層229作為電阻式記憶胞200的位元線BL。
如第3C圖所示，在P型井區PW中，第一摻雜區221、第二摻雜區222與第一閘極結構250形成第一電晶體T1；第二摻雜區222、第三摻雜區223與第二閘極結構260形成第二電晶體T2。再者，由於第二摻雜區222、第三摻雜區223與N型佈植區210形成N型合併區，所以可視為第二電晶體T2的二個汲/源端(drain/source terminal)與體極端(body terminal)相互連接。另外，N型合併區與P型井區PW之間形成一P-N接面(p-n junction)，可視為二極體。
如第3D圖所示，電阻式記憶胞200包括二個電晶體T1、T2與一個二極體D。第一電晶體T1的第一汲/源端連接至位元線BL，第一電晶體T1的閘極端(gate terminal)連接至字元線WL。再者，第二電晶體T2的第一汲/源端、第二汲/源端與體極端(body terminal)相互連接，第二電晶體T2的第一汲/源端連接至第一電晶體T1的第二汲/源端，第二電晶體T2的閘極端連接至源極線SL。另外，二極體D的第一端連接至第二電晶體T2的體極端，二極體D的第二端連接至第一電晶體T1的體極端。
再者，多個電阻式記憶胞可組成電阻式記憶胞的陣列結構。請參照第4圖，其所繪示為由電阻式記憶胞所組成的陣列結構。記憶胞陣列結構300由2×2個電阻式記憶胞c11~c22所組成。每一個電阻式記憶胞c11~c22的結構相同於第3C圖與第3D圖，其詳細結構不再贅述。當然，本發明並不限定於2×2個電阻式記憶胞c11~c22的記憶胞陣列結構300，在此領域的技術人員可以根據本發明的說明來組成m×n個電阻式記憶胞的陣列結構，且m與n為正整數。
如第4圖所示，在記憶胞陣列結構300中，第一列的二個電阻式記憶胞c11~c12連接至字元線WL1與源極線SL1，第一列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。再者，第二列的二個電阻式記憶胞c21~c22連接至字元線WL2與源極線SL2，第二列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。
再者，對記憶胞陣列結構300的字元線WL1~WL2、源極線SL1~SL2、位元線BL1~BL2提供適當的偏壓，可對電阻式記憶胞c21~c22進行形成動作、重置動作、設定動作。以下詳細說明之。
請參照第5A圖至第5C圖，其所繪示為本發明陣列結構進行各式動作的偏壓示意圖。其中，記憶胞陣列結構300每次動作時，會有一條字元線會動作，用以決定一選定列(selected row)，其他字元線則為非選定列(unselected row)。
當記憶胞陣列結構300製造完成後，電阻式記憶胞c11~c22皆為初始狀態(initial state)，因此需要先進行形成動作(forming action)。如第5A圖所示，其為陣列結構進行形成動作的偏壓示意圖。
於形成動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL1接收形成電壓(Vform)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收抑制電壓(inhibit voltage，Vinh_r)。因此，記憶胞陣列結構300中，連接至字元線WL1的第一列為選定列，連接至字元線WL2的第二列為非選定列。其中，形成電壓(Vform)、開啟電壓(Von)與抑制電壓(Vinh_r)皆為正電壓，形成電壓(Vform)大於開啟電壓(Von)，且形成 電壓(Vform)大於等於抑制電壓(Vinh_r)。舉例來說，形成電壓(Vform)為4V，開啟電壓(Von)為2V，抑制電壓(Vinh_r)為2V，關閉電壓(Voff)為接地電壓(0V)。
於選定列中，由於源極線SL1接收形成電壓(Vform)且位元線BL1為接地電壓(0V)，所以記憶胞c11為選定記憶胞(selected cell)。另外，由於位元線BL2接收抑制電壓(Vinh_r)，所以記憶胞c12為非選定記憶胞(unselected cell)。再者，於非選定列中，由於字元線WL2接收關閉電壓(Voff)，所以記憶胞c21、c22為非選定記憶胞(unselected cell)。
於選定記憶胞c11中，第一電晶體T1開啟(turn on)，使得第二電晶體T2閘極結構中的絕緣層承受形成電壓(Vform)，源極線SL1與位元線BL1之間產生形成電流(forming current)If。當形成電流If通過第二電晶體T2的絕緣層時，即可在絕緣層中形成可導電的裂縫。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行形成動作。此處不再贅述。
再者，如果形成動作所產生的形成電流If太大時，可能造成選定記憶胞c11中的絕緣層被燒毀(burn-out)。當選定記憶胞c11中的絕緣層被燒毀後，選定記憶胞c11將無法再切換其狀態。為了防止形成動作時，形成電流If過大造成於選定記憶胞c11中的絕緣層燒毀。本發明可以在選定記憶胞c11的源極線SL1或者位元線BL1上連接一限流器(current limiter)，用以限制形成電流If的大小，以防止選定記憶胞c11中的絕緣層被燒毀。
如第5B圖所示，其為陣列結構進行重置動作的偏壓示意圖。在此範例中，為了要符合雙極性操作模式，選定記憶胞c11是利用正電壓差來進行重置動作，所以源極線SL1上的電壓(VSL1)減去位元線BL1上的電壓(VBL1)要大於零。舉例來說，於重置動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接 收關閉電壓(Voff)，源極線SL1接收重置電壓(Vreset)，源極線SL2接收接地電壓(0V)，位元線BL2接收抑制電壓(Vinh_r)，位元線BL1接收小於重置電壓(Vreset)的第一電壓，例如第一電壓為接地電壓(0V)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。
其中，重置電壓(Vreset)、開啟電壓(Von)與抑制電壓(Vinh_r)皆為正電壓，因此源極線SL1上的電壓(Vreset)減去位元線BL1上的電壓(0V)大於零，亦即選定記憶胞c11是接收正電壓差來進行重置動作。另外，重置電壓(Vreset)大於開啟電壓(Von)，且重置電壓(Vreset)大於等於抑制電壓(Vinh_r)。舉例來說，重置電壓(Vreset)為1.5V，開啟電壓(Von)為0.8V，抑制電壓(Vinh_r)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體T1開啟，使得第二電晶體T2閘極結構中的絕緣層承受重置電壓Vreset，使得第二電晶體T2呈現高電阻值的重置狀態(reset state)，亦即選定記憶胞c11呈現高電阻值的重置狀態(reset state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行重置動作。此處不再贅述。
如第5C圖所示，其為陣列結構進行設定動作的偏壓示意圖。在此範例中，為了要符合雙極性操作模式，選定記憶胞c11是利用負電壓差來進行設定動作，所以源極線SL1上的電壓(VSL1)減去位元線BL1上的電壓(VBL1)要小於零。舉例來說，於設定動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL2接收接地電壓(0V)，位元線BL1接收設定電壓(Vset)，位元線BL2接收接地電壓(0V)，源極線SL1接收小於設定電壓(Vset)的第 二電壓，例如第二電壓等於接地電壓(0V)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。
其中，設定電壓(Vset)、開啟電壓(Von)皆為正電壓，設定電壓(Vset)大於開啟電壓(Von)，因此源極線SLI上的電壓(0V)減去位元線BL1上的電壓(Vset)小於零，亦即選定記憶胞c11是接收負電壓差來進行設定動作。舉例來說，設定電壓(Vset)為2.4V，開啟電壓(Von)為2.8V，關閉電壓(Voff)為接地電壓(0V)。當然，在其他的實施例中也可以利用其他的偏壓方式來進行設定動作，例如提供源極線SL1的電壓為-2.5V，提供位元線BL1的電壓為0V，使得選定記憶胞c11符合雙極性操作模式中利用負電壓差來進行設定動作。
於選定記憶胞c11中，第一電晶體T1開啟，使得第二電晶體T2閘極結構中的絕緣層承受設定電壓Vset，使得第二電晶體T2呈現低電阻值的設定狀態(set state)，亦即選定記憶胞c11呈現低電阻值的設定狀態(set state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行設定動作。此處不再贅述。
由第5B圖與第5C圖可知，於重置動作時，第二電晶體T2的閘極端接收正的重置電壓Vreset，第二電晶體T2的體極端接收接地電壓(0V)。於設定動作時，第二電晶體T2的閘極端接收接地電壓(0V)，第二電晶體T2的體極端接收正的設定電壓Vset。換言之，本發明的電阻式記憶胞c11是雙極性操作模式的電阻式記憶胞。
在上述的說明中，第一電晶體T1與第二電晶體T2皆以N型電晶體為例來作說明。當然，在此領域的技術人員也可以將第一電晶體T1與第二電晶體T2設計為P型電晶體。亦即，在N型井區NW中，第一電晶體T1包括P型第一摻 雜區、P型第二摻雜區與第一閘極結構。再者，第二電晶體T2包括P型第二摻雜區、P型第三摻雜區、P型佈植區以及第二閘極結構。其中，P型第二摻雜區、P型第三摻雜區、P型佈植區之間相互重疊，並形成P型合併區(P-type merged region)。
另外，第一實施例中，第二電晶體T2內的N型合併區也可以利用其他方式來形成。舉例來說，在半導體的CMOS製程中，可在摻雜區中再形成輕摻雜汲極(lightly doped drain、簡稱LDD)區。而利用形成輕摻雜汲極區的步驟也可以形成N型合併區。以下說明之。
請參照第6A圖至第6C圖，其為本發明第二實施例電阻式記憶胞的製造方法流程圖。
如第6A圖所示，於P型井區PW表面形成二個閘極結構(gate structure)650、660，第一閘極結構650包括絕緣層652以及導電層655，且第二閘極結構660包括絕緣層662以及導電層665。其中，導電層655可作為字元線WL，導電層665可作為源極線SL。再者，二個閘極結構650、660的結構與材料相同於第一實施例的二個閘極結構250、260，此處不再贅述。
如第6B圖所示，進行摻雜製程，於P型井區PW暴露的表面下方形成N型(N-type)的第一摻雜區621、第二摻雜區622、第三摻雜區623。因此，第一閘極結構650位於第一摻雜區621與第二摻雜區622之間的P型井區PW表面上方。第二閘極結構660位於第二摻雜區622與第三摻雜區623之間的P型井區PW表面上方。
再者，如第6C圖所示，於第二閘極結構660二側的二個摻雜區622、623形成延伸的輕摻雜汲極區(extended LDD)624、625。其中，延伸的輕摻 雜汲極區624，位於閘極結構660下方且接觸於第二摻雜區622，延伸的輕摻雜汲極區625，位於閘極結構660下方且接觸於第三摻雜區623。再者，延伸的輕摻雜汲極區624與延伸的輕摻雜汲極區625重疊，並形成N型合併區。換言之，第二閘極結構660位於N型合併區上方。
接著，形成金屬層629經由接觸洞(contact hole)連接至第一摻雜區621，並完成本發明之電阻式記憶胞600。其中，金屬層629作為電阻式記憶胞600的位元線BL。
如第6C圖所示，在P型井區PW中，第一摻雜區621、第二摻雜區622與第一閘極結構650形成第一電晶體T1；第二摻雜區622、第三摻雜區623、輕摻雜汲極區624、625與第二閘極結構660形成第二電晶體T2。再者，由於第二摻雜區622、第三摻雜區623與輕摻雜汲極區624、625形成N型合併區，所以可視為第二電晶體T2的二個汲/源端與體極端相互連接。另外，N型合併區與P型井區PW之間形成一P-N接面，可視為二極體。
另外，第二實施例的電阻式記憶胞600之等效電路相同於第3D圖，此處不再贅述。同理，第二實施例的電阻式記憶胞600所組成的陣列結構及各種運作也相同於第5A圖至第5C圖。也就是說，第二實施例的電阻式記憶胞600是雙極性操作模式的電阻式記憶胞。當然，第二實施例電阻式記憶胞600也可以利用P型電晶體來實現。
請參照第7A圖至第7C圖，其為本發明第三實施例電阻式記憶胞的製造方法流程圖。
如第7A圖所示，於P型井區PW中形成一隔離結構702。接著，於隔離結構702二側形成N型佈植區(N-type implanted region)710、712。其中，隔離 結構702為淺溝渠隔離結構(shallow trench isolation，簡稱STI)。當然，於製造第三實施例電阻性記憶胞時，也可以在P型井區PW的表面先形成一N型佈植區。接著，形成一隔離結構並將N型佈植區分為二個部份。
接著，如第7B圖所示，形成三個閘極結構(gate structure)750、760、770。第一閘極結構750形成於隔離結構702的第一側，P型井區PW的表面上方。第二閘極結構760形成於二個N型佈植區710、712以及隔離結構702的表面上方。第三閘極結構770形成於隔離結構702的第二側，P型井區PW的表面上方。
另外，第一閘極結構750包括絕緣層752以及導電層755，第二閘極結構760包括絕緣層762以及導電層765，第三閘極結構770包括絕緣層772以及導電層775。其中，導電層755可作為字元線WL，導電層765可作為源極線SL、導電層775可作為另一字元線WL'。再者，三個閘極結構750、760、770的結構與材料相同於第一實施例的二個閘極結構250、260，此處不再贅述。
如第7C圖所示，進行摻雜製程，於P型井區PW暴露的表面下方形成N型(N-type)的第一摻雜區721、第二摻雜區722、第三摻雜區723、第四摻雜區724。因此，第一閘極結構750位於第一摻雜區721與第二摻雜區722之間的P型井區PW表面上方。第二閘極結構760位於第二摻雜區722與第三摻雜區723之間的N型佈植區710、712與隔離結構702表面上方。第三閘極結構770位於第三摻雜區723與第四摻雜區724之間的P型井區PW表面上方。再者，第二摻雜區722與N型佈植區710之間相互重疊，並形成N型合併區。第三摻雜區723與N型佈植區712之間相互重疊，並形成另一N型合併區。
接著，形成金屬層729經由接觸洞(contact hole)連接至第一摻雜區721，並完成本發明之電阻式記憶胞700。另外，形成金屬層728經由接觸洞(contact hole)連接至第四摻雜區724，並完成本發明另一電阻式記憶胞701。其中，金屬層729作為電阻式記憶胞700的位元線BL，金屬層728作為另一電阻式記憶胞701的位元線BL'。
在第7C圖中包括二個電阻性記憶胞700、701，此二電阻性記憶胞700、701共享(shared)源極線(SL)。在電阻性記憶胞700中，第一摻雜區721、第二摻雜區722與第一閘極結構750形成第一電晶體T1；第二摻雜區722與第二閘極結構760形成第二電晶體T2。再者，第二摻雜區722與N型佈植區710形成N型合併區，且N型合併區與P型井區PW之間形成一P-N接面，可視為二極體。
同理，在電阻性記憶胞701中也包括二電晶體T1'、T2'，其結構相同於電阻性記憶胞700，此處不再贅述。
另外，第三實施例的電阻式記憶胞700、701之等效電路相同於第3D圖，此處不再贅述。同理，第三實施例的電阻式記憶胞700、701所組成的陣列結構及各種運作也相同於第5A圖至第5C圖。也就是說，第三實施例的電阻式記憶胞700、701是雙極性操作模式的電阻式記憶胞。當然，第三實施例電阻式記憶胞700、701也可以利用P型電晶體來實現。
請參照第8圖，其為本發明第四實施例電阻式記憶胞。相較於第三實施例的電阻式記憶胞700、701，其差異僅在於第四實施例的電阻性記憶胞800、801並未共享源極線。也就是說，N型佈植區710位於隔離結構702與第二摻雜區722之間，N型佈植區712位於隔離結構702與第三摻雜區723之間。再者，在電阻性記憶胞800中，閘極結構860形成於N型佈植區(N-type implanted region)710的表面上，而導電層865可作為源極線SL。在電阻性記憶胞801中，閘極結構890形成於N型佈植區712的表面上，而導電層895可作為另一源極線SL'。
另外，第四實施例的電阻式記憶胞800、801之等效電路相同於第3D圖，此處不再贅述。同理，第四實施例的電阻式記憶胞800、801所組成的陣列結構及各種運作也相同於第5A圖至第5C圖。也就是說，第四實施例的電阻式記憶胞800、801是雙極性操作模式的電阻式記憶胞。當然，第四實施例電阻式記憶胞800、801也可以利用P型電晶體來實現。
請參照第9A圖與第9B圖，其所繪示為本發明第五實施例電阻式記憶胞及其等效電路。
如第9A圖所示，於P型井區PW中形成一N型佈植區(N-type implanted region)910。接著，形成三個閘極結構(gate structure)950、960、970，第一閘極結構950形成於P型井區PW的表面上方，第二閘極結構960形成於N型佈植區910的表面上方，第三閘極結構970形成於P型井區PW的表面上方。其中，每個閘極結構950、960、970有相同的構造。
另外，第一閘極結構950包括絕緣層952以及導電層955，第二閘極結構960包括絕緣層962以及導電層965，第三閘極結構970包括絕緣層972以及導電層975。其中，導電層955、975可作為字元線WL，導電層965可作為源極線SL。再者，三個閘極結構950、960、970的結構與材料相同於第一實施例的二個閘極結構250、260，此處不再贅述。
再者，於P型井區PW暴露的表面下方形成N型(N-type)的第一摻雜區921、第二摻雜區922、第三摻雜區923、第四摻雜區924。因此，第一閘極結構950位於第一摻雜區921與第二摻雜區922之間的P型井區PW表面上方，第二閘極結構960位於第二摻雜區922與第三摻雜區923之間的N型佈植區910表面上方，第三閘極結構970位於第三摻雜區923與第四摻雜區924之間的P型井區PW表 面上方。再者，第二摻雜區922、第三摻雜區923與N型佈植區910之間相互重疊，並形成N型合併區。換言之，第二閘極結構960位於N型合併區上方。
接著，形成金屬層929經由接觸洞(contact hole)連接至第一摻雜區921與第四摻雜區924，並完成本發明之電阻式記憶胞900。其中，金屬層929作為電阻式記憶胞900的位元線BL。
如第9A圖所示，在P型井區PW中，第一摻雜區921、第二摻雜區922與第一閘極結構950形成第一電晶體T1；第二摻雜區922、第三摻雜區923與第二閘極結構960形成第二電晶體T2；第三摻雜區923、第四摻雜區924與第三閘極結構970形成第三電晶體T3。再者，由於第二摻雜區922、第三摻雜區923與N型佈植區910形成N型合併區，所以可視為第二電晶體T2的二個汲/源端與體極端相互連接。另外，N型合併區與P型井區PW之間形成一P-N接面，可視為二極體。
如第9B圖所示，電阻式記憶胞900包括三個電晶體T1、T2、T3與一個二極體D。第一電晶體T1的第一汲/源端連接至位元線BL，第一電晶體T1的閘極端連接至字元線WL。第二電晶體T2的第一汲/源端、第二汲/源端與體極端相互連接，第二電晶體T2的第一汲/源端連接至第一電晶體T1的第二汲/源端，第二電晶體T2的閘極端連接至源極線SL。第三電晶體T3的第一汲/源端連接至第二電晶體T2的第二汲/源端，第三電晶體T3的閘極端連接至字元線WL，第三電晶體T3的第二汲/源端連接至位元線BL。再者，二極體D的第一端連接至第二電晶體T2的體極端，二極體D的第二端連接至第一電晶體T1與第三電晶體T3的體極端。
在第五實施例中，第一電晶體T1、第二電晶體T2與第三電晶體T3皆以N型電晶體為例來作說明。當然，在此領域的技術人員也可以將第一電晶 體T1、第二電晶體T2與第三電晶體T3設計為P型電晶體。相同地，在第五實施例中，第二電晶體T2內的N型合併區也可以利用其他方式來形成。舉例來說，利用第6A圖、第6B圖與第6C圖所揭露形成輕摻雜汲極區的步驟來形成N型合併區並運用於電阻性記憶胞600內的第二電晶體T2。
再者，多個電阻式記憶胞可組成電阻式記憶胞的陣列結構。請參照第10圖，其所繪示為由電阻式記憶胞所組成的陣列結構。記憶胞陣列結構999由2×2個電阻式記憶胞c11~c22所組成。每一個電阻式記憶胞c11~c22的結構相同於第9A圖與第9B圖，其詳細結構不再贅述。當然，本發明並不限定於2×2個電阻式記憶胞c11~c22的記憶胞陣列結構999，在此領域的技術人員可以根據本發明的說明來組成m×n個電阻式記憶胞的陣列結構，且m與n為正整數。
如第10圖所示，在記憶胞陣列結構999中，第一列的二個電阻式記憶胞c11~c12連接至字元線WL1與源極線SL1，第一列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。再者，第二列的二個電阻式記憶胞c21~c22連接至字元線WL2與源極線SL2，第二列的二個電阻式記憶胞c11~c12連接至對應的位元線BL1、BL2。
再者，對記憶胞陣列結構999的字元線WL1~WL2、源極線SL1~SL2、位元線BL1~BL2提供適當的偏壓，可對電阻式記憶胞c21~c22進行形成動作、重置動作、設定動作。以下詳細說明之。
請參照第11A圖至第11C圖，其所繪示為本發明陣列結構進行各式動作的偏壓示意圖。
如第11A圖所示，其為陣列結構進行形成動作的偏壓示意圖。於形成動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)， 源極線SL1接收形成電壓(Vform)，源極線SL2接收接地電壓(0V)，位元線BL1接收接地電壓(0V)，位元線BL2接收抑制電壓(inhibit voltage，Vinh_r)。因此，記憶胞陣列結構999中，連接至字元線WL1的第一列為選定列，連接至字元線WL2的第二列為非選定列。其中，形成電壓(Vform)、開啟電壓(Von)與抑制電壓(Vinh_r)皆為正電壓，形成電壓(Vform)大於開啟電壓(Von)，且形成電壓(Vform)大於等於抑制電壓(Vinh_r)。舉例來說，形成電壓(Vform)為4V，開啟電壓(Von)為2V，抑制電壓(Vinh_r)為2V，關閉電壓(Voff)為接地電壓(0V)。
於選定列中，由於源極線SL1接收形成電壓(Vform)且位元線BL1為接地電壓(0V)，所以記憶胞c11為選定記憶胞(selected cell)。另外，由於位元線BL2接收抑制電壓(Vinh_r)，所以記憶胞c12為非選定記憶胞(unselected cell)。再者，於非選定列中，由於字元線WL2接收關閉電壓(Voff)，所以記憶胞c21、c22為非選定記憶胞(unselected cell)。
於選定記憶胞c11中，第一電晶體T1與第三電晶體T3開啟，使得第二電晶體T2閘極結構中的絕緣層承受形成電壓(Vform)，源極線SL1與位元線BL1之間產生形成電流(forming current)。其中，第一部分的形成電流If1經由第一電晶體T1流向位元線BL1，第二部分的形成電流If2經由第三電晶體T3流向位元線BL1。當形成電流通過第二電晶體T2的絕緣層時，即可在絕緣層中形成可導電的裂縫。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行形成動作。此處不再贅述。
相同地，如果形成動作所產生的形成電流太大時，可能造成選定記憶胞c11中的絕緣層被燒毀(burn-out)。本發明可以在選定記憶胞c11的源極線 SL1或者位元線BL1上連接一限流器(current limiter)，用以限制形成電流的大小，以防止選定記憶胞c11中的絕緣層被燒毀。
如第11B圖所示，其為陣列結構進行重置動作的偏壓示意圖。於重置動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL1接收重置電壓(Vreset)，源極線SL2接收接地電壓(0V)，位元線BL2接收抑制電壓(Vinh_r)，位元線BL1接收小於重置電壓(Vreset)的第一電壓，例如第一電壓為接地電壓(0V)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電阻式記憶胞c12~c22為非選定記憶胞。
其中，重置電壓(Vreset)、開啟電壓(Von)與抑制電壓(Vinh_r)皆為正電壓，重置電壓(Vreset)大於開啟電壓(Von)，且重置電壓(Vreset)大於等於抑制電壓(Vinh_r)。舉例來說，重置電壓(Vreset)為1.5V，開啟電壓(Von)為0.8V，抑制電壓(Vinh_r)為0.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體T1與第三電晶體T3開啟，使得第二電晶體T2閘極結構中的絕緣層承受重置電壓Vreset，使得第二電晶體T2呈現高電阻值的重置狀態(reset state)，亦即選定記憶胞呈現高電阻值的重置狀態(reset state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行重置動作。此處不再贅述。
如第11C圖所示，其為陣列結構進行設定動作的偏壓示意圖。於設定動作時，字元線WL1接收開啟電壓(Von)，字元線WL2接收關閉電壓(Voff)，源極線SL2接收接地電壓(0V)，位元線BL1接收設定電壓(Vset)，位元線BL2接收接地電壓(0V)，源極線SL1接收小於設定電壓(Vset)的第二電壓，例如第二電壓等於接地電壓(0V)。因此，電阻式記憶胞c11為選定記憶胞(selected cell)，其他電 阻式記憶胞c12~c22為非選定記憶胞。其中，設定電壓(Vset)、開啟電壓(Von)皆為正電壓，設定電壓(Vset)大於開啟電壓(Von)。舉例來說，設定電壓(Vset)為2.4V，開啟電壓(Von)為2.8V，關閉電壓(Voff)為接地電壓(0V)。
於選定記憶胞c11中，第一電晶體T1與第三電晶體T3開啟，使得第二電晶體T2閘極結構中的絕緣層承受設定電壓Vset，使得第二電晶體T2呈現低電阻值的設定狀態(set state)，亦即選定記憶胞呈現低電阻值的設定狀態(set state)。同理，其他電阻式記憶胞c12~c22也可以利用類似的偏壓方式來進行設定動作。此處不再贅述。
由第11B圖與第11C圖可知，於重置動作時，第二電晶體T2的閘極端接收正的重置電壓Vreset，第二電晶體T2的體極端接收接地電壓(0V)。於設定動作時，第二電晶體T2的閘極端接收接地電壓(0V)，第二電晶體T2的體極端接收正的設定電壓Vset。換言之，本發明的電阻式記憶胞c11是雙極性操作模式的電阻式記憶胞。
由以上的說明可之，本發明提出一種適用於雙極性操作模式的記憶胞(resistive memory cell with bipolar operation)。再者，提供適當的偏壓，可對電阻式記憶胞進行形成動作、重置動作與設定動作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200:電阻式記憶胞
210:N型佈植區
221,222,223:摻雜區
229:金屬層
250,260:閘極結構

Claims (16)

  1. 一種電阻式記憶胞的陣列結構，該陣列結構具有一第一電阻式記憶胞，該第一電阻式記憶胞包括：一第一型井區；一第一摻雜區，形成於該第一型井區的一表面下方，且該第一摻雜區為一第二型摻雜區；一第二型合併區，形成於該第一型井區的該表面下方；一第一閘極結構，形成於該第一摻雜區與該第二型合併區之間的該第一型井區的該表面上方，其中該第一閘極結構包括堆疊的一第一絕緣層位與一第一導電層，且該第一導電層作為一第一字元線；一第二閘極結構，形成於該第二型合併區上方，其中該第二閘極結構包括堆疊的一第二絕緣層位與一第二導電層，且該第二導電層作為一第一源極線；以及一第一金屬層，連接至該第一摻雜區，且該第一金屬層作為一第一位元線；其中，於一形成動作時，該第一源極線接收一形成電壓，該第一字元線接收一開啟電壓，該第一位元線接收一接地電壓，該第二絕緣層形成可導電的一裂縫；其中，於一重置動作時，該第一源極線接收一重置電壓，該第一字元線接收該開啟電壓，該第一位元線接收小於該重置電壓的一第一電壓，使得該第一電阻式記憶胞成為一重置狀態； 其中，於一設定動作時，該第一字元線接收該開啟電壓，該第一位元線接收一設定電壓，該第一源極線接收低於該設定電壓的一第二電壓，使得該第一電阻式記憶胞成為一設定狀態。
  2. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第二絕緣層包括一高介電係數材料層。
  3. 如請求項2所述之電阻式記憶胞的陣列結構，其中該高介電係數材料為一二氧化鉿層或一氧化鉭層。
  4. 如請求項1所述之電阻式記憶胞的陣列結構，於該形成動作時，該第一源極線或該第一位元線連接至一限流器，用以限制該第一電阻式記憶胞產生的一形成電流。
  5. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第二型合併區包括：一第二型佈植區與一第二摻雜區，形成於該第一型井區的該表面下方，且該第二型佈植區與該第二摻雜區重疊；其中，該第二閘極結構形成於該第二型佈植的上方，且該第二摻雜區為該第二型摻雜區。
  6. 如請求項5所述之電阻式記憶胞的陣列結構，其中該第一電阻式記憶胞更包括一隔離結構形成於該第一型井區內，且該第二型佈植區位於該第二摻雜區與該隔離結構之間。
  7. 如請求項5所述之電阻式記憶胞的陣列結構，其中該第二型合併區更包括：一第三摻雜區，該第二型佈植區、該第二摻雜區與該第三摻雜區重疊，且該第三摻雜區為該第二型摻雜區。
  8. 如請求項5所述之電阻式記憶胞的陣列結構，其中該第二閘極結構的該第二絕緣層接觸於該第二型合併區中的該第二型佈植區。
  9. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第二型合併區包括：一第二摻雜區，形成於該第一型井區的該表面下方，且位於該第二閘極結構之一第一側；一第三摻雜區，形成於該第一型井區的該表面下方，且位於該第二閘極結構之一第二側，其中該第二摻雜區與該第三摻雜區為該第二型摻雜區；一第一延伸的輕摻雜汲極區，位於該第二閘極結構下方且接觸於該第二摻雜區；一第二延伸的輕摻雜汲極區，位於該第二閘極結構下方且接觸於該第三摻雜區，其中該第一延伸的輕摻雜汲極區與該第二延伸的輕摻雜汲極區重疊。
  10. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第一電阻式記憶胞更包括：一第二摻雜區，形成於該第一型井區的該表面下方，且該第二摻雜區為該第二型摻雜區；以及一第三閘極結構，形成於該第二摻雜區與該第二型合併區之間的該第一型井區的該表面上方，其中該第三閘極結構包括堆疊的一第三絕緣層位與一第三導電層，且該第三導電層作為該第一字元線；其中，該第一金屬層連接至該第二摻雜區。
  11. 如請求項10所述之電阻式記憶胞的陣列結構，其中該第二型合併區與該第一型井區形成一第一二極體；該第一摻雜區、該第二型合併區與該 第一閘極結構形成一第一電晶體；該第二型合併區與該第二閘極結構形成一第二電晶體；該第二摻雜區、該第二型合併區與該第三閘極結構形成一第三電晶體；該第一電晶體的一第一汲/源端連接至該第一位元線，該第一電晶體的一閘極端連接至該第一字元線，該第二電晶體的一第一汲/源端連接至該第一電晶體的一第二汲/源端，該第二電晶體的一閘極端連接至該第一源極線，該第三電晶體的一第一汲/源端連接至該第二電晶體的一第二汲/源端，該第三電晶體的一閘極端連接至該第一字元線，該第三電晶體的一第二汲/源端連接至該第一位元線，該第二電晶體的一體極端、該第二電晶體的該第一汲/源端與該第二電晶體的該第二汲/源端連接至該第一二極體的一第一端，該第一二極體的一第二端連接至該第一電晶體的一體極端，且該第一二極體的該第二端連接至該第三電晶體的一體極端。
  12. 如請求項11所述之電阻式記憶胞的陣列結構，更包括一第二電阻式記憶胞，具有一第四電晶體、一第五電晶體、一第六電晶體與一第二二極體；其中該第四電晶體的一第一汲/源端連接至一第二位元線，該第四電晶體的一閘極端連接至該第一字元線，該第五電晶體的一第一汲/源端連接至該第四電晶體的一第二汲/源端，該第五電晶體的一閘極端連接至該第一源極線，該第六電晶體的一第一汲/源端連接至該第五電晶體的一第二汲/源端，該第六電晶體的一閘極端連接至該第一字元線，該第六電晶體的一第二汲/源端連接至該第二位元線，該第五電晶體的一體極端、該第五電晶體的該第一汲/源端與該第五電晶體的該第二汲/源端連接至該第二二極體的一第一端，該第二二極體的一第二端連接至該第四電晶體的一體極端，且該第二二極體的該第二端連接至該第六電晶體的一體極端。
  13. 如請求項12所述之電阻式記憶胞的陣列結構，更包括一第三電阻式記憶胞，具有一第七電晶體、一第八電晶體、一第九電晶體與一第三二極體；其中該第七電晶體的一第一汲/源端連接至該第一位元線，該第七電晶體的一閘極端連接至一第二字元線，該第八電晶體的一第一汲/源端連接至該第七電晶體的一第二汲/源端，該第八電晶體的一閘極端連接至一第二源極線，該第九電晶體的一第一汲/源端連接至該第八電晶體的一第二汲/源端，該第九電晶體的一閘極端連接至該第二字元線，該第九電晶體的一第二汲/源端連接至該第一位元線，該第八電晶體的一體極端、該第八電晶體的該第一汲/源端與該第八電晶體的該第二汲/源端連接至該第三二極體的一第一端，該第三二極體的一第二端連接至該第七電晶體的一體極端，且該第三二極體的該第二端連接至該第九電晶體的一體極端。
  14. 如請求項1所述之電阻式記憶胞的陣列結構，其中該第二型合併區與該第一型井區形成一第一二極體；該第一摻雜區、該第二型合併區與該第一閘極結構形成一第一電晶體；該第二型合併區與該第二閘極結構形成一第二電晶體；該第一電晶體的一第一汲/源端連接至該第一位元線，該第一電晶體的一閘極端連接至該第一字元線，該第二電晶體的一第一汲/源端連接至該第一電晶體的一第二汲/源端，該第二電晶體的一閘極端連接至該第一源極線，該第二電晶體的一體極端、該第二電晶體的該第一汲/源端與該第二電晶體的該第二汲/源端連接至該第一二極體的一第一端，該第一二極體的一第二端連接至該第一電晶體的一體極端。
  15. 如請求項14所述之電阻式記憶胞的陣列結構，更包括一第二電阻式記憶胞，具有一第三電晶體、一第四電晶體與一第二二極體；其中該第三 電晶體的一第一汲/源端連接至一第二位元線，該第三電晶體的一閘極端連接至該第一字元線，該第四電晶體的一第一汲/源端連接至該第三電晶體的一第二汲/源端，該第四電晶體的一閘極端連接至該第一源極線，該第四電晶體的一體極端、該第四電晶體的該第一汲/源端與該第四電晶體的該第二汲/源端連接至該第二二極體的一第一端，該第二二極體的一第二端連接至該第三電晶體的一體極端。
  16. 如請求項15所述之電阻式記憶胞的陣列結構，更包括一第三電阻式記憶胞，具有一第五電晶體、一第六電晶體與一第三二極體；其中該第五電晶體的一第一汲/源端連接至該第一位元線，該第五電晶體的一閘極端連接至一第二字元線，該第六電晶體的一第一汲/源端連接至該第五電晶體的一第二汲/源端，該第六電晶體的一閘極端連接至一第二源極線，該第六電晶體的一體極端、該第六電晶體的該第一汲/源端與該第六電晶體的該第二汲/源端連接至該第三二極體的一第一端，該第三二極體的一第二端連接至該第五電晶體的一體極端。
TW110139884A 2020-12-18 2021-10-27 電阻式記憶胞及其相關的記憶胞陣列結構 TWI785861B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063127165P 2020-12-18 2020-12-18
US63/127,165 2020-12-18
US17/462,040 US12069873B2 (en) 2020-12-18 2021-08-31 Resistive memory cell and associated cell array structure
US17/462,040 2021-08-31

Publications (2)

Publication Number Publication Date
TW202240586A TW202240586A (zh) 2022-10-16
TWI785861B true TWI785861B (zh) 2022-12-01

Family

ID=81992201

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110139884A TWI785861B (zh) 2020-12-18 2021-10-27 電阻式記憶胞及其相關的記憶胞陣列結構

Country Status (3)

Country Link
US (1) US12069873B2 (zh)
CN (1) CN114649473B (zh)
TW (1) TWI785861B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250126781A1 (en) * 2023-10-11 2025-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a multiple-time programmable memory cell
CN120224696A (zh) * 2023-12-27 2025-06-27 昱叡电子股份有限公司 记忆体电路、电阻式非挥发性记忆体及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
TW201904085A (zh) * 2017-04-04 2019-01-16 美商光澄科技股份有限公司 高速光偵測裝置
TWI651647B (zh) * 2017-04-13 2019-02-21 力旺電子股份有限公司 亂數產生裝置及其控制方法
US10482957B2 (en) * 2017-05-12 2019-11-19 Stmicroelectronics (Rousset) Sas Resistive RAM memory cell

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7289350B2 (en) * 2005-04-05 2007-10-30 Infineon Technologies Ag Electronic device with a memory cell
SG194300A1 (en) * 2012-04-11 2013-11-29 Agency Science Tech & Res Non-volatile memory device and method of forming the same
US9019743B2 (en) * 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
CN104037322B (zh) * 2013-03-07 2017-03-01 华邦电子股份有限公司 电阻式存储器及其存储单元
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9178000B1 (en) 2014-04-29 2015-11-03 Intermolecular, Inc. Resistive random access memory cells having shared electrodes with transistor devices
US9460788B2 (en) * 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US20160093672A1 (en) 2014-09-26 2016-03-31 Qualcomm Incorporated Logic high-k/metal gate 1t-1c rram mtp/otp devices
TWI555246B (zh) * 2014-11-25 2016-10-21 力晶科技股份有限公司 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法
TWI593052B (zh) * 2015-01-07 2017-07-21 力旺電子股份有限公司 半導體元件及其製造方法
TWI578325B (zh) * 2015-08-18 2017-04-11 力旺電子股份有限公司 反熔絲型一次編程的記憶胞及其相關的陣列結構
US9634015B2 (en) * 2015-08-18 2017-04-25 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
KR102463919B1 (ko) * 2015-12-23 2022-11-08 에스케이하이닉스 주식회사 안티퓨즈 불휘발성 메모리 셀 및 셀 어레이와, 셀 어레이의 프로그램 및 리드 방법
US9613714B1 (en) * 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
KR102567072B1 (ko) * 2016-03-21 2023-08-17 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
CN107579087B (zh) * 2016-07-04 2020-04-07 中芯国际集成电路制造(上海)有限公司 一种存储器单元阵列结构和电子装置
US9941017B1 (en) * 2017-02-16 2018-04-10 Donghyuk Ju Antifuse one-time programmable semiconductor memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
TW201904085A (zh) * 2017-04-04 2019-01-16 美商光澄科技股份有限公司 高速光偵測裝置
TWI651647B (zh) * 2017-04-13 2019-02-21 力旺電子股份有限公司 亂數產生裝置及其控制方法
US10482957B2 (en) * 2017-05-12 2019-11-19 Stmicroelectronics (Rousset) Sas Resistive RAM memory cell

Also Published As

Publication number Publication date
CN114649473A (zh) 2022-06-21
TW202240586A (zh) 2022-10-16
CN114649473B (zh) 2024-12-20
US20220199622A1 (en) 2022-06-23
US12069873B2 (en) 2024-08-20

Similar Documents

Publication Publication Date Title
TWI732723B (zh) 電阻式記憶胞及其相關的陣列結構
US9047937B2 (en) Resistive random access memory device, method for manufacturing the same, and method for operating the same
US6946702B2 (en) Resistance random access memory
KR102178025B1 (ko) 감소된 레이아웃 면적을 갖는 otp 셀
US9799662B2 (en) Antifuse-type one time programming memory cell and array structure with same
JP6329349B2 (ja) 不揮発性抵抗変化型メモリデバイスおよびその抵抗変化型メモリ構造のバイアス方法
US10128313B2 (en) Non-volatile memory device and structure thereof
CN114512489B (zh) 非挥发性存储器的存储单元
TWI785861B (zh) 電阻式記憶胞及其相關的記憶胞陣列結構
US11017862B2 (en) Multi-time programming memory cell and memory cell array with erase inhibit capability
US20250246244A1 (en) Differential memory cell array structure for multi-time programming non-volatile memory
CN116266468A (zh) 非易失性存储器胞及非易失性存储器胞阵列
US8455329B2 (en) Phase change memory device capable of increasing sensing margin and method for manufacturing the same
US9941017B1 (en) Antifuse one-time programmable semiconductor memory
TWI844261B (zh) 電阻式記憶胞及其相關的陣列結構
CN110364198A (zh) 编码型快闪存储器及其制造方法
US10446564B2 (en) Non-volatile memory allowing a high integration density
US12477724B2 (en) Antifuse-type one time programming memory cell with gate-all-around transistor
US11152380B2 (en) Memory device and a method for forming the memory device
CN119497380A (zh) 反熔丝型一次编程存储器及其相关偏压控制方法