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TWI844049B - 具有包含氮化鋁銦的阻障層的半導體結構及其生長方法 - Google Patents

具有包含氮化鋁銦的阻障層的半導體結構及其生長方法 Download PDF

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TWI844049B
TWI844049B TW111125373A TW111125373A TWI844049B TW I844049 B TWI844049 B TW I844049B TW 111125373 A TW111125373 A TW 111125373A TW 111125373 A TW111125373 A TW 111125373A TW I844049 B TWI844049 B TW I844049B
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喬夫 德盧恩
普利 庫瑪 坎達斯威米
包柏薩 利馬 盧卡斯 彼得森
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比利時商索泰克比利時公司
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Abstract

一種半導體結構（1），其包含： ‒    基板（100）； ‒    磊晶III-N半導體層堆疊（200），其在該基板（100）之頂部上，該磊晶III-N半導體層堆疊（200）包含： ○   第一主動III-N層（201）； ○   間隔物層（202），其在該第一主動III-N層（201）之頂部上； ○   擴散阻障層（203），其在該間隔物層（202）之頂部上； ○   第二主動III-N層（204），其在該擴散阻障層（203）之頂部上，其中該第二主動III-N層（204）包含氮化鋁銦； 在該第一主動III-N層（201）與該第二主動III-N層（204）之間具有二維電子氣體（20）； 且其中該擴散阻障層（203）包含氮化鎵；且其中該擴散阻障層（203）之厚度低於1nm。

Description

具有包含氮化鋁銦的阻障層的半導體結構及其生長方法
除其他外，本發明大體上關於包含InAlN阻障層之半導體結構及其生長方法。更特定言之，本發明關於包含顯示改善的遷移率及片電阻之InAlN阻障層之半導體結構及其生長方法。
基於GaN之異質結構顯示高電子速度及高臨界電場，使其對高功率及高頻率應用感興趣。舉例而言，AlGaN/GaN異質結構習知地用於場效電晶體之製造，場效電晶體亦稱作FET。在此結構中，亦稱作2DEG之二維電子氣體由AlGaN與GaN之間的自發偏振及壓電偏振產生。
增加二維電子氣體之密度對改善裝置效能是有效的。為了增加二維電子氣體之密度，應增加AlGaN阻障物之鋁含量。然而，具有高鋁含量之AlGaN與GaN會有很大程度地應變。大程度地應變會影響由所述基於GaN之異質結構所製造之裝置之可靠性。
三元InAlN層具有取代習知AlGaN作為阻障層之潛在性。對於17%銦及83%鋁之組合物，三元InAlN可與GaN晶格匹配。晶格匹配之InAlN/GAN異質結構提供高密度二維電子氣體是歸因於InAlN阻障層與GAN之間的界面處之自發極化差異，而無任何摻雜。舉例而言，光子學之應用從藍色及綠色發光二極體之製造跨越至大範圍波長內之雷射二極體。電子學之應用係關於例如高功率、高頻率及/或高溫裝置之高電子遷移率電晶體。使用InAlN作為與GaN晶格匹配之阻障層使氮化物異質結構裝置中之錯置（misfit）誘發之缺陷之影響最小化，從而得到低應變及低缺陷密度異質磊晶界面同時提供極高載子面密度（sheet carrier density）。為了進一步增強電子遷移率，AIN超薄層可用作InAlN阻障層與GaN通道層之間的習知間隔物層，藉此形成InAlN/AlN/GaN異質結構。電子遷移率取決於GaN與AlN間隔物之間的界面之陡峭性（abruptness）以及間隔物層自身在構成上之均一性及晶體品質方面的品質。
不管製造裝置之潛在性高品質，此類結構之生長並不易於控制。實際上，InAlN之生長在高溫下將伴隨著銦併入至固相中之熱抑制而複雜化。換言之，歸因於其二元前體InN及AlN之不同最佳生長溫度，InAlN膜之生長具有挑戰性：InN在高於450℃之溫度下解離，然而AlN必須在超過1000℃下生長以獲得良好品質晶體膜。
圖1A及1B說明其上磊晶生長InAlN/AlN/GaN異質結構之晶圓之片電阻91依據自晶圓之中心93之圓形半徑92變化之演進。兩個圖之點93因此對應於晶圓之中心且點94對應於晶圓之邊緣。圖1A展示晶圓在生長時及在晶圓之熱退火之前之片電阻95，而圖1B展示同一晶圓在熱退火之後之片電阻96，例如當晶圓在750℃下退火三十分鐘時。片電阻95在熱退火之前沿著晶圓之半徑達到225Ω/sq。然而，片電阻96在熱退火之後沿著晶圓之半徑自250Ω/sq增加至425Ω/sq。顯而易見，晶圓96在熱退火之後之片電阻比晶圓95在熱退火之前之片電阻高得多。舉例而言，在熱退火期間，使InAlN/AlN/GaN異質結構經受高溫，引起其片電阻之降低。另外，自圖1B可見在熱退火之後InAlN/AlN/GaN異質結構之片電阻96之降低接近晶圓之邊緣94比接近晶圓之中心93更重要。
對圖1A及1B研究之晶圓執行之霍爾（Hall）量測顯示，在晶圓之熱退火期間退化的不是2DEG中之電子的數量。事實上，霍爾量測指出電子遷移率之明顯減小與片電阻之增加成反比。此遷移率塌陷可藉由間隔物層陡峭性及組成均勻性之退化來解釋。
因此，本發明之具體實例之目的為提出半導體結構及製造方法，其不具有先前技術之固有缺點。更特定言之，本發明之具體實例之目的為提出具有改善的熱穩定性及改善的電子遷移率之半導體結構及其製造方法。
本發明之各種具體實例尋求之保護範疇由申請專利範圍之獨立項來闡明。
若存在有本說明書中所描述之未落入申請專利範圍之獨立項之範疇的具體實例及特徵，則應解釋為對於理解本發明之各種具體實例之有幫助的範例。
需要用於高功率及高頻率應用之半導體結構，其中半導體結構包含與GaN晶格匹配之阻障層且顯示改善的熱穩定性及改善的電子遷移率。
根據本發明之第一實例態樣，由半導體結構達成此目的，該半導體結構包含： 基板； 磊晶III-N半導體層堆疊，其在基板之頂部上，磊晶III-N半導體層堆疊包含： 第一主動III-N層； 間隔物層，其在第一主動III-N層之頂部上，其中間隔物層包含氮化鋁； 擴散阻障層，其在間隔物層之頂部上； 第二主動III-N層，其在擴散阻障層之頂部上且與其直接接觸，其中第二主動III-N層包含氮化鋁銦； 在第一主動III-N層與第二主動III-N層之間具有二維電子氣體； 其中擴散阻障層包含氮化鎵；且其中擴散阻障層之厚度低於1nm。
在先前技術半導體結構中，其包含磊晶III-N半導體層堆疊，該磊晶III-N半導體層堆疊包含：第一主動III-N層；間隔物層，其在第一主動III-N層之頂部上；及第二主動III-N層，其包含間隔物層之頂部上之氮化鋁銦，包含氮化鋁銦之第二主動III-N層與第一主動III-N層之頂部上之經非常拉伸應變之間隔物層直接接觸。由於銦原子大於包含於第一主動III-N層或第二主動III-N層中之Ga原子或Al原子，因此銦原子在第二主動III-N層之晶格中引起極大局部壓縮應變。在熱退火期間，銦原子從包含氮化鋁銦之第二主動III-N層至少遷移至間隔物層中。換言之，第二主動III-N層之銦原子在熱退火期間朝向第一主動III-N層至少擴散或遷移至間隔物層中，藉此破壞間隔物層之組成均勻性且使間隔物層與第一主動III-N層之間的界面變平滑或模糊或軟化。
根據本發明之第一範例態樣之半導體結構適用於高功率及高頻率應用。舉例而言，晶格匹配之InAlN/GAN異質結構提供高密度二維電子氣體是歸因於InAlN阻障層與GAN之間的界面處之自發極化差異，而無任何摻雜。使用InAlN作為與第一主動III-N層晶格匹配之阻障層使氮化物異質結構裝置中之錯置誘發之缺陷之影響最小化，從而得到低應變及低缺陷密度異質磊晶界面同時提供極高載子面密度。磊晶生長於第一主動III-N層與擴散阻障層之間的間隔物層進一步增強半導體結構之電子遷移率。
當半導體結構經受高溫時，例如在熱退火期間，磊晶生長於間隔物層之頂部上且其上磊晶生長第二主動III-N層之擴散阻障層至少防止銦原子從第二主動III-N層擴散或遷移至間隔物層中。較佳地，當半導體結構經受高溫時，例如在熱退火期間，擴散阻障層防止銦原子從第二主動III-N層擴散或遷移至間隔物層及第一主動III-N層中。較佳地，當半導體結構經受高溫時，例如在熱退火期間，擴散阻障層防止銦原子從第二主動III-N層擴散或遷移至間隔物層及第一主動III-N層及基板中。
相較於包含不具有生長於間隔物層與第二主動III-N層之間的擴散阻障層之磊晶III-N半導體層堆疊的半導體結構，藉此擴散阻障層保證半導體結構內之改善的熱穩定性、改善的電子遷移率及改善的片電阻。換言之，根據本發明之第一實例態樣之擴散阻障層允許銦原子至少應變媒介擴散（strain mediated diffusion）至半導體結構之間隔物層中。
在本發明之上下文中，在擴散阻障層之厚度低於1nm之情況下，在擴散阻障層與第二主動III-N層之界面處之導電帶的底部不會下降低於費米能階（Fermi level），此係由於導電帶不連續性不大且由於由第二主動III-N層之自發極化誘發之電荷不大。舉例而言，擴散阻障層為1nm厚或0.5nm厚。舉例而言，擴散阻障層為0.85nm厚。舉例而言，擴散阻障層包含複數個氮化鎵單層。舉例而言，擴散阻障層包含4個單層或更少氮化鎵。將擴散阻障層之厚度減小至小於1nm使擴散阻障層內之電荷之數目最小化，藉此最小化洩漏（leakage）。將擴散阻障層之厚度減小至小於1nm進一步使2DEG更接近第二主動III-N層，藉此可能引起增加之合金散射。因此，由根據本發明之半導體結構而解決之技術問題可使包含氮化鋁銦之第二主動III-N層之半導體結構中之洩漏最小化。
在根據本發明之半導體結構中，在擴散阻障層與第二主動III-N層之間沿著半導體結構之深度方向沒有形成層。根據本發明之擴散阻障層，不需要增加2DEG與第二主動III-N層之間的實體分離。
在本發明之上下文中，莫耳分數（mole fraction）或莫爾分數（molar fraction）定義為以莫耳表達之成分之量除以亦以莫耳表達之混合物中所有成分之總量為單位。根據本發明之第一範例態樣，擴散阻障層包含低於0.20之鋁莫耳分數，例如0.19、0.18、0.17、0.16、0.15、0.14、0.13、0.12、0.11、0.10等。換言之，擴散阻障層之鋁含量在0至20%範圍內。將層中之鋁含量定義為層中之鋁原子之數目與該層中之所有III族原子之總數目之間的比率。根據本發明之第一範例態樣，擴散阻障層不包含銦。
在本發明之上下文中，例如第二主動III-N層為電子誘發阻障層且包含具有例如低於0.22之銦莫耳分數之氮化鋁銦。在本發明之上下文中，例如第二主動III-N層為電子誘發阻障層且包含具有例如0.17或0.18之銦莫耳分數之氮化鋁銦。包含0.17之銦莫耳分數及0.83之鋁莫耳分數之第二主動III-N層例如與GaN晶格匹配。較佳地，第二主動III-N層為電子誘發阻障層且包含具有例如在0.14至0.22範圍內之銦莫耳分數之氮化鋁銦。在實例具體實例中，當氮化鋁銦包含0.20之銦莫耳分數時，第二主動III-N層之氮化鋁銦包含0.80之鋁莫耳分數。在另一實例具體實例中，當氮化鋁銦包含0.14之銦莫耳分數時，第二主動III-N層之氮化鋁銦包含0.86之鋁莫耳分數。換言之，第二主動III-N層之氮化鋁銦例如包含0.80至0.86範圍內之鋁莫耳分數。以此方式，第二主動III-N層相對於第一主動III-N層而被壓縮，而具有0.20或0.21之銦莫耳分數的第一主動III-N層是被拉伸的。替代地，第二主動III-N層為電子誘發阻障層且包含具有例如高達0.20之鎵莫耳分數之氮化銦鋁鎵。
磊晶III-N半導體層堆疊包含磊晶主動層，該磊晶主動層包含第一主動III-N層、間隔物層、擴散阻障層及第二主動III-N層。磊晶主動層在亦稱作MOCVD之金屬有機化學氣相沈積磊晶腔室中、或在亦稱作MOVPE之金屬有機氣相磊晶腔室中、或在亦稱作MBE之分子束磊晶腔室中或在亦稱作CBE之化學光束磊晶腔室中藉由磊晶生長原位（in-situ）形成。
半導體結構可藉由金屬有機化學氣相沈積（metal-organic chemical vapour deposition；MOCVD）或金屬有機氣相磊晶法（metal-organic vapour phase epitaxy；MOVPE）磊晶生長來形成，或為分子束磊晶法（molecular beam epitaxy；MBE）或化學束磊晶法（chemical beam epitaxy；CBE）。在MOVPE或MOCVD製程中，磊晶III-N半導體層堆疊在基板上磊晶生長，典型地在例如包含於5mBar與1Bar之間的壓力下且典型地在例如包含於600℃與1200℃之間的溫度下。前驅材料可為但不限於用於氮之氨（NH 3）；用於鎵之三-甲基-Ga（TMGa）或三-乙基-Ga（TEGa），用於鋁之三-甲基-Al（TMAl）或三-乙基-Al；用於銦之三-甲基-銦（TMIn）；及用於矽之矽烷（SiH 4）或二矽烷（SiH 3） 2 。
III族氮化物指代形成於元素週期表之III族中之元素之間的半導體化合物，例如亦稱作B之硼、亦稱作Al之鋁、亦稱作Ga之鎵、亦稱作In之銦及亦稱作N之氮。二元III族氮化物化合物之實例為GaN、AlN、BN等。III族氮化物亦指代三元及四元化合物，例如InAlN、AlGaN、InAlGaN等。
二維電子氣體為在二個維度中自由移動之電子氣體但被緊密地約束在第一維度中。此緊密約束引起此方向上之運動之量化能量位準。電子看似為嵌入於3D世界中之2D薄片。高功率及/或高頻率應用之備受關注之裝置為高電子遷移率電晶體，亦稱作HEMT。根據本發明，鈍化堆疊形成於磊晶III-V半導體層堆疊與閘極之間。鈍化堆疊可僅形成於閘極下且可另外充當閘極介電質。替代地，鈍化堆疊可形成於磊晶III-V半導體層堆疊之頂部上且可完全覆蓋磊晶III-V半導體層堆疊。替代地，鈍化堆疊可形成於磊晶III-V半導體層堆疊之頂部上且部分覆蓋磊晶III-V半導體層堆疊的表面，例如其可形成於根據本發明之高遷移率電子電晶體之源極與汲極之間的非閘控區中，其中其充當鈍化且防止下方的2DEG空乏。
根據本發明之第一範例態樣之半導體結構中之包含GaN之擴散阻障層顯示最大壓縮應變，此係由於其降低間隔物層之拉伸應變分量。
根據範例性實施例，擴散阻障層為單層。
以此方式，在擴散阻障層與第二主動III-N層之界面處之導電帶的底部不低於費米能階，此係由於導電帶不連續性不大且由於由第二主動III-N層之自發極化誘發之電荷不大。另外，擴散阻障層之鋁含量在單層上恆定。
根據範例性實施例，第一主動III-N層包含氮化鎵。
較佳地，第一主動III-N層磊晶生長且包含純氮化鎵，較佳地為氮化鎵單層。
較佳地，間隔物層是磊晶生長且包含純氮化鋁。
根據範例性實施例，間隔物層之厚度低於2nm。
以此方式，間隔物層保持足夠薄以最小化間隔物層之粗糙度。具有最小化粗糙度，則間隔物層至少防止銦原子擴散或遷移至第一主動III-N層中。以此方式，進一步改善半導體結構之熱穩定性。換言之，間隔物層愈薄，半導體結構之熱穩定性愈佳。較佳地，間隔物層之厚度介於0.5nm與1.5nm之間。甚至更佳地，間隔物層之厚度介於0.8nm與1nm之間。
根據本發明之第一範例態樣之半導體結構之基板包含以下各者中之一或多者：Si、絕緣體上矽、碳化矽、藍寶石。以此方式，根據本發明之第一範例態樣之半導體結構之製造與針對互補金屬氧化物半導體技術及製程開發之現有製造技術相容。換言之，半導體結構之製造是CMOS可相容的，此係由於現有特徵及現有製程步驟可整合於其中而無太多額外努力。此減小與製造此類半導體結構相關聯之複雜度及成本。較佳地，基板為Si基板，諸如＜111＞Si基板及其組合，及包含初始層之基板，諸如層堆疊。替代地，半導體結構之基板包含鍺，亦稱作Ge或絕緣體上鍺等。替代地，半導體結構之基板包含獨立GaN基板、獨立AlN基板。
替代地，磊晶III-N半導體層堆疊包含生長於基板與第一主動III-N層之間的磊晶生長緩衝層。緩衝層可具有與基板不同的性質，由於例如基板及緩衝層之帶隙相對相隔較遠（諸如分別1.1 eV及6.2 eV），意義在於緩衝層具有高帶隙，以便提供本發明特性，諸如高崩潰電壓，例如大於250 V，較佳大於500 V，甚至更佳地大於1000 V，諸如大於2000 V或甚至大得更多。緩衝層在具有高帶隙之III-V緩衝層之實例中。其中III指代III族元素，現係13族及3族元素，諸如B、Al、Ga、In、Tl、Sc、Y及鑭系及錒系。其中V指代V族元素，現係N族元素，諸如N、P、As、Sb、Bi。緩衝層包含層堆疊，在實例中，典型地第一層為成核層。
替代地，半導體結構進一步包含矽基底晶圓，緩衝層堆疊藉助於與矽基底晶圓及緩衝層直接接觸之AIN成核層而與矽基底晶圓分離。替代地，成核層之總厚度在10nm與200nm之間的範圍內。根據較佳具體實例，緩衝層堆疊具有上部緩衝層及下部緩衝層，下部緩衝層與AlN成核層直接接觸且上部緩衝層與主動層直接接觸。較佳具體實施例，緩衝層堆疊之總厚度在500nm與10µm之間的範圍內。緩衝層堆疊之層較佳地全都是（In）AlGaN層。
根據範例性實施例，半導體結構進一步包含第二主動III-N層之頂部上之鈍化層。
鈍化層由磊晶III-N半導體層堆疊之形成而被原位形成。以此方式，完全結晶鈍化層磊晶生長於磊晶III-N半導體層堆疊之頂部上。替代地，部分結晶鈍化層磊晶生長於磊晶III-N半導體層堆疊之頂部上。鈍化層亦可藉助於如亦稱作ALD之原子層沈積、亦稱作CVD之化學氣相沈積或亦稱作PVD之物理氣相沈積之磊晶工具由異位（ex-situ）沈積形成。替代地，鈍化層可由MOCVD或MBE腔室中之原位沈積形成。替代地，鈍化層可藉由沈積相同材料之非晶（amorphous）膜且使用熱退火使其再結晶來形成。舉例而言，第二主動III-N層之頂部上之鈍化層包含氮化鎵。替代地，第二主動III-N層之頂部上之鈍化層包含氮化鎵及氮化矽。
根據範例性實施例，鈍化層包含氮化矽及/或氧化層。
以此方式，根據本發明之第一範例態樣之半導體結構之鈍化層包含氮化矽及/或充當鈍化層之氧化物層。氧化物層將電清潔界面（electrically clean interface）呈現至第二主動III-N層，高介電常數用以最大化形成至半導體結構上之電觸點與2DEG之間的靜電耦合，其引起例如由半導體結構製造之高電子遷移率電晶體之互導（transconductance）之增加以及足夠的厚度以避免由量子穿隧之介電質崩潰及洩漏。
根據範例性實施例，提供一種包含根據本發明之第一範例態樣之半導體結構之高電子遷移率電晶體。高電子遷移率電晶體包含： 基板； 磊晶III-N半導體層堆疊，其在基板之頂部上，磊晶III-N半導體層堆疊包含： 第一主動III-N層； 間隔物層，其在第一主動III-N層之頂部上，其中間隔物層包含氮化鋁； 擴散阻障層，其在間隔物層之頂部上； 第二主動III-N層，其在擴散阻障層之頂部上且與其直接接觸，其中第二主動III-N層包含氮化鋁銦； 在第一主動III-N層與第二主動III-N層之間具有二維電子氣體； 其中擴散阻障層包含氮化鎵；且其中擴散阻障層之厚度低於1nm；且 其中高電子遷移率電晶體進一步包含在閘極區域中與第二主動III-N層直接接觸之閘極觸點。
在本發明之上下文中，在擴散阻障層之厚度低於1nm之情況下，在擴散阻障層與第二主動III-N層之界面處之導電帶的底部並不下降低於費米能階，此係由於導電帶不連續性病不大且由於由第二主動III-N層之自發極化誘發之電荷並不大。舉例而言，擴散阻障層為1nm厚或0.5nm厚。舉例而言，擴散阻障層為0.85nm厚。舉例而言，擴散阻障層包含複數個氮化鎵單層。舉例而言，擴散阻障層包含4個單層或更少氮化鎵。將擴散阻障層之厚度減小至小於1nm使擴散阻障層內之電荷之數目最小化，藉此最小化洩漏。將擴散阻障層之厚度減小至小於1nm進一步使2DEG更接近第二主動III-N層，藉此可能引起增加之合金散射。因此，由根據本發明之高電子遷移率電晶體所解決之技術問題為可使包含氮化鋁銦之第二主動III-N層之高電子遷移率電晶體中的洩漏最小化。
根據本發明之高電子遷移率電晶體，在擴散阻障層與第二主動III-N層之間沿著半導體結構之深度方向不形成層。根據本發明之擴散阻障層，不需要增加2DEG與第二主動III-N層之間的實體分離。
閘極電極設置於閘極區域中且形成高電子遷移率電晶體。閘極電極在閘極區域中與第二主動III-N層直接接觸。換言之，在閘極觸點與第二主動III-N層之間沿著半導體結構之深度方向不形成其他層。在閘極區域中形成閘極電極包含複數個製程步驟。舉例而言，此步驟包含沈積光阻及藉由例如部分地移除鈍化層（若存在）來執行界定閘極觸點之支腳之微影步驟。以此方式，鈍化層之一些層保持在高電子遷移率電晶體之閘極下方且形成閘極介電質以減小捕獲效應及漏電流。閘極電極為例如亦稱作MOS閘極之金屬氧化物半導體閘極，且可藉由沈積金屬（例如包含Ni、Pt、W、WN或TiN）堆疊來製成且由Al、Au或Cu封端。金屬圖案由在光阻之頂部上執行金屬剝離而連續界定。替代地，沈積閘極金屬堆疊，例如包含Ni、Pt、W、WN或TiN且由Al、Au或Cu封端。隨後執行光阻及微影步驟，且因此界定之光阻圖案在非想要之區中充當用於金屬堆疊乾式蝕刻之遮罩。接下來，移除光阻。
根據範例性實施例，第二主動III-N層包含在閘極區域中部分地延伸穿過第二主動III-N層之凹槽。
歸功於在閘極區域中在第二主動III-N層中之凹槽，閘極觸點更接近於2DEG，藉此改善在閘極偏壓時2DEG之電子空乏之效應。根據本發明之高電子遷移率電晶體，沒有必要完全在閘極區域中移除第二主動III-N層，或甚至在閘極區域中部分地移除擴散阻障層以形成閘極。換言之，閘極區域中之閘極觸點並不與擴散阻障層直接接觸。
根據範例性實施例，高電子遷移率電晶體進一步包含： 源極觸點，其在源極區域中接觸第二主動III-N層；及/或 汲極觸點，其在汲極區域中接觸第二主動III-N層。
舉例而言，歐姆接觸分別形成於源極區域及/或汲極區域中。源極觸點及汲極觸點為對於2DEG之歐姆接觸且可藉由沈積與第二主動III-N層接觸之金屬堆疊來形成，例如Ti/Al/Ni/Au、Ti/Al/Mo/Au、Ti/Al/Ti/Au、Ti/Al/Ti/W、Ti/Al/W、Ti/Al/W/Cr、Ta/Al/Ta、V/Al/Ni/Au…等等。第二主動III-N層可在金屬沈積之前凹入。可藉由典型地在介於800℃與900℃之間的溫度（例如850℃）下在氮氣氛（atmosphere）或合成氣體氣氛中之熱退火進一步改善觸點特性。替代地，使用所屬領域中具有通常知識者已知之方法來界定額外金屬互連層，以允許用於閘極、源極電流及汲極電流之低電阻率電流路徑。若存在，則鈍化層較佳地在源極區域及汲極區域中被蝕刻掉。換言之，鈍化層在源極區域及汲極區域中被蝕刻掉，藉此在源極區域及汲極區域中露出第二主動III-N層。根據替代之範例性實施例，第二主動III-N層在濕式蝕刻中（例如在鹼溶液中或在抗蝕劑顯影劑中）部分地蝕刻，藉此允許部分地在第二主動III-N層中之源極區域中及汲極區域中形成各別歐姆接觸。一旦歐姆接觸之區界定，亦即當源極區域及汲極區域已界定時，金屬層或金屬層之堆疊可例如藉由熱蒸發或藉由濺鍍或藉由電子束蒸發來沈積。金屬圖案藉由在光阻之頂部上執行金屬剝離而連續界定且不與第二主動III-N層接觸。替代地，首先移除光阻，且沈積包含例如Ti及Al之金屬堆疊，且接著執行第二光阻沈積及微影步驟以在其非想要之區中允許金屬堆疊乾式蝕刻及移除光阻。
根據第二範例態樣，提供一種用於製造半導體結構之方法，其中方法包含以下步驟： 提供基板； 在基板之頂部上提供磊晶III-N半導體層堆疊；其中提供磊晶III-N半導體層堆疊包含以下步驟： 提供第一主動III-N層； 在第一主動III-N層之頂部上提供間隔物層，其中間隔物層包含氮化鋁； 在間隔物層之頂部上提供擴散阻障層，其中擴散阻障層包含氮化鎵；且其中擴散阻障層之厚度低於1nm； 在擴散阻障層之頂部上提供第二主動III-N層且與其直接接觸，其中第二主動III-N層包含氮化鋁銦； 藉此在第一主動III-N層與第二主動III-N層之間形成二維電子氣體。
根據本發明之第二範例態樣之製造半導體結構之方法適用於製造用於高功率及高頻率應用之裝置。舉例而言，製造包含晶格匹配之InAlN/GaN異質結構之裝置而提供高密度二維電子氣體，其歸因於InAlN阻障層與GaN之間的界面處之自發極化中之差異，而無任何摻雜。使用InAlN作為與第一主動III-N層晶格匹配之阻障層使氮化物異質結構裝置中之錯置誘發之缺陷之影響最小化，從而得到低應變及低缺陷密度異質磊晶界面，同時提供極高載子面密度。磊晶生長於第一主動III-N層與擴散阻障層之間的間隔物層進一步增強半導體結構之電子遷移率。
當半導體結構經受高溫時，例如在熱退火期間，磊晶生長於間隔物層之頂部上且其上磊晶生長第二主動III-N層之擴散阻障層至少防止銦原子從第二主動III-N層擴散或遷移至間隔物層中。較佳地，當半導體結構經受高溫時，例如在熱退火期間，擴散阻障層防止銦原子從第二主動III-N層擴散或遷移至間隔物層及第一主動III-N層中。較佳地，當半導體結構經受高溫時，例如在熱退火期間，擴散阻障層防止銦原子從第二主動III-N層擴散或遷移至間隔物層及第一主動III-N層及基板中。
相較於包含不具有生長於間隔物層與第二主動III-N層之間的擴散阻障層之磊晶III-N半導體層堆疊的半導體結構，藉由此擴散阻障層來保證半導體結構內之改善的熱穩定性、改善的電子遷移率及改善的片電阻。換言之，根據本發明之第一範例態樣之擴散阻障層允許銦原子至少應變媒介擴散至半導體結構之間隔物層中。
較佳地，提供第一主動III-N層對應於生長純氮化鎵單層。較佳地，在第一主動III-N層之頂部上提供間隔物層對應於生長純氮化鋁單層。
根據範例性實施例，提供一種用於製造高電子遷移率電晶體之方法，其中方法包含以下步驟： 提供基板； 在基板之頂部上提供磊晶III-N半導體層堆疊；其中提供磊晶III-N半導體層堆疊包含以下步驟： 提供第一主動III-N層； 在第一主動III-N層之頂部上提供間隔物層，其中間隔物層包含氮化鋁； 在間隔物層之頂部上提供擴散阻障層，其中擴散阻障層包含氮化鎵；且其中擴散阻障層之厚度低於1nm； 在擴散阻障層之頂部上提供第二主動III-N層且與其直接接觸，其中第二主動III-N層包含氮化鋁銦； 藉此在第一主動III-N層與第二主動III-N層之間形成二維電子氣體；及 在閘極區域中提供與第二主動III-N層直接接觸之閘極觸點。
根據範例性實施例，使用在725℃至825℃之範圍內之表面溫度以在間隔物層之頂部上提供擴散阻障層。
以此方式，根據本發明之第二範例態樣之製造半導體結構之方法，在擴散阻障層之生長與第二主動III-N層之生長之間不存在生長中斷（growth interruption）。換言之，擴散阻障層及第二主動III-N層兩者均在相同處理條件下生長。執行擴散阻障層之生長使得形成於間隔物之頂部上之擴散阻障層之實際生長表面之溫度在725℃至825℃範圍內。換言之，在擴散阻障層生長之前間隔物層之表面之溫度在725℃至825℃範圍內，且在間隔物層之頂部上之擴散阻障層之生長期間，與間隔物層接觸之擴散阻障層之表面相對之擴散阻障層之生長表面之溫度在725℃至825℃範圍內。替代地，擴散阻障層在高於825℃之溫度下生長於間隔物層之頂部上。在本發明之內容中，間隔物層可在低於800℃之溫度或在高於800℃之溫度下生長。
圖1A及1B說明根據先前技術之半導體結構之片電阻之量測之範例性實施例。圖1A及1B說明其上磊晶生長InAlN/AlN/GaN異質結構之晶圓之片電阻91依據自晶圓之中心93之圓形半徑92變化之演進。兩個圖之點93因此對應於晶圓之中心且點94對應於晶圓之邊緣。圖1A展示晶圓在生長時及在晶圓之熱退火之前之片電阻95，而圖1B展示同一晶圓在熱退火之後之片電阻96，例如當晶圓在750℃下退火三十分鐘時。片電阻95在熱退火之前沿著晶圓之半徑達到225Ω/sq。然而，片電阻96在熱退火之後沿著晶圓之半徑自250Ω/sq增加至425Ω/sq。顯而易見，晶圓96在熱退火之後之片電阻比晶圓95在熱退火之前之片電阻高得多。舉例而言，在熱退火期間，使InAlN/AlN/GaN異質結構經受高溫，引起其片電阻之降低。另外，自圖1B可見在熱退火之後InAlN/AlN/GaN異質結構之片電阻96之降低在接近晶圓之邊緣94比在接近晶圓之中心93更為重大。
圖2說明根據本發明之半導體結構1之範例性實施例。半導體結構1包含基板100及基板100之頂部上之磊晶III-N半導體層堆疊200。根據替代性實施例，磊晶III-N半導體層堆疊包含生長於基板與第一主動III-N層之間的磊晶生長緩衝層。磊晶III-N半導體層堆疊200包含第一主動III-N層201、生長於第一主動III-N層201之頂部上之間隔物層202、生長於間隔物層202之頂部上之擴散阻障層203及生長於擴散阻障層203之頂部上之第二主動III-N層204。第二主動III-N層204包含氮化鋁銦。二維電子氣體20形成於第一主動III-N層201與第二主動III-N層204之間。擴散阻障層203包含氮化鎵且擴散阻障層203之厚度低於1nm。視情況，擴散阻障層203為單層。根據視情況選用之範例性實施例，第一主動III-N層201包含氮化鎵。間隔物層202包含氮化鋁。根據視情況選用之範例性實施例，間隔物層202小於2nm厚。根據視情況選用之範例性實施例，半導體結構1進一步包含形成於第二主動III-N結構204之頂部上之鈍化層300。根據視情況選用之範例性實施例，鈍化層300包含氮化矽及/或氧化層。根據替代具體實例，鈍化層300包含氮化鎵。根據另一替代具體實例，鈍化層300包含氮化鎵及氮化矽。第二主動III-N層204形成於擴散阻障層203之頂部上且與其直接接觸。
圖3A及3B說明根據本發明之半導體結構1之片電阻之量測之範例性實施例。圖3A及3B說明其上磊晶生長根據本發明之InAlN/AlN/GaN半導體異質結構1之晶圓之片電阻91依據自晶圓之中心93之圓形半徑92變化之演進。兩個圖之點93因此對應於晶圓之中心且點94對應於晶圓之邊緣。圖3A展示根據本發明之半導體結構1在生長時及在晶圓之熱退火之前之片電阻97，而圖3B展示根據本發明之同一半導體結構1在熱退火之後之片電阻97，例如當根據本發明之半導體結構1在750℃下退火三十分鐘時。片電阻97在熱退火之前沿著晶圓之半徑在225Ω/sq至230Ω/sq範圍內。片電阻98亦在熱退火之後沿著晶圓之半徑在225Ω/sq至230Ω/sq範圍內。顯而易見，相較於在熱退火之前，其上生長根據本發明之半導體結構1之晶圓98之片電阻在熱退火之後並不改變。換言之，在一定時間量期間，例如在熱退火期間，使根據本發明之半導體結構1經受高溫而不引起其片電阻之降低。另外，自圖3B可見，在熱退火之後在晶圓之邊緣94或接近晶圓之中心93之間，根據本發明之半導體結構1之片電阻98的值不存在差異。
圖4說明根據本發明之製造半導體結構之方法之範例性實施例。在第一主要步驟901中，該方法包含提供基板100。在與第一步驟901相連之第二主要步驟902中，該方法包含在基板100之頂部上提供磊晶III-N半導體層堆疊200。在基板100之頂部上提供磊晶III-N半導體層堆疊200之方法步驟包含提供第一主動III-N層201之第一步驟903。在基板100之頂部上提供磊晶III-N半導體層堆疊200之方法步驟進一步包含與第一步驟903相連之在第一主動III-N層201之頂部上提供間隔物層202之第二步驟904。間隔物層202包含氮化鋁。在基板100之頂部上提供磊晶III-N半導體層堆疊200之方法步驟進一步包含與第二步驟904相連之在間隔物層202之頂部上提供擴散阻障層203之第三步驟905，其中擴散阻障層203包含氮化鎵且其中擴散阻障層203之厚度低於1nm。在基板100之頂部上提供磊晶III-N半導體層堆疊200之方法步驟進一步包含與第三步驟905相連之在該擴散阻障層203之頂部上提供第二主動III-N層204且與其直接接觸之第四步驟906，其中該第二主動III-N層204包含氮化鋁銦，藉此在該第一主動III-N層201與該第二主動III-N層204之間形成二維電子氣體20。根據視情況而選用之範例性實施例，使用在725℃至825℃範圍內之表面溫度以在間隔物層之頂部上提供擴散阻障層203之方法步驟。根據視情況而選用之另一範例性實施例，方法進一步包含在閘極區域400中提供與第二主動III-N層204直接接觸之閘極觸點401的步驟。
圖5說明根據本發明之高電子遷移率電晶體2之範例性實施例。高電子遷移率電晶體2包含基板100及基板100之頂部上之磊晶III-N半導體層堆疊200。根據替代性實施例，磊晶III-N半導體層堆疊包含生長於基板與第一主動III-N層之間的磊晶生長緩衝層。磊晶III-N半導體層堆疊200包含第一主動III-N層201、生長於第一主動III-N層201之頂部上之間隔物層202、生長於間隔物層202之頂部上之擴散阻障層203及生長於擴散阻障層203之頂部上之第二主動III-N層204。第二主動III-N層204包含氮化鋁銦。二維電子氣體20形成於第一主動III-N層201與第二主動III-N層204之間。擴散阻障層203包含氮化鎵且擴散阻障層203之厚度低於1nm。視情況，擴散阻障層203為單層。根據視情況而選用之範例性實施例，第一主動III-N層201包含氮化鎵。間隔物層202包含氮化鋁。根據視情況而選用之範例性實施例，間隔物層202小於2nm厚。根據視情況而選用之範例性實施例，半導體結構1進一步包含形成於第二主動III-N結構204之頂部上之鈍化層300。根據視情況而選用之範例性實施例，鈍化層300包含氮化矽及/或氧化層。根據替代性實施例，鈍化層300包含氮化鎵。根據另一替代性實施例，鈍化層300包含氮化鎵及氮化矽。第二主動III-N層204形成於擴散阻障層203之頂部上且與其直接接觸。高電子遷移率電晶體2進一步包含在閘極區域400中與第二主動III-N層204直接接觸之閘極觸點401。
圖6說明根據本發明之高電子遷移率電晶體2之範例性實施例。高電子遷移率電晶體2包含基板100及基板100之頂部上之磊晶III-N半導體層堆疊200。根據替代性實施例，磊晶III-N半導體層堆疊包含生長於基板與第一主動III-N層之間的磊晶生長緩衝層。磊晶III-N半導體層堆疊200包含第一主動III-N層201、生長於第一主動III-N層201之頂部上之間隔物層202、生長於間隔物層202之頂部上之擴散阻障層203及生長於擴散阻障層203之頂部上之第二主動III-N層204。第二主動III-N層204包含氮化鋁銦。二維電子氣體20形成於第一主動III-N層201與第二主動III-N層204之間。擴散阻障層203包含氮化鎵且擴散阻障層203之厚度低於1nm。視情況，擴散阻障層203為單層。根據視情況而選用之範例性實施例，第一主動III-N層201包含氮化鎵。間隔物層202包含氮化鋁。根據視情況而選用之範例性實施例，間隔物層202小於2nm厚。根據視情況而選用之範例性實施例，半導體結構1進一步包含形成於第二主動III-N結構204之頂部上之鈍化層300。根據視情況而選用之範例性實施例，鈍化層300包含氮化矽及/或氧化層。根據替代性實施例，鈍化層300包含氮化鎵。根據另一替代性實施例，鈍化層300包含氮化鎵及氮化矽。第二主動III-N層204形成於擴散阻障層203之頂部上且與其直接接觸。高電子遷移率電晶體2進一步包含在閘極區域400中與第二主動III-N層204直接接觸之閘極觸點401。高電子遷移率電晶體2進一步包含在源極區域43中接觸第二主動III-N層204之源極觸點403；及/或在汲極區域44中接觸第二主動III-N層204之汲極觸點404。
圖7說明根據本發明之高電子遷移率電晶體2之範例性實施例。高電子遷移率電晶體2包含基板100及基板100之頂部上之磊晶III-N半導體層堆疊200。根據替代性實施例，磊晶III-N半導體層堆疊包含生長於基板與第一主動III-N層之間的磊晶生長緩衝層。磊晶III-N半導體層堆疊200包含第一主動III-N層201、生長於第一主動III-N層201之頂部上之間隔物層202、生長於間隔物層202之頂部上之擴散阻障層203及生長於擴散阻障層203之頂部上之第二主動III-N層204。第二主動III-N層204包含氮化鋁銦。二維電子氣體20形成於第一主動III-N層201與第二主動III-N層204之間。擴散阻障層203包含氮化鎵且擴散阻障層203之厚度低於1nm。視情況，擴散阻障層203為單層。根據視情況而選用之範例性實施例，第一主動III-N層201包含氮化鎵。間隔物層202包含氮化鋁。根據視情況而選用之範例性實施例，間隔物層202小於2nm厚。根據視情況而選用之範例性實施例，半導體結構1進一步包含形成於第二主動III-N結構204之頂部上之鈍化層300。根據視情況而選用之範例性實施例，鈍化層300包含氮化矽及/或氧化層。根據替代性實施例，鈍化層300包含氮化鎵。根據另一替代性實施例，鈍化層300包含氮化鎵及氮化矽。第二主動III-N層204形成於擴散阻障層203之頂部上且與其直接接觸。第二主動III-N層204包含在閘極區域400中部分地延伸穿過第二主動III-N層204之凹槽402。高電子遷移率電晶體2進一步包含在閘極區域400中與第二主動III-N層204直接接觸之閘極觸點401。
圖8說明根據本發明之高電子遷移率電晶體2之範例性實施例。高電子遷移率電晶體2包含基板100及基板100之頂部上之磊晶III-N半導體層堆疊200。根據替代性實施例，磊晶III-N半導體層堆疊包含生長於基板與第一主動III-N層之間的磊晶生長緩衝層。磊晶III-N半導體層堆疊200包含第一主動III-N層201、生長於第一主動III-N層201之頂部上之間隔物層202、生長於間隔物層202之頂部上之擴散阻障層203及生長於擴散阻障層203之頂部上之第二主動III-N層204。第二主動III-N層204包含氮化鋁銦。二維電子氣體20形成於第一主動III-N層201與第二主動III-N層204之間。擴散阻障層203包含氮化鎵且擴散阻障層203之厚度低於1nm。視情況，擴散阻障層203為單層。根據視情況而選用之範例性實施例，第一主動III-N層201包含氮化鎵。間隔物層202包含氮化鋁。根據視情況而選用之範例性實施例，間隔物層202小於2nm厚。根據視情況而選用之範例性實施例，半導體結構1進一步包含形成於第二主動III-N結構204之頂部上之鈍化層300。根據視情況而選用之範例性實施例，鈍化層300包含氮化矽及/或氧化層。根據替代性實施例，鈍化層300包含氮化鎵。根據另一替代性實施例，鈍化層300包含氮化鎵及氮化矽。第二主動III-N層204形成於擴散阻障層203之頂部上且與其直接接觸。第二主動III-N層204包含在閘極區域400中部分地延伸穿過第二主動III-N層204之凹槽402。高電子遷移率電晶體2進一步包含在閘極區域400中與第二主動III-N層204直接接觸之閘極觸點401。高電子遷移率電晶體2進一步包含在源極區域43中接觸第二主動III-N層204之源極觸點403；及/或在汲極區域44中接觸第二主動III-N層204之汲極觸點404。
儘管已參考特定具體實施例來說明本發明，但所屬技術領域中具有通常知識者將顯而易見，本發明不限於前述說明性之具體實施例之細節，且本發明可在不脫離其範疇之情況下實施各種改變及修改。因此，本發明具體實施例在所有方面應視為說明性而非限制性的，本發明之範疇由附隨申請專利範圍而非由前述描述表示，且因此在申請專利範圍之範疇內出現之所有改變也意欲包涵於其中。
此外，本專利申請案之讀者應理解，用詞「包含（comprising/comprise）」並不排除含有其他元素或步驟，用詞「一（a/an）」並不排除複數個，且諸如電腦系統、處理器或另一整合單元之單一元件可滿足申請專利範圍中所列舉之若干手段之功能。申請專利範圍中之任何參考符號均不應視為限制所關注之各別申請專利範圍範疇。術語「第一」、「第二」、「第三」、「a」「b」「c」及類似者，當用於描述或申請專利範圍中時引入以區分類似元素或步驟，且未必是用來描述順序或時間次序。類似地，術語「頂部」、「底部」、「上方」、「下方」及類似者出於描述目的而引入且未必表示相對位置。應理解，如此使用之術語在適當情況下可互換，且本發明之具體實施例能夠根據本發明以其他順序或以不同於上文描述或說明之方向性來操作。
1:半導體結構 2:高電子遷移率電晶體 20:二維電子氣體 43:源極區域 44:汲極區域 91:片電阻 92:圓形半徑 93:中心 94:邊緣 95:片電阻 96:片電阻 97:片電阻 98:片電阻 100:基板 200:磊晶III-N半導體層堆疊 201:第一主動III-N層 202:間隔物層 203:擴散阻障層 204:第二主動III-N層 300:鈍化層 400:閘極區域 401:閘極觸點 402:凹槽 403:源極觸點 404:汲極觸點 901:第一主要步驟 902:第二主要步驟 903:第一步驟 904:第二步驟 905:第三步驟 906:第四步驟
現將參考隨附圖式描述一些範例性實施例。 [圖1]描繪根據先前技術之半導體結構之片電阻之量測之範例性實施例。 [圖2]描繪根據本發明之半導體結構之範例性實施例。 [圖3]描繪根據本發明之半導體結構之片電阻之量測之範例性實施例。 [圖4]描繪根據本發明之用於製造半導體結構之方法之範例性實施例。 [圖5]描繪根據本發明之高電子遷移率電晶體之範例性實施例。 [圖6]描繪根據本發明之高電子遷移率電晶體之範例性實施例。 [圖7]描繪根據本發明之高電子遷移率電晶體之範例性實施例，其中第二主動III-N層包含在閘極區域中部分地延伸穿過第二主動III-N層之凹槽。 [圖8]描繪根據本發明之高電子遷移率電晶體之範例性實施例，其中第二主動III-N層包含在閘極區域中部分地延伸穿過第二主動III-N層之凹槽。
1:半導體結構
20:二維電子氣體
100:基板
200:磊晶III-N半導體層堆疊
201:第一主動III-N層
202:間隔物層
203:擴散阻障層
204:第二主動III-N層
300:鈍化層

Claims (12)

  1. 一種半導體結構（1），其包含： 基板（100）； 磊晶III-N半導體層堆疊（200），其在該基板（100）之頂部上，該磊晶III-N半導體層堆疊（200）包含： 第一主動III-N層（201）； 間隔物層（202），其在該第一主動III-N層（201）之頂部上，其中該間隔物層（202）包含氮化鋁； 擴散阻障層（203），其在該間隔物層（202）之頂部上； 第二主動III-N層（204），其在該擴散阻障層（203）之頂部上且與其直接接觸，其中該第二主動III-N層（204）包含氮化鋁銦； 在該第一主動III-N層（201）與該第二主動III-N層（204）之間具有一二維電子氣體（20）； 其中該擴散阻障層（203）包含氮化鎵；且其中該擴散阻障層（203）之一厚度低於1nm。
  2. 如請求項1之半導體結構（1），其中該擴散阻障層（203）為單層。
  3. 如請求項1或2之半導體結構（1），其中該第一主動III-N層（201）包含氮化鎵。
  4. 如請求項1或2之半導體結構（1），其中該間隔物層（202）之厚度低於2nm。
  5. 如請求項1或2之半導體結構（1），其中該半導體結構（1）進一步包含在該第二主動III-N層（204）之頂部上之鈍化層（300）。
  6. 如請求項5之半導體結構（1），其中該鈍化層（300）包含氮化矽及/或氧化層。
  7. 一種高電子遷移率電晶體（2），其包含如前述請求項1-6中任一項之半導體結構（1），其中該高電子遷移率電晶體（2）進一步包含在閘極區域（400）中與該第二主動III-N層（204）直接接觸之閘極觸點（401）。
  8. 如請求項7之高電子遷移率電晶體（2），其中該第二主動III-N層（204）包含在該閘極區域（400）中部分地延伸穿過該第二主動III-N層（204）之凹槽（402）。
  9. 如請求項7或8之高電子遷移率電晶體（2），其中該高電子遷移率電晶體（2）進一步包含： 源極觸點（403），其在源極區域（43）中接觸該第二主動III-N層（204）；及/或 汲極觸點（404），其在汲極區域（44）中接觸該第二主動III-N層（204）。
  10. 一種用於製造半導體結構（1）之方法，其中該方法包含以下步驟： 提供基板（100）； 在該基板（100）之頂部上提供磊晶III-N半導體層堆疊（200）；其中提供該磊晶III-N半導體層堆疊（200）包含以下步驟： 提供第一主動III-N層（201）； 在該第一主動III-N層（201）之頂部上提供間隔物層（202），其中該間隔物層（202）包含氮化鋁； 在該間隔物層（202）之頂部上提供擴散阻障層（203），其中該擴散阻障層（203）包含氮化鎵；且其中該擴散阻障層（203）之厚度低於1nm； 在該擴散阻障層（203）之頂部上提供第二主動III-N層（204）且與其直接接觸；其中該第二主動III-N層（204）包含氮化鋁銦； 藉此在該第一主動III-N層（201）與該第二主動III-N層（204）之間形成二維電子氣體。
  11. 一種用於製造高電子遷移率電晶體（2）之方法，其中該方法包含以下步驟： 提供基板（100）； 在該基板（100）之頂部上提供磊晶III-N半導體層堆疊（200）；其中提供該磊晶III-N半導體層堆疊（200）包含以下步驟： 提供第一主動III-N層（201）； 在該第一主動III-N層（201）之頂部上提供間隔物層（202），其中該間隔物層（202）包含氮化鋁； 在該間隔物層（202）之頂部上提供擴散阻障層（203），其中該擴散阻障層（203）包含氮化鎵；且其中該擴散阻障層（203）之厚度低於1nm； 在該擴散阻障層（203）之頂部上提供第二主動III-N層（204）且與其直接接觸；其中該第二主動III-N層（204）包含氮化鋁銦； 藉此在該第一主動III-N層（201）與該第二主動III-N層（204）之間形成二維電子氣體；及 在閘極區域（400）中提供與該第二主動III-N層（204）直接接觸之閘極觸點（401）。
  12. 如請求項10或11之方法，其中使用在725℃至825℃之範圍內之表面溫度以在該間隔物層（202）之頂部上提供該擴散阻障層（203）。
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