TWI843015B - 插槽連通性測試裝置及其測試方法 - Google Patents
插槽連通性測試裝置及其測試方法 Download PDFInfo
- Publication number
- TWI843015B TWI843015B TW110134467A TW110134467A TWI843015B TW I843015 B TWI843015 B TW I843015B TW 110134467 A TW110134467 A TW 110134467A TW 110134467 A TW110134467 A TW 110134467A TW I843015 B TWI843015 B TW I843015B
- Authority
- TW
- Taiwan
- Prior art keywords
- signal
- slot
- retimer chip
- motherboard
- retimer
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 112
- 238000010998 test method Methods 0.000 title claims abstract description 19
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 31
- 229910052737 gold Inorganic materials 0.000 claims description 31
- 239000010931 gold Substances 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 6
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 3
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 3
- 101100012902 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FIG2 gene Proteins 0.000 description 3
- 101100233916 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KAR5 gene Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000827703 Homo sapiens Polyphosphoinositide phosphatase Proteins 0.000 description 1
- 102100023591 Polyphosphoinositide phosphatase Human genes 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/08—Locating faults in cables, transmission lines, or networks
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本發明提供一種插槽連通性測試裝置及其測試方法，所述裝置包括電路板、重定時器晶片、連接端以及回傳模組；連接端係用於插接待測主機板的插槽；重定時器晶片的信號發送端子與信號接收端子分別與連接端電連接，信號接收端子接收待測主機板發送的輸出信號，信號發送端子經由重定時器晶片和連接端向待測主機板發送測試信號；回傳模組用於將信號接收端子接收的輸出信號回傳到信號發送端子，以使得信號發送端子向待測主機板發送測試信號。本發明通過將重定時器晶片的信號接收端子接收的信號通過外部鏈路或晶片內部，回傳到重定時器晶片的信號發送端子，實現對主機板上插槽的連通性測試，大大降低了主機板的生產測試成本。
Description
本發明涉及資訊安全的技術領域，特別是涉及一種插槽連通性測試裝置及其測試方法。
主機板廠商的主機板上會有很多外部設備互連匯流排插槽(PCIe Slot)，對於新生產的主機板來說，外部設備互連匯流排插槽在焊接時候可能會有虛焊，需要進行物理連接的連通性測試，測試外部設備互連匯流排插槽網路的連通性，來保證主機板生產品質。
目前，在進行主機板網路連通性測試時，需要為主機板添加一些複雜的專用測試設備，例如網卡，GPU卡等插在外部設備互連匯流排插槽中進行測試驗證，由於專用測試設備價格較高，導致測試成本高，而且使用專用測試設備整個測試過程較複雜，耗時較長，測試效率低。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種插槽連通性測試裝置及其測試方法，用於解決現有技術中測試主機板上用於外部設備互連的匯流排插槽的連通性時測試成本高、測試效率低的問題。
為實現上述目的及其他相關目的，本發明提供一種插槽連通性測試裝置，所述插槽連通性測試裝置包括一電路板、一重定時器晶片(也稱Retimer晶片)、一連接端以及一回傳模組；所述連接端裝設於所述電路板一側，係用於插接待測主機板的插槽；所述重定時器晶片裝設於所述電路板上，所述重定時器晶片的信號發送端子與信號接收端子分別與所述連接端電連接，所述信號接收端子接收待測主機板發送的輸出信號，所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號；所述回傳模組用於將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子，以使得所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號。
於本發明一實施例中，所述連接端為金手指組件。
於本發明一實施例中，所述金手指組件包含的金手指個數與所述待測主機板的插槽的端子個數匹配。
於本發明一實施例中，所述回傳模組為裝設於所述電路板上，並分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
於本發明一實施例中，所述回傳模組包括與所述電路板相連的控制板和裝設於所述控制板上的分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
於本發明一實施例中，所述回傳電路包括一端與所述重定時器晶片的信號接收端子相連，另一端與所述重定時器晶片的信號發送端子相連的回傳電阻模組。
於本發明一實施例中，所述回傳模組位於所述重定時器晶片內並通過所述重定時器晶片內的串列器/解串器將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子。
為實現上述目的及其他相關目的，本發明還提供一種插槽連通性測試方法，所述插槽連通性測試方法應用於插槽連通性測試裝置；所述插槽連通性測試裝置包括一電路板、一重定時器晶片、一連接端以及一回傳模組，所述重定時器晶片具有信號接收端子和信號發送端子；所述插槽連通性測試方法包括以下步驟：在所述連接端插接待測主機板的插槽時，通過重定時器晶片的信號接收端子從待測主機板接收輸出信號；基於所述回傳模組將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子；所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號。
於本發明一實施例中，所述連接端為金手指組件。
於本發明一實施例中，所述金手指組件包含的金手指個數與所述待測主機板的插槽的端子個數匹配。
於本發明一實施例中，所述回傳模組為裝設於所述電路板上，並分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
於本發明一實施例中，所述回傳模組包括與所述電路板相連的控制板和裝設於所述控制板上的分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
於本發明一實施例中，所述回傳電路包括一端與所述重定時器晶片的信號接收端子相連，另一端與所述重定時器晶片的信號發送端子相連的回傳電阻模組。
於本發明一實施例中，所述回傳模組位於所述重定時器晶片內並通過所述重定時器晶片內的串列器/解串器將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子。
如上所示，本發明的一種插槽連通性測試裝置及其測試方法通過將成本低廉的重定時器晶片的信號接收端子接收的信號通過外部鏈路或晶片內部，回傳到重定時器晶片的信號發送端子，不需要專用的測試設備就能實現對主機板上插槽的連通性測試，大大降低了主機板的生產測試成本。
100:插槽連通性測試裝置
110:電路板
120:連接端
130:重定時器(Retimer)晶片
140:回傳模組
141:控制板
142:回傳電路
200:主機板
210:待測主機板的插槽
220:中央處理器
S100~S300:步驟
圖1顯示為本發明的插槽連通性測試裝置通過外部鏈路進行回傳時的一種結構示意圖；圖2顯示為本發明的插槽連通性測試裝置通過外部鏈路進行回傳時的另一種結構示意圖；圖3顯示為本發明的插槽連通性測試裝置通過內部鏈路進行回傳時的一種結構示意圖；圖4顯示為本發明的插槽連通性測試裝置應用於主機板的插槽測試時的應用示意圖；圖5顯示為本發明的插槽連通性測試方法於一實施例中的流程圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。需說明的是，在不衝突的情況下，以下實施例及實施例中的特徵可以相互組合。
需要說明的是，以下實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
本實施例的目的在於提供一種插槽連通性測試裝置100及其測試方法，用於解決現有技術中測試主機板上用於外部設備互連的匯流排插槽的連通性時測試成本高、測試效率低的問題。
以下將詳細闡述本實施例的插槽連通性測試裝置100及其測試方法的原理及實施方式，使本領域技術人員不需要創造性勞動即可理解本發明的插槽連通性測試裝置100及其測試方法。
實施例1
如圖1所示，本實施例提供一種插槽連通性測試裝置100，所述插槽連通性測試裝置100包括電路板110，重定時器晶片130，連接端120以及回傳模組140。
於本實施例中，所述連接端120裝設於所述電路板110一側，用於插接待測主機板的插槽210。
具體地，於本實施例中，所述連接端120為金手指組件。
其中，所述金手指組件包含的金手指個數與所述待測主機板的插槽210的端子個數匹配，即根據所述待測主機板的插槽210的導電端子的數量確定所述插槽連通性測試裝置100中連接端120的金手指個數。
於本實施例中，所述待測主機板的插槽210優選但不限於PCIe插槽。
根據待測主機板的插槽210的輸出信號定義所述金手指組件的各個金手指。例如，所述待測主機板通過插槽輸出的輸出信號包括PCIe信號和時鐘重定信號以及I2C信號，對應的金手指組件定義對應的金手指從所述待測主機板的插槽210接收PCIe信號和時鐘重定信號以及I2C信號。
於本實施例中，所述重定時器晶片130裝設於所述電路板110上，所述重定時器晶片130的信號發送端子與信號接收端子分別與所述連接端120電連接，所述信號接收端子接收待測主機板發送的輸出信號，所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號。
其中，重定時器晶片130採用信號調理技術來提升信號完整性，增加高速信號的有效傳輸距離。重定時器晶片130採用業界主流封裝，其功耗、傳輸時延等關鍵性能指標領先其它測試晶片，並且重定時器晶片130支援SRIS(具有獨立擴展頻譜時鐘架構的分離式參考時鐘)和重定時器級聯等應用。所述重定時器晶片130可與PCIe插槽通信，例如，所述重定時器晶片130符合PCIe 4.0規範、PCIe 5.0規範、或符合未來PCIe標準規範。相比現有技術中的專用測試設備網卡，GPU卡等，所述重定時器晶片130具有價格低廉的優勢。所以通過本
實施例的重定時器晶片130對待測主機板的插槽210進行連通性測試，可以大大降低主機板的生產測試成本。
在所述金手指組件插接到待測主機板的插槽210中時，從所述待測主機板的插槽210接收PCIe信號和時鐘重定信號以及I2C信號等輸出信號，然後傳入重定時器晶片130中。所述重定時器晶片130的信號接收端子接收待測主機板發送的輸出信號，並經所述回傳模組140之後，所述重定時器晶片130的信號發送端子向待測主機板發送測試信號。在所述待測主機板的中央處理器CPU)檢測到所述重定時器晶片130發送的測試信號時，即實現了測試主機板的插槽的連通性。
於本實施例中，所述回傳模組140用於將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子，以使得所述信號發送端子經由重定時器晶片130和連接端120向待測主機板發送測試信號。
於本實施例中，優選地，所述回傳模組140通過外部鏈路環回所述重定時器晶片130的信號。
圖1顯示為回傳模組140通過外部鏈路環回所述重定時器晶片130的信號的一種結構示意圖。具體地，於本實施例中，如圖1所示，所述回傳模組140設置在所述電路板110外部，包括與所述電路板110相連的控制板141和裝設於所述控制板141上的分別與所述重定時器晶片130的信號接收端子和所述信號發送端子相連的回傳電路142。所述控制板141用於承載所述回傳電路142，控制實現所述回傳電路142與所述電路板110的信號連接。
即所述回傳模組140通過位於所述重定時器晶片130的外部，獨立於所述重定時器晶片130的控制板141和回傳電路142將所述信號接收端子接收
的所述輸出信號回傳到所述重定時器晶片的信號發送端子，以使得所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號。在所述待測主機板的中央處理器220(CPU)檢測到所述重定時器晶片130發送的測試信號時，即實現了測試主機板的插槽的連通性。
其中，於本實施例中，所述回傳電路例如包括回傳電阻模組，所述回傳電阻模組的一端與所述重定時器晶片130的信號接收端子相連，另一端與所述重定時器晶片130的信號發送端子相連。其中，所述回傳電阻模組包括一個或多個電阻。
圖2顯示為回傳模組140通過外部鏈路環回所述重定時器晶片130的信號的另一種結構示意圖。如圖2所示，於本實施例中，所述回傳模組140裝設於所述電路板110上，所述回傳模組140包括裝設於所述電路板110上的回傳電路，所述回傳電路分別與所述重定時器晶片130的信號接收端子和所述信號發送端子相連，所述回傳電路通過所述電路板110實現與所述重定時器晶片130的信號連接。
其中，於本實施例中，所述回傳電路例如包括回傳電阻模組，所述回傳電阻模組的一端與所述重定時器晶片130的信號接收端子相連，另一端與所述重定時器晶片130的信號發送端子相連。其中，所述回傳電阻模組包括一個或多個電阻。
即本實施例中，所述回傳模組140與所述重定時器晶片130集成於一個電路板110上，所述回傳模組140位於所述重定時器晶片130的外部，獨立於所述重定時器晶片130，所述回傳模組140將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子，以使得所述信號發送端子經由
重定時器晶片130和連接端120向待測主機板發送測試信號。在所述待測主機板的中央處理器(CPU)檢測到所述重定時器晶片130發送的測試信號時，即實現了測試主機板的插槽的連通性。
此外，所述回傳模組140也可以通過所述重定時器晶片130的內部鏈路環回所述重定時器晶片130的信號。
圖3顯示為回傳模組140通過所述重定時器晶片130內部鏈路環回所述重定時器晶片130的信號的一種結構示意圖。如圖3所示，所述回傳模組140位於所述重定時器晶片130內並通過所述重定時器晶片130內的串列器/解串器SERDES(SERializer/DESerializer)將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子。
其中，SERDES在發送端多路低速並行信號被轉換成高速串列信號，經過傳輸媒體(光纜或銅線)，最後在接收端將高速串列信號重新轉換成低速並行信號。
所述重定時器晶片130內部具有串列器/解串器，本實施例的回傳模組140在重定時器晶片內部利用串列器/解串器可以將信號轉換的功能將所述重定時器晶片130信號接收端子接收的所述輸出信號經重定時器晶片內部的串列器/解串器處理後，回傳到所述重定時器晶片的信號發送端子，以使得所述信號發送端子經由連接端120向待測主機板發送測試信號。在所述待測主機板的中央處理器220(CPU)檢測到所述重定時器晶片130發送的測試信號時，即實現了測試主機板的插槽的連通性。
為使本領域技術人員進一步理解本實施例的插槽連通性測試裝置100，以下對本實施例的插槽連通性測試裝置100的使用過程進行說明。
如圖4所示，主機板200具有多個插槽：插槽1……插槽N；本實施例的插槽連通性測試裝置100每次測試一個插槽的連通性，若多個插槽同時測試，可以在每一個插槽中插接一個本實施例的插槽連通性測試裝置100。
在插槽連通性測試裝置100的金手指組件插接到插槽中時，所述金手指組件從所述主機板200的插槽接收PCIe信號和時鐘重定信號以及I2C信號等輸出信號，然後傳入插槽連通性測試裝置100的重定時器晶片。所述重定時器晶片的信號接收端子接收主機板200發送的輸出信號，並經所述回傳模組之後，所述重定時器晶片的信號發送端子向主機板200發送測試信號。在所述主機板200的中央處理器220(CPU)檢測到所述重定時器晶片發送的測試信號時，即實現了測試主機板200的插槽的連通性。
所以本實施例的插槽連通性測試裝置100利用成本低廉的重定時器晶片，將重定時器晶片的信號接收端子接收的信號通過外部鏈路或晶片內部，回傳到重定時器晶片的信號發送端子，實現對主機板200上插槽的連通性測試，有效降低了主機板200的生產測試成本。
實施例2
本實施例提供一種插槽連通性測試方法，所述插槽連通性測試方法應用於本申請的插槽連通性測試裝置；所述插槽連通性測試裝置包括電路板，重定時器晶片，連接端以及回傳模組，所述重定時器晶片具有信號接收端子和信號發送端子；如圖5所示，所述插槽連通性測試方法包括以下步驟：步驟S100，在所述連接端插接待測主機板的插槽時，通過重定時器晶片的信號接收端子從待測主機板接收輸出信號；
步驟S200，基於所述回傳模組將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子；步驟S300，所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號。
於本實施例中，所述連接端為金手指組件。
其中，所述金手指組件包含的金手指個數與所述待測主機板的插槽的端子個數匹配，即根據所述待測主機板的插槽的導電端子的數量確定所述插槽連通性測試裝置中連接端的金手指個數。
根據待測主機板的插槽的輸出信號定義所述金手指組件的各個金手指。例如，所述待測主機板通過插槽輸出的輸出信號包括PCIe信號和時鐘重定信號以及I2C信號，對應的金手指組件定義對應的金手指從所述待測主機板的插槽接收PCIe信號和時鐘重定信號以及I2C信號。
於本實施例中，所述回傳模組為裝設於所述電路板上，並分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
於本實施例中，所述回傳模組包括與所述電路板相連的控制板和裝設於所述控制板上的分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
於本實施例中，所述回傳電路包括一端與所述重定時器晶片的信號接收端子相連，另一端與所述重定時器晶片的信號發送端子相連的回傳電阻模組。
於本實施例中，所述回傳模組位於所述重定時器晶片內並通過所述重定時器晶片內的串列器/解串器將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子。
其中，本實施例中回傳模組的結構和功能與實施例1中回傳模組140的結構和功能相同，所述重定時器晶片的結構和功能與實施例1中重定時器晶片130的結構和功能相同，實施例間相同的部分不再贅述。
綜上所述，本發明的一種插槽連通性測試裝置及其測試方法通過將成本低廉的重定時器晶片的信號接收端子接收的信號通過外部鏈路或晶片內部，回傳到重定時器晶片的信號發送端子的方式，不需要專用的測試設備就能實現對主機板上插槽的連通性測試，大大降低了主機板的生產測試成本。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
100:插槽連通性測試裝置
110:電路板
120:連接端
130:重定時器(Retimer)晶片
140:回傳模組
141:控制板
142:回傳電路
210:待測主機板的插槽
Claims (14)
- 一種插槽連通性測試裝置，其中，所述插槽連通性測試裝置包括一電路板、一重定時器晶片、一連接端以及一回傳模組；所述連接端裝設於所述電路板一側，係用於插接待測主機板的插槽；所述重定時器晶片裝設於所述電路板上，所述重定時器晶片的信號發送端子與信號接收端子分別與所述連接端電連接，所述信號接收端子接收待測主機板發送的輸出信號，所述信號發送端子向待測主機板發送測試信號；所述回傳模組用於通過所述重定時器晶片內的串列器/解串器將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子，以使得所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號；所述重定時器晶片的所述信號接收端子與所述信號發送端子分別與所述回傳模組的輸入端和輸出端電連接，所述測試信號是經過所述回傳模組回傳的輸出信號。
- 如請求項1的插槽連通性測試裝置，其中：所述連接端為金手指組件。
- 如請求項2的插槽連通性測試裝置，其中：所述金手指組件包含的金手指個數與所述待測主機板的插槽的端子個數匹配。
- 如請求項1的插槽連通性測試裝置，其中：所述回傳模組為裝設於所述電路板上，並分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
- 如請求項1的插槽連通性測試裝置，其中：所述回傳模組設置在所述電路板外部，包括與所述電路板相連的控制板和裝設於所述控制板上的分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
- 如請求項4或5的插槽連通性測試裝置，其中：所述回傳電路包括一端與所述重定時器晶片的信號接收端子相連，另一端與所述重定時器晶片的信號發送端子相連的回傳電阻模組。
- 如請求項1的插槽連通性測試裝置，其中：所述回傳模組位於所述重定時器晶片內。
- 一種插槽連通性測試方法，其中：所述插槽連通性測試方法應用於插槽連通性測試裝置；所述插槽連通性測試裝置包括電路板，重定時器晶片，連接端以及回傳模組，所述重定時器晶片具有信號接收端子和信號發送端子，所述重定時器晶片的所述信號接收端子與所述信號發送端子分別與所述回傳模組的輸入端和輸出端電連接，所述測試信號是經過所述回傳模組回傳的輸出信號；所述插槽連通性測試方法包括以下步驟：在所述連接端插接待測主機板的插槽時，通過重定時器晶片的信號接收端子從待測主機板接收輸出信號；基於所述回傳模組通過所述重定時器晶片內的串列器/解串器，將所述信號接收端子接收的所述輸出信號回傳到所述重定時器晶片的信號發送端子；所述信號發送端子經由所述重定時器晶片和所述連接端向待測主機板發送測試信號。
- 如請求項8的插槽連通性測試方法，其中：所述連接端為金手指組件。
- 如請求項9的插槽連通性測試方法，其中：所述金手指組件包含的金手指個數與所述待測主機板的插槽的端子個數匹配。
- 如請求項8的插槽連通性測試方法，其中：所述回傳模組為裝設於所述電路板上，並分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
- 如請求項8的插槽連通性測試方法，其中：所述回傳模組包括與所述電路板相連的控制板和裝設於所述控制板上的分別與所述重定時器晶片的信號接收端子和所述信號發送端子相連的回傳電路。
- 如請求項11或12的插槽連通性測試方法，其中：所述回傳電路包括一端與所述重定時器晶片的信號接收端子相連，另一端與所述重定時器晶片的信號發送端子相連的回傳電阻模組。
- 如請求項8的插槽連通性測試方法，其中：所述回傳模組位於所述重定時器晶片內。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011518296.8A CN114646838A (zh) | 2020-12-21 | 2020-12-21 | 一种插槽连通性测试装置及测试方法 |
| CN202011518296.8 | 2020-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202225970A TW202225970A (zh) | 2022-07-01 |
| TWI843015B true TWI843015B (zh) | 2024-05-21 |
Family
ID=81991531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110134467A TWI843015B (zh) | 2020-12-21 | 2021-09-15 | 插槽連通性測試裝置及其測試方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114646838A (zh) |
| TW (1) | TWI843015B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115967658A (zh) * | 2022-12-23 | 2023-04-14 | 浪潮(山东)计算机科技有限公司 | 一种ccix信号测试方法、装置及其介质 |
| CN116643208A (zh) * | 2023-06-25 | 2023-08-25 | 深圳市芯瞳半导体技术有限公司 | 一种高速传输链路检测装置 |
| CN117112477B (zh) * | 2023-08-02 | 2024-05-28 | 成都电科星拓科技有限公司 | 一种PCIe Retimer验证的归一化实现方法 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101276304A (zh) * | 2007-03-30 | 2008-10-01 | 鸿富锦精密工业（深圳）有限公司 | Pcie 测试卡 |
| CN101566962A (zh) * | 2008-04-22 | 2009-10-28 | 辉达公司 | 外围组件连接快速扩充系统一致性测试板与方法 |
| CN103294576A (zh) * | 2012-02-29 | 2013-09-11 | 鸿富锦精密工业（深圳）有限公司 | 插槽测试方法及系统 |
| US20160365155A1 (en) * | 2015-06-14 | 2016-12-15 | Ardent Storage, Inc. | Initial enumeration of empty endpoint slots using endpoint emulation |
| US20160377679A1 (en) * | 2013-12-26 | 2016-12-29 | Intel Corporation | Interconnect retimer enhancements |
| TW201821988A (zh) * | 2016-12-13 | 2018-06-16 | 英業達股份有限公司 | 適用於擴充電路板中ngff插槽的測試系統 |
| CN108255652A (zh) * | 2017-12-29 | 2018-07-06 | 曙光信息产业(北京)有限公司 | 一种信号测试装置 |
| US20180267850A1 (en) * | 2015-09-26 | 2018-09-20 | Intel Corporation | In-band margin probing on an operational interconnect |
| US20190042380A1 (en) * | 2018-01-08 | 2019-02-07 | Debendra Das Sharma | Cross-talk generation in a multi-lane link during lane testing |
| CN109818886A (zh) * | 2018-12-07 | 2019-05-28 | 华为技术有限公司 | 一种配置均衡参数的方法及装置 |
| CN109901045A (zh) * | 2017-12-08 | 2019-06-18 | 英业达科技有限公司 | 电路板的连接器插槽引脚导通检测系统及其方法 |
| CN111338872A (zh) * | 2020-02-28 | 2020-06-26 | 苏州浪潮智能科技有限公司 | 一种pcie设备参数的自动化测试方法及系统 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1324850C (zh) * | 2003-12-04 | 2007-07-04 | 中兴通讯股份有限公司 | 一种用于数字用户线接入模块核心板的测试方法 |
| CN100370765C (zh) * | 2005-03-16 | 2008-02-20 | 华为技术有限公司 | 测试使用光模块的单板电接口的方法及装置 |
| CN101359307B (zh) * | 2007-08-03 | 2010-12-08 | 英业达股份有限公司 | Sas信道的测试装置及其测试方法 |
| CN101127650B (zh) * | 2007-09-29 | 2010-06-02 | 中兴通讯股份有限公司 | 一种单板生产测试的方法及测试背板 |
| CN101488842B (zh) * | 2009-02-27 | 2011-12-28 | 华为技术有限公司 | 信号环回方法、串并/并串转化器、芯片及印制电路板 |
| CN102999411A (zh) * | 2011-09-19 | 2013-03-27 | 鸿富锦精密工业（深圳）有限公司 | Qsfp接口测试方法及系统 |
| CN103631688B (zh) * | 2013-12-05 | 2017-03-08 | 迈普通信技术股份有限公司 | 一种测试接口信号的方法及系统 |
| CN104699580A (zh) * | 2015-03-20 | 2015-06-10 | 浪潮集团有限公司 | 一种sas存储板卡的环回测试方法及装置 |
| CN105843718A (zh) * | 2016-04-05 | 2016-08-10 | 浪潮电子信息产业股份有限公司 | 一种测试板卡、管理卡测试系统和方法 |
| CN106301549A (zh) * | 2016-09-30 | 2017-01-04 | 成都新易盛通信技术股份有限公司 | 一种基于qsfp28封装的100g环回模块 |
| CN109428778B (zh) * | 2017-08-24 | 2020-11-17 | 龙芯中科技术有限公司 | 主板网络连通性测试方法及装置 |
| CN109684252B (zh) * | 2017-10-18 | 2022-08-09 | 深圳市中兴微电子技术有限公司 | 一种终端芯片 |
-
2020
- 2020-12-21 CN CN202011518296.8A patent/CN114646838A/zh active Pending
-
2021
- 2021-09-15 TW TW110134467A patent/TWI843015B/zh active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101276304A (zh) * | 2007-03-30 | 2008-10-01 | 鸿富锦精密工业（深圳）有限公司 | Pcie 测试卡 |
| CN101566962A (zh) * | 2008-04-22 | 2009-10-28 | 辉达公司 | 外围组件连接快速扩充系统一致性测试板与方法 |
| CN103294576A (zh) * | 2012-02-29 | 2013-09-11 | 鸿富锦精密工业（深圳）有限公司 | 插槽测试方法及系统 |
| US20160377679A1 (en) * | 2013-12-26 | 2016-12-29 | Intel Corporation | Interconnect retimer enhancements |
| US20160365155A1 (en) * | 2015-06-14 | 2016-12-15 | Ardent Storage, Inc. | Initial enumeration of empty endpoint slots using endpoint emulation |
| US20180267850A1 (en) * | 2015-09-26 | 2018-09-20 | Intel Corporation | In-band margin probing on an operational interconnect |
| TW201821988A (zh) * | 2016-12-13 | 2018-06-16 | 英業達股份有限公司 | 適用於擴充電路板中ngff插槽的測試系統 |
| CN109901045A (zh) * | 2017-12-08 | 2019-06-18 | 英业达科技有限公司 | 电路板的连接器插槽引脚导通检测系统及其方法 |
| CN108255652A (zh) * | 2017-12-29 | 2018-07-06 | 曙光信息产业(北京)有限公司 | 一种信号测试装置 |
| US20190042380A1 (en) * | 2018-01-08 | 2019-02-07 | Debendra Das Sharma | Cross-talk generation in a multi-lane link during lane testing |
| CN109818886A (zh) * | 2018-12-07 | 2019-05-28 | 华为技术有限公司 | 一种配置均衡参数的方法及装置 |
| CN111338872A (zh) * | 2020-02-28 | 2020-06-26 | 苏州浪潮智能科技有限公司 | 一种pcie设备参数的自动化测试方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202225970A (zh) | 2022-07-01 |
| CN114646838A (zh) | 2022-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI843015B (zh) | 插槽連通性測試裝置及其測試方法 | |
| US6362974B1 (en) | Stacked processor construction and a method for producing same | |
| US7962808B2 (en) | Method and system for testing the compliance of PCIE expansion systems | |
| CN209489030U (zh) | 主控机箱和电力电子控制系统 | |
| US8898365B2 (en) | Micro-link high-bandwidth chip-to-chip bus | |
| US20110210803A1 (en) | Differential circuit and layout method for the same | |
| CN111984486B (zh) | 一种cpu网络接口性能测试板卡、测试系统及测试方法 | |
| CN112231161B (zh) | 多芯片调试方法及多芯片调试装置 | |
| CN108255652B (zh) | 一种信号测试装置 | |
| CN106654728B (zh) | 一种连接器及通信设备 | |
| CN111538689B (zh) | 两端异构的多通道pcie转接卡 | |
| CN115168262A (zh) | 标卡连接系统和服务器 | |
| CN214278926U (zh) | 一种中央处理器物理信号电气特性测试装置及系统 | |
| CN1955943A (zh) | 高速外围部件互连总线接口测试治具 | |
| CN214176363U (zh) | 系统级仿真加速器验证环境用pcie设备板卡扩展连接装置 | |
| CN110688340A (zh) | Usb集成电路 | |
| CN213092297U (zh) | 一种cpu网络接口性能测试板卡及测试系统 | |
| CN114116584B (zh) | 接口板卡、用户设备及cpu的测试系统 | |
| CN211628236U (zh) | 一种PCIE Slimline连接器的带宽配置装置 | |
| CN211046939U (zh) | 通信模块测试装置 | |
| CN103365368A (zh) | 硬盘连接装置 | |
| CN221899549U (zh) | 多芯片互联装置、主板及电子设备 | |
| CN100518436C (zh) | 高速印刷电路板中传输线的布线架构 | |
| CN100478934C (zh) | 利用线上电容器的高速存储模块 | |
| CN219085413U (zh) | 一种pc内嵌式的ate设备 |