CN211628236U - 一种PCIE Slimline连接器的带宽配置装置 - Google Patents

Abstract

本实用新型涉及服务器技术领域，提供一种PCIE Slimline连接器的带宽配置装置，包括主板和PCIE分板，主板上设有PCH和第一X8 Slimline连接器，PCIE分板与主板连接，PCIE分板上设有第二X8 Slimline连接器和PCIE插槽，第二X8 Slimline连接器和PCIE插槽之间设置虚位电阻以实现不同带宽的配置，最大程度的满足不同客户的需求。

Description

一种PCIE Slimline连接器的带宽配置装置

技术领域

本实用新型属于服务器技术领域，尤其涉及一种PCIE Slimline连接器的带宽配置装置。

背景技术

伴随云计算应用的发展，信息化逐渐覆盖到社会的各个领域，对于服务器的性能以及应用的灵活性的要求也在不断增加。对于服务器来讲，互联技术是服务器最基本的一个技术，随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽，而PCIE正是服务器上应用最广泛也最为灵活的一种高速差分总线。PCIE总线使用端到端的连接方式，在一条PCIE链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIE总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIE总线使用的层次结构与网络协议栈较为类似。PCIE总线发展到今天，已经从1.0的2.5GT速率增加到了如今5.0的32GT，除了速率的增加，PCIE在主板的上应用也越来越广泛。PCIE总线在主板上最常用的方式是通过slimline连接器接高速互联线缆到device端，这种slimline作为标准的X8连接器，可以单独配置为X8带宽，也可以通过两个组合配置为X16的带宽，当然，也可以将一个X8分解配置为X4X4的带宽，从而可以满足不同PCIE带宽设备的需求。

目前，PCIE带宽配置的方法比较单一，也就是主板的上slimline只能配置为某一种带宽，例如，主板上有slimline0～slimline3，我们如果将slimline0～1配置为X16的带宽，slimline2配置为X8带宽，slimline3配置为X4X4,那么我们在应用的时候就会被限制成这样固定的连接方式，而不能按照设备的带宽去灵活的配置这些slimline的带宽。

实用新型内容

针对现有技术中的缺陷，本实用新型提供了一种PCIE Slimline连接器的带宽配置装置，旨在解决现有技术中PCIE带宽配置的方法比较单一的问题。

本实用新型所提供的技术方案是：一种PCIE Slimline连接器的带宽配置装置，包括主板，所述主板上设有PCH和第一X8 Slimline连接器，所述PCH与所述第一X8 Slimline连接器连接，所述PCIE Slimline连接器的带宽配置装置还包括与所述第一X8 Slimline连接器连接的PCIE分板；

所述PCIE分板上设有第二X8 Slimline连接器和PCIE插槽，所述第二X8 Slimline连接器的针脚BW_ID0、针脚BW_ID1分别与所述PCIE插槽的针脚BW_ID0、针脚BW_ID1对应连接，所述第二X8 Slimline连接器的针脚BW_ID0与所述PCIE插槽的针脚BW_ID0之间的线路上有第三电路节点，所述第二X8Slimline连接器的针脚BW_ID1与所述PCIE插槽的针脚BW_ID1之间的线路上有第四电路节点，所述第三电路节点、第四电路节点引出的线路分别接地和与3.3V电压端连接，所述第三电路节点、第四电路节点与所述接地端之间的线路上分别设有第一下拉虚位电阻R3和第二下拉虚位电阻R4，所述第三电路节点、第四电路节点与所述3.3V电压端之间的线路上分别设有第一上拉虚位电阻R5和第二上拉虚位电阻R6，所述第一下拉虚位电阻R3、第二下拉虚位电阻R4、第一上拉虚位电阻R5和第二上拉虚位电阻R6的在位状态的组合与所述PCIE插槽的不同带宽相匹配。

作为一种改进的方案，所述PCH的针脚BW_ID0、针脚BW_ID1分别与所述第一X8Slimline连接器针脚BW_ID0、针脚BW_ID1对应连接。

作为一种改进的方案，所述PCH的针脚BW_ID0与所述第一X8 Slimline连接器的针脚BW_ID0之间的线路上设有第一电路节点，所述PCH的针脚BW_ID1与所述第一X8 Slimline连接器的针脚BW_ID1之间的线路上设有第二电路节点，所述第一电路节点和第二电路节点引出的线路分别串接下拉电阻R1和下拉电阻R2后接地，所述第一电路节点和第二电路节点引出的另一条线路分别与3.3V电压端连接。

作为一种改进的方案，当所述第三电路节点、第四电路节点与所述接地端之间的线路上设置的第一下拉虚位电阻R3和第二下拉虚位电阻R4在位时，所述PCIE插槽上匹配的是X16带宽的设备。

作为一种改进的方案，当所述第三电路节点、第四电路节点与所述3.3V电压端之间的线路上设置的第一上拉虚位电阻R5和第二上拉虚位电阻R6在位时，所述PCIE插槽上匹配的是X4带宽的设备。

作为一种改进的方案，当所述第三电路节点与所述接地端之间的第一下拉虚位电阻R3、所述第四电路节点与所述3.3V电压端之间第二上拉虚位电阻R6在位时，所述PCIE插槽上匹配的是X8带宽的设备。

在本实用新型中，PCIE Slimline连接器的带宽配置装置包括主板和PCIE分板，主板上设有PCH和第一X8 Slimline连接器，PCIE分板与主板连接，PCIE分板上设有第二X8Slimline连接器和PCIE插槽，第二X8 Slimline连接器和PCIE插槽之间设置虚位电阻以实现不同带宽的配置，最大程度的满足不同客户的需求。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。

图1是本实用新型提供的PCIE Slimline连接器的带宽配置装置的结构示意图；

图2至图4是本实用新型提供PCIE Slimline连接器的带宽配置装置的实现示意图。

具体实施方式

下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的、技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。

图1示出了本实用新型提供的PCIE Slimline连接器的带宽配置装置的结构示意图，为了便于说明，图中仅给出了与本实用新型相关的部分。

PCIE Slimline连接器的带宽配置装置包括主板，所述主板上设有PCH和第一X8Slimline连接器，所述PCH与所述第一X8 Slimline连接器连接，所述PCIE Slimline连接器的带宽配置装置还包括与所述第一X8 Slimline连接器连接的PCIE分板；

所述PCIE分板上设有第二X8 Slimline连接器和PCIE插槽，所述第二X8 Slimline连接器的针脚BW_ID0、针脚BW_ID1分别与所述PCIE插槽的针脚BW_ID0、针脚BW_ID1对应连接，所述第二X8 Slimline连接器的针脚BW_ID0与所述PCIE插槽的针脚BW_ID0之间的线路上有第三电路节点，所述第二X8Slimline连接器的针脚BW_ID1与所述PCIE插槽的针脚BW_ID1之间的线路上有第四电路节点，所述第三电路节点、第四电路节点引出的线路分别接地和与3.3V电压端连接，所述第三电路节点、第四电路节点与所述接地端之间的线路上分别设有第一下拉虚位电阻R3和第二下拉虚位电阻R4，所述第三电路节点、第四电路节点与所述3.3V电压端之间的线路上分别设有第一上拉虚位电阻R5和第二上拉虚位电阻R6，所述第一下拉虚位电阻R3、第二下拉虚位电阻R4、第一上拉虚位电阻R5和第二上拉虚位电阻R6的在位状态的组合与所述PCIE插槽的不同带宽相匹配，其中，图1中第一下拉虚位电阻R3、第二下拉虚位电阻R4、第一上拉虚位电阻R5和第二上拉虚位电阻R6用虚线表示。

在该实施例中，如图1所示，PCH的针脚BW_ID0、针脚BW_ID1分别与所述第一X8Slimline连接器针脚BW_ID0、针脚BW_ID1对应连接；

该PCH的针脚BW_ID0与所述第一X8 Slimline连接器的针脚BW_ID0之间的线路上设有第一电路节点，所述PCH的针脚BW_ID1与所述第一X8 Slimline连接器的针脚BW_ID1之间的线路上设有第二电路节点，所述第一电路节点和第二电路节点引出的线路分别串接下拉电阻R1和下拉电阻R2后接地，所述第一电路节点和第二电路节点引出的另一条线路分别与3.3V电压端连接。

在本实用新型中，第二X8 Slimline连接器和PCIE插槽之间设置虚位电阻以实现不同带宽的配置，下述给出三种具体的实现：

(1)当所述第三电路节点、第四电路节点与所述接地端之间的线路上设置的第一下拉虚位电阻R3和第二下拉虚位电阻R4在位时，所述PCIE插槽上匹配的是X16带宽的设备，如图2所示；

(2)当所述第三电路节点、第四电路节点与所述3.3V电压端之间的线路上设置的第一上拉虚位电阻R5和第二上拉虚位电阻R6在位时，所述PCIE插槽上匹配的是X4带宽的设备，如图3所示；

(3)当所述第三电路节点与所述接地端之间的第一下拉虚位电阻R3、所述第四电路节点与所述3.3V电压端之间第二上拉虚位电阻R6在位时，所述PCIE插槽上匹配的是X8带宽的设备，如图4所示。

在本实用新型中，将PCIE BW ID的配置放到了PCIE分板上，主板上采用默认下拉的方式，这样通过配置PCIE分板上的PCIE带宽，就可以在主板的同一个slimline连接器上接任意的一种PCIE带宽设备。

在本实用新型中，PCIE Slimline连接器的带宽配置装置包括主板和PCIE分板，主板上设有PCH和第一X8 Slimline连接器，PCIE分板与主板连接，PCIE分板上设有第二X8Slimline连接器和PCIE插槽，第二X8 Slimline连接器和PCIE插槽之间设置虚位电阻以实现不同带宽的配置，最大程度的满足不同客户的需求。

以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims (6)

1.一种PCIE Slimline连接器的带宽配置装置，包括主板，所述主板上设有PCH和第一X8 Slimline连接器，所述PCH与所述第一X8 Slimline连接器连接，其特征在于，所述PCIESlimline连接器的带宽配置装置还包括与所述第一X8 Slimline连接器连接的PCIE分板；

所述PCIE分板上设有第二X8 Slimline连接器和PCIE插槽，所述第二X8 Slimline连接器的针脚BW_ID0、针脚BW_ID1分别与所述PCIE插槽的针脚BW_ID0、针脚BW_ID1对应连接，所述第二X8 Slimline连接器的针脚BW_ID0与所述PCIE插槽的针脚BW_ID0之间的线路上有第三电路节点，所述第二X8Slimline连接器的针脚BW_ID1与所述PCIE插槽的针脚BW_ID1之间的线路上有第四电路节点，所述第三电路节点、第四电路节点引出的线路分别接地和与3.3V电压端连接，所述第三电路节点、第四电路节点与接地端之间的线路上分别设有第一下拉虚位电阻R3和第二下拉虚位电阻R4，所述第三电路节点、第四电路节点与所述3.3V电压端之间的线路上分别设有第一上拉虚位电阻R5和第二上拉虚位电阻R6，所述第一下拉虚位电阻R3、第二下拉虚位电阻R4、第一上拉虚位电阻R5和第二上拉虚位电阻R6的在位状态的组合与所述PCIE插槽的不同带宽相匹配。

2.根据权利要求1所述的PCIE Slimline连接器的带宽配置装置，其特征在于，所述PCH的针脚BW_ID0、针脚BW_ID1分别与所述第一X8 Slimline连接器针脚BW_ID0、针脚BW_ID1对应连接。

3.根据权利要求2所述的PCIE Slimline连接器的带宽配置装置，其特征在于，所述PCH的针脚BW_ID0与所述第一X8 Slimline连接器的针脚BW_ID0之间的线路上设有第一电路节点，所述PCH的针脚BW_ID1与所述第一X8Slimline连接器的针脚BW_ID1之间的线路上设有第二电路节点，所述第一电路节点和第二电路节点引出的线路分别串接下拉电阻R1和下拉电阻R2后接地，所述第一电路节点和第二电路节点引出的另一条线路分别与3.3V电压端连接。

4.根据权利要求1所述的PCIE Slimline连接器的带宽配置装置，其特征在于，当所述第三电路节点、第四电路节点与所述接地端之间的线路上设置的第一下拉虚位电阻R3和第二下拉虚位电阻R4在位时，所述PCIE插槽上匹配的是X16带宽的设备。

5.根据权利要求1所述的PCIE Slimline连接器的带宽配置装置，其特征在于，当所述第三电路节点、第四电路节点与所述3.3V电压端之间的线路上设置的第一上拉虚位电阻R5和第二上拉虚位电阻R6在位时，所述PCIE插槽上匹配的是X4带宽的设备。

6.根据权利要求1所述的PCIE Slimline连接器的带宽配置装置，其特征在于，当所述第三电路节点与所述接地端之间的第一下拉虚位电阻R3、所述第四电路节点与所述3.3V电压端之间第二上拉虚位电阻R6在位时，所述PCIE插槽上匹配的是X8带宽的设备。

Images