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TWI842855B - 半導體裝置 - Google Patents

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TWI842855B
TWI842855B TW109108242A TW109108242A TWI842855B TW I842855 B TWI842855 B TW I842855B TW 109108242 A TW109108242 A TW 109108242A TW 109108242 A TW109108242 A TW 109108242A TW I842855 B TWI842855 B TW I842855B
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insulator
bit line
conductor
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齋藤聖矢
八窪裕人
大貫達也
長塚修平
Original Assignee
日商半導體能源研究所股份有限公司
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Publication date
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Abstract

提供一種新穎的半導體裝置。該半導體裝置包括具有將矽基板用於通道的多個電晶體的驅動電路以及具有將金屬氧化物用於通道的多個電晶體的第一電晶體層及第二電晶體層。第一電晶體層及第二電晶體層設置在矽基板上。第一電晶體層包括具有第一電晶體及第一電容器的第一記憶單元。第一電晶體與第一局部位元線電連接。第二電晶體層包括其閘極與第一局部位元線電連接的第二電晶體及與第二電晶體電連接的第一校正電路。第一校正電路與第一全局位元線電連接。第一校正電路具有使第二電晶體的閘極保持對應於第二電晶體的臨界電壓的電壓的功能。

Description

半導體裝置
本說明書說明半導體裝置等。
在本說明書中，半導體裝置是指利用半導體特性的裝置並是指包含半導體元件(電晶體、二極體、光電二極體等)的電路及具有該電路的裝置等。另外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片、封裝中容納有晶片的電子構件。另外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
作為可用於電晶體的半導體，金屬氧化物受到關注。被稱為“IGZO”等的In-Ga-Zn氧化物是多元系金屬氧化物的典型例子。藉由對IGZO的研究，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline)結構及nc(nanocrystalline)結構(例如，非專利文獻1)。
報告了通道形成區域中包含金屬氧化物半導體的電晶體(下面有時稱為“氧化物半導體電晶體”或“OS電晶體”)具有極小的關態電流(例如，非專利文獻1、2)。使用OS電晶體的各種半導體裝置(例如，非專利文獻3、4)被製造。
可以將OS電晶體的製程列入習知的Si電晶體的CMOS製程，並且OS電晶體可以層疊於Si電晶體。例如，在專利文獻1中公開了多個包括OS電晶體的記憶單元陣列的層層疊於設置有Si電晶體的基板上的結構。
[專利文獻]
[專利文獻1]美國專利申請公開第2012/0063208號說明書
[非專利文獻]
[非專利文獻1]S.Yamazaki et al.，“Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics，”Jpn.J.Appl.Phys.，vol.53，04ED18 (2014).
[非專利文獻2]K.Kato et al.，“Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material，Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201 (2012).
[非專利文獻3]S.Amano et al.，“Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency，“SID Symp. Dig. Papers，vo1.41，pp.626-629 (2010).
[非專利文獻4]T.Ishizu et al.，“Embedded Oxide Semiconductor Memories：A Key Enabler for Low-Power ULSI，”ECS Tran.，vol.79，pp.149-156 (2017).
本發明的一個實施方式的目的之一是提供一種具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠減少製造成本的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中實現低功耗化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠實現裝置的小型化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中被讀出的資料的可靠性優異的具有新穎結構的半導體裝置等。
多個目的的描述不妨礙互相目的的存在。本發明的一個實施方式並不需要實現所例示的所有目的。此外，上述列舉的目的以外的目的是從本說明書等的記載自然得知的，而這種目的有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種半導體裝置，包括：具有將矽基板用於通道的多個電晶體的驅動電路；以及具有將金屬氧化物用於通道的多個電晶體的第一電晶體層及第二電晶體層，其中，第一電晶體層及第二電晶體層設置於矽基板上，第一電晶體層包括具有第一電晶體及第一電容器的第一記憶單元，第一電晶體與第一局部位元線電連接，第二電晶體層包括其閘極與第一局部位元線電連接的第二電晶體及與第二電晶體電連接的第一校正電路，第一校正電路與第一全局位元線電連接，並且，第一校正電路具有使第二電晶體的閘極保持對應於第二電晶體的臨界電壓的電壓的功能。
本發明的一個實施方式是一種半導體裝置，包括：具有將矽基板用於通道的多個電晶體的驅動電路；以及層疊地設置有多個電晶體層的元件層，其中，元件層包括具有將金屬氧化物用於通道的多個電晶體的第一電晶體層及第二電晶體層，第一電晶體層及第二電晶體層設置於矽基板上，第一電晶體層包括具有第一電晶體及第一電容器的第一記憶單元，第一電晶體與第一局部位元線電連接，第二電晶體層包括其閘極與第一局部位元線電連接的第二電晶體及與第二電晶體電連接的第一校正電路，第一校正電路與第一全局位元線電連接，並且，第一校正電路具有使第二電晶體的閘極保持對應於第二電晶體的臨界電壓的電壓的功能。
在本發明的一個實施方式的半導體裝置中，第一局部位元線較佳為在垂直或大致垂直於矽基板的表面的方向上設置。
在本發明的一個實施方式的半導體裝置中，第一全局位元線較佳為具有使第一校正電路和驅動電路電連接的功能。
在本發明的一個實施方式的半導體裝置中，第一全局位元線較佳為在垂直或大致垂直於矽基板的表面的方向上設置。
在本發明的一個實施方式的半導體裝置中，金屬氧化物較佳為包含In、Ga及Zn。
在本發明的一個實施方式的半導體裝置中，較佳的是，第一校正電路包括第三電晶體至第五電晶體，第三電晶體具有控制第二電晶體的閘極和第二電晶體的源極和汲極中的一個之間的導通狀態的功能，第四電晶體具有控制第二電晶體的源極和汲極中的另一個和被供應用來使電流流過第二電晶體的電位的佈線之間的導通狀態的功能，第五電晶體具有控制第二電晶體的源極和汲極中的一個和第一全局位元線之間的導通狀態的功能。
在本發明的一個實施方式的半導體裝置中，第一電晶體較佳為在進行校正工作的期間被處於非導通狀態。
在本發明的一個實施方式的半導體裝置中，較佳的是，包括第二記憶單元、第二局部位元線、第二校正電路、第二全局位元線、第五電晶體、第六電晶體及第七電晶體，其中驅動電路包括電連接到被用作位元線對的第一位元線及第二位元線的感測放大器，第二記憶單元與第二局部位元線電連接，第二局部位元線與第二校正電路電連接，第二校正電路與第二全局位元線電連接，第五電晶體具有控制第一位元線和第一全局位元線之間的導通狀態的功能，第六電晶體具有控制第二位元線和第二全局位元線之間的導通狀態的功能，並且第七電晶體具有控制第一全局位元線和第二全局位元線之間的導通狀態的功能。
在本發明的一個實施方式的半導體裝置中，第五電晶體至第七電晶體較佳為將金屬氧化物用於通道的電晶體。
注意，本發明的其他實施方式記載於下面所述的實施方式中的說明及圖式中。
本發明的一個實施方式可以提供一種具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠減少製造成本的具有新穎結構的半導體 裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中實現低功耗化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中能夠實現裝置的小型化的具有新穎結構的半導體裝置等。另外，本發明的一個實施方式可以提供一種在被用作利用極小的關態電流的記憶體裝置的半導體裝置中被讀出的資料的可靠性優異的具有新穎結構的半導體裝置等。
多個效果的記載不妨礙彼此的效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。在本發明的一個實施方式中，上述之外的目的、效果及新穎的特徵可從本說明書中的描述及圖式自然得知。
BL2:佈線
SL2:佈線
SW0:信號
SW1:信號
SW2:信號
T11:時間
T12:時間
T13:時間
T14:時間
T15:時間
T16:時間
T17:時間
T18:時間
T19:時間
10:半導體裝置
10A:半導體裝置
10B:半導體裝置
10C:半導體裝置
10E:半導體裝置
20:元件層
20_M:元件層
20_1:元件層
30:電晶體層
30A:電晶體層
30B:電晶體層
31:電晶體
32:電晶體
33:電晶體
34:電晶體
35:校正電路
36:電路
36_pre:電路
40:電晶體層
41_k:電晶體層
41_1:電晶體層
41_2:電晶體層
42:記憶單元
43:電晶體
44:電容器
49:電晶體層
49_k:電晶體層
49_1:電晶體層
50:矽基板
51:控制電路
52:開關電路
52_1:電晶體
52_2:電晶體
53:預充電電路
53_1:電晶體
53_3:電晶體
54:預充電電路
54_1:電晶體
54_3:電晶體
55:感測放大器
55_1:電晶體
55_2:電晶體
55_3:電晶體
55_4:電晶體
61:控制邏輯電路
62:行驅動電路
63:列驅動電路
64:輸出電路
70:記憶單元陣列
71:行解碼器
72:字線驅動電路
80:週邊電路
81:列解碼器
82:預充電電路
83:放大電路
84:電路
90:電晶體層
91:記憶單元
92:電晶體
93:電晶體
94:電容器
97:電晶體
98:電晶體
99:電晶體
100:記憶體裝置
110:期間
111:工作
112:工作
113:工作
114:工作
115:工作
120:期間
120_1:期間
120_2:期間
121:工作
121A:工作
122:工作
123:工作
123A:工作
124:工作
125:工作
125A:工作
130:期間
131:工作
132:工作
133:工作
134:工作
135:工作
140:期間
141:工作
142:工作
144:電容器
200:電晶體
200M:電晶體
200T:電晶體
205:導電體
205a:導電體
205b:導電體
211:絕緣體
212:絕緣體
214:絕緣體
216:絕緣體
222:絕緣體
224:絕緣體
230:氧化物
230a:氧化物
230b:氧化物
230c:氧化物
240:導電體
240a:導電體
240b:導電體
241:絕緣體
241a:絕緣體
241b:絕緣體
242:導電體
242a:導電體
242b:導電體
243:氧化物
243a:氧化物
243b:氧化物
246:導電體
246a:導電體
246b:導電體
250:絕緣體
260:導電體
260a:導電體
260b:導電體
272:絕緣體
273:絕緣體
274:絕緣體
275:絕緣體
276:導電體
277:絕緣體
278:導電體
279:絕緣體
280:絕緣體
282:絕緣體
283:絕緣體
284:絕緣體
287:絕緣體
290:導電體
292:容量元件
292A:容量元件
292B:容量元件
294:導電體
295:絕緣體
296:絕緣體
297:導電體
298:絕緣體
299:導電體
300:電晶體
311:半導體基板
313:半導體區域
314a:低電阻區域
314b:低電阻區域
315:絕緣體
316:導電體
411:元件層
413:電晶體層
413_m:電晶體層
413_1:電晶體層
415:記憶體器件層
415_n:記憶體器件層
415_p:記憶體器件層
415_p-1:記憶體器件層
415_1:記憶體器件層
415_3:記憶體器件層
415_4:記憶體器件層
420:記憶體器件
420A:記憶體器件
420B:記憶體器件
422:區域
424:導電體
426:導電體
428:導電體
430:導電體
432:記憶單元
433:記憶單元
434:記憶單元
435:記憶單元
470:記憶體單元
470_m:記憶體單元
470_1:記憶體單元
700:電子構件
702:印刷電路板
704:電路板
711:模子
712:連接盤
713:電極焊盤
714:線
730:電子構件
731:插板
732:封裝基板
733:電極
735:半導體裝置
820:週邊電路
901:邊界區域
902:邊界區域
7100:機器人
7120:飛行物
7140:掃地機器人
7160:汽車
7200:TV裝置
7210:智慧手機
7220:PC
7230:PC
7232:鍵盤
7233:顯示器裝置
7240:遊戲機
7260:遊戲機
7262:控制器
7300:掃地機器人
圖1是示出半導體裝置的結構例子的方塊圖。
圖2A、圖2B是示出半導體裝置的結構例子的方塊圖及電路圖。
圖3A、圖3B、圖3C是說明半導體裝置的工作的圖。
圖4A、圖4B是示出半導體裝置的結構例子的流程圖及電路圖。
圖5A、圖5B是示出半導體裝置的結構例子的流程圖及電路圖。
圖6A、圖6B是示出半導體裝置的結構例子的電路圖。
圖7是示出半導體裝置的結構例子的流程圖。
圖8A、圖8B是示出半導體裝置的結構例子的流程圖及電路圖。
圖9A、圖9B是示出半導體裝置的結構例子的流程圖及電路圖。
圖10A、圖10B是示出半導體裝置的結構例子的示意圖。
圖11是示出半導體裝置的結構例子的示意圖。
圖12A、圖12B是示出半導體裝置的結構例子的電路圖。
圖13A、圖13B是示出半導體裝置的結構例子的方塊圖及電路圖。
圖14A、圖14B是示出半導體裝置的結構例子的方塊圖。
圖15A、圖15B、圖15C、圖15D是說明半導體裝置的結構例子的電路圖。
圖16A、圖16B是說明半導體裝置的結構例子的電路圖。
圖17是說明半導體裝置的結構例子的電路圖。
圖18是說明半導體裝置的結構例子的時序圖。
圖19A、圖19B、圖19C是說明半導體裝置的結構例子的電路圖及時序圖。
圖20是說明半導體裝置的結構例子的時序圖。
圖21是示出半導體裝置的結構例子的剖面示意圖。
圖22A、圖22B是示出半導體裝置的結構例子的剖面示意圖。
圖23A、圖23B、圖23C是示出半導體裝置的結構例子的剖面示意圖。
圖24是示出半導體裝置的結構例子的剖面示意圖。
圖25是示出半導體裝置的結構例子的剖面示意圖。
圖26A、圖26B、圖26C是示出半導體裝置的結構例子的俯視圖及剖面示意圖。
圖27A、圖27B、圖27C、圖27D是說明半導體裝置的結構例子的俯視圖。
圖28A、圖28B、圖28C分別是說明IGZO的結晶結構的分類的圖、說明石英玻璃的XRD光譜的圖、說明結晶IGZO的XRD光譜的圖。
圖29是說明半導體裝置的結構例子的方塊圖。
圖30是示出半導體裝置的結構例子的示意圖。
圖31A、圖31B是說明電子構件的一個例子的示意圖。
圖32是示出電子裝置的例子的圖。
本發明的選擇圖為圖2B。
下面，參照圖式對實施方式進行說明。注意，本發明的一個實施方式不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明的一個實施方式不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
注意，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加的。因此，該序數詞不限制組件的個數。此外， 該序數詞不限制組件的順序。另外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被設為“第二”所指的組件。此外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被省略。
在圖式中，有時使用同一符號表示同一要素或具有相同功能的要素、同一材質的要素或同時形成的要素，並有時省略重複說明。
在本說明書中，有時將電源電位VDD簡稱為電位VDD、VDD等。其他組件(例如，信號、電壓、電路、元件、電極及佈線等)也是同樣的。
另外，在多個要素使用同一符號並且需要區別它們時，有時對符號附加“_1”，“_2”，“[n]”，“[m，n]”等用於識別的符號。例如，將第二佈線GL表示為佈線GL[2]。
實施方式1
參照圖1至圖18說明作為本發明的一個實施方式的半導體裝置的結構例子。
注意，半導體裝置是利用半導體特性的裝置，也是包括半導體元件(電晶體、二極體、光電二極體等)的電路、包括該電路的裝置。在本實施方式中說明的半導體裝置可以被用作利用關態電流極小的電晶體的記憶體裝置。
圖1示出說明半導體裝置10的剖面結構的示意圖的方塊圖。
半導體裝置10在矽基板50上包括多個元件層20_1至20_M(M是自然數)。元件層20_1至20_M各包括電晶體層30及電晶體層40。電晶體層40由多個電晶體層41_1至41_k(k是2以上的自然數)構成。
在圖1所示的示意圖中，為說明各結構的配置而規定z軸方向。z軸方 向是指垂直於或大致垂直於矽基板50的表面的方向。注意，“大致垂直”是指以85°以上且95°以下的角度配置的狀態。為了便於理解，有時將z軸方向稱為垂直方向。矽基板50的表面對應於由規定為垂直於或大致垂直於z軸方向的方向的x軸、y軸形成的表面。為了便於理解，有時將x軸方向稱為縱深方向，而將y軸方向稱為水平方向。
由多個電晶體層41_1至41_k構成的電晶體層40中的各電晶體層包括多個記憶單元(未圖示)。各記憶單元包括電晶體及電容器。注意，電容器有時被稱為電容元件。另外，元件層是指設置有電容器或電晶體等元件的層，也是包括導電體、半導體、絕緣體等的構件的層。
注意，各電晶體層41_1至41_k所包括的記憶單元也可以被稱為將通道形成區域中包含氧化物半導體的電晶體(下面，被稱為OS電晶體)用於記憶體的DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)。因為該記憶單元可以由一個電晶體及一個電容元件構成，所以可以實現記憶體的高密度化。此外，藉由使用OS電晶體，可以延長資料的保持期間。
藉由在本發明的一個實施方式的結構中使用包括OS電晶體的記憶單元，在關閉時流過源極和汲極間的洩漏電流(以下稱為關態電流)極少，因此可以利用該特性來將對應於所希望的電壓的電荷保持在連接於源極和汲極中的另一個的電容器中。換言之，在記憶單元中，可以長時間保持已寫入的資料。因此，可以降低更新資料的頻率，而實現低功耗化。
加上，在使用OS電晶體的記憶單元中，藉由電荷的充電或放電，可以進行資料的改寫及讀出，由此實質上能夠無限地進行資料的寫入及讀出。使用OS電晶體的記憶單元因為沒有磁力記憶體或電阻式記憶體等引起的原子級的結構的變化，所以具有良好的改寫耐性。另外，使用OS電晶體的記憶單元即使像快閃記憶體那樣地進行反復改寫工作也沒有起因於電子俘獲中心的增加而導致的不穩定性。
另外，使用OS電晶體的記憶單元可以自由地配置在設有通道形成區域中包含矽的電晶體(以下稱為Si電晶體)的矽基板上等，因此容易進行集成化。另外，OS電晶體可以利用與Si電晶體同樣的製造裝置製造，因此可 以以低成本製造。
另外，OS電晶體在除了閘極電極、源極電極及汲極電極之外還加有背閘極電極的情況下，可以成為4端子的半導體元件。可以構成為根據施加到閘極電極或背閘極電極的電壓可以獨立地控制流過源極和汲極間的信號的輸入輸出的電路網。因此，可以與LSI相同地進行電路設計。加上，OS電晶體具有在高溫環境下比Si電晶體優越的電特性。明確而言，即使在125℃以上且150℃以下的高溫下，通態電流與關態電流的比率也大，因此可以進行良好的切換工作。
電晶體層30具有可以對選自電晶體層40所包括的多個記憶單元中之一個記憶單元進行資料寫入及讀出的功能。
電晶體層30包括用來進行資料讀出的讀出用電晶體及具有資料寫入、資料讀出及被讀出的資料的校正的各功能的校正電路。讀出用電晶體的閘極與連接到多個記憶單元中的一個的局部位元線連接。藉由採用該結構，讀出用電晶體可以在讀出資料時增大局部位元線的微小的電位差而將其輸出到全局位元線GBL。校正電路具有使讀出用電晶體的閘極保持對應於該電晶體的臨界電壓的電位的結構。藉由採用該結構，讀出用電晶體可以減少從記憶單元讀出的資料的不均勻。
注意，局部位元線是直接連接到記憶單元的位元線。全局位元線GBL是選擇多個局部位元線中的任一個來藉由校正電路與記憶單元電連接的位元線。供應到全局位元線GBL或局部位元線的資料信號相當於寫入到記憶單元的信號或從記憶單元讀出的信號。以資料信號為具有對應於資料1或資料0的高位準或低位準的電位的二值信號進行說明。另外，資料信號也可以是三值以上的多值。
如圖1所示，電晶體層40在z軸方向上與電晶體層30層疊地設置。各元件層20_1至20_M所包括的電晶體層40被電晶體層30所包括的校正電路選擇。電晶體層30所包括的校正電路具有利用流過電晶體層30所包括的讀出用電晶體的電流量的差異來將寫入記憶單元中的資料信號轉換為全局位元線GBL的電位的變化並將其輸出到矽基板50所包括的驅動電路的功 能。此外，電晶體層30具有將由矽基板50所包括的驅動電路輸出的資料信號供應到被校正電路選擇的局部位元線的功能。
矽基板50包括用來在電晶體層30中藉由全局位元線GBL及局部位元線對被選擇的記憶單元進行資料寫入或讀出的驅動電路。驅動電路包括將矽基板50用於通道的多個Si電晶體。
在本發明的一個實施方式中，作為設置在各元件層的電晶體，使用關態電流極小的OS電晶體。因此，可以降低保持於記憶單元的資料的更新頻率，可以實現了低功耗化的半導體裝置。OS電晶體可以層疊地設置並向垂直方向上反復利用相同的製程而製造，因此能夠實現製造成本的降低。另外，在本發明的一個實施方式中，構成記憶單元的電晶體也可以不向平面方向而向垂直方向上配置來提高存儲密度，因此能夠實現裝置的小型化。另外，即使在高溫環境下，OS電晶體的電特性的變動也比Si電晶體小，因此可以實現被用作可靠性良好的記憶體裝置的半導體裝置。再者，本發明的一個實施方式藉由採用校正資料的讀出用電晶體的臨界電壓的結構，可以實現被用作被讀出的資料的可靠性優良的記憶體裝置的半導體裝置。
接著，圖2A示出相當於圖1的元件層20_1至20_M中的任一個的元件層20的方塊圖。
如圖1所示，本發明的一個實施方式中的元件層20採用在z軸方向上電晶體層30上設置有包括記憶單元的多個電晶體層40的結構。藉由採用該結構，可以縮短電晶體層30和電晶體層40的距離。當局部位元線縮短時，可以減少寄生電容。藉由在垂直方向上利用相同的製程反復製造多個電晶體層41_1至41_k，可以實現減少製造成本。
圖2B是以電路符號示出圖2A所示的元件層20中的各結構的圖。
電晶體層30包括讀出用電晶體31及校正電路35。校正電路35包括電晶體32、電晶體33及電晶體34。電晶體層41_1至41_k各包括多個記憶單元42。記憶單元42包括電晶體43及電容器44。電晶體43被用作根據連接到閘極的字線WL的控制切換局部位元線LBL和電容器44之間的導通狀態 (開啟)或非導通狀態(關閉)的開關。局部位元線LBL與電晶體31的閘極連接。字線WL利用供應到字線WL的字信號(有時被稱為信號WL)切換電晶體43的開啟或關閉。電容器44與供應固定電位的佈線CSL連接。
校正電路35所包括的各電晶體如圖2B圖示那樣地彼此連接。明確而言，電晶體33的源極和汲極中的一個與電晶體31的閘極連接。電晶體33的源極和汲極中的另一個與電晶體34的源極和汲極中的一個及電晶體31的源極和汲極中的一個連接。電晶體33的源極和汲極中的一個與電晶體31的源極和汲極中的另一個連接。電晶體32的源極和汲極中的另一個與佈線SL連接。電晶體34的源極和汲極中的另一個與全局位元線GBL連接。電晶體32、33及34被用作根據連接到閘極的信號RE、WE及MUX的控制切換源極和汲極之間的導通狀態或非導通狀態的開關。信號RE、WE及MUX都是切換被用作開關的電晶體的開啟和關閉的信號，作為一個例子可以在信號為H位準時使電晶體開啟，在L位準時使電晶體關閉。
電晶體43是上述OS電晶體。電容器44具有在被用作電極的導電體之間夾有絕緣體的結構。注意，作為構成電極的導電體，除了金屬之外還可以使用被賦予導電性的半導體層等。另外，電容器44可以配置在重疊於電晶體43的上方或下方的位置，或者構成電晶體43的半導體層或電極等的一部分可以被用作電容器44的一個電極，將在後面說明詳細內容。
電晶體31具有根據局部位元線LBL的電位使電流在電晶體31的源極和汲極之間流過的功能。在電晶體31的閘極的電位超過電晶體31的臨界電壓時，使電流在源極和汲極之間流過。
校正電路35具有控制是否使在電晶體31的源極和汲極之間流過的電流在佈線SL和全局位元線GBL之間流過的功能或將全局位元線GBL的電位傳輸到局部位元線LBL的功能，或者具有將電晶體31的閘極電位藉由電晶體31的源極和汲極之間放電到佈線SL的功能。
電晶體層30所包括的電晶體31至34較佳為與電晶體43同樣地由OS電晶體構成。由於使用OS電晶體的構成元件層20的電晶體層30及40可以層疊地配置於包括Si電晶體的矽基板上，因此容易進行集成化。
圖3A是說明半導體裝置10的工作的圖。如圖3A所示，半導體裝置10的工作大致被分為進行將資料寫入記憶單元中的工作的期間110、進行讀出資料的校正工作的期間120、進行讀出資料的工作的期間130。
注意，半導體裝置10的工作不侷限於圖3A所示的順序。在本發明的一個實施方式中，藉由使校正電路35所包括的各電晶體關閉，可以繼續保持電晶體31的閘極所保持的電位，例如相當於電晶體31的臨界電壓的電位。因此，例如，如圖3B所示，可以在期間120和期間130之間提供在保持臨界電壓的狀態下停止工作的期間140。或者，如圖3C所示，例如藉由如期間120_1及期間120_2那樣進行期間120多次，並反復進行期間120及期間140，可以進行電晶體31的閘極所保持的電位，例如相當於電晶體31的臨界電壓的電位的更新工作。
圖4A及圖4B分別是說明期間110，亦即資料寫入工作的流程圖及電路圖。
在資料寫入工作中，首先，如圖4A所示，將信號WE及信號MUX設定為H位準，將信號WL及信號RE設定為L位準(工作111)。局部位元線LBL成為與全局位元線GBL電連接的狀態。局部位元線LBL被全局位元線GBL充電。全局位元線GBL的電壓為對應於寫入記憶單元42中的資料的電壓。
接著，如圖4A所示，將信號WL、信號WE及信號MUX設定為H位準，將信號RE設定為L位準(工作112)。局部位元線LBL成為與電容器44電連接的狀態。電容器44被局部位元線LBL充電。局部位元線LBL的電壓為對應於寫入記憶單元42中的資料的電壓。然後，記憶單元42被寫入資料(工作113)。圖4B示出工作113的示意性的工作。在圖4B中，虛線箭頭表示對應於寫入記憶單元42中的資料的電壓VDATA。此外，在圖4B中，附加有叉號的電晶體標記表示關閉狀態，沒有附加叉號的電晶體標記表示開啟狀態。
接著，如圖4A所示，將信號WE及信號MUX設定為H位準，將信號 WL、信號RE設定為L位準(工作114)。記憶單元42的電容器44保持電壓VDATA。然後，如圖4A所示，將信號WE、信號MUX、信號WL及信號RE設定為L位準(工作115)，結束資料寫入工作。此外，在進入校正工作時可以省略工作115。
圖5A、圖5B、圖6A、圖6B及圖7是說明期間120，亦即校正工作的流程圖及電路圖。
在校正工作中，首先，如圖5A所示，將信號WE及信號MUX設定為H位準，將信號WL及信號RE設定為L位準(工作121)。局部位元線LBL成為與全局位元線GBL電連接的狀態。局部位元線LBL被全局位元線GBL充電。全局位元線GBL的電壓為局部位元線LBL的預充電電壓Vpre1。然後，全局位元線GBL及局部位元線LBL被預充電(工作122：GBL，LBL預充電工作)。圖5B示出工作122的示意性的工作。在圖5B中，虛線箭頭表示寫入全局位元線GBL及局部位元線LBL的預充電Vpre1。此外，在圖5B中，附加有叉號的電晶體標記表示關閉狀態，沒有附加叉號的電晶體標記表示開啟狀態。
接著，如圖5A所示，將信號WE及信號RE設定為H位準，將信號WL及信號MUX設定為L位準(工作123)。局部位元線LBL成為藉由電晶體33、電晶體31及電晶體32與佈線SL電連接的狀態。局部位元線LBL藉由電晶體33、電晶體31及電晶體32將對應於預充電電壓Vpre1的電荷放電。而且，在局部位元線LBL的電位成為電晶體31的臨界電壓(Vth)時停止放電，臨界電壓Vth被保持於電晶體31的閘極中(工作124：臨界值校正)。佈線SL的電位較佳為局部位元線LBL可以進行放電的電位。圖6A示出工作124的示意性的工作。在圖6A中，虛線箭頭表示藉由放電從局部位元線LBL向佈線SL流過的電流。此外，在圖6A中，附加有叉號的電晶體標記表示關閉狀態，沒有附加叉號的電晶體標記表示開啟狀態。
接著，如圖5A所示，將信號WE、信號RE、信號WL及信號MUX設定為L位準(工作125)。局部位元線LBL在將佈線SL的電位設定為VSL，將電晶體31的臨界電壓設定為Vth時成為保持閘極源極間電壓Vgs為Vth的狀態(Vgs=Vth)，亦即(Vth+VSL)的狀態。圖6B示出工作125的示意性 的工作。此外，在圖6B中，附加有叉號的電晶體標記表示關閉狀態，沒有附加叉號的電晶體標記表示開啟狀態。
注意，圖5A所示的工作的流程可以採用其他的結構。例如，可以採用如圖7那樣的工作。圖7所示的流程與圖5A的不同之處是根據工作切換佈線SL的電位這一點。明確而言，在對應於工作121的工作121A及對應於工作125的工作125A中，將佈線SL設定為電位VSL0。而且，在對應於工作123的工作123A中，將佈線SL設定為大於電位VSL0的電位VSL。藉由採用該結構，即使局部位元線LBL的電位小也可以使電流流過佈線SL。
圖8A及圖8B分別是說明期間130，亦即說明資料讀出工作的流程圖及電路圖。
在資料讀出工作中，首先，如圖8A所示，將信號WL設定為H位準，將信號WE、信號MUX及信號RE設定為L位準(工作131)。根據該工作，局部位元線LBL的電位為對應於對局部位元線LBL的電壓VSL+Vth和電容器44的電壓VDATA進行電荷共用(工作132)而得到的電荷，亦即將它們加在一起的電荷的電位(VDATA+Vth+VSL)。
接著，如圖8A所示，將信號WL、信號RE及信號MUX設定為H位準，將信號WE設定為L位準(工作133)。電晶體31成為電流根據閘極的電位(VDATA+Vth+VSL)(Idata)而流過的狀態。對全局位元線GBL供應預充電電壓Vpre1並將其處於電浮動狀態。全局位元線GBL的電位根據流過電晶體31的電流Idata而從Vpre1波動(工作134)。由驅動電路讀出該波動的電壓作為電壓Vread(工作135)。圖8B圖示工作134的示意性的工作。此外，在圖8B中，附加有叉號的電晶體標記表示關閉狀態，沒有附加叉號的電晶體標記表示開啟狀態。
圖9A及圖9B分別是說明期間140，亦即休止工作的流程圖及電路圖。
在休止工作中，首先，如圖9A所示，將信號WL、信號WE、信號MUX及信號RE設定為L位準(工作141)。藉由該工作，保持局部位元線LBL的電壓(VSL+Vth)及電容器44的電壓VDATA(工作142)。圖9B圖示工作142 的示意性的工作。此外，在圖9B中，附加有叉號的電晶體標記表示關閉狀態，沒有附加叉號的電晶體標記表示開啟狀態。
圖10A示出將圖1所示的元件層20_1至20_M配置在矽基板50上的半導體裝置10的立體圖。在圖10A中示出垂直方向(z軸方向)、縱深方向(x軸方向)、水平方向(y軸方向)。
在圖10A中，用虛線表示電晶體層41_1、41_2所包括的記憶單元42。
如圖10A所示，本發明的一個實施方式的半導體裝置10層疊地設置有包括OS電晶體的電晶體層30、40。因此，半導體裝置10可以在垂直方向上反復藉由相同製程製造，從而製造成本得到減少。此外，在本發明的一個實施方式的半導體裝置10中可以藉由將包括記憶單元42的電晶體層40不在平面方向上而在垂直方向上層疊地配置來提高存儲密度，從而可以實現裝置的小型化。
此外，在圖10B中省略圖10A所示的元件層20_1至20_M所包括的各結構，而示出設置於矽基板50的各電路。圖10B示出在矽基板50中由Si電晶體構成的控制邏輯電路61、行驅動電路62、列驅動電路63及輸出電路64。實施方式4詳細地描述控制邏輯電路61、行驅動電路62、列驅動電路63及輸出電路64。
此外，圖11抽出圖10A所示的半導體裝置10的電晶體層30、41_1、41_2而圖示。圖11示出電晶體層41_1、41_2中的記憶單元所包括的電晶體43、電容器44、局部位元線LBL及字線WL。在圖11中，為了明確起見，用虛線表示局部位元線LBL。此外，在圖11中，在z軸方向上圖示穿過各電晶體層地設置的全局位元線GBL。如上所述，為了明確起見，由比其他線粗的線表示全局位元線GBL。
如圖11所示，在半導體裝置10中，連接到記憶單元所包括的電晶體43的局部位元線LBL、連接到電晶體層30的校正電路及矽基板50的全局位元線GBL在z軸方向上，亦即在垂直於矽基板50的方向上設置。藉由採用該結構可以縮短連接到各記憶單元的局部位元線LBL。因此，可以大幅 度地縮減局部位元線LBL的寄生電容，從而即使進行記憶單元所保持的資料信號的多位準也可以讀出電位。此外，本發明的一個實施方式可以讀出記憶單元所保持的資料作為電流，從而即使進行多位準也容易讀出資料。
圖12A、圖12B示出說明圖2B所示的電晶體31及校正電路35的變形例子的電路圖。圖2B所示的各電晶體為沒有背閘極電極的頂閘極結構或底閘極結構的電晶體，但是電晶體結構不侷限於此。例如，如圖12A所示，也可以採用包括與背閘極電極線BGL連接的背閘極電極的電晶體層30A。藉由採用圖12A的結構，較容易從外部控制各電晶體的臨界電壓等電特性。
或者，如圖12B所示，也可以採用包括與閘極電極連接的背閘極電極的電晶體層30B。藉由採用圖12B的結構，可以增加流過各電晶體的電流量。
說明了圖1的半導體裝置10包括一種記憶單元的情況，但是半導體裝置10也可以包括兩種以上的記憶單元。圖13A示出相當於半導體裝置10的變形例子的半導體裝置10A的方塊圖。
半導體裝置10A與半導體裝置10的不同之處是電晶體層20和電晶體層30之間設置有包括其電路結構不同的記憶單元的電晶體層90這一點。
圖13B是示出電晶體層90所包括的記憶單元的結構例子的電路圖。記憶單元91包括電晶體92、電晶體93、電容器94。
電晶體92的源極和汲極中的一個與電晶體93的閘極連接。電晶體93的閘極與電容器94的一個電極連接。電晶體92的源極和汲極中的另一個及電晶體92的源極和汲極中的一個與佈線BL2連接。電晶體93的源極和汲極中的另一個與佈線SL2連接。電容器94的另一個電極與佈線CAL電連接。在此，電晶體92的源極和汲極中的一個、電晶體93的閘極和電容器94的一個電極彼此連接的節點為節點N。
佈線CAL被用作對電容器94的另一個電極施加所指定的電位的佈線。使從記憶單元91讀出資料時的佈線CAL的電位與對記憶單元91寫入資料時的佈線CAL的電位及在記憶單元91中保持資料時的佈線CAL的電位不 同。由此，可以使從記憶單元91讀出資料時的電晶體93的外觀上的臨界電壓與在對記憶單元91寫入資料時及在記憶單元91中保持資料時的電晶體93的外觀上的臨界電壓不同。
在記憶單元91採用圖13B所示的結構的情況下，在對記憶單元91寫入資料時及在記憶單元91中保持資料時，不管寫入到記憶單元91的資料如何，電流不流過佈線SL2和佈線BL2之間。另一方面，在從記憶單元91讀出資料時，對應於在記憶單元91中保持的資料的電流流過佈線SL2和佈線BL2之間。
電晶體92、93較佳為OS電晶體。如上所述，OS電晶體的關態電流極小。因此，可以在節點N中長時間保持對應於寫入到記憶單元91的資料的電荷。換言之，在記憶單元91中，可以長時間保持已寫入的資料。因此，可以降低更新資料的頻率，而降低本發明的一個實施方式的半導體裝置的功耗。
圖13B所示的結構的記憶單元91可以被稱為將OS電晶體用於記憶體的NOSRAM(Nonvolatile Oxide Semiconductor RAM：氧化物半導體非揮發性隨機存取記憶體)。NOSRAM具有可以進行非破壞讀出的特徵。另一方面，在上述DOSRAM讀出所保持的資料時，進行破壞讀出。
半導體裝置10A可以藉由包括記憶單元91來將讀出頻率高的資料從DOSRAM寫入到NOSRAM。如上所述，NOSRAM可以進行非破壞讀出，因此可以降低更新資料的頻率。因此，可以降低本發明的一個實施方式的半導體裝置的功耗。另外，作為圖13B所示的電晶體92及電晶體93例示出包括一個閘極的電晶體，但是不侷限於此。例如，電晶體92及電晶體93中的任一個或兩個也可以是包括兩個閘極的電晶體(包括前閘極及與該前閘極相對的背閘極的電晶體)。
圖14A、圖14B示出說明圖1所示的半導體裝置10的變形例子的示意圖。
圖14A示出在圖1所示的半導體裝置10中的元件層20_1至20_M中將 電晶體層40配置於電晶體層30的下層的半導體裝置10B。圖14A所示的半導體裝置10B在電晶體層30的下層中包括具有電晶體層49_1至49_k的電晶體層49。在該結構中也可以實現讀出用電晶體的臨界電壓的校正工作。
圖14B示出在圖1所示的半導體裝置10中的元件層20_1至20_M除電晶體層40外還包括圖14A所說明的電晶體層49的半導體裝置10C。在該結構中也可以實現進行讀出用電晶體的臨界電壓的校正的工作。
圖15A及圖15B分別示出對應於圖2B等所說明的記憶單元42的電路圖及說明對應於該電路圖的電路方塊的圖。如圖15A、圖15B所示，有時在圖式等中表示記憶單元42作為方塊。
此外，圖15C及圖15D分別示出對應於圖2B等所說明的包括電晶體31及校正電路35的電晶體層30的電路圖及說明對應於該電路圖的電路方塊的圖。如圖15C、圖15D所示，有時在圖式等中表示包括電晶體31及校正電路35的電晶體層30作為電路36的方塊。
另外，圖16A示出用來控制對在矽基板50上由Si電晶體構成的記憶單元進行的資料寫入及讀出的控制電路51的電路結構例子。作為控制電路51，圖示開關電路52、預充電電路53、預充電電路54、感測放大器55、與控制電路51連接的全局位元線SA_GBL、全局位元線SA_GBLB及位元線BL、BLB。
如圖16A所示，例如，開關電路52包括n通道型電晶體52_1、52_2。電晶體52_1、52_2根據信號CSEL而切換一對全局位元線SA_GBL和全局位元線SA_GBLB與一對位元線BL和BLB的導通狀態。
如圖16A所示，預充電電路53由n通道型電晶體53_1至53_3構成。預充電電路53是用來根據信號EQ而預充電至相當於位元線BL和位元線BLB之間的電位VDD/2的中間電位VPRE的電路。
如圖16A所示，預充電電路54由p通道型電晶體54_1至54_3構成。預充電電路54是用來根據信號EQB而預充電至相當於位元線BL和位元線 BLB之間的電位VDD/2的中間電位VPRE的電路。
如圖16A所示，感測放大器55由與佈線SAP或佈線SAN連接的p通道型電晶體55_1、55_2及n通道型電晶體55_3、55_4構成。佈線SAP或佈線SAN是具有供應VDD或VSS的功能的佈線。電晶體55_1至55_4是構成反相器環路的電晶體。
圖16B示出說明對應於圖16A等所說明的控制電路51的電路方塊的圖。如圖16B所示，有時在圖式等中表示控制電路51作為方塊。
圖17是說明圖1的半導體裝置10的工作例子的電路圖。在圖17中，使用圖15A至圖15D及圖16A和圖16B所說明的電路方塊進行圖示。
如圖17所示，包括電晶體層41_k的電晶體層40包括多個記憶單元42。記憶單元與一對局部位元線LBL及局部位元線LBL_pre連接。與局部位元線LBL連接的記憶單元42被進行資料寫入或讀出。局部位元線LBL_pre被進行預充電，連接到該局部位元線LBL_pre的記憶單元繼續保持資料。
局部位元線LBL藉由電路36與全局位元線GBL電連接。局部位元線LBL_pre藉由電路36_pre與全局位元線GBLB電連接。
電晶體97被用作切換全局位元線GBL和全局位元線GBLB之間的導通狀態的開關。電晶體97的開啟或關閉可以由信號SW0切換。
電晶體98被用作切換全局位元線GBL和控制電路51一側的全局位元線SA_GBL之間的導通狀態的開關。電晶體98的開啟或關閉可以由信號SW1切換。
電晶體99被用作切換全局位元線GBLB和控制電路51一側的全局位元線SA_GBLB之間的導通狀態的開關。電晶體99的開啟或關閉可以由信號SW2切換。
此外，圖18示出說明圖17所示的電路圖的工作的時序圖。另外，在圖 18的時序圖中示出資料為H位準(data=H)及資料為L位準(data=L)的各情況下的一對全局位元線SA_GBL和全局位元線SA_GBLB、一對全局位元線GBL和全局位元線GBLB。
在圖18所示的時序圖中，時間T11至時間T13相當於資料寫入的期間。也就是說，相當於進行圖4A所說明的工作的期間。時間T13至時間T16相當於校正期間。也就是說，相當於進行圖5A所說明的工作的期間。時間T16至時間T18相當於資料讀出的期間。也就是說，相當於圖8A所說明的工作的期間。注意，信號CSEL在時間T11至T20為H位準。
在時間T11，信號MUX、信號WE為H位準。信號SW1、SW2為H位準，信號SW0為L位準。然後，藉由對佈線SAP、SAN供應電源電壓(VDD、VSS)，一對全局位元線SA_GBL和全局位元線SA_GBLB中的一個、一對全局位元線GBL和全局位元線GBLB中的一個被充電。局部位元線LBL的電位上升。將字線WL的電位設定為H位準並將供應到局部位元線LBL的電位(圖18中的H位準)寫入到記憶單元42。
在時間T12，將字線WL的電位設定為L位準。記憶單元42保持資料。
在時間T13中，將佈線SAP、SAN都設定為VDD，反轉信號EQ、EQB，將一對全局位元線SA_GBL和全局位元線SA_GBLB及一對全局位元線GBL和全局位元線GBLB都設定為H位準。局部位元線LBL_pre被預充電至H位準的電位。然後，將信號MUX設定為L位準。此外，也可以將信號WE設定為低位準。
在時間T14，將信號RE、信號WE設定為H位準。局部位元線LBL的電位及局部位元線LBL_pre的電位因藉由電晶體31的放電降低。該放電在電晶體31的閘極和源極之間的電壓成為電晶體31的臨界電壓時停止。
在時間T15，將信號WE及信號RE都設定為L位準。局部位元線LBL及局部位元線LBL_pre保持對應於電晶體31的臨界電壓的電位。再次使信號EQ、EQB反轉，停止預充電。也就是說，一對全局位元線SA_GBL和全局位元線SA_GBLB、一對全局位元線GBL和全局位元線GBLB成為電浮動 狀態。
在時間T16，將字線WL設定為H位準，進行電荷共用。局部位元線LBL的電位根據寫入記憶單元42中的資料而改變。在將H位準的資料寫入記憶單元42中時，局部位元線LBL的電位上升，在將L位準的資料寫入記憶單元42時，局部位元線LBL的電位降低。另一方面，因為在局部位元線LBL_pre中不進行利用字線WL的工作的電荷共用，所以電位不改變。
在時間T17，藉由將信號RE、信號MUX設定為H位準，根據局部位元線LBL及局部位元線LBL_pre的電位而使電流流過電路36所包括的電晶體31及電路36_pre所包括的電晶體31。由於局部位元線LBL及局部位元線LBL_pre的電位不同，所以流過電路36所包括的電晶體31的電流和流過電路36_pre所包括的電晶體31的電流有差異。該電流差與因電荷共用而改變的局部位元線LBL的電位，亦即從記憶單元42讀出的資料對應。因此，如圖18所示，記憶單元42的資料可以轉換為一對全局位元線SA_GBL和全局位元線SA_GBLB、一對全局位元線GBL和全局位元線GBLB的電位的變化量。
在時間T18，將信號RE設定為L位準。然後，對佈線SAP、SAN供應電源電壓(VDD、VSS)來使感測放大器55工作。由感測放大器55的工作確定一對全局位元線SA_GBL和全局位元線SA_GBLB的電位及一對全局位元線GBL和全局位元線GBLB的佈線對。
在時間T19，將信號SW0設定為L位準，將信號SW1設定為H位準，根據所讀出的資料切換一對全局位元線GBL和全局位元線GBLB的電位。明確而言，在資料為H位準時，一對全局位元線GBL和全局位元線GBLB的電位都被切換為H位準。此外，在資料為L位準時，一對全局位元線GBL和全局位元線GBLB的電位都被切換為L位準。藉由在這狀態下將字線WL設定為H位準，對應於所讀出的資料的邏輯的電壓可以再次被寫入記憶單元42中。
在時間20，將信號MUX、信號WL、信號WE設定為L位準。在記憶單元42中可以更新對應於所讀出的資料的邏輯的資料。
本發明的一個實施方式的半導體裝置10採用層疊有包括記憶單元42的電晶體層41_1至41_k的結構。藉由採用該結構，可以縮短局部位元線LBL並縮小記憶單元42的電容器44的電容。另一方面，在記憶單元42中還有因電晶體43的閘極和源極或汲極之間的寄生電容而產生電位波動的憂慮。
圖19A示出抽出記憶單元42所包括的電晶體43和電容器44以及局部位元線LBL的電路圖。在圖19A中，將電晶體43的閘極和源極或汲極之間的寄生電容表示為電容Ctd、Cts。
根據字線WL的電位波動，電浮動狀態的局部位元線LBL的電位產生對應於容量Ctd、Cts的電容耦合的波動。這樣對應於電容耦合的電位波動在縮短局部位元線LBL並減小記憶單元42的電容器44的電容時特別大。
圖19B示出說明該對應於電容耦合的電位波動的波形的示意圖。圖19B示出對應於圖18所示的時序圖的期間T16至T17的字線WL的電位變化的局部位元線LBL的電位及局部位元線LBL_pre的電位波動。圖19B示出寫入記憶單元42的資料為H位準(data=H)及L位準(data=L)的各情況下的局部位元線LBL的電位波動。
如上所述，由於根據本發明的一個實施方式可以縮短局部位元線LBL並減小記憶單元42的電容器44的電容，因此可以減小局部位元線LBL的寄生電容及電容器44的電容。由此，局部位元線LBL的電位波動比字線WL的電位波動劇烈。明確而言，在時間T16的電荷共用中局部位元線LBL的電位波動比字線WL的電位波動急劇(時間T16_2)。在電荷共用中，局部位元線LBL和電容器44都處於電浮動狀態，隨著字線WL的電位上升而局部位元線LBL的電位在資料為H位準及L位準時均上升。另一方面，不伴隨字線WL的電位改變的局部位元線LBL_pre的電位沒有波動。
隨著字線WL的電位上升而產生的局部位元線LBL的電位上升在時間T17導致不良現象，亦即局部位元線LBL和局部位元線LBL_pre的電位的大小關係反轉，例如，當讀出局部位元線LBL的L位準的電位時局部位元 線LBL的電位超過局部位元線LBL_pre的電位上升。
因此，字線WL較佳為採用在時間T17從H位準切換為L位準的結構。換言之，在為使電流流過電晶體31讀出資料而使電晶體34成為導通狀態的期間，電晶體43較佳為成為非導通狀態。圖19C示出說明在時間T17將字線WL的電位從H位準切換為L位準時的局部位元線LBL的電位波動的波形的示意圖。
在圖19C中，經過時間T16至T16_2之後的字線WL的電位變化及局部位元線LBL的電位及局部位元線LBL_pre的電位波動與圖19B同樣。在時間T17，將字線WL的電位從H位準切換為L位準。在時間T17，局部位元線LBL和電容器44都處於電浮動狀態，因此隨著字線WL的電位降低，而局部位元線LBL的電位在資料為H位準及L位準時均降低。另一方面，不伴隨字線WL的電位變化的局部位元線LBL_pre的電位沒有波動。藉由如此在時間T17反轉字線WL的電位，可以防止局部位元線LBL和局部位元線LBL_pre之間的電位的大小關係反轉。
藉由將圖19C的字線WL的工作應用於圖18，可以實現圖20的時序圖的工作。
本發明的一個實施方式中的包括記憶單元及校正電路的電晶體層可以讀出資料作為讀出用電晶體的臨界電壓被校正的信號。藉由採用該結構，可以提高從記憶單元讀出到驅動電路的資料的可靠性。此外，在本發明的一個實施方式的半導體裝置中，藉由在一對全局位元線之間配置多個開關，可以利用從記憶單元讀出的資料的邏輯對記憶單元再次寫入資料。
實施方式2
下面說明被用作根據本發明的一個實施方式的記憶體裝置的半導體裝置的一個例子。
圖21是示出在包括設置在半導體基板311的電路的元件層411上層疊地設置記憶體單元470(記憶體單元470_1至記憶體單元470_m：m為2以 上的自然數)的半導體裝置的例子的圖。在圖21所示的例子中，層疊有元件層411和元件層411上的多個記憶體單元470，在多個記憶體單元470中，分別設置電晶體層413(電晶體層413_1至電晶體層413_m)及各電晶體層413上的多個記憶體器件層415(記憶體器件層415_1至記憶體器件層415_n：n為2以上的自然數)。另外，作為各記憶體單元470示出電晶體層413上設有記憶體器件層415的例子，然而本實施方式不侷限於此。既可以在多個記憶體器件層415上設置電晶體層413，又可以在電晶體層413的上方及下方設置記憶體器件層415。
元件層411可以包括設置在半導體基板311的電晶體300且被用作半導體裝置的電路(有時稱為週邊電路)。作為電路的例子，可以舉出列驅動器、行驅動器、列解碼器、行解碼器、感測放大器、預充電電路、放大電路、字線驅動電路、輸出電路及控制邏輯電路等。
電晶體層413可以包括電晶體200T且被用作控制各記憶體單元470的電路。記憶體器件層415包括記憶體器件420。本實施方式所示的記憶體器件420包括電晶體200M及電容元件292。
另外，關於上述m值沒有特別的限制，然而為2以上且100以下，較佳為2以上且50以下，更佳為2以上且10以下。另外，關於上述n值，沒有特別的限制，然而為2以上且100以下，較佳為2以上且50以下，更佳為2以上且10以下。另外，關於上述m和n的積為4以上且256以下，較佳為4以上且128以下，更佳為4以上且64以下。
另外，圖21示出記憶體單元所包括的電晶體200T及電晶體200M的通道長度方向的剖面圖。
如圖21所示那樣，在半導體基板311設置電晶體300，在電晶體300上設置記憶體單元470所包括的電晶體層413及記憶體器件層415，並且在一個記憶體單元470中電晶體層413所包括的電晶體200T和記憶體器件層415所包括的記憶體器件420藉由多個導電體424電連接，電晶體300和各記憶體單元470中的電晶體層413所包括的電晶體200T藉由導電體426電連接。此外，導電體426較佳為藉由與電晶體200T的源極、汲極及閘極中 的任一個電連接的導電體428與電晶體200T電連接。導電體424較佳為設置在記憶體器件層415的各層中。另外，導電體426較佳為設置在電晶體層413及記憶體器件層415的各層中。
另外，較佳為在導電體424的側面及導電體426的側面設置抑制水或氫等雜質或氧的透過的絕緣體。將在後面說明其詳細內容。作為這種絕緣體，較佳為使用例如氮化矽、氧化鋁或氮氧化矽等。
記憶體器件420包括電晶體200M及電容元件292，電晶體200M具有與電晶體層413所包括的電晶體200T同樣的結構。另外，有時將電晶體200T及電晶體200M統稱為電晶體200。
在此，較佳為在電晶體200中將被用作氧化物半導體的金屬氧化物(以下有時稱為氧化物半導體)用於包含形成通道的區域(以下有時稱為通道形成區域)的半導體。
例如，作為氧化物半導體較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種)等金屬氧化物。另外，作為氧化物半導體較佳為使用氧化銦、In-Ga氧化物及In-Zn氧化物。注意，藉由使用銦比率高的組成的氧化物半導體，可以提高電晶體的通態電流或場效移動率等。
由於將氧化物半導體用於通道形成區域的電晶體200的非導通狀態下的洩漏電流極小，所以可以提供低功耗的半導體裝置。此外，由於氧化物半導體可以利用濺射法等形成，所以可以用於構成高集成型半導體裝置的電晶體200。
另一方面，在使用氧化物半導體的電晶體中，其電特性因氧化物半導體中的雜質及氧空位(也稱為VO：oxygen vacancy)而變動，因此該電晶體容易具有常開啟特性(該特性是指在不對閘極電極施加電壓的情況下通道也存在且電流流過電晶體)。
於是，較佳為使用雜質濃度及缺陷態密度得到減少的氧化物半導體。注意，在本說明書等中，將雜質濃度低且缺陷態密度低的情況稱為高純度本質或實質上高純度本質。
因此，較佳為儘可能減少氧化物半導體中的雜質濃度。另外，作為氧化物半導體中的雜質，例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
特別是，作為包含在氧化物半導體中的雜質的氫有時在氧化物半導體中形成氧空位。此外，氫進入氧空位中的缺陷(下面有時稱為VOH)可能會生成成為載子的電子。再者，氫的一部分可能會與鍵合於金屬原子的氧起反應而生成成為載子的電子。
因此，使用包含多量的氫的氧化物半導體的電晶體容易具有常開啟特性。此外，因為氧化物半導體中的氫因受熱、電場等作用而容易移動，所以當氧化物半導體包含多量的氫時可能會導致電晶體的可靠性降低。
由此，作為用於電晶體200的氧化物半導體，較佳為使用氫等雜質及氧空位得到減少的高純度本質的氧化物半導體。
〈密封結構〉
於是，為了抑制從外部混入的雜質，較佳為使用抑制雜質的擴散的材料(下面也稱為對雜質具有阻擋性的材料)來密封電晶體200。
注意，在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。
例如，作為具有抑制氫及氧的擴散的功能的材料，有氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。特別是，氮化矽或氮氧化矽對氫具有高阻擋性，所以較佳為被用作密封材料。
例如，作為具有俘獲並固定氫的功能的材料，有氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物等金屬氧化物。
作為具有阻擋性的層，在電晶體300和電晶體200之間較佳為設置絕緣體211、絕緣體212及絕緣體214。對絕緣體211、絕緣體212、及絕緣體214中的至少一個使用抑制氫等雜質的擴散或透過的材料，可以抑制包含在半導體基板311及電晶體300等中的氫或水等雜質擴散到電晶體200中。另外，藉由對絕緣體211、絕緣體212及絕緣體214中的至少一個使用抑制氧的透過的材料，可以抑制包含在電晶體200的通道或電晶體層413中的氧擴散到元件層411中。例如，作為絕緣體211及絕緣體212使用抑制氫或水等雜質的透過的材料，作為絕緣體214較佳為使用抑制氧的透過的材料。另外，作為絕緣體214較佳為使用具有吸收並積存氫的特性的材料。例如，作為絕緣體211及絕緣體212可以使用氮化矽及氮氧化矽等的氮化物。例如，作為絕緣體214可以使用氧化鋁、氧化鉿、氧化鎵及銦鎵鋅氧化物等的金屬氧化物。尤其較佳的是，作為絕緣體214使用氧化鋁。
另外，在電晶體層413及記憶體器件層415的側面，就是說在記憶體單元470的側面較佳為設置絕緣體287，並且在記憶體單元470的頂面較佳為設置絕緣體282。此時，絕緣體282較佳為與絕緣體287接觸，絕緣體287較佳為與絕緣體211、絕緣體212及絕緣體214中的至少一個接觸。作為絕緣體287及絕緣體282較佳為使用可用於絕緣體214的材料。
另外，較佳為以覆蓋絕緣體282及絕緣體287的方式設置絕緣體283及絕緣體284，絕緣體283較佳為與絕緣體211、絕緣體212及絕緣體214中的至少一個接觸。在圖21中，絕緣體287與絕緣體214的側面、絕緣體212的側面及絕緣體211的頂面及側面接觸，絕緣體283與絕緣體287的頂面及側面及絕緣體211的頂面接觸的例子，然而本實施方式不侷限於此。絕緣體287也可以與絕緣體214的側面及絕緣體212的頂面及側面接觸，絕緣體283也可以與絕緣體287的頂面及側面及絕緣體212的頂面接觸。作為絕緣體282及絕緣體287較佳為使用可用於絕緣體211及絕緣體212的材料。
在上述結構中，作為絕緣體287及絕緣體282較佳為使用抑制氧的透過的材料。另外，作為絕緣體287及絕緣體282更佳為使用具有俘獲並固定氫的特性的材料。藉由在與電晶體200鄰接的一側使用具有俘獲並固定氫的功能的材料，電晶體200或記憶體單元470中的氫被絕緣體214、絕緣體287 及絕緣體282俘獲並固定，因此可以降低電晶體200中的氫濃度。另外，作為絕緣體283及絕緣體284，較佳為使用抑制氫或水等雜質的透過的材料。
藉由採用上述結構，記憶體單元470由絕緣體211、絕緣體212、絕緣體214、絕緣體287、絕緣體282、絕緣體283及絕緣體284圍繞。明確而言，記憶體單元470由絕緣體214、絕緣體287及絕緣體282(有時記載為第一結構體)圍繞，記憶體單元470及第一結構體由絕緣體211、絕緣體212、絕緣體283及絕緣體284(有時記載為第二結構體)圍繞。另外，如此有時將由兩層以上的多個結構體圍繞記憶體單元470的結構稱為嵌套結構。在此，將記憶體單元470由多個結構體圍繞的情況記載為記憶體單元470被多個絕緣體密封的情況。
另外，第二結構體隔著第一結構體密封電晶體200。因此，第二結構體可以抑制存在於第二結構體外部的氫擴散到第二結構體內部(電晶體200一側)。也就是說，第一結構體可以高效地俘獲並固定存在於第二結構體的內部結構中的氫。
作為上述結構，明確而言，第一結構體可以使用氧化鋁等金屬氧化物，而第二結構體可以使用氮化矽等氮化物。更明確而言，較佳為在電晶體200和氮化矽膜之間配置氧化鋁膜。
再者，藉由適當地設定成膜條件，可以降低用於結構體的材料中的氫濃度。
一般來說，採用CVD法形成的膜的覆蓋性比採用濺射法形成的膜的覆蓋性高。另一方面，用於CVD法的化合物氣體在很多情況下包含氫，因此採用CVD法形成的膜的含氫量比採用濺射法形成的膜的含氫量多。
因此，例如，與電晶體200鄰接的膜較佳為使用其氫濃度得到降低的膜(明確而言，採用濺射法形成的膜)。另一方面，在作為抑制雜質的擴散的膜使用其覆蓋性高且其膜中的氫濃度較高的膜(明確而言，採用CVD法形成的膜)時，較佳為在電晶體200和其氫濃度較高且其覆蓋性高的膜之間配置具有俘獲並固定氫的功能且氫濃度被降低了的膜。
也就是說，作為與電晶體200鄰接地配置的膜，較佳為使用氫濃度較低的膜。另一方面，較佳為將氫濃度較高的膜與電晶體200分開配置。
作為上述結構，明確而言，在使用採用CVD法形成的氮化矽膜密封電晶體200時，較佳為在電晶體200和採用CVD法形成的氮化矽膜之間配置採用濺射法形成的氧化鋁膜。更佳的是，較佳為在採用CVD法形成的氮化矽膜和採用濺射法形成的氧化鋁膜之間配置採用濺射法形成的氮化矽膜。
另外，在採用CVD法進行成膜的情況下，也可以藉由使用不包含氫原子或氫原子含量少的化合物氣體進行成膜來降低包含在所形成的膜中的氫的濃度。
另外，較佳為在各電晶體層413和記憶體器件層415之間或各記憶體器件層415之間設置絕緣體282及絕緣體214。另外，較佳為在絕緣體282和絕緣體214之間設置絕緣體296。作為絕緣體296可以使用與絕緣體283及絕緣體284同樣的材料。另外，可以使用氧化矽或氧氮化矽。另外，可以使用公知的絕緣性材料。在此，絕緣體282、絕緣體296及絕緣體214也可以是構成電晶體200的要素。絕緣體282、絕緣體296及絕緣體214兼作電晶體200的組件，可以減少半導體裝置的製造所需的製程數量，因此是較佳的。
另外，較佳為設置在各電晶體層413和記憶體器件層415之間或在各記憶體器件層415之間的絕緣體282、絕緣體296及絕緣體214的各側面較佳為與絕緣體287接觸。藉由採用這種結構，電晶體層413及記憶體器件層415分別由絕緣體282、絕緣體296、絕緣體214、絕緣體287、絕緣體283及絕緣體284圍繞並密封。
另外，也可以在絕緣體284的周圍設置絕緣體274。另外，也可以以嵌入設置於絕緣體274、絕緣體284、絕緣體283及絕緣體211的方式形成導電體430。導電體430與電晶體300，亦即元件層411所包括的電路電連接。
另外，在記憶體器件層415中，電容元件292設置在與電晶體200M相 同的層，因此可以使記憶體器件420的高度和電晶體200M的高度相同程度因而能夠抑制各記憶體器件層415的高度過大。由此，比較容易地增加記憶體器件層415的數量。例如，也可以將由電晶體層413及記憶體器件層415構成的層層疊為100個左右。
〈電晶體200〉
參照圖22A說明可用於電晶體層413所包括的電晶體200T及記憶體器件420所包括的電晶體200M的電晶體200。
如圖22A所示那樣，電晶體200包括絕緣體216、導電體205(導電體205a及導電體205b)、絕緣體222、絕緣體224、氧化物230(氧化物230a、氧化物230b及氧化物230c)、導電體242(導電體242a、及導電體242b)、氧化物243(氧化物243a及氧化物243b)、絕緣體272、絕緣體273、絕緣體250、導電體260(導電體260a及導電體260b)。
另外，在絕緣體214上設置絕緣體216及導電體205，並且在絕緣體273上設置絕緣體280及絕緣體282。將絕緣體214、絕緣體280及絕緣體282可以看作構成電晶體200的一部分。
另外，本發明的一個實施方式的半導體裝置包括與電晶體200電連接並被用作插頭的導電體240(導電體240a及導電體240b)。另外，也可以以與被用作導電體240的側面接觸的方式設置絕緣體241(絕緣體241a及絕緣體241b)。另外，在絕緣體282及導電體240上設置有與導電體240電連接並被用作佈線的導電體246(導電體246a及導電體246b)。
另外，導電體240a及導電體240b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體240a及導電體240b可以具有疊層結構。
當導電體240採用疊層結構時，較佳為使用具有抑制水或氫等雜質及氧的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕或氧化釕等。此外，可以以單層或疊層使用具有抑制水或氫等雜質及氧的透過的功能的導電材料。藉由使用該導電材料，可以進一步減少從絕緣體280等擴散的水或氫等雜質經過導電體240a及導電體240b混入氧化物 230中。此外，可以防止添加到絕緣體280的氧被導電體240a及導電體240b吸收。
另外，作為以與導電體240的側面接觸的方式設置的絕緣體241，例如可以使用氮化矽、氧化鋁或氮氧化矽等。因為絕緣體241以與絕緣體272、絕緣體273、絕緣體280及絕緣體282接觸的方式設置，所以可以抑制來自絕緣體280等的水或氫等雜質經過導電體240a及導電體240b混入氧化物230中。特別是，氮化矽因對氫具有高阻擋性而是較佳的。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
導電體246較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，該導電體可以具有疊層結構，例如，可以具有鈦或氮化鈦與上述導電材料的疊層結構。另外，該導電體可以以嵌入設置於絕緣體的開口中的方式形成。
在電晶體200中，導電體260被用作電晶體的第一閘極，而導電體205被用作電晶體的第二閘極。此外，導電體242a及導電體242b被用作源極電極或汲極電極。
氧化物230被用作包括通道形成區域的半導體。
絕緣體250被用作第一閘極絕緣體。絕緣體222及絕緣體224被用作第二閘極絕緣體。
在此，在圖22A所示的電晶體200中，在設置於絕緣體280、絕緣體273、絕緣體272及導電體242等的開口部中隔著氧化物230c及絕緣體250自對準地形成導電體260。
也就是說，導電體260隔著氧化物230c及絕緣體250以嵌入設置於包括絕緣體280等的開口的方式形成，因此，在導電體242a和導電體242b之間的區域不需要進行導電體260的對準。
在此，較佳為在形成於絕緣體280等的開口內設置氧化物230c。因此， 絕緣體250及導電體260包括隔著氧化物230c重疊於氧化物230b和氧化物230a的疊層結構的區域。藉由採用該結構，可以連續形成氧化物230c及絕緣體250，從而可以保持氧化物230和絕緣體250的介面的清潔。因此，介面散射給載子傳導帶來的影響減少，從而電晶體200可以得到高通態電流及高頻率特性。
在圖22A所示的電晶體200中，導電體260的底面及側面與絕緣體250接觸。此外，絕緣體250的底面及側面與氧化物230c接觸。
另外，如圖22A所示，電晶體200具有絕緣體282和氧化物230c直接接觸的結構。藉由採用該結構，可以抑制絕緣體280所包含的氧向導電體260擴散。
因此，可以將絕緣體280所包含的氧藉由氧化物230c高效地供應到氧化物230a及氧化物230b，從而可以減少氧化物230a及氧化物230b中的氧空位來提高電晶體200的電特性及可靠性。
下面，說明根據本發明的一個實施方式的包括電晶體200的半導體裝置的詳細結構。
較佳為在電晶體200中將被用作氧化物半導體的金屬氧化物(下面，有時稱為氧化物半導體)用於包括通道形成區域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
例如，被用作氧化物半導體的金屬氧化物的能隙為2eV以上，較佳為2.5eV以上。藉由使用能隙較寬的金屬氧化物，可以使電晶體200的非導通狀態下的洩漏電流(關態電流)為極小。藉由採用這種電晶體，可以提供低功耗的半導體裝置。
明確而言，作為氧化物230較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物。特別是，作為元素M可以使用鋁、鎵、釔或錫。此外，作為氧化物230也可以使用In-M氧 化物、In-Zn氧化物或M-Zn氧化物。
如圖22A所示，氧化物230較佳為包括絕緣體224上的氧化物230a、氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分與氧化物230b的頂面接觸的氧化物230c。在此，較佳為以其側面與氧化物243a、氧化物243b、導電體242a、導電體242b、絕緣體272、絕緣體273及絕緣體280接觸的方式設置氧化物230c。
也就是說，氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。當在氧化物230b下設置有氧化物230a時，可以抑制雜質從形成在氧化物230a下的結構物擴散到氧化物230b。當在氧化物230b上設置有氧化物230c時，可以抑制雜質從形成在氧化物230c的上方的結構物擴散到氧化物230b。
注意，在電晶體200中，在通道形成區域及其附近層疊有氧化物230a、氧化物230b及氧化物230c的三層，但是本發明不侷限於此。例如，可以設置氧化物230b的單層、氧化物230b與氧化物230a的兩層結構、氧化物230b與氧化物230c的兩層結構或者四層以上的疊層結構。例如，也可以使氧化物230c具有兩層結構來形成四層的疊層結構。
另外，氧化物230較佳為具有各金屬原子的原子個數比互不相同的多個氧化物層的疊層結構。明確而言，用於氧化物230a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物的構成元素中的元素M的原子個數比。另外，用於氧化物230a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物230b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物230c可以使用可用於氧化物230a或氧化物230b的金屬氧化物。
明確而言，作為氧化物230a使用In：Ga：Zn=1：3：4[原子個數比]或其附近的組成、或者1：1：0.5[原子個數比]或其附近的組成的金屬氧化物，即可。
另外，作為氧化物230b，使用In：Ga：Zn=4：2：3[原子個數比]或其附近的組成、或者1：1：1[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物230b也可以使用In：Ga：Zn=5：1：3[原子個數比]或其附近的組成、或者In：Ga：Zn=10：1：3[原子個數比]或其附近的組成的金屬氧化物。另外，作為氧化物230b也可以使用In-Zn氧化物(例如，In：Zn=2：1[原子個數比]或其附近的組成、In：Zn=5：1[原子個數比]或其附近的組成、或者In：Zn=10：1[原子個數比]或其附近的組成)。另外，作為氧化物230b也可以使用In氧化物。
另外，作為氧化物230c，使用In：Ga：Zn=1：3：4[原子個數比或其附近的組成]、Ga：Zn=2：1[原子個數比]或其附近的組成、或者Ga：Zn=2：5[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物230c使用可用於氧化物230b的材料，並且以單層或疊層設置。例如，作為氧化物230c具有疊層結構時的具體例子，可以舉出In：Ga：Zn=4：2：3[原子個數比]或其附近的組成和In：Ga：Zn=1：3：4[原子個數比]或其附近的組成的疊層結構、Ga：Zn=2：1[原子個數比]或其附近的組成和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構、Ga：Zn=2：5[原子個數比]或其附近的組成和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構、以及氧化鎵和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構等。
注意，也可以使實施方式1所示的記憶單元42所包括的OS電晶體的結構和電晶體層30所包括的OS電晶體的結構不同。例如，作為設置在記憶單元42的OS電晶體所包括的氧化物230c使用In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的金屬氧化物，並且作為設置在電晶體層30的OS電晶體所包括的氧化物230c使用In：Ga：Zn=5：1：3[原子個數比]或其附近的組成、In：Ga：Zn=10：1：3[原子個數比]或其附近的組成、In：Zn=10：1[原子個數比]或其附近的組成、In：Zn=5：1[原子個數比]或其附近的組成、In：Zn=2：1[原子個數比]或其附近的組成的金屬氧化物，即可。
另外，在氧化物230b及氧化物230c中，藉由提高其銦比率，可以提高電晶體的通態電流或場效移動率等，所以是較佳的。另外，上述的附近的 組成包括所希望的原子個數比的±30%的範圍。
另外，氧化物230b也可以具有結晶性。例如，較佳為使用下述CAAC-OS(c-axis aligned crystalline oxide semiconductor)。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。此外，即使進行加熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度(所謂熱積存：thermal budget)也很穩定。
導電體205以與氧化物230及導電體260重疊的方式配置。另外，導電體205較佳為以嵌入絕緣體216中的方式設置。
在導電體205被用作閘極電極的情況下，藉由獨立地改變供應到導電體205的電位而不使其與施加到導電體260的電位聯動，可以控制電晶體200的臨界電壓(Vth)。尤其是，藉由對導電體205施加負電位，可以使電晶體200的Vth更大且可以減小關態電流。因此，與不對導電體205施加負電位時相比，在對導電體205施加負電位的情況下，可以減小對導電體260施加的電位為0V時的汲極電流。
另外，如圖22A所示，導電體205較佳為比氧化物230中的不與導電體242a及導電體242b重疊的區域大。在此，雖然未圖示，然而導電體205較佳為延伸到氧化物230的通道寬度方向上的氧化物230a及氧化物230b外側的區域。就是說，較佳為在氧化物230的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由將導電體205設置得大，可以在形成導電體205後的製程的使用電漿的處理中，有時可以緩和局部帶電(也稱為電荷積聚(charge up))。但是，本發明的一個實施方式不侷限於此。只要導電體205至少與位於導電體242a和導電體242b之間的氧化物230重疊即可。
此外，以絕緣體224的底面為標準，氧化物230a及氧化物230b和導電體260不重疊的區域中的導電體260的底面較佳為位於比氧化物230b的底面低的位置。
雖然未圖示，然而在通道寬度方向上藉由使被用作閘極的導電體260具有隔著氧化物230c及絕緣體250覆蓋通道形成區域的氧化物230b的側面及頂面的結構，容易使從導電體260產生的電場作用於形成在氧化物230b中的通道形成區域整體。因此，可以增大電晶體200的通態電流來提高頻率特性。在本說明書中，將由導電體260及導電體205的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel)結構。
導電體205a較佳為抑制水或氫等雜質及氧的透過的導電體。例如，可以使用鈦、氮化鈦、鉭或氮化鉭。此外，導電體205b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，雖然示出具有兩層結構的導電體205，但是導電體205也可以採用三層以上的多層結構。
在此，藉由作為氧化物半導體、位於氧化物半導體的下層的絕緣體或導電體、及位於氧化物半導體的上層的絕緣體或導電體，以不暴露於大氣的方式連續地形成不同種類的膜，可以形成雜質(尤其是氫、水)濃度得到降低的實質上高純度本質的氧化物半導體膜，所以是較佳的。
絕緣體222、絕緣體272及絕緣體273中的至少一個較佳為被用作抑制水或氫等雜質從基板一側或上方混入電晶體200中的阻擋絕緣膜。因此，作為絕緣體222、絕緣體272及絕緣體273中的至少一個較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
例如，作為絕緣體273較佳為使用氮化矽或氮氧化矽等，而作為絕緣體222及絕緣體272較佳為使用氧化鋁或氧化鉿等。
由此，可以抑制水或氫等雜質隔著絕緣體222向電晶體200一側擴散。或者，可以抑制絕緣體224等所包含的氧隔著絕緣體222向基板一側擴散。
此外，還可以抑制水或氫等雜質從隔著絕緣體272及絕緣體273配置的絕緣體280等向電晶體200一側擴散。如此，較佳為採用由具有抑制水或氫 等雜質及氧的擴散的功能的絕緣體272及絕緣體273圍繞電晶體200的結構。
在此，與氧化物230接觸的絕緣體224較佳為藉由加熱使氧脫離。在本說明書中，有時將藉由加熱脫離的氧稱為過量氧。例如，作為絕緣體224可以適當地使用氧化矽或氧氮化矽等。藉由以與氧化物230接觸的方式設置包含過量氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
明確而言，作為絕緣體224，較佳為使用藉由加熱使部分氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在熱脫附譜分析(TDS(Thermal Desorption Spectroscopy)分析)中氧分子的脫離量為1.0×1018molecules/cm3以上，較佳為1.0×1019molecules/cm3以上，進一步較佳為2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
絕緣體222較佳為被用作抑制水或氫等雜質從基板一側混入電晶體200中的阻擋絕緣膜。例如，絕緣體222的氫透過性較佳為比絕緣體224低。藉由由絕緣體222及絕緣體283圍繞絕緣體224及氧化物230等，可以抑制水或氫等雜質從外部進入電晶體200中。
再者，絕緣體222較佳為具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)。例如，絕緣體222的氧透過性較佳為比絕緣體224低。藉由使絕緣體222具有抑制氧或雜質的擴散的功能，可以減少氧化物230所具有的氧擴散到絕緣體220的下側，所以是較佳的。此外，可以抑制導電體205與絕緣體224及氧化物230所具有的氧起反應。
絕緣體222較佳為使用包含作為絕緣材料的鋁和鉿中的一個或兩個的氧化物的絕緣體。作為包含鋁和鉿中的一個或兩個的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放或氫 等雜質從電晶體200的周圍部進入氧化物230的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。或者，還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等所謂的high-k材料的絕緣體。例如，在絕緣體222為疊層的情況下，使用依次形成氧化鋯、氧化鋁和氧化鋯的三層的疊層或依次形成氧化鋯、氧化鋁、氧化鋯和氧化鋁的四層的疊層等，即可。另外，作為絕緣體222可以使用包含鉿及鋯的化合物等。在進行半導體裝置的微型化及高積體化時，因為用於閘極絕緣體及電容元件的電介質的薄膜化，有時產生電晶體或電容元件的洩漏電流等的問題。藉由作為被用作用於閘極絕緣體及電容元件的電介質的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位且確保電容元件的電容。
另外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。
此外，也可以在氧化物230b和被用作源極電極或汲極電極的導電體242(導電體242a及導電體242b)之間配置氧化物243(氧化物243a及氧化物243b)。由於導電體242不與氧化物230b接觸，可以抑制導電體242吸收氧化物230b的氧。也就是說，藉由防止導電體242的氧化，可以抑制導電體242的導電率下降。因此，氧化物243較佳為具有抑制導電體242的氧化的功能。
當在被用作源極電極或汲極電極的導電體242和氧化物230b之間配置具有抑制氧透過的功能的氧化物243時，導電體242和氧化物230b之間的電阻下降，所以是較佳的。藉由採用這種結構，可以提高電晶體200的電特性及電晶體200的可靠性。
作為氧化物243，也可以使用具有選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、或鎂等中的一種或多種的元素M的金屬氧化物。特別是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物243中的元素M的濃度較佳為比氧化物230b高。另外，作為氧化物243，還可以使用氧化鎵。此外，作為氧化物243，還可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物243的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。此外，氧化物243的厚度較佳為0.5nm以上且5nm以下，較佳為1nm以上且3nm以下。另外，氧化物243較佳為具有結晶性。當氧化物243具有結晶性時，能夠更好地抑制氧化物230釋放氧。例如，當氧化物243具有六方晶等結晶結構時，有時可以抑制氧化物230釋放氧。
另外，不必須設置氧化物243。在此情況下，因導電體242(導電體242a及導電體242b)和氧化物230接觸而氧化物230中的氧擴散到導電體242中，由此導電體242有時被氧化。導電體242的導電率因氧化而下降的可能性變高。注意，也可以將氧化物230中的氧向導電體242擴散的情況稱為導電體242吸收氧化物230中的氧。
此外，當氧化物230中的氧擴散到導電體242(導電體242a及導電體242b)時，導電體242a和氧化物230b之間及導電體242b和氧化物230b之間可能會形成另一個層。因為該另一個層包含比導電體242多的氧，所以推測該另一個層具有絕緣性。此時，可以認為導電體242、該另一個層和氧化物230b的三層結構是由金屬-絕緣體-半導體構成的三層結構，有時也將其稱為MIS(Metal-Insulator-Semiconductor)結構或以MIS結構為主的二極體結構。
注意，上述另一個層不侷限於形成在導電體242和氧化物230b之間，例如，另一個層會形成在導電體242和氧化物230c之間或者導電體242和氧化物230b之間及導電體242和氧化物230c之間。
在氧化物243上設置被用作源極電極及汲極電極的導電體242(導電體 242a及導電體242b)。導電體242的厚度例如可以為1nm以上且50nm以下，較佳為2nm以上且25nm以下。
作為導電體242，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。
與導電體242頂面接觸地設置有絕緣體272，並且絕緣體272較佳為被用作障壁層。藉由採用該結構，可以抑制導電體242吸收絕緣體280所包含的過量氧。此外，藉由抑制導電體242的氧化，可以抑制電晶體200和佈線之間的接觸電阻的增加。由此，可以對電晶體200賦予良好的電特性及可靠性。
因此，絕緣體272較佳為具有抑制氧的擴散的功能。例如，絕緣體272較佳為具有抑制來自絕緣體280的氧的擴散的功能。作為絕緣體272，例如較佳為形成包含鋁和鉿中的一者或兩者的氧化物的絕緣體。此外，作為絕緣體272，例如，可以使用包含氮化鋁的絕緣體。
如圖22A所示，絕緣體272與導電體242b的頂面的一部分及導電體242b的側面接觸。雖然未圖示，但是絕緣體272與導電體242a的頂面的一部分及導電體242a的側面接觸。另外，在絕緣體272上配置有絕緣體273。藉由採用該結構，例如可以抑制添加到絕緣體280的氧被導電體242吸收。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為與氧化物230c的頂面接觸地配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
與絕緣體224同樣地，絕緣體250較佳為使用藉由加熱釋放氧的絕緣體形成。藉由作為絕緣體250以與氧化物230c的頂面接觸的方式設置藉由加熱釋放氧的絕緣體，可以高效地對氧化物230b的通道形成區域供應氧。與絕緣體224同樣，較佳為降低絕緣體250中的水或氫等雜質的濃度。絕緣體250的厚度較佳為1nm以上且20nm以下。
另外，也可以在絕緣體250與導電體260之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體250擴散到導電體260。藉由設置抑制氧的擴散的金屬氧化物，可以抑制氧從絕緣體250擴散到導電體260。換言之，可以抑制供應到氧化物230的氧量的減少。另外，可以抑制因絕緣體250中的氧導致導電體260被氧化。
另外，該金屬氧化物有時被用作閘極絕緣體的一部分。因此，在將氧化矽或氧氮化矽等用於絕緣體250的情況下，作為該金屬氧化物較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由使閘極絕緣體具有絕緣體250與該金屬氧化物的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
明確而言，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。特別是，較佳為使用作為包含鋁及鉿中的一者或兩者的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。
或者，該金屬氧化物有時被用作閘極的一部分。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極的導電體，較佳為使用含有包含在形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用含有上述 金屬元素及氮的導電材料。此外，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外部的絕緣體等混入的氫。
雖然在圖22A中，導電體260具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體260a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。
此外，作為導電體260b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體260b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層。
〈〈金屬氧化物〉〉
作為氧化物230，較佳為使用被用作氧化物半導體的金屬氧化物。以下，將說明可用於根據本發明的氧化物230的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鎵、釔、錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，估計為金屬氧化物是具有銦、元素M及鋅的In-M-Zn氧化物(元 素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)的情況。特別是，作為元素M可以使用鋁、鎵、釔或錫。
注意，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
〈電晶體300〉
使用圖22B說明電晶體300。電晶體300設置在半導體基板311上，並包括：用作閘極的導電體316、用作閘極絕緣體的絕緣體315、由半導體基板311的一部分構成的半導體區域313；以及用作源極區或汲極區的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖22B所示的電晶體300中，形成通道的半導體區域313(半導體基板311的一部分)具有凸形狀。此外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。此外，導電體316可以使用調整功函數的材料。因為利用半導體基板311的凸部，所以這種電晶體300也被稱為FIN型電晶體。此外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板311的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖22B所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
〈記憶體器件420〉
接著，說明圖21所示的記憶體器件420。另外，關於記憶體器件420所包括的電晶體200M，省略與電晶體200重複的說明。
在記憶體器件420中，電晶體200M的導電體242a被用作電容元件292的電極中的一個，絕緣體272及絕緣體273被用作電介質。以隔著絕緣體272及絕緣體273與導電體242a重疊的方式設置導電體290，並且導電體290 被用作電容元件292的電極中的另一個。導電體290也可以被用作鄰接的記憶體器件420所包括的電容元件292的電極中的另一個。另外，導電體290也可以與鄰接的記憶體器件420所包括的導電體290電連接。
導電體290以隔著絕緣體272及絕緣體273配置在導電體242a的頂面及導電體242a的側面。此時，與利用導電體242a和導電體290重疊的面積而得到的電容相比，電容元件292可以得到更大的電容，所以是較佳的。
導電體424與導電體242b電連接，並且隔著導電體205與位於下方的層的導電體424電連接。
作為電容元件292的電介質可以使用氮化矽、氮氧化矽、氧化鋁及氧化鉿等。另外，可以使用這些材料的疊層。在電容元件292的電介質具有疊層結構的情況下，可以使用氧化鋁和氮化矽的疊層、氧化鉿和氧化矽的疊層。在此，疊層的上下沒有限定。例如，可以在氧化鋁上層疊氮化矽，也可以在氮化矽上層疊氧化鋁。
另外，作為電容元件292的電介質，可以使用具有比上述材料更高的介電常數的氧化鋯。作為電容元件292的電介質，既可以使用單層的氧化鋯，又可以使用氧化鋯作為疊層的一部分。例如，可以使用氧化鋯和氧化鋁的疊層。另外，作為電容元件292的電介質可以使用三層的疊層，作為第一層及第三層使用氧化鋯，作為第一層及第三層之間的第二層使用氧化鋁。
藉由作為電容元件292的電介質使用具有高介電常數的氧化鋯，可以減少在記憶體器件420中電容元件292佔有的面積。因此，可以減少記憶體器件420所需要的面積，因而能夠提高位成本(bit cost)，這是較佳的。
另外，作為導電體290可以使用可用於導電體205、導電體242、導電體260及導電體424等的材料。
在本實施方式中示出隔著導電體424對稱地配置電晶體200M及電容元件292的例子。如此，藉由配置一對電晶體200M及電容元件292，可以減 少與電晶體200M電連接的導電體424的數量。因此，可以減少記憶體器件420所需要的面積，因而能夠提高位成本，這是較佳的。
在絕緣體241設置在導電體424的側面的情況下，導電體424與導電體242b的頂面的至少一部分連接。
藉由使用導電體424及導電體205，可以使記憶體單元470中的電晶體200T與記憶體器件420電連接。
〈記憶體器件420的變形例子1〉
接著，參照圖23B作為記憶體器件420的變形例子說明記憶體器件420A。記憶體器件420A包括電晶體200M及與電晶體200M電連接的電容元件292A。電容元件292A設置在電晶體200M的下方。
在記憶體器件420A中，導電體242a配置在形成於氧化物243a、氧化物230b、氧化物230a、絕緣體224及絕緣體222的開口中並且在該開口底部與導電體205電連接。導電體205與電容元件292A電連接。
電容元件292A包括被用作電極中的一個的導電體294、被用作電介質的絕緣體295及被用作電極中的另一個的導電體297。導電體297隔著絕緣體295與導電體294重疊。另外，導電體297與導電體205電連接。
在設置在絕緣體296上的絕緣體298中形成的開口的底部及側面配置導電體294，以覆蓋絕緣體298及導電體294的方式設置絕緣體295。另外，導電體297以嵌入設置於絕緣體295所具有的凹部的方式形成。
另外，以嵌入設置於絕緣體296的方式形成導電體299，並且導電體299與導電體294電連接。導電體299也可以與鄰接的記憶體器件420A的導電體294電連接。
導電體297以隔著絕緣體295配置在導電體294的頂面及導電體294的側面。此時，與利用導電體294和導電體297重疊的面積而得到的電容相比，電容元件292A可以得到更大的電容，所以是較佳的。
作為被用作電容元件292A的電介質的絕緣體295，可以使用氮化矽、氮氧化矽、氧化鋁及氧化鉿等。另外，可以使用這些材料的疊層。在絕緣體295具有疊層結構的情況下，可以使用氧化鋁和氮化矽的疊層、氧化鉿和氧化矽的疊層。在此，疊層的上下沒有限定。例如，可以在氧化鋁上層疊氮化矽，也可以在氮化矽上層疊氧化鋁。
另外，作為絕緣體295，可以使用具有比上述材料更高的介電常數的氧化鋯。作為絕緣體295，既可以使用單層的氧化鋯，又可以使用氧化鋯作為疊層的一部分。例如，可以使用氧化鋯和氧化鋁的疊層。另外，作為絕緣體295可以使用三層的疊層，作為第一層及第三層使用氧化鋯，作為第一層及第三層之間的第二層使用氧化鋁。
藉由作為絕緣體295使用具有高介電常數的氧化鋯，可以減少在記憶體器件420A中電容元件292A佔有的面積。因此，可以減少記憶體器件420A所需要的面積，因而能夠提高位成本，這是較佳的。
另外，作為導電體297、導電體294及導電體299可以使用可用於導電體205、導電體242、導電體260及導電體424等的材料。
另外，作為絕緣體298可以使用可用於絕緣體214、絕緣體216、絕緣體224及絕緣體280等的材料。
〈記憶體器件420的變形例子2〉
接著，參照圖23C作為記憶體器件420的變形例子說明記憶體器件420B。記憶體器件420B包括電晶體200M及與電晶體200M電連接的電容元件292B。電容元件292B設置在電晶體200M的上方。
電容元件292B包括被用作電極中的一個的導電體276、被用作電介質的絕緣體277及被用作電極中的另一個的導電體278。導電體278隔著絕緣體277與導電體276重疊。
在絕緣體282上設置絕緣體275，在形成於絕緣體275、絕緣體282、絕 緣體280、絕緣體273及絕緣體272的開口的底部及側面設置導電體276。絕緣體277以覆蓋絕緣體282及導電體276的方式設置。另外，以在絕緣體277所具有的凹部中與導電體276重疊的方式設置導電體278，其至少一部分隔著絕緣體277設置在絕緣體275上。導電體278也可以被用作鄰接的記憶體器件420B所包括的電容元件292B的電極中的另一個。另外，導電體278也可以與鄰接的記憶體器件420B所包括的導電體278電連接。
導電體278以隔著絕緣體277配置在導電體276的頂面及導電體276的側面。此時，與利用導電體276和導電體278重疊的面積而得到的電容相比，電容元件292B可以得到更大的電容，所以是較佳的。
另外，也可以以嵌入設置於導電體278所具有的凹部的方式形成絕緣體279。
被用作電容元件292B的電介質的絕緣體277，可以使用氮化矽、氮氧化矽、氧化鋁及氧化鉿等。另外，可以使用這些材料的疊層。在絕緣體277具有疊層結構的情況下，可以使用氧化鋁和氮化矽的疊層、氧化鉿和氧化矽的疊層。在此，疊層的上下沒有限定。例如，可以在氧化鋁上層疊氮化矽，也可以在氮化矽上層疊氧化鋁。
另外，作為絕緣體277，可以使用具有比上述材料更高的介電常數的氧化鋯。作為絕緣體277，既可以使用單層的氧化鋯，又可以使用氧化鋯作為疊層的一部分。例如，可以使用氧化鋯和氧化鋁的疊層。另外，作為絕緣體277可以使用三層的疊層，作為第一層及第三層使用氧化鋯，作為第一層及第三層之間的第二層使用氧化鋁。
藉由作為絕緣體277使用具有高介電常數的氧化鋯，可以減少在記憶體器件420B中電容元件292B佔有的面積。因此，可以減少記憶體器件420B所需要的面積，因而能夠提高位成本。
另外，作為導電體276及導電體278，可以使用可用於導電體205、導電體242、導電體260及導電體424等的材料。
另外，作為絕緣體275及絕緣體279可以使用可用於絕緣體214、絕緣體216、絕緣體224及絕緣體280等的材料。
〈記憶體器件420和電晶體200T的連接〉
在圖21中的以點劃線圍繞的區域422中，雖然記憶體器件420經過導電體424及導電體205與電晶體200T的閘極電連接，然而本實施方式不侷限於此。
圖24示出記憶體器件420經過導電體424、導電體205、導電體246b及導電體240b與被用作電晶體200T的源極及汲極中的一個的導電體242b電連接的例子。
如此，根據電晶體層413所包括的電路的功能，可以決定記憶體器件420和電晶體200T的連接方法。
圖25示出記憶體單元470包括具有電晶體200T的電晶體層413及四層的記憶體器件層415(記憶體器件層415_1至記憶體器件層415_4)的例子。
記憶體器件層415_1至記憶體器件層415_4各包括多個記憶體器件420。
記憶體器件420經過導電體424及導電體205與不同的記憶體器件層415所包括的記憶體器件420及電晶體層413所具有的電晶體200T電連接。
記憶體單元470由絕緣體211、絕緣體212、絕緣體214、絕緣體287、絕緣體282、絕緣體283及絕緣體284密封。在絕緣體284的周囲設置絕緣體274。另外，絕緣體274、絕緣體284、絕緣體283及絕緣體211設有導電體430並與元件層411電連接。
另外，在密封結構的內部設有絕緣體280。絕緣體280具有由於加熱釋放氧的功能。另外，絕緣體280具有過量氧區域。
另外，絕緣體211、絕緣體283及絕緣體284較佳為對氫具有高阻擋性的材料。另外，絕緣體214、絕緣體282及絕緣體287較佳為俘獲氫或固定 氫的材料。
例如，作為上述對氫具有高阻擋性的材料舉出氮化矽或氮氧化矽等。另外，作為上述俘獲氫或固定氫的材料可以舉出氧化鋁、氧化鉿、以及包含鋁及鉿的氧化物(鋁酸鉿)等。
注意，在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。
另外，對用於絕緣體211、絕緣體212、絕緣體214、絕緣體287、絕緣體282、絕緣體283及絕緣體284的材料的結晶結構沒有特別的限制，然而採用具有非晶性或結晶性的結構，即可。例如，作為俘獲氫或固定氫的材料，較佳為使用非晶氧化鋁膜。與結晶性高的氧化鋁相比，有時非晶氧化鋁所俘獲及固定的氫量大。
在此，可以估計為對絕緣體280的氧化物半導體中的氫的擴散，絕緣體280中的過量氧具有如下模型。
存在於氧化物半導體中的氫經過接觸於氧化物半導體的絕緣體280擴散到其他結構體。絕緣體280中的過量氧與氧化物半導體中的氫起反應而成為OH鍵合，該氫擴散到絕緣體280中。當具有OH鍵合的氫原子到達俘獲氫或固定氫的材料(典型為絕緣體282)時，氫原子與鍵合於絕緣體282中的原子(例如，金屬原子等)的氧原子起反應並在絕緣體282中俘獲或固定。另一方面，具有OH鍵合的過量氧的氧原子被估計為作為過量氧殘留在絕緣體280中。換言之，在該氫的擴散時絕緣體280中的過量氧有架橋的作用的可能性高。
為了滿足上述模型，重要的要素之一是半導體裝置的製程。
作為一個例子，在氧化物半導體形成包含過量氧的絕緣體280之後形成絕緣體282。然後，較佳為進行加熱處理。明確而言，在包含氧的氛圍、包含氮的氛圍或氧和氮的混合氛圍下以350℃以上，較佳為400℃以上的溫 度進行該加熱處理。加熱處理的時間為1個小時以上，較佳為4個小時以上，更佳為8個小時以上。
藉由上述加熱處理，氧化物半導體中的氫可以經過絕緣體280、絕緣體282及絕緣體287擴散到外部。換言之，可以減少存在於氧化物半導體及該氧化物半導體附近的氫的絕對量。
在上述加熱處理之後形成絕緣體283及絕緣體284。因為絕緣體283及絕緣體284是具有對氫的高阻擋性的材料，所以可以抑制擴散到外部的氫或存在於外部的氫侵入內部，明確而言，氧化物半導體或絕緣體280一側。
注意，雖然關於上述加熱處理示出在形成絕緣體282之後進行的例子，然而不侷限於此。例如，可以在形成電晶體層413之後或者在形成記憶體器件層415_1至記憶體器件層415_3之後分別進行上述加熱處理。此外，在藉由上述加熱處理將氫擴散到外部時，將氫擴散到電晶體層413的上方或橫方向。與此同樣，在形成記憶體器件層415_1至記憶體器件層415_3之後進行加熱處理的情況下，氫擴散到上方或橫方向。
另外，上述製程產生藉由將絕緣體211和絕緣體283貼合在一起來形成的上述密封結構。
如上所述那樣，藉由採用上述結構及上述製程，可以提供使用減少了氫濃度的氧化物半導體的半導體裝置。因此，可以提供一種可靠性良好的半導體裝置。另外，根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。
圖26A至圖26C示出導電體424的配置與圖25不同的例子的圖。圖26A示出從頂面看記憶體器件420時的佈局圖，圖26B示出在圖26A中以點劃線A1-A2表示的部分的剖面圖，圖26C示出在圖26A中以點劃線B1-B2表示的部分的剖面圖。另外，在圖26A中，為了明確起見，省略表示導電體205。在設置導電體205的情況下，導電體205包括與導電體260及導電體424重疊的區域。
如圖26A所示那樣，設有導電體424的開口，亦即導電體424，除了重疊於氧化物230a及氧化物230b的區域之外，還設置在氧化物230a及氧化物230b的外側。在圖26A中示出導電體424突出到氧化物230a及氧化物230b的B2一側的方式設置的例子，然而本實施方式不侷限於此。導電體424既可以以突出到氧化物230a及氧化物230b的B1一側的方式設置，又可以以突出到B1一側及B2一側的兩者的方式設置。
圖26B及圖26C示出在記憶體器件層415_p-1上層疊記憶體器件層415_p的例子(p為2以上且n以下的自然數)。記憶體器件層415_p-1所包括的記憶體器件420經過導電體424及導電體205與記憶體器件層415_p所包括的記憶體器件420電連接。
圖26B示出在記憶體器件層415_p-1中導電體424與記憶體器件層415_p-1中的導電體242及記憶體器件層415_p中的導電體205連接的例子。在此，導電體424在導電體242、氧化物243、氧化物230b及氧化物230a的B2一側的外側與記憶體器件層415_p-1的導電體205連接。
在圖26C中，導電體424沿著導電體242、氧化物243、氧化物230b及氧化物230a的B2一側的側面形成，並且經過在絕緣體280、絕緣體273、絕緣體272、絕緣體224及絕緣體222形成的開口與導電體205電連接。在此，在圖26B中，由虛線示出導電體424沿著導電體242、氧化物243、氧化物230b及氧化物230a的B2一側的側面形成的例子。另外，有時在導電體242、氧化物243、氧化物230b、氧化物230a、絕緣體224及絕緣體222的B2一側的側面和導電體424之間形成絕緣體241。
藉由在不與導電體242等重疊的區域也設置導電體424，記憶體器件420可以與設置在不同的記憶體器件層415的記憶體器件420電連接。另外，記憶體器件420也可以與設置在電晶體層413的電晶體200T電連接。
此外，在將導電體424被用作位元線時，藉由在不與導電體242等重疊的區域也設置導電體424，可以擴大在B1-B2方向上相鄰的記憶體器件420的位元線的距離。如圖26A所示那樣，導電體242上的導電體424之間的距離為d1，然而比氧化物230a下方的層，亦即位於絕緣體224及絕緣體222 形成的開口中的導電體424之間的距離為d2，因此d2比d1大。與在B1-B2方向上相鄰的導電體424之間的距離為d1的情況相比，藉由將一部分的距離設定為d2可以減少導電體424的寄生電容。藉由減少導電體424的寄生電容，可以減少電容元件292所需的電容，所以是較佳的。
在記憶體器件420中設置被用作兩個記憶單元的共同位元線的導電體424。藉由適當地調整被用作電介質的介電常數或位元線間的寄生電容，可以縮小各記憶單元的單元尺寸。在此，關於以通道長度為30nm(也稱為30nm節點)時的記憶單元的單元尺寸的估計、位元密度的估計及位元成本的估計進行說明。另外，在下面說明的圖27A至圖27D中，為了明確起見，省略表示導電體205。在設置導電體205的情況下，導電體205包括與導電體260及導電體424重疊的區域。
在圖27A中示出作為電容元件的電介質，依次層疊10nm厚的氧化鉿及其上1nm的氧化矽，在記憶體器件420所包括的各記憶單元的導電體242、氧化物243、氧化物230a和氧化物230b之間形成狹縫，並且以與導電體242及該狹縫重疊的方式設置被用作位元線的導電體424的例子。將藉由這種方法而得到的記憶單元432稱為單元A。
單元A中的單元尺寸為45.25F2。
在圖27B中示出作為電容元件的電介質，依次層疊第一氧化鋯、其上的氧化鋁、以及其上的第二氧化鋯，在記憶體器件420所包括的各記憶單元的導電體242、氧化物243、氧化物230a和氧化物230b之間形成狹縫，並且以與導電體242及該狹縫重疊的方式設置被用作位元線的導電體424的例子。將藉由這種方法而得到的記憶單元433稱為單元B。
因為單元B的作為電容元件的電介質的介電常數比單元A高，所以可以縮小電容元件的面積。因此，在單元B中，與單元A相比，可以減小單元尺寸。單元B中的單元尺寸為25.53F2。
單元A及單元B對應於圖21、圖23A至圖23C及圖24所示的記憶體器件420、記憶體器件420A或記憶體器件420B所包括的記憶單元。
在圖27C中示出作為電容元件的電介質，依次層疊第一氧化鋯、其上的氧化鋁及其上的第二氧化鋯，各記憶單元共同具有記憶體器件420所包括的導電體242、氧化物243、氧化物230a及氧化物230b，並且以與導電體242重疊的一部分及導電體242的外側的一部分重疊的方式設置被用作位元線的導電體424的例子。將藉由這種方法而得到的記憶單元434稱為單元C。
與導電體242的上方相比，在比氧化物230a下方的層中單元C中的導電體424之間的距離更大。因此，可以減少導電體424的寄生電容，並且可以縮小電容元件的面積。另外，在導電體242、氧化物243、氧化物230a及氧化物230b不形成狹縫。由此，與單元A及單元B相比，單元C可以縮小單元尺寸。單元C中的單元尺寸為17.20F2。
在圖27D中示出不在單元C中設置導電體205及絕緣體216的例子。將這種記憶單元435稱為單元D。
藉由不在單元D中設置導電體205及絕緣體216，可以減薄記憶體器件420的厚度。因此，可以減薄包括記憶體器件420的記憶體器件層415，可以降低層疊多個記憶體器件層415的記憶體單元470的高度。在將導電體424及導電體205看作位元線時，可以在記憶體單元470中縮短位元線。因為可以縮短位元線，減少位元線的寄生負載，從而進一步地減少導電體424的寄生電容，而可以縮小電容元件的面積。另外，在導電體242、氧化物243、氧化物230a及氧化物230b不形成狹縫。由此，與單元A、單元B及單元C相比，單元D可以縮小單元尺寸。單元D中的單元尺寸為15.12F2。
單元C及單元D對應於圖26A至圖26C所示的記憶體器件420所包括的記憶單元。
在此，估計單元A至單元D、以及單元D中進行多位準的單元E的位元密度及位元成本Cb。另外，對所得到的估計與現在市售的DRAM中的位元密度及位元成本的估計值進行比較。
利用公式1估計本發明的一個實施方式的半導體裝置中的位元成本Cb。
Figure 109108242-A0202-12-0054-1
在此，n表示記憶體器件層的疊層個數、Pc作為共同部分主要表示元件層411的圖案化次數、Ps表示記憶體器件層415及電晶體層413的每一個的圖案化次數、Dd表示DRAM的位元密度、D3d表示一個記憶體器件層415的位元密度、Pd表示DRAM的圖案化次數。注意，Pd包括由於縮減而發生的增加量。
表1示出市售的DRAM的位元密度的估計值及本發明的一個實施方式的半導體裝置的位元密度的估計值。另外，市售的DRAM的製程節點為18nm及1Xnm的兩種。另外，以如下條件對本發明的一個實施方式的半導體裝置的位元密度進行估計：製程節點為30nm，單元A至單元E中的記憶體器件層的疊層個數為5層、10層及20層。
Figure 109108242-A0202-12-0054-2
Figure 109108242-A0202-12-0055-3
表2示出根據市售的DRAM的位成本估計本發明的一個實施方式的半導體裝置的相對位元成本的結果。注意，在位成本的比較中使用製程節點為1Xnm的DRAM。另外，以如下條件對本發明的一個實施方式的半導體裝置進行估計：製程節點為30nm，單元A至單元D中的記憶體器件層的疊層個數為5層、10層及20層。
Figure 109108242-A0202-12-0055-4
此外，表3作為與表1不同的位元密度的估計值示出市售的DRAM的位元密度的估計值及本發明的一個實施方式的半導體裝置的位元密度的估計值。另外，市售的DRAM的製程節點為1Xnm。以如下條件對本發明的一個實施方式的半導體裝置進行估計：製程節點為30nm，單元C中的記憶體器件層415及電晶體層413的疊層個數為5層、10層及疊層個數為10層且進行4bit/cell的多位準。此外，表3示出根據市售的DRAM的位成本估計本發明的一個實施方式的半導體裝置的相對位元成本的結果。與位元密度同樣地，以如下條件下對本發明的一個實施方式的半導體裝置進行估計：製 程節點為30nm，單元C中的記憶體器件層415及電晶體層413的疊層個數為5層、10層及疊層個數為10層且進行4bit/cell的多位準。
Figure 109108242-A0202-12-0056-5
雖然DRAM的微型化達到極限，本發明的一個實施方式的半導體裝置的DRAM藉由進行原理上不能進行的多位準，不達到微型化的極限地實現超過DRAM的高位密度、低成本、極低功耗化。此外，由於本發明的一個實施方式的半導體裝置的資料更新頻率大約為DRAM的1/60000(DRAM：1次/64ms，本發明的一個實施方式的半導體裝置：1次/1h)，因此可以提供即使記憶容量大幅度地增加也能夠實現低功耗化的記憶體。
本實施方式所示的結構可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，對作為可用於在上述實施方式中說明的OS電晶體的金屬氧化物的CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)及 CAAC-OS(c-axis Aligned Crystal Oxide Semiconductor)構成進行說明。
〈金屬氧化物的構成〉
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即，大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
〈金屬氧化物的結構〉
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
此外，在著眼於結晶結構時，有時氧化物半導體屬於與上述分類不同的分類。在此，參照圖28A說明氧化物半導體中的結晶結構的分類。圖28A是說明氧化物半導體，典型的是IGZO(包含In、Ga、Zn的金屬氧化物)的結晶結構的分類的圖。
如圖28A所示，IGZO大致分類為Amorphous、Crystalline及Crystal。Amorphous包括completely amorphous。Crystalline包括CAAC(c-axisaligned crystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)。Crystal 包括single crystal及poly crystal。
圖28A所示的粗框中的結構是屬於New crystalline phase的結構。該結構位於Amorphous和Crystal的境界區域。也就是說，Crystalline可以被認為與能量上不穩定的Amorphous完全不同。
可以採用X射線繞射(XRD：X-Ray Diffraction)圖案評價膜或基板的結晶結構。在此，圖28B、圖28C示出石英玻璃及具有分類為Crystalline的結晶結構的IGZO(也稱為Crystalline IGZO)的XRD光譜。圖28B是石英玻璃的XRD光譜，圖28C是結晶IGZO的XRD光譜。圖28C所示的結晶IGZO的組成為In：Ga：Zn=4：2：3[原子個數比]。圖28C所示的結晶IGZO的厚度為500nm。
如圖28B的箭頭所示，石英玻璃的XRD光譜峰大致對稱。另一方面，如圖28C的箭頭所示，結晶IGZO的XRD的光譜峰非對稱。非對稱的XRD光譜峰明確地表示結晶的存在。換言之，除非XRD光譜峰左右對稱，否則不能說是Amorphous。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結，並且其結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因a-b面方向上的氧原子排列的低密度或因金屬元素的取代而使原子間的鍵合距離產生變化等而能夠包容畸變。確認到明確的晶界(grain boundary)的結晶結構被稱為所謂多結晶(polycrystal)。晶界主要為再結合，載子被俘獲而電晶體的通態電流下降或電場效移動率下降的可能性提高。因此，觀察不到明確的晶界的CAAC-OS是在電晶體的半導體層具有適當的結晶結構的結晶性氧化物之一種。為了構成CAAC-OS，較佳為採用包含Zn的結構。例如，In-Zn氧化物及In-Ga-Zn氧化物與In氧化物相比抑制晶界的發生，所以是較佳的。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
CAAC-OS是結晶性高的氧化物半導體。另一方面，在CAAC-OS中觀察不到明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。此外，氧化物半導體的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及高可靠性。此外，CAAC-OS對製程中的高溫度(所謂熱積存)也很穩定。由此，藉由在OS電晶體中使用CAAC-OS， 可以擴大製程的彈性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
〈具有氧化物半導體的電晶體〉
接著，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
另外，較佳為將載子濃度低的氧化物半導體用於電晶體。在要降低氧化物半導體膜的載子濃度的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。
此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，因此有時具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在陷阱態密度高的氧化物半導體中形成有通道形成區域的電晶體的電特性有時不穩定。
因此，為了使電晶體的電特性穩定，減少氧化物半導體中的雜質濃度是有效的。為了減少氧化物半導體中的雜質濃度，較佳為還減少附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
〈雜質〉
在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，將氧化物半導體中或氧化物半導體的介面附近的矽或碳的濃度(藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測得的濃度)設定為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為減少氧化物半導體中的鹼金屬或鹼土金屬的濃度。明確而言，使藉由SIMS測得的氧化物半導體中的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。
當氧化物半導體包含氮時，容易產生作為載子的電子，使載子濃度增高，而n型化。其結果是，在將包含氮的氧化物半導體用於半導體的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少該氧化物半導體中的氮，例如，利用SIMS測得的氧化物半導體中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位。當氫進入該氧空位時，有時產生作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體中，將利用SIMS測得的氫濃度設定為低於1×1020atoms/cm3，較佳為低於 1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，說明實施方式1所記載的半導體裝置10中的設置於矽基板50的控制邏輯電路61、行驅動電路62、列驅動電路63及輸出電路64的詳細內容。
圖29是表示被用作記憶體裝置的半導體裝置的結構例子的方塊圖。半導體裝置10E包括週邊電路80及記憶單元陣列70。週邊電路80包括控制邏輯電路61、行驅動電路62、列驅動電路63及輸出電路64。
記憶單元陣列70包括多個記憶單元42。行驅動電路62包括行解碼器71及字線驅動電路72。列驅動電路63包括列解碼器81、預充電電路82、放大電路83及寫入電路84。預充電電路82具有對全局位元線GBL及局部位元線LBL等進行預充電的功能。放大電路83具有將從全局位元線GBL及局部位元線LBL讀出的資料信號放大的功能。被放大的資料信號藉由輸出電路64作為數位的資料信號RDATA輸出到半導體裝置10E的外部。
對半導體裝置10E從外部供應作為電源電壓的低電源電壓(VSS)、週邊電路80用高電源電壓(VDD)及記憶單元陣列70用高電源電壓(VIL)。
對半導體裝置10E從外部輸入控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA。將位址信號ADDR輸入到行解碼器71及列解碼器81，將WDATA輸入到寫入電路84。
控制邏輯電路61對來自外部的輸入信號(CE、WE、RE)進行處理來 生成行解碼器71及列解碼器81的控制信號。CE是晶片賦能信號，WE是寫入賦能信號，並且RE是讀出賦能信號。控制邏輯電路61所處理的信號不侷限於此，也可以根據需要輸入其他的控制信號。例如，也可以輸入用來判斷不良位元的控制信號來決定從特定的記憶單元的位址讀出的資料信號作為不良位元。
上述各電路或各信號可以根據需要適當地使用。
一般而言，作為電腦等中的半導體裝置，根據其用途可以使用各種記憶體裝置(記憶體)。圖30示出各種記憶體裝置的階層。越是上層的記憶體裝置越被要求更快的存取速度，越是下層的記憶體裝置越被要求更大的存儲電容和更高的記錄密度。在圖30中，從最上層依次示出CPU等運算處理裝置中作為暫存器一起安裝的記憶體、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)以及3D NAND記憶體。
因為CPU等運算處理裝置中作為暫存器一起安裝的記憶體用於運算結果的暫時儲存等，所以來自運算處理裝置訪問的頻率高。因此，被要求比儲存電容器快的工作速度。此外，暫存器具有保持運算處理裝置的設定資訊等的功能。
SRAM例如用於快取記憶體。快取記憶體具有將保持在主記憶體中的資訊的一部分複製並保持的功能。藉由將使用頻率高的資料複製在快取記憶體中，可以提高對資料訪問的速度。
DRAM例如用於主記憶體。主記憶體具有保持從存儲(storage)讀出的程式或資料的功能。DRAM的記錄密度大約為0.1至0.3Gbit/mm2。
3D NAND記憶體例如用於存儲。存儲具有保持需要長期保存的資料和運算處理裝置所使用的各種程式等的功能。因此，與更快的工作速度相比，存儲被要求更大的存儲電容和更高的記錄密度。用於存儲的記憶體裝置的記錄密度大約為0.6至6.0Gbit/mm2。
被用作本發明的一個實施方式的記憶體裝置的工作速度快且能夠長期 間保持資料。本發明的一個實施方式的記憶體裝置可以被用作位於包括快取記憶體的階層和主記憶體的階層的兩者的邊界區域901的記憶體裝置。此外，本發明的一個實施方式的記憶體裝置可以被用作位於包括主記憶體的階層和存儲的階層的兩者的邊界區域902的記憶體裝置。
實施方式5
本實施方式示出安裝有上述實施方式所示的半導體裝置等的電子構件及電子裝置的例子。
〈電子構件〉
首先，參照圖31A和圖31B對組裝有半導體裝置10等的電子構件的例子進行說明。
圖31A示出電子構件700及安裝有電子構件700的基板(安裝基板704)的立體圖。圖31A所示的電子構件700在模子711中包括在矽基板50上層疊元件層20的半導體裝置10。在圖31A中，為了示出電子構件700的內部，在圖式中省略其一部分。電子構件700在模子711的外側包括連接盤(land)712。連接盤712與電極焊盤713電連接，電極焊盤713藉由線714與半導體裝置10電連接。電子構件700例如安裝於印刷電路板702。藉由組合多個這樣電子構件並使其分別在印刷電路板702上電連接，由此完成安裝基板704。
圖31B示出電子構件730的立體圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件730中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個半導體裝置10。
在電子構件730中示出將半導體裝置10用作寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)的例子。另外，半導體裝置735可以使用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板 731可以使用矽插板、樹脂插板等。
插板731包括多個佈線並具有電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。另外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。另一方面，矽插板的佈線形成可以在半導體製程中進行，因此很容易形成在使用樹脂插板時很難形成的微細佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於其中多個積體電路並排配置於插板上的2.5D封裝(2.5D安裝)。
另外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使半導體裝置10與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖31B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安 裝。另外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
〈電子裝置〉
接著，參照圖32對安裝有上述電子構件的電子裝置的例子進行說明。
機器人7100包括照度感測器、麥克風、照相機、揚聲器、顯示器、各種感測器(紅外線感測器、超聲波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等)及移動機構等。電子構件730包括處理器等並具有控制這些週邊設備的功能。例如，電子構件700具有儲存感測器測得的資料的功能。
麥克風具有檢測使用者的聲音及周圍的聲音等音訊信號的功能。另外，揚聲器具有發出聲音及警告音等音訊信號的功能。機器人7100可以分析藉由麥克風輸入的音訊信號，從揚聲器發出所需要的音訊信號。機器人7100可以藉由使用麥克風及揚聲器與使用者交流。
照相機具有拍攝機器人7100的周圍的影像的功能。另外，機器人7100具有使用移動機構移動的功能。機器人7100可以藉由使用照相機拍攝周圍的影像而分析該影像，判斷移動時的障礙物的有無等。
飛行物7120包括螺旋槳、照相機及電池等，並具有自主飛行功能。電子構件730具有控制這些週邊設備的功能。
例如，用照相機拍攝的影像資料儲存至電子構件700。電子構件730可以藉由分析影像資料，判斷移動時的障礙物的有無等。另外，利用電子構件730可以藉由電池的蓄電容量的變化推測電池的剩餘電量。
掃地機器人7140包括配置在頂面的顯示器、配置在側面的多個照相機、刷子、操作按鈕及各種感測器等。雖然未圖示，但是掃地機器人7300安裝有輪胎、吸入口等。掃地機器人7300可以自動行走，檢測垃圾，可以從底面的吸入口吸引垃圾。
例如，電子構件730可以藉由分析照相機所拍攝的影像，判斷牆壁、家具或步階等障礙物的有無。另外，在藉由影像分析檢測出佈線等可能會纏繞在刷子上的物體的情況下，可以停止刷子的旋轉。
汽車7160包括引擎、輪胎、制動器、轉向裝置、照相機等。例如，電子構件730根據導航資訊、速度、引擎的狀態、排檔的選擇狀態、制動器的使用頻率等資料，進行使汽車7160的行駛狀態最佳化的控制。例如，照相機拍攝的影像資料儲存至電子構件700。
電子構件700及/或電子構件730可以安裝在電視接收(TV)裝置7200、智慧手機7210、PC(個人電腦)7220、7230、遊戲機7240、遊戲機7260等中。
例如，設置在TV裝置7200內的電子構件730可以用作影像引擎。例如，電子構件730可以進行雜訊去除、解析度的上變頻(up-conversion)等影像處理。
智慧手機7210是可攜式資訊終端的一個例子。智慧手機7210包括麥克風、照相機、揚聲器、各種感測器及顯示部。電子構件730控制這些週邊設備。
PC7220、PC7230分別是筆記本型PC、桌上型PC的例子。鍵盤7232及顯示器裝置7233可以以無線或有線連接到PC7230。遊戲機7240是可攜式遊戲機的例子。遊戲機7260是固定式遊戲機的例子。遊戲機7260以無線或有線與控制器7262連接。可以對控制器7262安裝電子構件700及/或電子構件730。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
(關於本說明書等的記載的注釋)
下面，對上述實施方式及實施方式中的各結構的說明附加注釋。
各實施方式所示的結構可以與其他實施方式等所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)及/或另一個或多個其他實施方式中說明的內容(或其一部分)。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)及/或另一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多圖。
在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能對組件進行分類，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。
為了便於說明，在圖式中，任意示出尺寸、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。圖式是為了明確起見而示意性地示出的，而不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
此外，圖式等所示的組件的位置關係是相對性的。因此，在參照圖式說明組件的情況下，為了方便起見，有時使用表示位置關係的“上”、 “下”等詞句。組件的位置關係不侷限於本說明書所記載的內容，根據情況可以適當地改換詞句。
在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”(第一電極或第一端子)、“源極和汲極中的另一個”(第二電極或第二端子)的表述。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等改變的緣故。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，可以適當地對電壓和電位進行調換。電壓是指與參考電位的電位差，例如在參考電位為地電壓(接地電壓)時，也可以將電壓稱為電位。接地電位不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據參考電位而變化。
在本說明書等中，節點也可以根據電路結構或裝置結構等稱為端子、佈線、電極、導電層、導電體或雜質區域等。另外，端子、佈線等也可以稱為節點。
在本說明書等中，A與B連接是指A與B電連接。在此，A與B電連接是指在A和B之間存在物件(開關、電晶體元件或二極體等的元件、或者包含該元件及佈線的電路等)時可以傳送A及B的電信號的連接。注意，A與B電連接的情況包括A與B直接連接的情況。在此，A與B直接連接是指A和B能夠不經過上述物件而在其間藉由佈線(或者電極)等傳送電信號的連接。換言之，直接連接是指在使用等效電路表示時可以看作相同的電路圖的連接。
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。
在本說明書等中，例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。
在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
20:元件層
30:電晶體層
31:電晶體
32:電晶體
33:電晶體
34:電晶體
35:校正電路
41_k:電晶體層
41_1:電晶體層
42:記憶單元
43:電晶體
44:電容器
RE:信號
WE:信號
MUX:信號
SL:佈線
CSL:佈線
LBL:局部位元線
GBL:全局位元線
WL:字線

Claims (10)

  1. 一種半導體裝置，包括：具有將矽基板用於通道的多個電晶體的驅動電路；以及具有將金屬氧化物用於通道的多個電晶體的第一電晶體層及第二電晶體層，其中，該第一電晶體層及該第二電晶體層設置於該矽基板上，該第一電晶體層包括具有第一電晶體及第一電容器的第一記憶單元，該第一電晶體與第一局部位元線電連接，該第二電晶體層包括其閘極與該第一局部位元線電連接的第二電晶體及與該第二電晶體電連接的第一校正電路，該第一校正電路與第一全局位元線電連接，並且，該第一校正電路具有使該第二電晶體的該閘極保持對應於該第二電晶體的臨界電壓的電壓的功能。
  2. 一種半導體裝置，包括：具有將矽基板用於通道的多個電晶體的驅動電路；以及層疊地設置有多個電晶體層的元件層，其中，該元件層包括具有將金屬氧化物用於通道的多個電晶體的第一電晶體層及第二電晶體層，該第一電晶體層及該第二電晶體層設置於該矽基板上，該第一電晶體層包括具有第一電晶體及第一電容器的第一記憶單元，該第一電晶體與第一局部位元線電連接，該第二電晶體層包括其閘極與該第一局部位元線電連接的第二電晶體及與該第二電晶體電連接的第一校正電路，該第一校正電路與第一全局位元線電連接，並且，該第一校正電路具有使該第二電晶體的該閘極保持對應於該第二電晶體的臨界電壓的電壓的功能。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中該第一局部位元線的方向與該矽基板的表面的夾角為85°以上且95°以下。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中該第一全局位元線具有使該第一校正電路和該驅動電路電連接的功能。
  5. 根據申請專利範圍第4項之半導體裝置，其中該第一全局位元線的方向與該矽基板的表面的夾角為85°以上且95°以下。
  6. 根據申請專利範圍第1或2項之半導體裝置，其中該金屬氧化物包含 In、Ga及Zn。
  7. 根據申請專利範圍第1或2項之半導體裝置，其中該第一校正電路包括第三電晶體至第五電晶體，該第三電晶體具有控制該第二電晶體的該閘極和該第二電晶體的源極和汲極中的一個之間的導通狀態的功能，該第四電晶體具有控制該第二電晶體的該源極和該汲極中的另一個和被供應用來使電流流過該第二電晶體的電位的佈線之間的導通狀態的功能，並且該第五電晶體具有控制該第二電晶體的該源極和該汲極中的一個和該第一全局位元線之間的導通狀態的功能。
  8. 根據申請專利範圍第7項之半導體裝置，其中該第一電晶體在進行校正工作的期間被處於非導通狀態。
  9. 根據申請專利範圍第1或2項之半導體裝置，還包括：第二記憶單元、第二局部位元線、第二校正電路、第二全局位元線、第五電晶體、第六電晶體及第七電晶體，其中該驅動電路包括電連接到被用作位元線對的第一位元線及第二位元線的感測放大器，該第二記憶單元與該第二局部位元線電連接，該第二局部位元線與該第二校正電路電連接，該第二校正電路與該第二全局位元線電連接，該第五電晶體具有控制該第一位元線和該第一全局位元線之間的導通狀態的功能，該第六電晶體具有控制該第二位元線和該第二全局位元線之間的導通狀態的功能，並且該第七電晶體具有控制該第一全局位元線和該第二全局位元線之間的導通狀態的功能。
  10. 根據申請專利範圍第9項之半導體裝置，其中該第五電晶體至該第七電晶體是將金屬氧化物用於通道的電晶體。
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