JP2007012894A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】更なる配線層の微細化、層間絶縁膜の低誘電率化に対応することが出来る剥離防止のパターンを有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１上に複数の絶縁膜２〜７を有し、複数の絶縁膜３〜７に埋設された配線３２、４２、５２、６２、７２とを備え、複数の絶縁膜３、４が低誘電率材料を用いた絶縁膜である多層配線構造の半導体装置であって、半導体装置のコーナ部にすべての絶縁膜２〜７を貫通する貫通孔を形成し、貫通孔の全体に貫通ビア１０を形成している。これにより、絶縁膜の剥離の発生を防止することができ、しかも貫通ビアは、ビアと配線をキャップ層で接続する部分が存在しないので、剥離防止の効果は大きい。
【選択図】 図１

Description

本発明は、絶縁膜に低誘電率材料を使用した多層配線構造を有する半導体装置に関するものであり、特に機械的ないし熱的なストレスによる絶縁膜の剥離を防止できる半導体装置およびその製造方法に関するものである。

デジタル化社会が進むにつれ、半導体装置の高機能化・高速化の要望が強まっている。このような半導体装置の大規模高集積化に伴い、配線の多層化さらには配線層の微細化が進んでいる。近年、配線の微細化によって生じる寄生容量を抑制し、半導体装置の高速化に対応するために、従来のシリコン酸化膜やシリコン窒化膜などの酸化物誘電体よりも誘電率の低い低誘電率材料を絶縁膜に用いられるようになった。低誘電率材料は、従来の酸化膜誘電体と比較して、ヤング率が低い、硬度が低い、熱膨張率が高い、絶縁膜界面の密着性が低いといった物理的特性の著しい違いが存在し、この物理特性の違いは誘電率が低くなるほど大きくなる。

このため低誘電率材料を用いた半導体装置において、封止時や封止後の熱応力によりチップコーナ部の絶縁膜の境界面で剥離が発生し問題となっている。特に、このような剥離は物理特性に違いがある酸化膜誘電体の絶縁膜と低誘電率材料の絶縁膜の境界面で起こりやすい。絶縁膜の剥離は配線間のリークや断線を引き起こすため、半導体装置にとっては致命的となる。

チップコーナ部の絶縁膜の剥離を防止する方法として、配線層に内部回路に接続していない配線を配置し、その配線同士をビアで接続した配線パターンをチップコーナ部に配置し強化する方法がある。以下、図１０および図１１を用いてその配線パターンについて、例としてデュアルダマシンプロセスの場合を用いて説明する。

図１０は配線とビアの断面図である。図１０で示すように、絶縁膜２ａ、絶縁膜３ａ間にはSiC膜などのキャップ層１００があり、配線3２aと絶縁膜3a間、ビア3１aと絶縁膜3a間、ビア3１aと下層配線２２a間にはTaNなどのバリアメタル１０１がある。絶縁膜２ａと絶縁膜３ａの間のキャップ層１００との密着性と比較すると、ビア３１ａと下層配線２２ａ間のTaN膜１０１での接続は密着性が高い。よって、配線２２ａ、３２ａをビア３１ａで接続した配線パターンは絶縁膜３ａ、２ａの剥離の発生、進展を防ぐことが出来る。

図１１は剥離防止の配線パターンを配置したチップコーナ部の断面図である。１は半導体基板、２〜７は絶縁膜、８はシールリング、９は内部回路、２１はコンタクトプラグ、３１、４１、５１、６１、７１はビア、３２、４２、５２、６２、７２は配線である。１７は剥離防止の配線パターンの内部回路に接続していない配線とその接続ビアである。シールリング８、並びに内部回路９に接続していない配線と接続ビア１７はそれぞれ内部回路９を構成する配線層と同一の層からなる。

配線パターンの形成方法は、図１２(ａ)で示すように、CVDにより絶縁膜を形成し、エッチングにより内部回路９のビア孔と配線溝の形成と同時に配線パターン１７の配線溝とビア孔を形成し、図１２(ｂ)で示すように電解めっきにより内部回路９のビアと配線の形成と同時に配線パターン１７の配線とビアを形成する。
特開２００４−１５３０１５

配線層の微細化、絶縁膜の低誘電率化は進み続けている。更に配線層が微細化すると、剥離防止のためのチップコーナ部の配線パターンは、内部の回路と同時に形成するため、剥離防止の配線パターンのビアも微細化する。これにより、元々キャップ層により配線とビアが接続されているので、単体である配線部やビアと比較して弱い部分であるビアと配線の接続面積が小さくなり、配線パターンの剥離防止の効果が弱くなってしまう。また、更に低誘電率な材料を絶縁膜へ使用することにより、密着性は悪くなり、絶縁膜にかかる熱応力が大きくなってしまう。このため、上記の配線パターンをコーナ部に配置しても絶縁膜の剥離が発生するようになってきている。

したがって、本発明の目的は、更なる配線層の微細化、絶縁膜の低誘電率化に対応することが出来る剥離防止のパターンを有する半導体装置およびその製造方法を提供することである。

上記目的を達成するために、この発明の請求項１記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜の一部もしくは全てに低誘電率材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部にすべての絶縁膜を貫通する貫通孔を有し、貫通孔の全体に貫通ビアを有する。

請求項２記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜の一部もしくは全てに低誘電率材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部にすべての絶縁膜および半導体基板を貫通する貫通孔を有し、貫通孔の全体に貫通ビアを有する。

請求項３記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜の一部もしくは全てに低誘電率材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部にすべての絶縁膜を貫通し、かつ貫通端部が半導体基板の内部に達しているが貫通はしていない貫通孔を有し、貫通孔の全体に貫通ビアを有する。

請求項４記載の半導体装置は、半導体基板上に積層された複数の絶縁膜と、複数の絶縁膜の少なくとも一部に埋設された配線とを備え、複数の絶縁膜が低誘電率材料を含む複数の種類の材料を用いた多層配線構造の半導体装置であって、
半導体装置のコーナ部に複数の絶縁膜のうち複数の種類の絶縁膜にまたがって貫通した貫通孔を有し、
貫通孔の全体に貫通ビアを有する。

請求項５記載の半導体装置は、請求項１、請求項２、請求項３または請求項４記載の貫通ビアにおいて、貫通ビアがシールリングの外に配置されている。

請求項６記載の半導体装置は、請求項１、請求項２、請求項３、請求項４または請求項５記載の貫通ビアにおいて、貫通ビアが貫通ビアの最上層に配線を有する。

請求項７記載の半導体装置は、請求項１、請求項２、請求項３、請求項４、請求項５または請求項６記載の貫通ビアにおいて、貫通ビアを絶縁体で形成している。

請求項８記載の半導体装置は、請求項１から請求項７のいずれか１項において、複数の絶縁膜が、その一部もしくは全てに低誘電率材料を用いたものである。

請求項９記載の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、絶縁膜にビア孔を形成する工程と、絶縁膜に配線溝を形成する工程と、ビア孔にビアを形成する工程と、配線溝に配線を形成する工程とを含み、各工程を繰り返すことにより絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
一部もしくはすべての絶縁膜を貫通する貫通孔を半導体装置のコーナ部に一括に形成し、貫通孔の全体に貫通ビアを形成することを特徴とする。

請求項１０記載の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、絶縁膜にビア孔を形成する工程と、絶縁膜に配線溝を形成する工程と、ビア孔にビアを形成する工程と、配線溝に配線を形成する工程とを含み、各工程を繰り返すことにより絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
一部もしくはすべての絶縁膜を貫通する貫通孔を半導体装置のコーナ部にビア孔の形成および配線溝の形成と同時に絶縁膜ごとに一部づつ形成し、
貫通孔の全体に貫通ビアを形成することを特徴とする。

この発明の請求項１記載の半導体装置によれば、半導体装置のコーナ部にすべての絶縁膜を貫通する貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、剥離の発生、進展を防止することが出来る。さらに、剥離防止のパターンである一括に形成した貫通ビアは、ビアと配線をキャップ層で接続する部分が存在しないので、配線をビアで接続した配線パターンよりも強度が強く、剥離防止の効果は大きい。

請求項２記載の半導体装置によれば、半導体装置のコーナ部にすべての絶縁膜と半導体基板を貫通する貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、半導体基板と貫通ビアとの接続がキャップ層での接続ではなくなり、また貫通ビアと半導体基板との接続面積が広くなるため、絶縁膜の剥離だけでなく、半導体基板と絶縁膜の剥離の発生、進展の防止効果を大きくすることが出来る。

請求項３記載の半導体装置によれば、半導体装置のコーナ部にすべての絶縁膜を貫通し、半導体基板の一部には達しているが貫通はしていない貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、絶縁膜の剥離と、半導体基板と絶縁膜の剥離の発生、進展を防止することができる。さらに、貫通ビアが半導体基板を貫通するほど長くないため、貫通孔と貫通ビアを比較的小さい大きさで、精度良く、容易に形成することが可能である。

請求項４記載の半導体装置によれば、半導体装置のコーナ部に複数の種類の絶縁膜を貫通した貫通孔を有し、貫通孔に一括に形成した貫通ビアを有するので、剥離の発生しやすい異なる種類の絶縁膜の境界面の剥離を最小限の貫通ビアで防止することができ、貫通孔と貫通ビアを更に小さい大きさで、精度良く、容易に形成することが可能である。

請求項５記載の半導体装置によれば、貫通ビアがシールリングの外に配置されているので、シールリング内に配置する場合より、剥離の起点となる半導体装置の角近くに配置されることになり、剥離防止の効果を強くすることが出来る。

請求項６記載の半導体装置によれば、貫通ビアが最上層に配線構造を有するので、絶縁膜を上から押さえることになり、剥離防止の効果を強くすることが出来る。

請求項７記載の半導体装置によれば、貫通ビアを絶縁体で形成するので、貫通ビアが帯電することがなく、貫通ビア近くに内部回路の配線パターンが形成されていても貫通ビアからの電気的な影響を受けることはない。

請求項８記載の半導体装置によれば、剥離防止効果が大きいことにより、絶縁膜が低誘電率材料である場合も有効である。

請求項９記載の半導体装置の製造方法によれば、多層配線構造の一部もしくはすべての絶縁膜を貫通する貫通孔を半導体装置のコーナ部に一括に形成し、貫通孔に一括に貫通ビアを形成するので、貫通孔と貫通ビアの大きさや組成は、内部回路のビアや配線層の大きさや組成に影響を受けない。

請求項１０記載の半導体装置の製造方法によれば、一部もしくはすべての多層配線構造の絶縁膜を貫通する貫通孔を半導体装置のコーナ部に、内部回路のビア孔の形成および配線溝の形成と同時に形成するので、深い貫通孔を形成できる装置は必要とせず、通常の多層配線構造を形成する装置ですべての絶縁膜を貫通する貫通孔を形成することが出来る。

本発明の実施形態の説明はすべて、例として配線層が低誘電率材料の２層の絶縁膜、酸化物誘電体の４層の絶縁膜で構成され、デュアルダマシンプロセスの半導体装置で行う。

本発明の第１の実施形態の構造について図１を用いて説明する。図１（ａ）は本発明の第１の実施形態における半導体装置の構造を示す平面図である。図１（ａ）に示すように、半導体装置領域の周縁にはシールリング８が配置され、その近傍に貫通ビア１０が配置されている。図１（ｂ）は本発明の第１の実施形態における半導体装置の構造を示す図１(a)のＡ−Ａ′線に沿った概略断面図である。シールリング８および貫通ビア１０の内側に内部回路９が配置されている。トランジスタの形成されている半導体基板１上に絶縁膜２、３、４、５、６、７が積層されている。絶縁膜３、４は、低誘電率材料の絶縁膜と例えばSiCなどのキャップ層との積層構造になっており、絶縁膜２、５、６、７は酸化物誘電体の絶縁膜とキャップ層の構造になっている。絶縁膜２にはコンタクトプラグ２１が埋め込まれている。絶縁膜３、４、５、６、７には各々ビアと配線が埋め込まれ、例えば絶縁膜３にはビア３１と配線３２が埋め込まれている。同様に他の絶縁膜４〜７において、４１、５１、６１、７１はビア、４２、５２、６２、７２は配線である。また、ビア４１と配線３２間のように、ビアとその直下の配線の間と、絶縁膜３とビア３１・配線３２間のようにビア・配線とその周囲の絶縁膜間にはバリアメタルがある。内部回路９とシールリング８はビアと配線の組み合わせでできている。貫通ビア１０はすべての絶縁膜２〜７を貫通しており、絶縁膜２〜７と貫通ビア１０間、貫通ビア１０と半導体基板１間にもバリアメタルがある。

次に本実施形態による半導体装置の第１の製造方法について図２を用いて説明する。図２（ａ）のようにまず複数の絶縁膜をもつ多層配線構造の半導体装置を形成する。形成方法は、低誘電率材料の絶縁膜３の配線層の場合は、材質にもよるが、例えばスピンコート法により低誘電材料の絶縁膜を形成し、次いで、例えばCVD法によりキャップ層のSiC膜を形成する。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝を形成する。次いで、例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、内部回路９のビア３１と配線３２およびシールリング８のビアと配線を形成する。ついで、例えばCMP法により絶縁膜３のSiC膜が露出するまでCu膜とバリアメタルを除去する。低誘電率材料の絶縁膜４の配線層も同様に形成する。酸化物誘電体の絶縁膜５の配線層の場合は、例えばCVD法により酸化物誘電体の絶縁膜を形成し、次いで、例えばCVD法によりキャップ層のSiC膜を形成する。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝を形成する。次いで、例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、内部回路９のビア５１と配線５２およびシールリング８のビアと配線を形成する。ついで、例えばCMP法により絶縁膜５のSiC膜が露出するまでCu膜とバリアメタルを除去する。酸化物誘電体の絶縁膜６、７の配線層も同様に形成する。酸化物誘電体の絶縁膜２の場合も配線層を形成しないこと以外は、同様に形成する。

図２（ｂ）で示すように、このように形成された複数の絶縁膜をもつ多層配線構造の半導体装置に例えばエッチングと保護膜の形成を交互に行うことにより深堀エッチングを行うボッシュプロセスを用いて、すべての絶縁膜２〜７を貫通する貫通孔１１を形成する。ボッシュプロセスを用いれば深さ８０μｍなら幅４μｍ、深さ１８０μｍなら幅２５μｍの貫通孔を形成することができる。半導体基板１上の絶縁膜２〜７の厚さは、トータルでも１０μｍ〜２０μｍであるので、大きさ1〜２μｍの貫通孔１１を形成することが出来る。次いで、図２(c)で示すように、例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、貫通ビア１０を形成する。

次に本実施形態による半導体装置の第２の製造方法について図３を用いて説明する。この製造方法は第１の製造方法で説明した多層配線構造の半導体装置の形成方法とほぼ同じであるので、相違点のみを詳しく説明する。図３（ａ）に示すようにまず絶縁膜３に、フォトリソグラフィーとエッチングによりビア孔と配線溝と貫通孔の一部を形成する。次いで、例えばレジスト膜３３などエッチングしやすい物質でビア孔と配線溝と貫通孔の一部を埋める。絶縁膜３が露出するまでレジスト膜をエッチングする。次いで、フォトリソグラフィーとエッチングによりビア孔と配線溝のレジスト膜のみをエッチングする。例えばスパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、ビアと配線を形成する。ついで、例えばCMP法により絶縁膜３のSiC膜が露出するまでCu膜とバリアメタルを除去する。この方法により、図３（ｂ）に示すように内部回路９の配線３２とビア３１とレジスト膜などエッチングしやすい物質で埋められた貫通孔の一部とシールリング８のビアと配線が形成される。これを繰り返すことにより図３（ｃ）に示すように多層配線構造が形成される。絶縁膜２の場合も配線層を形成しないこと以外は、同様に形成する。最後に貫通孔に埋められたレジスト膜２３、３３、４３、５３、６３、７３をエッチングすることにより貫通孔を形成することが出来る。ここに、スパッタ法によりバリアメタルのTaN膜と、Cuシード膜を形成する。次いで、Cuシード膜上に電解めっきによりCu膜を堆積させ、貫通ビアを形成する。

この発明の第２の実施形態の構造について図４を用いて説明する。図４は本発明の第２の実施形態における半導体装置の構造を示す概略断面図である。図４で示すように貫通ビア１２が半導体基板１を貫通している。
本実施形態による半導体装置の製造方法は、第１の実施形態の第１の製造方法とほぼ同じで、相違点は、ボッシュプロセスによる深堀エッチングを例えば厚さ２００μｍなど最終の半導体基板１まで行い、そこに貫通ビア１２を形成し、バックグラインド時に貫通ビア１２を裏面に露出させる点である。

この発明の第３の実施形態の構造について図５を用いて説明する。図５は本発明の第３の実施形態における半導体装置の構造を示す概略断面図である。図５で示すように貫通ビア１３が半導体基板１内に一部達しているが、貫通はしていない。

本実施形態による半導体装置の製造方法は、第１の実施形態の第1の製造方法とほぼ同じで、相違点は、ボッシュプロセスによる深堀エッチングを例えば１０μｍの深さで半導体基板１内まで行い、そこに貫通ビア１３を形成する点である。

この発明の第４の実施形態の構造について図６を用いて説明する。図６は本発明の第４の実施形態における半導体装置の構造を示す概略断面図である。図６で示すように貫通ビア１４が酸化物誘電体の絶縁膜２と低誘電率の材料の絶縁膜３を貫通している。

本実施形態による半導体装置の第１の製造方法は、第１の実施形態の第1の製造方法とほぼ同じで、相違点は、ボッシュプロセスによる深堀エッチングを絶縁膜３の形成後に行い、そこに貫通ビア１４を形成する点である。

本実施形態による半導体装置の第２の製造方法は、第１の実施形態の第２の製造方法とほぼ同じで、相違点は、貫通孔に埋め込まれているレジスト膜などエッチングしやすい物質のエッチングを絶縁膜３の形成後に行い、そこに貫通ビア１４を形成する点である。

この発明の第５の実施形態の構造について図７を用いて説明する。図７は本発明の第１の実施形態における半導体装置の構造を示す平面図である。図７で示すように貫通ビア１０がシールリング８の外側に配置されている。なお第５の実施の形態は上記した他の実施の形態および後述の実施の形態にも適用可能である。

この発明の第６の実施形態の構造について図８を用いて説明する。図８は本発明の第６の実施形態における半導体装置の構造を示す平面である。図８（ｂ）は図８(ａ)のＢ−Ｂ′線に沿った概略断面図である。第１の実施形態において、図８（ｂ）で示すように貫通ビア１５の最上層部に配線７２が形成されている。なお、第６の実施の形態は上記した他の実施の形態および後述の実施の形態にも適用可能である。

この発明の第７の実施形態の構造について図９を用いて説明する。図９は本発明の第７の実施形態における半導体装置の構造を示す概略断面図である。上記各実施の形態において、図９で示すように絶縁体で形成された貫通ビア１６が配置されている。

本実施形態による半導体装置の製造方法は、第１の実施形態の第１の製造方法、第２の製造方法と貫通孔の形成までは同じで、貫通ビア１６が絶縁体であるため、例えば酸化誘電膜の場合CVDにより貫通ビア１６を形成し、例えばCMP法により、絶縁膜７が露出するまで、絶縁膜７上に形成された酸化誘電膜を除去する。

なお、上記実施の形態では低誘電率材料を用いた絶縁膜が一部のみであったが、第４の実施形態を除く他の実施形態において、半導体基板上の絶縁膜を全て低誘電率材料を用いた絶縁膜により形成してもよい。

本発明の半導体装置と半導体装置の製造方法は、多層配線構造における絶縁膜の剥離防止効果が大きいという効果を有し、低誘電材料の層間絶縁膜を用いた配線の微細化した半導体装置とその製造に対して有用である。

（ａ）は本発明の第１の実施形態にかかる半導体装置の部分平面図、（ｂ）は貫通ビアの配置を示す図（ａ）のＡ−Ａ′線断面図である。 本発明の第１の実施形態にかかる半導体装置の第１の製造方法にかかわる工程断面図である。 本発明の第１の実施形態にかかる半導体装置の第２の製造方法にかかわる工程断面図である。 本発明の第２の実施形態にかかる半導体装置の断面図である。 本発明の第３の実施形態にかかる半導体装置の断面図である。 本発明の第４の実施形態にかかる半導体装置の断面図である。 本発明の第５の実施形態にかかる半導体装置の平面図である。 （ａ）は本発明の第６の実施形態にかかる半導体装置の部分平面図、（ｂ）はそのＢ−Ｂ′線断面図である。 本発明の第７の実施形態にかかる半導体装置の断面図である。 配線とビアの断面を示す図である。 従来の剥離防止の配線パターンを配置した半導体装置の断面図である。 従来の剥離防止の配線パターンを配置した半導体装置の製造方法にかかわる工程断面図である。

符号の説明

１ 半導体基板
２、３、４、５、６、７ 絶縁膜
８ シールリング
９ 内部回路
１０、１２、１３、１４、１５、１６ 貫通ビア
１１ 貫通孔
１７ 剥離防止用の配線パターン
２１、２１a、３１、３１a、４１、５１、６１、７１ ビア
２２、２２a、３２、３２a、４２、５２、６２、７２ 配線
２３、３３、７３ レジスト膜
１００ キャップ層
１０１ バリアメタル

Claims (10)

1. 半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備えた多層配線構造の半導体装置であって、
   前記半導体装置のコーナ部にすべての前記絶縁膜を貫通する貫通孔を有し、前記貫通孔の全体に貫通ビアを有する半導体装置。
2. 半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備えた多層配線構造の半導体装置であって、
   前記半導体装置のコーナ部にすべての前記絶縁膜および前記半導体基板を貫通する貫通孔を有し、前記貫通孔の全体に貫通ビアを有する半導体装置。
3. 半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備えた多層配線構造の半導体装置であって、
   前記半導体装置のコーナ部にすべての前記絶縁膜を貫通し、かつ貫通端部が前記半導体基板の内部に達しているが貫通はしていない貫通孔を有し、前記貫通孔の全体に貫通ビアを有する半導体装置。
4. 半導体基板上に積層された複数の絶縁膜と、前記複数の絶縁膜の少なくとも一部に埋設された配線とを備え、前記複数の絶縁膜が複数の種類の材料を用いた多層配線構造の半導体装置であって、
   前記半導体装置のコーナ部に前記複数の絶縁膜のうち複数の種類の前記絶縁膜にまたがって貫通した貫通孔を有し、
   前記貫通孔の全体に貫通ビアを有する半導体装置。
5. 請求項１、請求項２、請求項３または請求項４記載の貫通ビアにおいて、貫通ビアがシールリングの外に配置されている半導体装置。
6. 請求項１、請求項２、請求項３、請求項４または請求項５記載の貫通ビアにおいて、貫通ビアが前記貫通ビアの最上層に配線を有する半導体装置。
7. 請求項１、請求項２、請求項３、請求項４、請求項５または請求項６記載の前記貫通ビアにおいて、前記貫通ビアを絶縁体で形成した半導体装置。
8. 複数の絶縁膜は、その一部もしくは全てに低誘電率材料を用いた請求項１から請求項７のいずれか１項記載の半導体装置。
9. 半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にビア孔を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記ビア孔にビアを形成する工程と、前記配線溝に配線を形成する工程とを含み、各前記工程を繰り返すことにより前記絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
   一部もしくはすべての前記絶縁膜を貫通する貫通孔を前記半導体装置のコーナ部に一括に形成し、前記貫通孔の全体に貫通ビアを形成することを特徴とする半導体装置の製造方法。
10. 半導体基板上に絶縁膜を形成する工程と、前記絶縁膜にビア孔を形成する工程と、前記絶縁膜に配線溝を形成する工程と、前記ビア孔にビアを形成する工程と、前記配線溝に配線を形成する工程とを含み、各前記工程を繰り返すことにより前記絶縁膜を複数積層した多層配線構造を形成する半導体装置の製造方法であって、
    一部もしくはすべての前記絶縁膜を貫通する貫通孔を前記半導体装置のコーナ部に前記ビア孔の形成および前記配線溝の形成と同時に前記絶縁膜ごとに一部づつ形成し、
    前記貫通孔の全体に貫通ビアを形成することを特徴とする半導体装置の製造方法。
    

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