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TWI739775B - 半導體元件及其製造方法 - Google Patents

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TWI739775B
TWI739775B TW105139324A TW105139324A TWI739775B TW I739775 B TWI739775 B TW I739775B TW 105139324 A TW105139324 A TW 105139324A TW 105139324 A TW105139324 A TW 105139324A TW I739775 B TWI739775 B TW I739775B
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gate structure
layer
substrate
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蔡尚崎
郭康民
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種半導體元件及其製造方法。半導體元件包括基板、 金氧半(MOS)電晶體以及介電層。金氧半電晶體包括形成在基板上的閘極結構。介電層形成在閘極結構旁，且摻雜有應變調節劑。應變調節劑的分子量大於或等於組成介電層的原子的其中之一的分子量。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體元件，且特別是有關於一種具有應變調節劑的半導體元件。
隨著半導體積體電路(integrated circuit；IC)工業的快速發展，元件的功能密度藉由元件的特徵尺寸而普遍增加。
縮小化的製程通常能提供提高生產效率、降低製造成本及/或改進產品效能等益處。然而，此縮小化的製程也會增加處理以及製造積體電路的複雜度。因此，為了實現上述的成長，需要發展類似的積體電路製造方法。
根據本發明的一些實施例，一種半導體元件包括基板、金氧半(MOS)電晶體以及介電層。金氧半電晶體包括形成在基板上的閘極結構。介電層形成在閘極結構旁，且摻雜有應變調節劑。應變調節劑的分子量大於或等於組成介電層的原子的其中之 一的分子量。
10、20:開口
100:基板
101:鰭
102a:第一閘極結構
102b:第二閘極結構
106a:第一閘極介電層
106b:第二閘極介電層
108a:第一閘極
108b:第二閘極
110a:第一摻雜源極和汲極
110b:第二摻雜源極和汲極
114、114a:蝕刻停止層
116、116a:介電層
118、218:圖案化罩幕層
120a:第一間隙壁
120b:第二間隙壁
200:隔離區域
300:應變調節劑
A:第一金氧半電晶體
B:第二金氧半電晶體
A’:p型鰭式場效電晶體
B’:n型鰭式場效電晶體
D1:第一方向
D2:第二方向
DP:摻雜製程
R1:第一區域
R2:第二區域
S001~S008:步驟
圖1是根據本發明的一些實施例所繪示的半導體元件的製造方法的流程圖。
圖2A至圖2F是根據本發明的第一實施例所繪示的半導體元件的製造流程的剖面示意圖。
圖3A至圖3B是根據本發明的第二實施例所繪示的半導體元件的製造流程的剖面示意圖。
圖4A至圖4B是根據本發明的第三實施例所繪示的半導體元件的製造流程的立體圖。
圖5是根據本發明的第四實施例的半導體元件的立體圖。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或 類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在...上」、「在...上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地作出解釋。
圖1是根據本發明的一些實施例所繪示出的半導體元件的製造方法的流程圖。圖2A至圖2F是根據本發明的第一實施例所繪示出的半導體元件的製造流程的剖面示意圖。
請同時參照圖1以及圖2A，在步驟S001中，在基板100上形成第一金氧半(MOS)電晶體A以及第二金氧半電晶體B。在一些實施例中，第一金氧半電晶體A是第一平面型金氧半場效電晶體(planar metal-oxide-semiconductor field effect transistor；planar MOSFET)，而第二金氧半電晶體B是第二平面型金氧半場效電晶體。在一些替代性施例中，第一金氧半電晶體A是第一鰭式場效電晶體(FinFET)，而第二金氧半電晶體B是第二鰭式場效電晶體。在第一實施例中，圖2A至圖2F所繪示的第一金氧半電晶體A以及第二金氧半電晶體B例如是第一平面型金氧半場效電晶體以及第二平面型金氧半場效電晶體。
基板100是平面基板或塊狀基板(bulk substrate)。基板100分為第一區域R1以及第二區域R2。在第一區域R1中形成第一金氧半電晶體A，並在第二區域R2中形成第二金氧半電晶體B。基板100的材料例如是矽；矽鍺(silicon germanium)、碳化矽鍺(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide)等合金半導體；或其他半導體材料。此外，基板100可以是絕緣體上矽(silicon on insulator；SOI)或藍寶石上矽(silicon on sapphire)等絕緣體上半導體。可選地或額外地，基板100可包括例如鍺、砷化鎵或其他合適的半導體材料等其他元素半導體材料。在一些實施例中，基板100更包括例如各種摻雜區、埋層(buried layer)及/或磊晶層(epitaxy)等其他部件。舉例來說，基板100可以依據設計上的需求(例如，p型井或n型井)而包括各種摻雜區。摻雜區摻雜有例如硼或氟化硼(BF2)等p型摻質，及/或例如磷或砷等n型摻質。此外，摻雜區可以直接形成在基板100上、形成在P井結構中、形成在N井結構中、形成在雙井(dual-well)結構中或採用凸起結構來形成。
此外，基板100也包括隔離區域200，以隔離第一金氧半電晶體A與第二金氧半電晶體B。隔離區域200可以利用例如是局部區域氧化法(LOCOS)或淺溝渠隔離(STI)等隔離技術以將各個區域電性隔離。若隔離區域是由淺溝渠隔離所形成，則淺溝渠隔離區域包括氧化矽、氮化矽、氮氧化矽、其他合適的材料或 其組合。在一些實例中，填入的溝渠可具有多層結構，且例如是填入有氮化矽或氧化矽的熱氧化襯層(thermal oxide liner layer)。
第一金氧半電晶體A包括第一閘極結構102a以及第一摻雜源極和汲極(S/D)區域110a。類似地，第二金氧半電晶體B包括第二閘極結構102b以及第二摻雜源極和汲極(S/D)區域110b。在一些實施例中，第一金氧半電晶體A以及第二金氧半電晶體B類似。然而，植入至第一摻雜源極和汲極區域110a以及第二摻雜源極和汲極區域110b的摻質為不同型。換句話說，第一金氧半電晶體A以及第二金氧半電晶體B具有不同的導電型。更詳細來說，半導體基板100包括各個主動區域，且主動區域例如是用於配置N型金氧半(NMOS)電晶體的區域以及用於配置P型金氧半(PMOS)電晶體的區域。也就是說，基板100具有在第一摻雜源極和汲極區域110a以及第二摻雜源極和汲極區域110b中形成的摻雜區域以及磊晶層。在一些實施例中，第一摻雜源極和汲極區域110a摻雜有p型摻質，而第二摻雜源極和汲極區域110b摻雜有n型摻質。根據這些摻質類型，第一金氧半電晶體A是P型金氧半場效電晶體(PMOSFET)，而第二金氧半電晶體B是N型金氧半場效電晶體(NMOSFET)。在一些替代性實施例中，摻質的類型可以互換，以形成相反的導電類型的金氧半電晶體。值得注意的是，在一些實施例中，摻質藉由離子佈植(ion implantation)製程摻雜至源極和汲極區域。另一方面，在其他實施例中，可以藉由蝕刻或其它合適的製程去除部分基板100，並藉 由磊晶成長(epitaxy growth)製程在蝕刻所形成的中空區域中形成摻質。具體來說，磊晶層包括矽鍺(SiGe)、碳化矽(SiC)或其他合適的材料。應當理解的是，半導體元件結構可以藉由互補式金氧半(CMOS)技術的製程來形成，故關於其他的製程將不在此處詳細地描述。
在一些實施例中，第一閘極結構102a包括第一閘極介電層106a、第一閘極108a以及第一間隙壁120a。類似地，第二閘極結構102b包括第二閘極介電層106b、第二閘極108b以及第二間隙壁120b。在一些實施例中，第一閘極結構102a以及第二閘極結構102b類似或完全相同。在其他實施例中，第二閘極結構102b中的元件與第一閘極結構102a中的元件不同。值得注意的是，以下關於第一閘極結構102a的元件描述的細節也可以應用至第二閘極結構102b的元件，故在此省略了關於第二閘極結構102b中的元件的描述。
在基板100上由底部至頂部的順序依序形成第一閘極介電層106a以及第一閘極108a。第一閘極介電層106a包括氧化矽、氮化矽、氮氧化矽、高k介電材料或其組合。值得注意的是，高k介電材料通常是介電常數大於4的介電材料。高k介電材料包括金屬氧化物。用於高k介電材料的金屬氧化物例如包括鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鉿(Hf)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、 鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)的氧化物及/或其組合。在一些實施例中，第一閘極介電層106a是厚度介於約10埃(angstrom)至30埃的高k介電層。第一閘極介電層106a是藉由例如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)、熱氧化(thermal oxidation)、UV-臭氧氧化(UV-ozone oxidation)或其組合等合適的製程所形成。
在一些實施例中，第一閘極108a可以做為虛設閘極，且第一閘極108a由多晶矽製成。在後續的步驟中，金屬閘極(或稱為替換閘極)將替換虛設閘極。此替換步驟將在之後更詳細地討論。
請參照圖2A，在第一閘極108a的側壁上形成第一間隙壁120a。第一間隙壁120a由氧化矽、氮化矽、氮氧化矽、碳化矽、氟摻雜矽玻璃(fluoride-doped silicate glass；FSG)、低k介電材料或其組合形成。值得注意的是，低k介電材料通常是介電常數小於3.9的介電材料。第一間隙壁120a可以是包括一個或多個襯層(liner layer)的多層結構。襯層包括例如氧化矽、氮化矽及/或其他合適的材料的介電材料。第一間隙壁120a以及第二間隙壁120b可以藉由沉積合適的介電材料後再利用非等向性蝕刻蝕刻掉部分介電材料來形成。
請同時參照圖1以及圖2B，在步驟S002中，在第一金 氧半電晶體A以及第二金氧半電晶體B上形成蝕刻停止層114。具體來說，如圖2B所示，蝕刻停止層114覆蓋第一金氧半電晶體A以及第二金氧半電晶體B。在一些實施例中，蝕刻停止層114是接觸蝕刻停止層(contact etch stop layer；CESL)。蝕刻停止層114包括氮化矽、碳摻雜的氮化矽(carbon-doped silicon nitride)或其組合。在一些實施例中，蝕刻停止層114是藉由使用化學氣相沉積、高密度電漿化學氣相沉積(high density plasma CVD；HDPCVD)、次大氣壓化學氣相沉積(sub-atmospheric CVD；SACVD)、分子層沉積(molecular layer deposition；MLD)或其他合適的方法所沉積。在一些實施例中，在形成蝕刻停止層114之前，可以在基板100上進一步形成緩衝層(未繪示)。在一些實施例中，緩衝層例如是氧化矽等氧化物。然而，緩衝層也可能具有其他的組成。在一些實施例中，緩衝層是藉由化學氣相沉積、高密度電漿化學氣相沉積、次大氣壓化學氣相沉積、分子層沉積或其他合適的方法所沉積。
請參照圖1以及圖2C，在步驟S003中，在蝕刻停止層114上以及第一閘極結構102a與第二閘極結構102b旁形成介電層116。在一些實施例中，介電層116是層間介電層(interlayer dielectric layer；ILD)。介電層116包括氧化矽、氮化矽、氮氧化矽、磷矽玻璃(phsophosilicate galss；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、旋塗玻璃(spin-on glass；SOG)、氟化矽玻璃(fluorinated silica glass；FSG)、碳摻雜的氧 化矽(例如，SiCOH)、聚醯亞胺及/或其組合。在其他實施例中，介電層116包括低k介電材料。值得注意的是，低k介電材料通常是介電常數小於3.9的介電材料。低k介電材料例如包括BLACK DIAMOND®(加州聖克拉拉的應用材料)、乾凝膠(xerogel)、氣凝膠(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯並環丁烯(bis-benzocyclobutene；BCB)、Flare、SILK®(陶氏化學，米德蘭，密西根州)、氫倍半矽氧烷(HSQ)或氟化的氧化矽(SiOF)及/或其組合。應當理解的是，介電層116可以包括一種或多種介電材料及/或一層或多層介電層。在一些實施例中，可以藉由可流動化學氣相沉積、化學氣相沉積、高密度電漿化學氣相沉積、次大氣壓化學氣相沉積、旋塗、濺鍍(sputtering)或其他合適的方法形成合適厚度的介電層116。
請同時參照圖1以及圖2D，在步驟S004中，移除部分介電層116以及部分蝕刻停止層114，以暴露出第一閘極108a的上表面以及第二閘極108b的上表面。移除部分介電層116的步驟可以藉由化學機械研磨(chemical mechanical polishing；CMP)製程、蝕刻製程或其他合適的製程來達成。如圖2D所示，在進行移除製程之後，第一間隙壁120a以及蝕刻停止層114a位於介電層116a以及第一閘極108a之間。類似地，第二間隙壁120b以及蝕刻停止層114a位於介電層116a以及第二閘極108b之間。
請參照圖1以及圖2E，在步驟S005中，在基板100上 形成圖案化罩幕層118。在一些實施例中，例如是在第二區域R2上形成圖案化罩幕層118，且第二區域R2是N型金氧半導體區域。具體來說，圖案化罩幕層118覆蓋在形成於第二區域R2中的第二金氧半電晶體B、蝕刻停止層114a以及介電層116a上。另一方面，圖案化罩幕層118具有暴露出第一區域R1的開口10，且第一區域R1是P型金氧半導體區域。換言之，圖案化罩幕層118暴露出形成在第一區域R1中的第一金氧半電晶體A、蝕刻停止層114a以及介電層116a。圖案化罩幕層118例如是藉由旋塗罩幕材料層、對罩幕材料層進行微影(photolithography)製程、蝕刻掉部分罩幕材料層及/或其他製程來形成。具體來說，微影製程包括曝光、烘烤以及顯影。圖案化罩幕層118對於特定的曝光光束具有光敏感性，例如是氪氟(KrF)、氬氟(ArF)、極端紫外線(EUV)或電子束光(e-beam light)等。舉例來說，罩幕材料層可以是由感光性樹脂或其他合適的材料製成的光阻。在一些實施例中，罩幕材料層包括聚合物(polymer)、淬滅劑(quencher)、發色團(chromophore)、溶劑及/或化學放大劑(chemical amplifier；CA)。
請同時參照圖1以及圖2E，如步驟S006所示，其後執行摻雜製程DP。具體來說，介電層116a是應變(strain)材料並且會在層內呈現高應變。因此，可以在介電層116a中引入應變調節劑(strain modulator)300，以調節介電層116a的應變。詳細來說，應變調節劑300可以是應變縮減劑(strain reducer)、應變增強劑(strain enhancer)或其他調節劑，以改變介電層116a的晶格 結構。在一些實施例中，可將應變調節劑300摻雜至形成在第一區域R1中的介電層116a，以調節介電層116a的應變。值得注意的是，由於圖案化罩幕層118覆蓋第二區域R2，因此形成在第二區域R2中的元件不會受到摻雜製程DP的影響。在此情況下，應變調節劑300會形成在第一區域R1中。
應變調節劑300可以是原子(atom)、分子(molecule)、離子(ion)或以其他可能的形式存在。在一些實施例中，應變調節劑300是拉伸應變(tensile strain)縮減劑。此外，應變調節劑300的分子量(molecular weight)大於或等於組成介電層116a的原子的其中之一的分子量，以改變、調整或損害介電層116a的晶格。因此，介電層116a的應變能夠藉由介電層116a的晶格結構的改變、調整或損害而被調節。舉例來說，介電層116a包括由可流動化學氣相沉積所形成的低k材料且應變調節劑300的分子量大於或等於低k介電材料的原子的其中之一的分子量。在一些實施例中，應變調節劑300包括IVA族元素、VIIIA族元素或其組合。在一些例示性實施例中，應變調節劑300包括矽(silicon)、鍺(germanium)、氙(xenon)或其組合。在一些實施例中，只要材料的分子量能夠滿足大於或等於組成介電層116a的原子的其中之一的分子量的限制，也可以採用其他合適的材料來做為本發明實施例的應變調節劑300。
摻雜製程DP例如是藉由離子佈植製程(ion implantation process；IMP)來達成。舉例來說，當使用離子佈植製程時，其能 量例如是介於10KeV至50KeV之間。此外，應變調節劑300的劑量例如是介於1×1014原子/平方公分(atom/cm2)至9×1015原子/平方公分的範圍之間。在步驟S007中，在完成摻雜製程DP之後，移除圖案化罩幕層118。圖案化罩幕層118可以藉由乾式剝離(dry stripping)製程、濕式剝離(wet stripping)製程或其他合適的製程移除。
請同時參照圖1以及圖2F，在步驟S008中，在一些實施例中，第一閘極108a以及第二閘極108b為虛設閘極，且將分別由第一閘極122a以及第二閘極122b替換。具體來說，第一閘極108a以及第二閘極108b的材料是多晶矽，而第一閘極122a以及第二閘極122b的材料包括金屬。在一些實施例中，第一閘極122a以及第二閘極122b中的一者包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)或釕(Ru)等用於P型金氧半導體的材料，而另一者包括鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、或鋯(Zr)等用於N型金氧半導體的材料。此外，第一閘極122a以及第二閘極122b還可以包括阻障物(barrier)、功函數層(work function layer)或其組合。值得注意的是，在第一閘極122a與基板100之間或/及在第二閘極122b與基板100之間還可以包括襯層(liner layer)、介面層(interface layer)、種子層(seed layer)、黏著層(adhesion layer)或其組合。
在一些實施例中，第一閘極108a以及第二閘極108b例 如是藉由蝕刻製程或其他合適的製程移除。另一方面，第一閘極122a以及第二閘極122b例如是藉由原子層沉積、化學氣相沉積、物理氣相沉積、電鍍(plating)或其組合等方式沉積金屬材料(未繪示)所形成。在沉積金屬材料之後，移除部分金屬材料，以暴露出第一間隙壁120a、第二間隙壁120b、蝕刻停止層114a以及介電層116a的上表面。舉例來說，第一閘極122a以及第二閘極122b的厚度介於約30奈米(nm)至約60奈米的範圍內。移除部分金屬材料的步驟可以藉由化學機械研磨製程、蝕刻製程或其組合來達成。
在一些替代性實施例中，第一閘極介電層106a以及第二閘極介電層106b與第一閘極108a以及第二閘極108b一起被移除以形成閘極溝渠。隨後，在閘極溝渠中形成介面層(未繪示)、另一閘極氧化物層(未繪示)以及金屬閘極122a、122b。舉例來說，藉由介面層，可以在基板100與第一閘極介電層106a之間形成良好的介面，並且可以抑制半導體元件的通道載子(channel carrier)的遷移率衰退(mobility degradation)。此外，介面層是藉由熱氧化製程、化學氣相沉積製程或原子層沉積製程所形成。介面層的材料包括例如是氧化矽層或氮氧化矽層等介電材料。
由於第一閘極108a以及第二閘極108b被第一金屬閘極122a以及第二金屬閘極122b所置換，故可以在後續步驟中形成金屬內連線(未繪示)。舉例來說，可以形成其他導線(未繪示)以將半導體元件中的第一閘極122a以及第二閘極122b與其他元件 電性連接。
在一些實施例中，應變調節劑300是摻雜至形成在第一區域R1中的介電層116a之中，以調節介電層116a的拉伸應變。如上所述，形成在第一區域R1中的第一金氧半電晶體A是P型金氧半電晶體，故將應變調節劑300摻雜至形成在第一區域R1中的介電層116a，能夠釋放P型金氧半導體區域中的介電層116a的拉伸應變。因此，能夠抑制P型金氧半導體區域的開啟電流/關閉電流比(Ion/Ioff ratio)的退化，從而增強了半導體元件的效能。舉例來說，在具有應變調節劑300的P型金氧半導體元件中，能夠觀察到約4%的開啟電流/關閉電流比改善。
圖3A至圖3B是根據本發明的第二實施例所繪示出的半導體元件的製造流程的剖面示意圖。在本實施例中的半導體元件類似於圖2F中的半導體元件，故這些圖式中相同的元件以相同的標號來表示且不在下文中進一步描述。在圖3B以及圖2F中分別繪示的兩個實施例之間的不同點在於：在本實施例中，形成在第二區域R2中的介電層116a中也具有應變調節劑300。換言之，在一些實施例中，省略了第二區域R2上方的圖案化罩幕層118(如圖2E所示)。在一些替代性實施例中，在基板100的第三區域R3上形成圖案化罩幕層218(如圖3A所示)。圖案化罩幕層218具有暴露出第一區域R1以及第二區域R2的開口20。換言之，圖案化罩幕層218暴露出形成在第一區域R1以及第二區域R2中的第一金氧半電晶體A、第二金氧半電晶體B、蝕刻停止層114a以及 介電層116a。由於第一區域R1以及第二區域R2並未被圖案化罩幕層218遮蔽，因此在摻雜製程DP中，應變調節劑300能夠摻雜至第一區域R1以及第二區域R2中的整個介電層116(如圖3B所示)。
上述本發明實施例的方法是應用於平面型互補式金氧半導體元件，但本發明實施例並不限於此。本領域具有通常知識者應當能夠理解本發明的方法也可以應用至鰭式場效電晶體(FinFET)元件。
圖4A至圖4B是根據本發明的第三實施例所繪示出的半導體元件的製造流程的立體圖。
在第三實施例中的半導體元件類似於圖2F中的半導體元件，故這些圖中相同的元件以相同的標號來表示並且不在下文中進一步描述。在圖2A與2F以及圖4A與圖4B中分別繪示的兩個實施例之間的不同點在於：在第三實施例中，半導體元件包括p型鰭式場效電晶體A’以及n型鰭式場效電晶體B’。
請參照圖4A以及圖4B，在第三實施例中，基板100是具有沿著第一方向D1延伸的鰭101的基板。第一閘極結構102a以及第二閘極結構102b橫跨鰭101且沿著與第一方向D1不同的第二方向D2延伸。應變調節劑300摻雜至第一區域R1中的介電層116a中。
圖5是根據本發明的第四實施例的半導體元件的立體圖。在第四實施例中的半導體元件類似於圖4B中的半導體元件， 故這些圖中相同的元件以相同的標號來表示並且不在下文中進一步描述。
請參照圖5，這兩個實施例之間的不同點在於：在第四實施例中，應變調節劑300摻雜至第一區域R1以及第二區域R2中的整個介電層116a中。
本發明的應用不限制於金氧半場效電晶體(MOSFET)或鰭式場效電晶體(FinFET)的半導體元件，且可以擴展應用至具有動態隨機存取記憶體(dynamic random access memory；DRAM)單元、單電子電晶體(single electron transistor；SET)及/或其他微電子元件(microelectronic device；此處統稱為微電子元件)的其他積體電路。
在本發明的實施例中，應變調節劑摻雜至介電層中，以調節拉伸應變。因此，能夠釋放半導體元件的拉伸應變，並且可以抑制半導體元件的開啟電流/關閉電流比的退化，從而增強了半導體元件的效能。
根據本發明的一些實施例，半導體元件包括基板、金氧半(MOS)電晶體以及介電層。金氧半電晶體包括形成在基板上的閘極結構。介電層形成在閘極結構旁，且摻雜有應變調節劑。應變調節劑的分子量大於或等於組成介電層的原子的其中之一的分子量。
根據本發明的一些實施例，應變調節劑包括IVA族元素、VIIIA族元素或其組合。
根據本發明的一些實施例，應變調節劑包括矽(silicon)、鍺(germanium)、氙(xenon)或其組合。
根據本發明的一些實施例，介電層包括介電常數小於3.9的低k介電材料。
根據本發明的一些實施例，半導體元件更包括位於介電層與閘極結構之間的蝕刻停止層。
根據本發明的一些實施例，金氧半電晶體包括p型通道金氧半場效電晶體(p-type channel metal-oxide-semiconductor field effect transistor)。
根據本發明的一些替代性實施例，半導體元件包括基板、p型鰭式場效電晶體(Fin Field Effect Transistor；FinFET)、n型鰭式場效電晶體以及介電層。基板具有第一區域以及第二區域。p型鰭式場效電晶體形成在第一區域中，且包括形成在基板上的第一閘極結構。n型鰭式場效電晶體形成在第二區域中，且包括形成在基板上的第二閘極結構。介電層形成在第一閘極結構以及第二閘極結構旁。第一區域中的至少部分介電層包括應變調節劑，且應變調節劑的分子量大於或等於組成介電層的原子的其中之一的分子量。
根據本發明的一些替代性實施例，應變調節劑包括IVA族元素、VIIIA族元素或其組合。
根據本發明的一些替代性實施例，應變調節劑包括矽、鍺、氙或其組合。
根據本發明的一些替代性實施例，在第一區域中形成的介電層包括介電常數小於3.9的低k介電材料。
根據本發明的一些替代性實施例，形成在第一區域以及第二區域中的介電層包括應變調節劑。
根據本發明的另一些替代性實施例，半導體元件的製造方法至少包括以下步驟。提供具有第一區域以及第二區域的基板。在第一區域中形成第一金氧半電晶體。在基板上形成介電層。移除部分介電層，以暴露出第一金氧半電晶體的閘極結構的上表面。在基板上形成圖案化罩幕層。圖案化罩幕層的開口至少暴露出第一區域中的介電層。使用圖案化罩幕層做為罩幕，執行摻雜製程，將應變調節劑摻雜至第一區域中的介電層中。應變調節劑的分子量大於或等於組成介電層的原子的其中之一的分子量。將圖案化罩幕層移除。
根據本發明的另一些替代性實施例，應變調節劑包括IVA族元素、VIIIA族元素或其組合。
根據本發明的另一些替代性實施例，應變調節劑包括矽、鍺、氙或其組合。
根據本發明的另一些替代性實施例，執行摻雜製程的步驟包括執行離子佈植(ion implantation)製程。
根據本發明的另一些替代性實施例，第一金氧半電晶體是平面型p型金氧半場效電晶體(planar p-type metal-oxide-semiconductor field effect transistor)或p型鰭式場效 電晶體(FinFET)。
根據本發明的另一些替代性實施例，半導體元件的製造方法更包括在形成介電層的步驟之前，在第二區域中形成第二金氧半電晶體。第二金氧半電晶體是n型通道平面型金氧半場效電晶體(n-type channel planar metal-oxide-semiconductor field effect transistor)或n型鰭式場效電晶體(FinFET)。
根據本發明的另一些替代性實施例，圖案化罩幕層的開口更暴露出第二區域中的介電層，且執行摻雜製程的步驟更包括將應變調節劑摻雜至第二區域中的介電層中。
根據本發明的另一些替代性實施例，半導體元件的製造方法更包括在基板上形成介電層的步驟之前，在基板上形成蝕刻停止層。
根據本發明的另一些替代性實施例，半導體元件的製造方法更包括將閘極結構的虛設閘極置換為閘極。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更加了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露做為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
100:基板
102a:第一閘極結構
102b:第二閘極結構
106a:第一閘極介電層
106b:第二閘極介電層
110a:第一摻雜源極和汲極區域
110b:第二摻雜源極和汲極區域
114a:蝕刻停止層
116a:介電層
120a:第一間隙壁
120b:第二間隙壁
122a:第一閘極
122b:第二閘極
200:隔離區域
300:應變調節劑
A:第一金氧半電晶體
B:第二金氧半電晶體
R1:第一區域
R2:第二區域

Claims (10)

  1. 一種半導體元件，包括：金氧半(MOS)電晶體，其中所述金氧半電晶體包括形成在基板上的閘極結構；以及介電層，形成在所述閘極結構旁，其中所述介電層摻雜有應變調節劑(strain modulator)，摻雜有所述應變調節劑的所述介電層的晶格結構與摻雜所述應變調節劑前的所述介電層的原始晶格結構不同，所述應變調節劑至少包括矽，且所述介電層的上表面與所述閘極結構的上表面共面。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述應變調節劑更包括鍺(germanium)、氙(xenon)或其組合。
  3. 一種半導體元件，包括：基板，具有第一區域以及第二區域；p型鰭式場效電晶體(Fin Field Effect Transistor；FinFET)，形成在所述第一區域中，其中所述p型鰭式場效電晶體包括形成在所述基板上的第一閘極結構；n型鰭式場效電晶體，形成在所述第二區域中，其中所述n型鰭式場效電晶體包括形成在所述基板上的第二閘極結構；以及介電層，形成在所述第一閘極結構以及所述第二閘極結構旁，其中在所述第一區域中的至少部分所述介電層包括應變調節劑，且包括所述應變調節劑的所述至少部分所述介電層的晶格結構與不包括所述應變調節劑的所述介電層的部分的晶格結構不 同，其中所述介電層的上表面與所述第一閘極結構的上表面及所述第二閘極結構的上表面共面。
  4. 一種半導體元件，包括：基板，具有第一區域、第二區域以及第三區域；第一金氧半(MOS)電晶體，位於所述第一區域中，其中所述第一金氧半電晶體包括形成在所述基板上的第一閘極結構；第二金氧半電晶體，位於所述第二區域中，其中所述第二金氧半電晶體包括形成在所述基板上的第二閘極結構；介電層，在所述第一閘極結構以及所述第二閘極結構旁，其中所述介電層的一部分包括應變調節劑；蝕刻停止層，位於所述基板上，其中所述蝕刻停止層在所述第一閘極結構與所述介電層之間且在所述第二閘極結構與所述介電層之間，所述蝕刻停止層與所述基板在所述第一金氧半電晶體的所述第一閘極結構的間隙壁與所述第一金氧半電晶體的摻雜源極和汲極區域之間的上表面接觸，且所述介電層的上表面與所述第一閘極結構的上表面共面。
  5. 如申請專利範圍第4項所述的半導體元件，其中所述第一區域及所述第二區域中的所述介電層包括所述應變調節劑，且所述第三區域中的所述介電層不包括所述應變調節劑。
  6. 一種半導體元件的製造方法，包括：提供具有第一區域以及第二區域的基板；在所述第一區域中形成第一金氧半(MOS)電晶體，其中所 述第一金氧半電晶體是p型鰭式場效電晶體；在所述基板上形成介電層；執行平坦化製程移除部分所述介電層，以暴露出所述第一金氧半電晶體的閘極結構的上表面；在所述基板上形成圖案化罩幕層，其中所述圖案化罩幕層的開口至少暴露出所述第一區域中的所述介電層；使用所述圖案化罩幕層做為罩幕執行摻雜製程，以將應變調節劑摻雜至所述第一區域中的所述介電層中，其中經由所述摻雜製程的所述應變調節劑所調變的所述介電層的晶格結構與所述介電層在所述摻雜製程之前的晶格結構不同，且所述應變調節劑至少包括矽；以及將所述圖案化罩幕層移除。
  7. 如申請專利範圍第6項所述的半導體元件的製造方法，其中執行所述摻雜製程的步驟包括執行離子佈植(ion implantation)製程。
  8. 一種半導體元件的製造方法，包括：提供具有第一區域、第二區域以及第三區域的基板；在所述第一區域中形成第一鰭式場效電晶體；在所述基板上形成蝕刻停止層，其中所述蝕刻停止層與所述基板在所述第一鰭式場效電晶體的閘極結構的間隙壁與所述第一鰭式場效電晶體的摻雜源極和汲極區域之間的上表面接觸；在所述基板上形成介電層； 執行平坦化製程移除部分所述介電層以及所述蝕刻停止層，以暴露出所述第一鰭式場效電晶體的閘極結構的上表面；以及選擇性地摻雜選自由IVA族、VIIIA族或其組合所組成的群組的元素至所述介電層。
  9. 如申請專利範圍第8項所述的半導體元件的製造方法，其中所述選擇性地摻雜的步驟包括同時將所述元素摻雜至所述第一區域以及所述第二區域中的所述介電層中，且不將所述元素摻雜至所述第三區域中的所述介電層中。
  10. 一種半導體元件的製造方法，包括：提供具有第一區域以及第二區域的基板；在所述第一區域中形成第一金氧半(MOS)電晶體；在所述基板上形成蝕刻停止層，其中所述蝕刻停止層從所述第一區域延伸至所述第二區域且覆蓋所述第一金氧半電晶體的閘極結構的上表面以及側壁，所述蝕刻停止層與所述基板在所述第第一金氧半電晶體的所述閘極結構的間隙壁與所述第一金氧半電晶體的摻雜源極和汲極區域之間的上表面接觸；藉由可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)在所述蝕刻停止層上形成介電層；執行平坦化製程移除部分所述介電層以及覆蓋所述閘極結構的所述上表面的部分所述蝕刻停止層，以暴露出所述第一金氧半電晶體的所述閘極結構的所述上表面，其中所述閘極結構包括虛設閘極； 在執行所述平坦化製程之後，在所述基板上形成圖案化罩幕層，其中所述圖案化罩幕層的開口至少暴露出所述第一區域中的所述介電層；在形成所述圖案化罩幕層之後，使用所述圖案化罩幕層做為罩幕執行摻雜製程，以將應變調節劑摻雜至所述第一區域中在所述蝕刻停止層上的所述介電層中，其中經由所述摻雜製程的所述應變調節劑所調變的所述介電層的晶格結構與所述介電層在所述摻雜製程之前的晶格結構不同；將所述圖案化罩幕層移除；以及將所述閘極結構的所述虛設閘極置換為閘極。
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