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JP2019062170A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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吉田　哲也
Tetsuya Yoshida
哲也 吉田
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Renesas Electronics Corp
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭを有するＳＯＩ基板上に、絶縁膜ＩＦ１および高誘電率膜ＨＫ１を有するゲート絶縁膜ＧＦ２が形成されている。高誘電率膜ＨＫ１は、酸化シリコン膜よりも誘電率の高い膜であり、且つ、第１金属および第２金属を含む。高誘電率膜ＨＫ１中において、第１金属および第２金属の総原子数に対する第１金属の原子数の割合は、７５％以上であり、且つ、１００％未満である。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
低消費電力向けの半導体装置として、ＳＯＩ（Silicon On Insulator）基板にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。また、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の酸化シリコン換算膜厚を向上させるため、Ｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜をゲート絶縁膜に利用することが検討されている。
例えば、特許文献１には、ＳＯＩ基板に形成されたＭＩＳＦＥＴのゲート絶縁膜に、高誘電率膜として、酸化ハフニウム（ＨｆＯ２）などを適用した技術が開示されている。
また、特許文献２には、ＭＩＳＦＥＴのゲート絶縁膜とゲート電極との界面に、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）からなる金属層を設ける技術が開示されている。
特開２０１６−１８９３６号公報 特開２００７−３１８０１２号公報
ＳＯＩ基板に形成されるＭＩＳＦＥＴの閾値調整方法の一つとして、高誘電率膜中に含まれる金属の仕事関数によって閾値を制御する方法がある。しかしながら、このような高誘電率膜は、酸化シリコン膜よりも膜中のトラップ準位が多いことが知られており、高誘電率膜中に含まれる金属の割合によっては、ＭＩＳＦＥＴの信頼性が低下することが懸念される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、半導体層上に形成された第１絶縁膜、および、第１絶縁膜上に形成された高誘電率膜を含む第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極とを有する。ここで、高誘電率膜は、酸化シリコン膜よりも誘電率の高い膜であり、且つ、第１金属と第２金属とを含み、高誘電率膜中において、第１金属および第２金属の総原子数に対する第１金属の原子数の割合は、７５％以上であり、且つ、１００％未満である。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、（ｂ）半導体層上に、第１絶縁膜を形成する工程、（ｃ）第１絶縁膜上に、金属膜を堆積する工程、（ｄ）金属膜に対して熱処理を施す工程、を有する。ここで、金属膜は、第１金属と第２金属とを含み、第１金属および第２金属の総原子数に対する第１金属の原子数の割合は、７５％以上であり、且つ、１００％未満である。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを準備する工程、（ｂ）半導体層上に、第１絶縁膜を形成する工程、（ｃ）第１絶縁膜上に、第１金属膜および第２金属膜を形成する工程、（ｄ）第１金属膜および第２金属膜に対して、熱処理を施す工程、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置を示す断面図である。 本願発明者による実験データである。 実施の形態１の半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
図１は、本実施の形態の半導体装置であるｎ型のＭＩＳＦＥＴ１Ｔｒおよびｐ型のＭＩＳＦＥＴ２Ｔｒの断面構造を示している。
本実施の形態の半導体装置は、ｎ型のＭＩＳＦＥＴ１Ｔｒが形成される領域Ａｎと、領域Ａｎのウェル領域ＰＷに給電するための領域である領域ＴＡｎと、ｐ型のＭＩＳＦＥＴ２Ｔｒが形成される領域Ａｐと、領域Ａｐのウェル領域ＮＷに給電するための領域である領域ＴＡｐとを備える。
領域Ａｎと領域ＴＡｎとは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって区画されている。ウェル領域ＰＷは、素子分離部ＳＴＩよりも深く形成されており、領域Ａｎと領域ＴＡｎとに跨って形成されている。領域Ａｐと領域ＴＡｐとは、素子分離部ＳＴＩによって区画されている。ウェル領域ＮＷは、素子分離部ＳＴＩよりも深く形成されており、領域Ａｐと領域ＴＡｐとに跨って形成されている。
半導体基板ＳＢ上には絶縁層ＢＸが形成されており、絶縁層ＢＸ上には半導体層ＳＭが形成されている。絶縁層ＢＸの厚さは１０〜２０ｎｍ程度であり、半導体層ＳＭの厚さは１０〜２０ｎｍ程度である。また、給電領域である領域ＴＡｎおよび領域ＴＡｐにおいては、絶縁層ＢＸおよび半導体層ＳＭが除去されている。このため、エピタキシャル層ＥＰを介して、ウェル領域ＰＷおよびウェル領域ＮＷに、個別に電圧を印加することが可能となっている。
まず、領域ＡｎのＭＩＳＦＥＴ１Ｔｒの構造を説明する。
領域Ａｎにおいて、半導体基板ＳＢにはｎ型のウェル領域ＤＮＷが形成されており、ウェル領域ＤＮＷ内にはｐ型のウェル領域ＰＷが形成されている。このウェル領域ＤＮＷによって、ウェル領域ＰＷは、半導体基板ＳＢと電気的に分離されている。絶縁層ＢＸと接するウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域（不純物領域）ＧＰ１が形成されている。グランドプレーン領域ＧＰ１はＭＩＳＦＥＴ１Ｔｒのバックゲートとして機能し、ＭＩＳＦＥＴ１Ｔｒの閾値電圧は、グランドプレーン領域ＧＰ１の内部電位により調整される。
ウェル領域ＰＷおよびグランドプレーン領域ＧＰ１は、ボロン（Ｂ）などのｐ型不純物が導入された領域である。また、ウェル領域ＰＷの不純物濃度は、５×１０１７〜５×１０１８／ｃｍ３程度であり、グランドプレーン領域ＧＰ１の不純物濃度は、１×１０１８〜２×１０１９／ｃｍ３程度である。
領域Ａｎの半導体層ＳＭ上には、ゲート絶縁膜ＧＦ１を介して、ゲート電極Ｇ１が形成されている。ここで、ゲート絶縁膜ＧＦ１は、酸化シリコン膜を主体とする絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された高誘電率膜ＨＫ１とを含む。高誘電率膜ＨＫ１は、酸化シリコン膜よりも誘電率の高い膜であり、ＭＩＳＦＥＴ１Ｔｒの閾値を調整するための膜であり、少なくとも第１金属と、第１金属とは異なる第２金属とを含む。本実施の形態においては、第１金属は例えばハフニウム（Ｈｆ）であり、第２金属は例えばアルミニウム（Ａｌ）であり、高誘電率膜ＨＫ１はＨｆ、ＡｌおよびＯを含む膜である。
具体的に、本実施の形態における高誘電率膜ＨＫ１は、ＨｆｘＡｌ（１−ｘ）ＯＮ（１＞Ｘ≧０．７５）、または、ＨｆｘＡｌ（１−ｘ）Ｏ（１＞Ｘ≧０．７５）からなる。すなわち、高誘電率膜ＨＫ１中において、第１金属および第２金属の総原子数（Ｈｆ＋Ａｌ）に対する第１金属の原子数（Ｈｆ）の割合は、７５％以上であり、且つ、１００％未満である。
ゲート電極Ｇ１の側面には、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷが形成されている。オフセットスペーサＯＳ下およびサイドウォールスペーサＳＷ下の半導体層ＳＭには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸ１が形成されている。また、半導体層ＳＭ上の一部にはエピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰには、エクステンション領域ＥＸ１よりも高濃度のｎ型不純物領域である拡散領域Ｄ１が形成されている。これらのエクステンション領域ＥＸ１および拡散領域Ｄ１は、ＭＩＳＦＥＴ１Ｔｒのソース領域またはドレイン領域を構成している。
領域ＴＡｎには、領域Ａｎと同様に、ウェル領域ＤＮＷおよびウェル領域ＰＷが形成されている。なお、ウェル領域ＰＷの表面にはグランドプレーン領域ＧＰ１が形成されているが、領域ＴＡｎのグランドプレーン領域ＧＰ１は形成されていなくともよい。上述のように、領域ＴＡｎでは絶縁層ＢＸおよび半導体層ＳＭが除去されているため、グランドプレーン領域ＧＰ１を含むウェル領域ＰＷと直接接するように、エピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰには、ｐ型不純物領域である拡散領域Ｄ２が形成されている。従って、領域ＴＡｎのプラグＰＧに供給される電圧は、エピタキシャル層ＥＰおよびウェル領域ＰＷを介して、領域Ａｎのグランドプレーン領域ＧＰ１に供給される。
次に、領域ＡｐのＭＩＳＦＥＴ２Ｔｒの構造を説明する。
領域Ａｐにおいて、半導体基板ＳＢにはｎ型のウェル領域ＮＷが形成されている。絶縁層ＢＸと接するウェル領域ＮＷの表面には、ウェル領域ＮＷよりも高い不純物濃度を有するｎ型のグランドプレーン領域ＧＰ２が形成されている。グランドプレーン領域ＧＰ２はＭＩＳＦＥＴ２Ｔｒのバックゲートとして機能し、ＭＩＳＦＥＴ２Ｔｒの閾値電圧は、グランドプレーン領域ＧＰ２の内部電位により調整される。
また、ウェル領域ＮＷおよびグランドプレーン領域ＧＰ２は、ヒ素（Ａｓ）などのｎ型不純物が導入された領域である。また、ウェル領域ＮＷの不純物濃度は、５×１０１７〜５×１０１８／ｃｍ３程度であり、グランドプレーン領域ＧＰ２の不純物濃度は、１×１０１８〜２×１０１９／ｃｍ３程度である。
領域Ａｐの半導体層ＳＭ上には、ゲート絶縁膜ＧＦ２を介して、ゲート電極Ｇ２が形成されている。ここで、ゲート絶縁膜ＧＦ２は、酸化シリコン膜などからなる絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された高誘電率膜ＨＫ１とを含む。高誘電率膜ＨＫ１は、酸化シリコン膜よりも誘電率の高い膜であり、ＭＩＳＦＥＴ２Ｔｒの閾値を調整するための膜であり、上述の第１金属と第２金属とを含む。すなわち、本実施の形態においては、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２は、同じ膜で構成されている。
ゲート電極Ｇ２の側面には、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷが形成されている。オフセットスペーサＯＳ下およびサイドウォールスペーサＳＷ下の半導体層ＳＭには、低濃度のｐ型不純物領域であるエクステンション領域ＥＸ２が形成されている。また、半導体層ＳＭ上の一部にはエピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰには、エクステンション領域ＥＸ２よりも高濃度のｐ型不純物領域である拡散領域Ｄ２が形成されている。これらのエクステンション領域ＥＸ２および拡散領域Ｄ２は、ＭＩＳＦＥＴ２Ｔｒのソース領域またはドレイン領域を構成している。
領域ＴＡｐには、領域Ａｐと同様に、ウェル領域ＮＷが形成されている。なお、ウェル領域ＮＷの表面にはグランドプレーン領域ＧＰ２が形成されているが、領域ＴＡｐのグランドプレーン領域ＧＰ２は形成されていなくともよい。上述のように、領域ＴＡｐでは絶縁層ＢＸおよび半導体層ＳＭが除去されているため、グランドプレーン領域ＧＰ２を含むウェル領域ＮＷと直接接するように、エピタキシャル層ＥＰが形成されている。また、エピタキシャル層ＥＰには、ｎ型不純物領域である拡散領域Ｄ１が形成されている。従って、領域ＴＡｐのプラグＰＧに供給される電圧は、エピタキシャル層ＥＰおよびウェル領域ＮＷを介して、領域Ａｐのグランドプレーン領域ＧＰ２に供給される。
また、後で説明するが、領域Ａｎに形成された拡散領域Ｄ１と、領域ＴＡｐに形成された拡散領域Ｄ１は、同じ工程で形成されたｎ型の不純物領域である。同様に、領域Ａｐに形成された拡散領域Ｄ２と、領域ＴＡｎに形成された拡散領域Ｄ２は、同じ工程で形成されたｐ型の不純物領域である。
ゲート電極Ｇ１上、ゲート電極Ｇ２上およびエピタキシャル層ＥＰ上には、プラグＰＧとの接触抵抗を低減するために、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層ＳＩが形成されている。
領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐの主面上には、ＭＩＳＦＥＴ１ＴｒおよびＭＩＳＦＥＴ２Ｔｒを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１にはコンタクトホールが形成されており、コンタクトホール内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧが形成されている。各プラグＰＧは、シリサイド層ＳＩを介して、ゲート電極Ｇ１、ゲート電極Ｇ２およびエピタキシャル層ＥＰに接続されている。
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には配線用の溝が形成されており、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１が形成されている。
＜本実施の形態の半導体装置の主要な特徴について＞
ＭＩＳＦＥＴ１ＴｒおよびＭＩＳＦＥＴ２Ｔｒは、ＳＯＴＢ（Silicon-On-Thin-Buried oxide）と呼ばれる完全空乏型のトランジスタであり、ゲート長が６５ｎｍ以下のトランジスタである。また、不純物のばらつきによる閾値変動などを抑制するため、チャネル領域となる半導体層ＳＭには、閾値調整用のイオン注入は行われていない。すなわち、チャネル領域となる半導体層ＳＭは、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＭ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
このようなトランジスタは０．７５Ｖ程度の超低電圧で駆動し、各半導体層ＳＭ（チャネル領域）に流れる電流の制御は、ゲート電極Ｇ１およびゲート電極Ｇ２に印加される電圧だけでなく、ウェル領域ＰＷおよびウェル領域ＮＷに印加される電圧も使用して行われる。すなわち、ＭＩＳＦＥＴ１Ｔｒは、ゲート電極Ｇ１およびウェル領域ＰＷに、個別に電圧を供給することで駆動される。また、ＭＩＳＦＥＴ２Ｔｒは、ゲート電極Ｇ２およびウェル領域ＮＷに、個別に電圧を供給することで駆動される。
本実施の形態においては、チャネル領域となる半導体層ＳＭがドーパントレスであるため、ＭＩＳＦＥＴ１Ｔｒの閾値電圧は、主に、グランドプレーン領域ＧＰ１に含まれる不純物の不純物濃度と、高誘電率膜ＨＫ１に含まれる金属の総原子数とによって設定される。同様に、ＭＩＳＦＥＴ２Ｔｒの閾値電圧は、主に、グランドプレーン領域ＧＰ２に含まれる不純物の不純物濃度と、高誘電率膜ＨＫ１に含まれる金属の総原子数とによって設定される。
以下に、本願発明者が行った、高誘電率膜ＨＫ１に含まれる金属の割合に関する検討結果を、図２を用いて説明する。
まず、本願発明者は、ｎ型のＭＩＳＦＥＴ１Ｔｒ用に、高誘電率膜ＨＫ１にアルミニウム（Ａｌ）を導入することを検討したが、ｐ型のＭＩＳＦＥＴ２Ｔｒでは閾値電圧が低くなりすぎることが判った。上述のように、閾値電圧は、グランドプレーン領域ＧＰ２でもある程度は調整できるが、グランドプレーン領域ＧＰ２は、不純物領域で構成されているため、閾値電圧をより微細に調整するには適していない。そこで、高誘電率膜ＨＫ１内の金属によって閾値電圧の微調整を行うことが望ましいが、アルミニウムは、ｐ型のＭＩＳＦＥＴ２Ｔｒに最適ではないことが、本願発明者の検討により明らかとなった。
そこで、本願発明者は、高誘電率膜ＨＫ１にアルミニウムだけでなく、ハフニウム（Ｈｆ）も導入することを検討した。高誘電率膜ＨＫ１にハフニウムも導入したことにより、ｐ型のＭＩＳＦＥＴ２Ｔｒの閾値電圧を適切な値に設計することが可能となった。この時、ｎ型のＭＩＳＦＥＴ１Ｔｒでは閾値電圧が若干下がったが、その変化量は適用範囲内であった。
また、ｐ型のＭＩＳＦＥＴ２Ｔｒでは、高誘電率膜ＨＫ１中のアルミニウムによって、ＮＢＴＩ（Negative Bias Temperature Instability）が劣化することが、本願発明者の検討で明らかになった。
図２は、本願発明者の実験データであり、高誘電率膜ＨＫ１に含まれる第１金属（Ｈｆ）および第２金属（Ａｌ）の割合によって、ｐ型のＭＩＳＦＥＴ２ＴｒのＮＢＴＩの劣化量を示している。横軸は、第１金属と第２金属との総原子数（Ｈｆ＋Ａｌ）に対する第１金属の原子数（Ｈｆ）の割合を示しており、縦軸は、ｐ型のＭＩＳＦＥＴ２ＴｒのＮＢＴＩの劣化量を相対値で示している。すなわち、縦軸の１．０を基準として、１．０より大きい値は、ＮＢＴＩの劣化量が大きく、ＭＩＳＦＥＴ２Ｔｒの信頼性が低下することを示しており、１．０より小さい値は、ＮＢＴＩの劣化量が小さく、ＭＩＳＦＥＴ２Ｔｒの信頼性が向上することを示している。
図２に示されるように、高誘電率膜ＨＫ１に含まれる第１金属（Ｈｆ）の割合が大きく、高誘電率膜ＨＫ１に含まれる第２金属（Ａｌ）の割合が小さくなる程に、ＮＢＴＩが改善されていることが判る。特に、第１金属と第２金属の総原子数（Ｈｆ＋Ａｌ）に対する第１金属の原子数（Ｈｆ）の割合が、７５％以上であると、ＮＢＴＩが改善されていることが判る。
従って、高誘電率膜ＨＫ１を、ＨｆｘＡｌ（１−ｘ）ＯＮ（１＞Ｘ≧０．７５）、または、ＨｆｘＡｌ（１−ｘ）Ｏ（１＞Ｘ≧０．７５）とすることが望ましい。言い換えれば、高誘電率膜ＨＫ１中において、第１金属および第２金属の総原子数（Ｈｆ＋Ａｌ）に対する第１金属の原子数（Ｈｆ）の割合を、７５％以上であり、且つ、１００％未満とすることが望ましい。高誘電率膜ＨＫ１がこのような構成であれば、ｐ型のＭＩＳＦＥＴ２ＴｒのＮＢＴＩを改善することができる。従って、本実施の形態の半導体装置は、ｎ型のＭＩＳＦＥＴ１Ｔｒおよびｐ型のＭＩＳＦＥＴ２Ｔｒの閾値電圧を最適な値に設計でき、且つ、ｐ型のＭＩＳＦＥＴ２Ｔｒの信頼性を向上させることができる。
＜本実施の形態の半導体装置の製造方法について＞
以下に、本実施の形態の半導体装置の製造方法を、図３〜図１１を用いて説明する。
図３には、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＭとを有する、所謂ＳＯＩ基板が示されている。
半導体基板ＳＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０〜２０ｎｍ程度である。半導体層ＳＭは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＭの厚さは、例えば１０〜２０ｎｍ程度である。なお、半導体層ＳＭには、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＭ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、ＳＩＭＯＸ（Separation by IMplanted OXygen）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板に高いエネルギーで酸素（Ｏ２）をイオン注入し、その後の熱処理でシリコンと酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコンの薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板を形成してもよい。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板を製造することもできる。
次に、半導体層ＳＭおよび絶縁層ＢＸを貫通し、且つ、半導体基板ＳＢに達する溝を形成し、溝内に絶縁膜を埋め込むことで素子分離部ＳＴＩを形成する。領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐは、素子分離部ＳＴＩによって、互いに分離される。
次に、フォトリソグラフィ法およびイオン注入法によって、領域Ａｎおよび領域ＴＡｎの半導体基板ＳＢにｎ型のウェル領域ＤＮＷを形成し、ウェル領域ＤＮＷ内にｐ型のウェル領域ＰＷを形成し、ウェル領域ＰＷ内にｐ型のグランドプレーン領域ＧＰ１を形成する。
次に、フォトリソグラフィ法およびイオン注入法によって、領域Ａｐおよび領域ＴＡｐの半導体基板ＳＢにｎ型のウェル領域ＮＷを形成し、ウェル領域ＮＷ内にｎ型のグランドプレーン領域ＧＰ２を形成する。
次に、フォトリソグラフィ法およびドライエッチング法によって、領域ＴＡｎおよび領域ＴＡｐの半導体層ＳＭを選択的に除去し、領域ＴＡｎおよび領域ＴＡｐの絶縁層ＢＸを露出させる。
次に、図４に示すように、例えば熱酸化法によって、領域Ａｎおよび領域Ａｐの半導体層ＳＭ上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の膜厚は、２〜３ｎｍ程度である。この絶縁膜ＩＦ１は、後で、ＭＩＳＦＥＴ１Ｔｒのゲート絶縁膜ＧＦ１の一部、および、ＭＩＳＦＥＴ２Ｔｒのゲート絶縁膜ＧＦ２の一部となる。
次に、必要に応じて、絶縁膜ＩＦ１に対して、例えば窒素を含む雰囲気中において、プラズマ処理を行ってもよい。このプラズマ処理により、絶縁膜ＩＦ１の表面が窒化される。すなわち、絶縁膜ＩＦ１の膜厚の半分より上部に導入される窒素濃度は、絶縁膜ＩＦ１の膜厚の半分より下部に導入される窒素濃度よりも大きくなる。言い換えれば、絶縁膜ＩＦ１の下部は酸化シリコン膜であり、絶縁膜ＩＦ１の上部は酸窒化シリコン膜となる。
このようなプラズマ処理を行うことで、以下のような効果を得ることができる。例えば、後の工程でゲート電極Ｇ１、Ｇ２を形成するが、その後の製造工程中の熱処理によって、ゲート電極Ｇ１、Ｇ２中の不純物が、半導体層ＳＭに拡散する恐れがある。ここで、上記のプラズマ処理を行い、絶縁膜ＩＦ１の表面を窒化させることにより、例えばゲート電極Ｇ２に導入されたボロン（Ｂ）などのｐ型の不純物が、ゲート電極Ｇ２中から半導体層ＳＭへ向かって拡散することを防止できる。また、酸化シリコン膜からなる絶縁膜ＩＦ１の表面が窒化することで、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２の誘電率を向上させることができる。
後で説明するが、本実施の形態において、上記のプラズマ処理を行った場合、高誘電率膜ＨＫ１はＨｆｘＡｌ（１−ｘ）ＯＮ（１＞Ｘ≧０．７５）となり、上記のプラズマ処理を行わなかった場合、高誘電率膜ＨＫ１はＨｆｘＡｌ（１−ｘ）Ｏ（１＞Ｘ≧０．７５）となる。
次に、図５に示すように、スパッタリング法によって、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐに、金属膜ＭＴ１を堆積させる。これにより、領域Ａｎおよび領域Ａｐにおいて、絶縁膜ＩＦ１上に金属膜ＭＴ１が形成される。すなわち、領域Ａｎおよび領域Ａｐのそれぞれにおいて、絶縁膜ＩＦ１に金属膜ＭＴ１を構成する材料が添加（供給）される。本実施の形態における金属膜ＭＴ１は、第１金属（Ｈｆ）と第２金属（Ａｌ）とを含む膜であり、その膜厚は３ｎｍ程度である。金属膜ＭＴ１の形成方法として、例えば、まずスパッタリング装置内の第１チャンバー内にて、ハフニウム（Ｈｆ）を堆積させる。続いて、同じスパッタリング装置内の第２チャンバー内にて、アルミニウム（Ａｌ）を堆積させる。ハフニウムとアルミニウムとを堆積させる順番は、何れが先でも構わない。また、第１金属および第２金属の総原子数（Ｈｆ＋Ａｌ）に対する第１金属の原子数（Ｈｆ）の割合は、７５％以上であり、且つ、１００％未満とする。
次に、金属膜ＭＴ１に対して、例えば７００℃程度の熱処理を施して、絶縁膜ＩＦ１と金属膜ＭＴ１とを反応させることにより、高誘電率膜ＨＫ１を形成する。本実施の形態では、絶縁膜ＩＦ１の表面に含まれる酸化シリコン（ＳｉＯ２）と、金属膜ＭＴ１に含まれるハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）とが反応し、高誘電率膜ＨＫ１としてＨｆｘＡｌ（１−ｘ）Ｏ膜が形成される。なお、絶縁膜ＩＦ１に対して、窒素雰囲気中においてプラズマ処理を行っていた場合には、絶縁膜ＩＦ１の表面に含まれる酸窒化シリコン（ＳｉＯＮ）と、金属膜ＭＴ１に含まれるハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）とが反応し、高誘電率膜ＨＫ１としてＨｆｘＡｌ（１−ｘ）ＯＮ膜が形成される。
また、このような熱処理工程を個別に行わず、後述の他の工程にて付加される熱を利用して、絶縁膜ＩＦ１と金属膜ＭＴ１とを反応させることも可能である。
図６は、図５に続く製造工程を示しており、ゲート電極Ｇ１、ゲート電極Ｇ２、キャップ膜ＣＰ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２の形成工程を示している。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法によって、ゲート電極用の導電性膜として、例えば多結晶シリコン膜を堆積する。なお、このＣＶＤ法では、６００〜７００℃程度の熱処理が加わる。続いて、フォトリソグラフィ法およびイオン注入法を用いて、各領域の導電性膜に不純物を導入する。ここでは、領域Ａｎおよび領域ＴＡｎの導電性膜にはｎ型の不純物を導入し、領域Ａｐおよび領域ＴＡｐの導電性膜にはｐ型の不純物を導入する。
なお、各ゲート電極を構成する導電性膜は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜でもよい。
次に、導電性膜上に、例えばＣＶＤ法によって、ゲート電極上のキャップ膜用の絶縁膜として、例えば窒化シリコン膜を堆積する。なお、このＣＶＤ法では、６００〜７００℃程度の熱処理が加わる。
ここで、図６の直前で説明した、絶縁膜ＩＦ１と金属膜ＭＴ１とを反応させるための熱処理工程を個別に行わず、図６などの他の工程に付加される熱を利用することも可能である。例えば、上記のゲート電極用の導電性膜の成膜時、および、上記のキャップ膜用の絶縁膜の成膜時に加わる熱処理によって、絶縁膜ＩＦ１と金属膜ＭＴ１とを反応させて、高誘電率膜ＨＫ１を形成することもできる。また、絶縁膜ＩＦ１と金属膜ＭＴ１との反応は、更に後の工程である、オフセットスペーサＯＳ形成工程、ダミーサイドウォールスペーサＤＳＷ形成工程、エピタキシャル層ＥＰ形成工程、サイドウォールスペーサＳＷ形成工程、および、拡散領域Ｄ１、Ｄ２形成後の活性化処理で施される熱処理によっても、行うことができる。すなわち、仮にゲート電極用の導電性膜の成膜時、および、キャップ膜用の絶縁膜の成膜時に施される熱処理によって、絶縁膜ＩＦ１と金属膜ＭＴ１とが完全に反応しきらなかったとしても、後の各工程で施される熱処理によって、絶縁膜ＩＦ１と金属膜ＭＴ１とを反応させることができる。最終的には、図９で示すシリサイド層ＳＩの形成工程後には、絶縁膜ＩＦ１と金属膜ＭＴ１との反応が完了しており、高誘電率膜ＨＫ１としてＨｆｘＡｌ（１−ｘ）ＯＮ膜またはＨｆｘＡｌ（１−ｘ）ＯＮ膜が形成されている。
次に、フォトリソグラフィ法およびドライエッチング法を用いて、上記絶縁膜と上記導電性膜とをパターニングする。これにより、図６に示すように、領域Ａｎにゲート電極Ｇ１が形成され、領域Ａｐにゲート電極Ｇ２が形成される。また、各ゲート電極上には、それぞれキャップ膜ＣＰが形成される。続いて、各ゲート電極から露出している高誘電率膜ＨＫ１（金属膜ＭＴ１）および絶縁膜ＩＦ１を除去することで、領域Ａｎのゲート電極Ｇ１下、および、領域Ａｐのゲート電極Ｇ２下に、高誘電率膜ＨＫ１と、絶縁膜ＩＦ１とが残される。なお、高誘電率膜ＨＫ１（金属膜ＭＴ１）の除去工程には、硝酸または硫酸を含む水溶液が用いられ、絶縁膜ＩＦ１の除去工程には、フッ酸を含む水溶液が用いられる。また、絶縁膜ＩＦ１を除去する際に、領域ＴＡｎおよび領域ＴＡｐに残されていた絶縁層ＢＸも除去される。
以上により、領域Ａｎのゲート電極Ｇ１下に、高誘電率膜ＨＫ１および絶縁膜ＩＦ１を含むゲート絶縁膜ＧＦ１が形成され、領域Ａｐのゲート電極Ｇ２下に、高誘電率膜ＨＫ１および絶縁膜ＩＦ１を含むゲート絶縁膜ＧＦ２が形成される。
図７は、オフセットスペーサＯＳ、ダミーサイドウォールスペーサＤＳＷおよびエピタキシャル層ＥＰの形成工程を示している。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜を形成する。なお、このＣＶＤ法では、６００〜７００℃程度の熱処理が加わる。続いて、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを形成する。この時、領域ＴＡｎおよび領域ＴＡｐにおいては、異方性エッチングによって、オフセットスペーサＯＳ用の絶縁膜は除去され、半導体基板ＳＢが露出している。
次に、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜を形成する。なお、このＣＶＤ法では、６００〜７００℃程度の熱処理が加わる。続いて、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを介して、ダミーサイドウォールスペーサＤＳＷを形成する。この時、領域ＴＡｎおよび領域ＴＡｐにおいては、異方性エッチングによって、ダミーサイドウォールスペーサＤＳＷ用の絶縁膜は除去されており、半導体基板ＳＢが露出している。
次に、エピタキシャル成長法により、領域Ａｎおよび領域Ａｐの半導体層ＳＭ上、並びに、領域ＴＡｎおよび領域ＴＡｐの半導体基板ＳＢ上に、例えば単結晶シリコンからなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。なお、このエピタキシャル成長法では、６５０〜７５０℃程度の熱処理が加わる。半導体層ＥＰの膜厚は、２０ｎｍ〜４０ｎｍ程度である。この時、ゲート電極Ｇ１およびゲート電極Ｇ２はキャップ膜ＣＰで覆われているので、ゲート電極Ｇ１上およびゲート電極Ｇ２上にエピタキシャル層ＥＰは形成されない。
なお、エピタキシャル層ＥＰは、半導体層ＳＭと同じ材料であるため一体化するが、本実施の形態では、発明の理解を容易にするため、エピタキシャル層ＥＰを矢印で示し、エピタキシャル層ＥＰと半導体層ＳＭとの境界を破線で示している。
図８は、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰの除去工程と、エクステンション領域ＥＸ１、ＥＸ２の形成工程とを示している。
まず、オフセットスペーサＯＳが削られ難い条件でエッチング処理を行うことによって、領域Ａｎおよび領域Ａｐにおいて、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰを除去する。また、ダミーサイドウォールスペーサＤＳＷおよびキャップ絶縁膜ＣＰは、同じ材料により形成されていたので、これらを同時に除去することができる。従って、マスクの追加を行う必要がないので、製造工程を簡略化することができる。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域Ａｎにおいて、ゲート電極Ｇ１の両側の半導体層ＳＭおよびエピタキシャル層ＥＰにｎ型のエクステンション領域（不純物領域）ＥＸ１を形成し、領域Ａｐにおいて、ゲート電極Ｇ２の両側の半導体層ＳＭおよびエピタキシャル層ＥＰにｐ型のエクステンション領域（不純物領域）ＥＸ２を形成する。エクステンション領域ＥＸ１は、ＭＩＳＦＥＴ１Ｔｒのソース領域の一部またはドレイン領域の一部を構成し、エクステンション領域ＥＸ２は、ＭＩＳＦＥＴ２Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
なお、エクステンション領域ＥＸ１は、領域ＴＡｐのエピタキシャル層ＥＰの表面にも形成され、エクステンション領域ＥＸ２は、領域ＴＡｎのエピタキシャル層ＥＰの表面に形成される。しかし、領域ＴＡｐおよび領域ＴＡｎには、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ２を形成しなくともよい。
図９は、サイドウォールスペーサＳＷ、拡散領域Ｄ１、Ｄ２、および、シリサイド層ＳＩの形成工程を示している。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜を形成する。なお、このＣＶＤ法では、６００〜７００℃程度の熱処理が加わる。続いて、この絶縁膜に対して異方性エッチングを行うことで、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの側面に、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷを形成する。
次に、フォトリソグラフィ法およびイオン注入法を用いて、領域Ａｎのエピタキシャル層ＥＰおよび半導体層ＳＭ、並びに、領域ＴＡｐのエピタキシャル層ＥＰに、ｎ型の拡散領域（不純物領域）Ｄ１を形成し、領域Ａｐのエピタキシャル層ＥＰおよび半導体層ＳＭ、並びに、領域ＴＡｎのエピタキシャル層ＥＰに、ｐ型の拡散領域（不純物領域）Ｄ２を形成する。
領域Ａｎにおいて、ｎ型の拡散領域Ｄ１は、エクステンション領域ＥＸ１よりも高い不純物濃度を有し、エクステンション領域ＥＸ１と接続し、ＭＩＳＦＥＴ１Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
領域Ａｐにおいて、ｐ型の拡散領域Ｄ２は、エクステンション領域ＥＸ２よりも高い不純物濃度を有し、エクステンション領域ＥＸ２と接続し、ＭＩＳＦＥＴ２Ｔｒのソース領域の一部またはドレイン領域の一部を構成する。
続いて、エクステンション領域ＥＸ１、ＥＸ２および拡散領域Ｄ１、Ｄ２に含まれる不純物を活性化させる目的で、半導体基板ＳＢに１０５０℃程度の熱処理を施す。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに６００〜７００℃程度の熱処理を施すことによって、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２を、金属膜と反応させる。これにより、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
以上により、領域ＡｎにＭＩＳＦＥＴ１Ｔｒが形成され、領域ＡｐにＭＩＳＦＥＴ２Ｔｒが形成される。
図９の製造工程後、層間絶縁膜ＩＬ１、ＩＬ２、プラグＰＧおよび配線Ｍ１を形成することで、図１に示す半導体装置が製造される。
まず、領域Ａｎ、領域Ａｐ、領域ＴＡｎおよび領域ＴＡｐを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１の形成後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨することもできる。
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１内にコンタクトホールを形成し、コンタクトホール内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧを形成する。各領域に形成されたプラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１、Ｄ２に接続される。なお、ゲート電極Ｇ１、Ｇ２もプラグＰＧと接続されるが、本実施の形態ではその図示を省略する。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
（実施の形態２）
以下に、実施の形態２の半導体装置およびその製造方法を、図１０〜図１２を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
まず、実施の形態１では、ゲート絶縁膜ＧＦ１の一部およびゲート絶縁膜ＧＦ２の一部として、同じ高誘電率膜ＨＫ１を適用していた。これに対して、実施の形態２では、ゲート絶縁膜ＧＦ１の一部として高誘電率膜ＨＫ２を適用し、ゲート絶縁膜ＧＦ２の一部として高誘電率膜ＨＫ２とは別の材料からなる高誘電率膜ＨＫ３を適用している。
図１０は、実施の形態１の図４に続く製造工程を示している。図４の製造工程の終了時点で、領域Ａｎおよび領域Ａｐの半導体層ＳＭ上には、絶縁膜ＩＦ１が形成されている。また、絶縁膜ＩＦ１の表面には、必要に応じて、窒素雰囲気中においてプラズマ処理が施されている。
この状態から、図１０に示すように、領域Ａｎおよび領域ＴＡｎを開口し、且つ、領域Ａｐおよび領域ＴＡｐを覆うように、例えばフォトレジスト膜からなるマスクパターンＰＲ１を形成する。また、マスクパターンＰＲ１は、フォトレジスト膜に限定されず、パターニングされた窒化シリコン膜などの絶縁膜でもよい。
次に、マスクパターンＰＲ１をマスクとして、スパッタリング法により、領域Ａｎおよび領域ＴＡｎに、例えばアルミニウム（Ａｌ）からなる金属膜ＭＴ２を堆積させる。これにより、領域Ａｎにおいて、絶縁膜ＩＦ１上に金属膜ＭＴ２が形成される。すなわち、領域Ａｎ内に位置する絶縁膜ＩＦ１に、金属膜ＭＴ２を構成するアルミニウムが添加（供給）される。なお、金属膜ＭＴ２の膜厚は３ｎｍ程度である。その後、マスクパターンＰＲ１はアッシングなどのエッチング処理によって除去される。
次に、図１１に示すように、領域Ａｐおよび領域ＴＡｐを開口し、且つ、領域Ａｎおよび領域ＴＡｎを覆うように、例えばフォトレジスト膜からなるマスクパターンＰＲ２を形成する。また、マスクパターンＰＲ２は、フォトレジスト膜に限定されず、パターニングされた窒化シリコン膜などの絶縁膜でもよい。
次に、マスクパターンＰＲ２をマスクとして、スパッタリング法により、領域Ａｐおよび領域ＴＡｐに、金属膜ＭＴ２と異なる金属膜として、例えばハフニウム（Ｈｆ）からなる金属膜ＭＴ３を堆積させる。これにより、領域Ａｐにおいて、絶縁膜ＩＦ１上に金属膜ＭＴ３が形成される。すなわち、領域Ａｐ内に位置する絶縁膜ＩＦ１に、金属膜ＭＴ３を構成するハフニウムが添加（供給）される。なお、金属膜ＭＴ３の膜厚は３ｎｍ程度である。その後、マスクパターンＰＲ２はアッシングなどのエッチング処理によって除去される。
なお、図１０および図１１に示される製造工程の順番を逆にしてもよい。すなわち、先に領域Ａｐに金属膜ＭＴ３を形成し、その後、領域Ａｎに金属膜ＭＴ２を形成してもよい。
次に、図１２に示すように、実施の形態１と同様の手法で、ゲート電極Ｇ１、ゲート電極Ｇ２、キャップ膜ＣＰ、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２を形成する。これにより、領域Ａｎのゲート電極Ｇ１下に、高誘電率膜ＨＫ２および絶縁膜ＩＦ１を含むゲート絶縁膜ＧＦ１が形成され、領域Ａｐのゲート電極Ｇ２下に、高誘電率膜ＨＫ３および絶縁膜ＩＦ１を含むゲート絶縁膜ＧＦ２が形成される。
すなわち、実施の形態１と同様に、金属膜ＭＴ２および金属膜ＭＴ３に対して熱処理を施すことにより、領域Ａｎでは金属膜ＭＴ２と絶縁膜ＩＦ１とが反応して、高誘電率膜ＨＫ２が形成され、領域Ａｐでは金属膜ＭＴ３と絶縁膜ＩＦ１とが反応して、高誘電率膜ＨＫ３が形成される。実施の形態２では、高誘電率膜ＨＫ２はＡｌＯ２膜またはＡｌＯＮ膜であり、高誘電率膜ＨＫ３はＨｆＯ２膜またはＨｆＯＮ膜である。
また、実施の形態１と同様に、上記の熱処理工程を個別に行わず、ゲート電極Ｇ１、Ｇ２の形成工程、および、キャップ膜ＣＰの形成工程などの他の工程に付加される熱処理を利用することも可能である。
以降の製造工程は、実施の形態１の図７以降の説明と同じである。
このように、実施の形態２では、ＭＩＳＦＥＴ１Ｔｒのゲート絶縁膜ＧＦ１は、アルミニウム（Ａｌ）を含むが、ハフニウム（Ｈｆ）を含まない。また、ＭＩＳＦＥＴ２Ｔｒのゲート絶縁膜ＧＦ２は、ハフニウム（Ｈｆ）を含むが、アルミニウム（Ａｌ）を含まない。従って、実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、ｎ型のＭＩＳＦＥＴ１Ｔｒでは、ハフニウムによる閾値電圧の低下を防ぐことができ、ｐ型のＭＩＳＦＥＴ２Ｔｒでは、アルミニウムによる閾値電圧の低下を防ぐことができ、且つ、アルミニウムによるＮＢＴＩの劣化を防ぐことができる。
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
第１導電型の第１ＭＩＳＦＥＴが形成される第１領域、および、前記第１導電型と反対の導電型である第２導電型の第２ＭＩＳＦＥＴが形成される第２領域を備える半導体装置であって、
前記第１領域および前記第２領域において、半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層上に形成された第１絶縁膜と、
前記第１領域に位置する前記第１絶縁膜上に形成され、且つ、第１金属を含む第１高誘電率膜と、
前記第２領域に位置する前記第１絶縁膜上に形成され、且つ、前記第１金属と異なる第２金属を含む第２高誘電率膜と、
前記第１高誘電率膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極と、
前記第２高誘電率膜上に形成された前記第２ＭＩＳＦＥＴの第２ゲート電極と、
を有し、
前記第１高誘電率膜は、前記第２金属を含まない膜であり、
前記第２高誘電率膜は、前記第１金属を含まない膜であり、
前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜は、前記第１領域の前記第１絶縁膜および前記第１高誘電率膜を含み、
前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜は、前記第２領域の前記第１絶縁膜および前記第２高誘電率膜を含む、半導体装置。
［付記２］
付記１に記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１金属は、Ｈｆであり、
前記第２金属は、Ａｌであり、
前記第１高誘電率膜は、ＨｆおよびＯを含む膜であり、
前記第２高誘電率膜は、ＡｌおよびＯを含む膜である、半導体装置。
［付記３］
付記２に記載の半導体装置において、
前記第１領域の前記半導体基板内には、ｎ型の第１ウェル領域が形成され、
前記第１ウェル領域内であり、且つ、前記絶縁層と接する位置には、前記第１ウェル領域よりも高い不純物濃度を有するｎ型の第１不純物領域が形成され、
前記第１ＭＩＳＦＥＴの閾値電圧は、前記第１不純物領域内の不純物濃度と、前記第１高誘電率膜中の前記第１金属とによって設定され、
前記第２領域の前記半導体基板内には、ｐ型の第２ウェル領域が形成され、
前記第２ウェル領域内であり、且つ、前記絶縁層と接する位置には、前記第２ウェル領域よりも高い不純物濃度を有するｐ型の第２不純物領域が形成され、
前記第２ＭＩＳＦＥＴの閾値電圧は、前記第２不純物領域内の不純物濃度と、前記第２高誘電率膜中の前記第２金属とによって設定される、半導体装置。
［付記４］
付記３に記載の半導体装置において、
前記第１不純物領域の不純物濃度は、１×１０１８〜２×１０１９／ｃｍ３であり、
前記第２不純物領域の不純物濃度は、１×１０１８〜２×１０１９／ｃｍ３である、半導体装置。
［付記５］
付記４に記載の半導体装置において、
前記第１ゲート電極下の前記半導体層、および、前記第２ゲート電極下の前記半導体層は、真性半導体層であるか、または、１×１０１３／ｃｍ３以下のｐ型の不純物が導入された半導体層である、半導体装置。
［付記６］
付記２に記載の半導体装置において、
前記第１絶縁膜の膜厚の半分より上部に導入されている窒素濃度は、前記第１絶縁膜の膜厚の半分より下部に導入されている窒素濃度よりも大きく、
前記第１高誘電率膜は、Ｈｆ、ＯおよびＮを含む膜であり、
前記第２高誘電率膜は、Ａｌ、ＯおよびＮを含む膜である、半導体装置。
１Ｔｒ、２Ｔｒ ＭＩＳＦＥＴ
Ａｎ、Ａｐ 領域
ＢＸ 絶縁層
ＣＰ キャップ膜
Ｄ１、Ｄ２ 拡散領域（不純物領域）
ＤＮＷ ウェル領域
ＤＳＷ ダミーサイドウォールスペーサ
ＥＰ エピタキシャル層（半導体層）
ＥＸ１、ＥＸ２ エクステンション領域（不純物領域）
Ｇ１、Ｇ２ ゲート電極
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＧＰ１、ＧＰ２ グランドプレーン領域（不純物領域）
ＨＫ１〜ＨＫ３ 高誘電率膜
ＩＦ１ 絶縁膜
ＩＬ１，ＩＬ２ 層間絶縁膜
Ｍ１ 配線
ＭＴ１〜ＭＴ３ 金属膜
ＮＷ ウェル領域
ＯＳ オフセットスペーサ
ＰＧ プラグ
ＰＷ ウェル領域
ＰＲ１、ＰＲ２ マスクパターン
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＭ 半導体層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
ＴＡｎ、ＴＡｐ 領域

Claims (18)

  1. 半導体基板と、
    前記半導体基板上に形成された絶縁層と、
    前記絶縁層上に形成された半導体層と、
    前記半導体層上に形成された第１絶縁膜、および、前記第１絶縁膜上に形成された高誘電率膜を含む第１ＭＩＳＦＥＴの第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極と、
    を有し、
    前記高誘電率膜は、酸化シリコン膜よりも誘電率の高い膜であり、且つ、第１金属と、前記第１金属とは異なる第２金属とを含み、
    前記高誘電率膜中において、前記第１金属および前記第２金属の総原子数に対する前記第１金属の原子数の割合は、７５％以上であり、且つ、１００％未満である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１金属は、Ｈｆであり、
    前記第２金属は、Ａｌであり、
    前記高誘電率膜は、Ｈｆ、ＡｌおよびＯを含む膜である、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１ＭＩＳＦＥＴは、ｐ型のＭＩＳＦＥＴである、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記半導体装置は、前記第１ＭＩＳＦＥＴが形成される第１領域、および、ｎ型の第２ＭＩＳＦＥＴが形成される第２領域を備え、
    前記第２ＭＩＳＦＥＴは、
    前記第２領域において、前記半導体層上に形成された前記第１絶縁膜、および、前記第１絶縁膜上に形成された前記高誘電率膜を含む第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    を有する、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１領域の前記半導体基板内には、ｎ型の第１ウェル領域が形成され、
    前記第１ウェル領域内であり、且つ、前記絶縁層と接する位置には、前記第１ウェル領域よりも高い不純物濃度を有するｎ型の第１不純物領域が形成され、
    前記第１ＭＩＳＦＥＴの閾値電圧は、前記第１不純物領域内の不純物濃度と、前記高誘電率膜中の前記第１金属および前記第２金属の総原子数とによって設定され、
    前記第２領域の前記半導体基板内には、ｐ型の第２ウェル領域が形成され、
    前記第２ウェル領域内であり、且つ、前記絶縁層と接する位置には、前記第２ウェル領域よりも高い不純物濃度を有するｐ型の第２不純物領域が形成され、
    前記第２ＭＩＳＦＥＴの閾値電圧は、前記第２不純物領域内の不純物濃度と、前記高誘電率膜中の前記第１金属および前記第２金属の原子数とによって設定される、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１不純物領域の不純物濃度は、１×１０１８〜２×１０１９／ｃｍ３であり、
    前記第２不純物領域の不純物濃度は、１×１０１８〜２×１０１９／ｃｍ３である、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１ゲート電極下の前記半導体層、および、前記第２ゲート電極下の前記半導体層は、真性半導体層であるか、または、１×１０１３／ｃｍ３以下のｐ型の不純物が導入された半導体層である、半導体装置。
  8. 請求項２に記載の半導体装置において、
    前記第１絶縁膜の膜厚の半分より上部に導入されている窒素濃度は、前記第１絶縁膜の膜厚の半分より下部に導入されている窒素濃度よりも大きく、
    前記高誘電率膜は、Ｈｆ、Ａｌ、ＯおよびＮを含む膜である、半導体装置。
  9. （ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
    （ｂ）前記半導体層上に、第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上に、スパッタリング法によって、金属膜を堆積させる工程、
    （ｄ）前記金属膜に対して熱処理を施すことにより、前記金属膜と前記第１絶縁膜とを反応させる工程、
    を有し、
    前記金属膜は、第１金属と、前記第１金属とは異なる第２金属とを含み、
    前記第１金属および前記第２金属の総原子数に対する前記第１金属の原子数の割合は、７５％以上であり、且つ、１００％未満である、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第１金属は、Ｈｆであり、
    前記第２金属は、Ａｌである、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記金属膜と前記第１絶縁膜とを反応させることにより、前記第１絶縁膜上に、酸化シリコン膜よりも高い誘電率を有する高誘電率膜を形成し、
    ｐ型の第１ＭＩＳＦＥＴの第１ゲート絶縁膜は、前記第１絶縁膜と前記高誘電率膜とを含む、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記半導体装置は、前記第１ＭＩＳＦＥＴが形成される第１領域、および、ｎ型の第２ＭＩＳＦＥＴが形成される第２領域を備え、
    前記（ｂ）工程では、前記第１領域および前記第２領域において、前記半導体層上に、第１絶縁膜を形成し、
    前記（ｃ）工程では、前記第１領域および前記第２領域において、前記第１絶縁膜上に、前記金属膜を形成し、
    前記（ｄ）工程では、前記第１領域および前記第２領域において、前記第１絶縁膜上に、前記高誘電率膜を形成し、
    前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜は、前記第１絶縁膜および前記高誘電率膜を含む、半導体装置の製造方法。
  13. 請求項１０に記載の半導体装置の製造方法において、更に、
    前記（ｂ）工程後であって前記（ｃ）工程前に、窒素を含む雰囲気中において、前記第１絶縁膜の表面に対してプラズマ処理を施す工程、を有する、半導体装置の製造方法。
  14. 請求項９に記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記金属膜上に導電性膜を形成する工程であり、
    前記（ｄ）工程における前記熱処理は、前記導電性膜の形成時に加わる熱処理である、半導体装置の製造方法。
  15. 第１導電型の第１ＭＩＳＦＥＴが形成される第１領域、および、前記第１導電型と反対の導電型である第２導電型の第２ＭＩＳＦＥＴが形成される第２領域を備える半導体装置の製造方法であって、
    （ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
    （ｂ）前記第１領域および前記第２領域において、前記半導体層上に、第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１領域を開口し、且つ、前記第２領域を覆う第１マスクパターンを形成する工程、
    （ｄ）前記（ｃ）工程後、前記第１マスクパターンが存在する状態において、スパッタリング法によって、前記第１絶縁膜上に、第１金属膜を堆積させる工程、
    （ｅ）前記（ｂ）工程後、前記第２領域を開口し、且つ、前記第１領域を覆う第２マスクパターンを形成する工程、
    （ｆ）前記（ｅ）工程後、前記第２マスクパターンが存在する状態において、スパッタリング法によって、前記第１絶縁膜上に、第２金属膜を堆積させる工程、
    （ｇ）前記（ｃ）〜（ｆ）工程後に、前記第１金属膜および前記第２金属膜に対して、熱処理を施すことにより、前記第１領域において前記第１金属膜と前記第１絶縁膜とを反応させ、前記第２領域において前記第２金属膜と前記第１絶縁膜とを反応させる工程、
    を有する、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記第１導電型は、ｐ型であり、
    前記第２導電型は、ｎ型であり、
    前記第１金属膜は、Ｈｆ膜であり、
    前記第２金属膜は、Ａｌ膜である、半導体装置の製造方法。
  17. 請求項１５に記載の半導体装置の製造方法において、更に、
    前記（ｂ）工程後であって前記（ｃ）〜（ｆ）工程前に、窒素を含む雰囲気中において、前記第１絶縁膜の表面に対してプラズマ処理を施す工程、を有する、半導体装置の製造方法。
  18. 請求項１５に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、前記第１金属膜上および前記第２金属膜上に、導電性膜を形成する工程であり、
    前記（ｇ）工程における前記熱処理は、前記導電性膜の形成時に加わる熱処理である、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210043465A (ko) 2019-10-10 2021-04-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019062170A (ja) * 2017-09-28 2019-04-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2021132096A (ja) * 2020-02-19 2021-09-09 キオクシア株式会社 半導体装置及びその製造方法
CN112885849B (zh) * 2021-01-29 2022-09-09 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4887481B2 (ja) * 2002-08-20 2012-02-29 独立行政法人産業技術総合研究所 半導体強誘電体記憶デバイス
JP2004214366A (ja) * 2002-12-27 2004-07-29 Nec Electronics Corp 半導体装置及びその製造方法
JP2006245317A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置およびその製造方法
JP2007318012A (ja) * 2006-05-29 2007-12-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2008016626A (ja) * 2006-07-05 2008-01-24 Toshiba Corp 半導体装置及びその製造方法
JP4358252B2 (ja) * 2007-03-27 2009-11-04 株式会社東芝 不揮発性半導体メモリのメモリセル
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
US20100219481A1 (en) * 2009-01-09 2010-09-02 Imec Method for manufacturing a dual work function semiconductor device and the semiconductor device made thereof
JP5401244B2 (ja) * 2009-10-01 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011249402A (ja) * 2010-05-24 2011-12-08 Renesas Electronics Corp 半導体装置およびその製造方法
CN101887910A (zh) * 2010-06-03 2010-11-17 复旦大学 一种适合于半导体闪存器件的栅叠层结构及制备方法
JP2012059888A (ja) * 2010-09-08 2012-03-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP5852459B2 (ja) * 2012-02-10 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20150028189A (ko) * 2013-09-05 2015-03-13 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP6363895B2 (ja) 2014-07-09 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9825184B2 (en) * 2015-08-28 2017-11-21 Toshiba Memory Corporation Non-volatile semiconductor memory device
US10062695B2 (en) * 2015-12-08 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP2019062170A (ja) * 2017-09-28 2019-04-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210043465A (ko) 2019-10-10 2021-04-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US11217605B2 (en) 2019-10-10 2022-01-04 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

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