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TWI738941B - 半導體裝置 - Google Patents

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TWI738941B
TWI738941B TW106144479A TW106144479A TWI738941B TW I738941 B TWI738941 B TW I738941B TW 106144479 A TW106144479 A TW 106144479A TW 106144479 A TW106144479 A TW 106144479A TW I738941 B TWI738941 B TW I738941B
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trench
semiconductor substrate
semiconductor
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吉村充弘
畠中雅宏
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日商艾普凌科有限公司
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Abstract

於半導體基板上，包括：背面半導體電極層，設置於半導體基板的背面；基極區域，形成於背面半導體電極層上；溝槽，自半導體基板的表面到達至背面半導體電極層的上表面；閘極絕緣膜，覆蓋溝槽的內側；閘極電極，嵌入於溝槽內，直至第1高度；絕緣膜，嵌入於閘極電極上，直至半導體基板表面；以及第1區域及第2區域，在溝槽的延伸設置方向上交替地配置；並且於第1區域中具有第1導電型的第1表面半導體電極層，於第2區域中具有自半導體基板表面至第2高度為止的深度的基極接觸區域與自第1高度至第2高度為止的第2表面半導體電極層。

Description

半導體裝置
本發明是有關於一種半導體裝置，尤其是有關於一種包括具備溝槽閘極的縱型電晶體。
作為現有的縱型電晶體之一，例如如專利文獻1所示，提出有設為如下構成的縱型金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)：將閘極電極僅設置於形成於基板的溝槽內的下部，將使源極電極與閘極電極絕緣的絕緣膜嵌入於溝槽內上部，且其上表面是以成為與基板表面大致同一平面的方式形成，於該平面上形成源極電極。藉此，不需要於將閘極電極嵌入至溝槽上部並將絕緣膜形成於基板表面上的情況下所需的、用以將形成於絕緣膜上的源極電極與基板表面的源極區域及基極接觸區域連接的接觸開口，藉此可縮小相鄰接的溝槽間隔並減小裝置的橫方向上的尺寸。
進而，專利文獻1(尤其參照圖2、圖5)中揭示有：亦可藉由沿條紋狀的溝槽而於基板表面交替地配置源極區域與基極接觸區域，從而縮小相鄰接的溝槽的間隔，進而減小裝置的橫方向尺寸。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2003-101027號公報
專利文獻1中所揭示的、沿條紋狀的溝槽而於基板表面交替地配置源極區域與基極接觸區域的結構中，需要犧牲通道形成中所需的源極區域而於基板表面形成基極接觸區域，於形成基極接觸區域的區域中未形成通道，因此溝槽延伸設置方向上的通道的形成密度會降低。
因此，本發明的目的在於提供一種減小裝置的橫方向尺寸且抑制溝槽延伸設置方向上的通道形成密度的降低的半導體裝置。
為了解決所述課題，因此，本發明設為如下所述的半導體裝置。
即，一種半導體裝置，其包括：半導體基板；第1電極，相接地設置於所述半導體基板的表面上；及第2電極，相接地設置於所述半導體基板的背面上；並且所述半導體裝置的特徵在於，所述半導體基板包括：第1導電型的背面半導體電極層，距所述半導體基板的背面具有規定的厚度而設置；第2導電型的基極區域，形成於所述背面半導體電極層上；溝槽，具有自所述半導體基板的表面到達至所述背面半導體電極層的上表面的深度；閘極絕緣膜，覆蓋所述溝槽的內側的底面及側面，且上端部位於所述 半導體基板表面與所述溝槽的底面之間的第1高度處；閘極電極，介隔所述閘極絕緣膜而嵌入於所述溝槽內，直至所述第1高度；絕緣膜，嵌入於所述溝槽內的所述閘極絕緣膜及所述閘極電極上，直至所述半導體基板表面；以及第1區域及第2區域，與所述溝槽相接，並在所述溝槽的延伸設置方向上交替地配置；並且於所述第1區域中，具有第1導電型的第1表面半導體電極層，所述第1導電型的第1表面半導體電極層具有自所述半導體基板表面至所述第1高度為止的沿所述溝槽外側面的部分與和所述第1電極相接的部分，於所述第2區域中，包括：第2導電型的基極接觸區域，具備具有自所述半導體基板表面至高於所述第1高度的第2高度為止的深度且至少一部分與所述基極區域相接的部分及與所述第1電極相接的部分，並且濃度高於所述基極區域；以及第2表面半導體電極層，具有自所述第1高度至所述第2高度為止的沿所述溝槽外側面的部分，且於相對於所述溝槽的延伸設置方向而垂直的面上，具有與所述第1表面半導體電極層相接的部分。
再者，所述「基極區域」、「基極接觸區域」亦有時分別稱為「體區域」、「體接觸區域」等，但於本說明書中，稱為「基極區域」、「基極接觸區域」。
根據本發明，於位於基極接觸區域的橫處的溝槽側面，將源極區域配置於較基極接觸區域更深的位置，從而可形成通 道，因此無須使源極區域與基極接觸區域在橫方向上排列而設置於半導體基板表面，可減小裝置的橫方向尺寸。另外，由於形成基極接觸區域，因此不會犧牲通道形成中所需的源極區域，故可抑制溝槽延伸設置方向上的通道形成密度的降低。
100、200:半導體裝置
101、201:高濃度區域
102、202:漂移區域
103、203:基極區域
104、204:溝槽
105、205:閘極絕緣膜
106、206:閘極電極
107、207:第1源極區域
108、208:第2源極區域
109、209:基極接觸區域
110、210:絕緣膜
111、211:源極電極
112、212:汲極電極
113:光阻
114、214:第1區域
115、215:第2區域
120、220:半導體基板
121、221:汲極層
H1:第1高度
H2:第2高度
I1:N型雜質
I2:P型雜質
X:間隔
A-A'、B-B'、C-C'、D-D'、E-E'、F-F':剖面線
圖1是表示本發明的第1實施形態的半導體裝置的平面結構的圖。
圖2是圖1所示的半導體裝置的A-A'的剖面圖。
圖3是圖1所示的半導體裝置的B-B'的剖面圖。
圖4是圖1所示的半導體裝置的C-C'的剖面圖。
圖5是表示作為本發明的第1實施形態的半導體裝置的製造步驟的剖面圖。
圖6是表示作為本發明的第1實施形態的半導體裝置的製造步驟的剖面圖。
圖7是表示作為本發明的第1實施形態的半導體裝置的製造步驟的剖面圖。
圖8(a)、圖8(b)是表示作為本發明的第1實施形態的半導體裝置的製造步驟的剖面圖，圖8(a)是表示圖1所示的半導體裝置的A-A'的位置中的結構，圖8(b)是表示B-B'的位置中的結構。
圖9(a)、圖9(b)是表示作為本發明的第1實施形態的半 導體裝置的製造步驟的剖面圖，圖9(a)是表示圖1所示的半導體裝置的A-A'的位置中的結構，圖9(b)是表示B-B'的位置中的結構。
圖10是表示本發明的第2實施形態的半導體裝置的平面結構的圖。
圖11是圖10所示的半導體裝置的D-D'的剖面圖。
圖12是圖10所示的半導體裝置的E-E'的剖面圖。
圖13是圖10所示的半導體裝置的F-F'的剖面圖。
以下，一邊參照圖式，一邊對本發明的半導體裝置的實施形態進行說明。
圖1是用以對表示本發明的第1實施形態的具有縱型電晶體的半導體裝置100進行說明的平面圖，圖2是圖1的A-A'的剖面圖，圖3是圖1的B-B'的剖面圖，圖4是圖1的C-C'的剖面圖。以下，以縱型N通道MOSFET為例，對半導體裝置100進行說明。
如圖1所示，於第1實施形態的半導體裝置100的半導體基板120的表面，多個溝槽104在一方向上長長地延伸設置為條紋狀。在相鄰的溝槽104之間，第1區域114與第2區域115在溝槽104的延伸設置方向上交替地配置(省略最上面的源極電極111)。
於第1區域114中，沿溝槽104的外側面而形成有N型的第1源極區域107。另外，於第2區域115中，沿溝槽104的外 側面而形成有P型的基極接觸區域109。在溝槽104的延伸設置方向上配置P型的基極接觸區域109的間隔(自某基極接觸區域109至下一基極接觸區域109為止的距離)X無需全部相同，但為了縱型N通道MOSFET的特性的穩定化，理想為某極限值以下。
另外，於圖1的第1實施形態中，第1區域114與第2區域115在相對於溝槽104的延伸設置方向而垂直的方向上全部以相同的形狀配置，無需限於如圖1般的形狀或配置。例如，第1區域114與第2區域115亦可在相對於溝槽104的延伸設置方向而垂直的方向上介隔溝槽104來交替地配置。
於溝槽104的上部嵌入絕緣膜110，而將在相對於溝槽104的延伸設置方向而垂直的方向上所配置的第1區域114彼此及第2區域115彼此分離。
圖2是示出圖1的包含第1區域114與溝槽104的A-A'的剖面的情況的圖。半導體裝置100於半導體基板120上包括包含N型的高濃度區域101與N型的漂移(drift)區域102的汲極層121、P型的基極區域103及N型的第1源極區域107。另外，溝槽104以固定間隔而在橫方向上設置多個。為了作為縱型N通道MOSFET而進行動作，半導體裝置100成為如下結構：於半導體基板120的背面形成汲極電極112，於半導體基板120的表面形成源極電極111，並使電流在縱方向上流動。
為了於成為縱型N通道MOSFET的汲極的區域，在與汲極電極112之間獲得歐姆接觸，N型的高濃度區域101設為 1×1020/cm3以上的雜質濃度。另外，藉由如上所述般設為高濃度，而降低電阻率並減低汲極電阻。
N型的漂移區域102是同樣地成為縱型N通道MOSFET的汲極的區域中的用以確保汲極耐壓的區域，根據該所期望的耐壓值來決定雜質濃度與縱方向上的厚度。
P型的基極區域103是用以形成縱型N通道MOSFET的通道的區域。基極區域103的雜質濃度與縱方向上的厚度是由所期望的臨限值電壓或汲極耐壓等決定。基極區域103是將P型雜質自半導體基板120表面注入至形成漂移區域102的N型區域中而形成，因此雜質濃度高於漂移區域102。
溝槽104以自半導體基板120的表面到達至漂移區域102的上表面的深度形成。於該溝槽104內，於第1高度H1的位置為止的內側面形成有閘極絕緣膜105。將包含多晶矽等的閘極電極106嵌入於閘極絕緣膜105上，直至第1高度H1的位置。藉由對該閘極電極106賦予信號，而於基極區域103中的沿溝槽104的外側面的區域，在縱方向上形成通道。於溝槽104的自半導體基板120表面至第1高度H1為止的深度中，形成絕緣膜110，將閘極電極106與源極電極111電性絕緣。
第1源極區域107形成於基極區域103上。第1源極區域107的上側的部分(上表面)與源極電極111相接。為了在與源極電極111之間獲得歐姆接觸，第1源極區域107的與源極電極111相接的面中的雜質濃度設為1×1019/cm3以上的濃度。另外， 第1源極區域107於溝槽104的外側面具有自半導體基板120的表面到達至第1高度H1的位置的深度的部分(側面)。即，於第1區域114中，形成有第1源極區域107，所述第1源極區域107自一溝槽104的外側面起經過半導體基板120表面，並沿另一溝槽104的外側面而包圍基極區域103的上部。
藉由此種構成，自汲極電極112流入的電流經過高濃度區域101、漂移區域102、基極區域103的溝槽104外側面所形成的通道而自第1源極區域107流入至源極電極111。
圖3是示出圖1的包含第2區域115與溝槽104的B-B'的剖面的情況的圖。於半導體裝置100的半導體基板120上，包括包含N型的高濃度區域101與N型的漂移區域102的汲極層121、P型的基極區域103、N型的第2源極區域108及基極接觸區域109。另外，溝槽104以固定間隔而在橫方向上設置多個。於該剖面中，亦為了作為縱型N通道MOSFET而進行動作，半導體裝置100成為如下結構：於半導體基板120的背面形成汲極電極112，於半導體基板120的表面形成源極電極111，並使電流在縱方向上流動。
第2區域115中的基極接觸區域109在縱方向上位於自較第1高度H1的位置更高的第2高度H2至半導體基板120表面之間，並在橫方向上具有與溝槽104相接的部分(側面)。另外，基極接觸區域109中，下側的部分(底面)的一部分與基極區域103相接，上側的部分(上表面)與源極電極111相接。為了在與 源極電極111之間獲得歐姆接觸，基極接觸區域109的與源極電極111相接的面中的雜質濃度設為1×1020/cm3以上的濃度。
第2源極區域108具有沿溝槽104的外側面的自第1高度H1至第2高度H2為止的部分(一側面)、與基極區域103相接的部分(另一側面及底面)及與基極接觸區域109的底面相接的部分(上表面)。另外，第2源極區域108的相對於溝槽104的延伸設置方向而垂直的部分(側面)與於圖3中未圖示的第1源極區域107相接。
即，於第2區域115中形成有基極接觸區域109與第2源極區域108，所述基極接觸區域109自一溝槽104的外側面至另一溝槽104的外側面距半導體基板120的表面具有相同的深度，所述第2源極區域108於沿基極接觸區域109下的溝槽104的外側面的區域中與第1源極區域107連接。
藉由此種構成，自汲極電極112流入的電流經過高濃度區域101、漂移區域102、基極區域103的溝槽104外側面所形成的通道而流入至第2源極區域108。流入至第2源極區域108的電流進而沿溝槽104的延伸設置方向而流向於圖3中未圖示的第1源極區域107，其後，流入至源極電極111。
於第1實施形態中，於形成有基極接觸區域109的第2區域115中，無須使源極區域與基極接觸區域在橫方向上排列而設置於半導體基板表面，可縮小相鄰接的溝槽的間隔並減小半導體裝置的橫方向上的尺寸。
另外，由於形成基極接觸區域，因此不會犧牲通道形成中所需的源極區域，可抑制溝槽延伸設置方向上的通道形成密度的降低並實現導通電阻的減低。
另外，第1源極區域107、第2源極區域108、基極接觸區域109於半導體基板120表面與同一源極電極111相接並被賦予同電位的源極電位。
藉由此種構成，通過基極接觸區域109而自源極電極111對基極區域103賦予源極電位，並抑制無意的寄生元件的動作，並確保穩定的MOSFET動作。
第1源極區域107與第2源極區域108的N型雜質為相同的雜質濃度，且設定為較基極接觸區域109低1位左右的雜質濃度。其原因在於：如後所說明般，於圖3所示的溝槽104的自第1高度H1的高度至半導體基板120表面為止的外側面，在中途的步驟中全部形成第2源極區域108，於其後的基極接觸區域109形成步驟中，可自第2高度H2至半導體基板120表面利用基極接觸區域109進行翻新。藉此，可抑制雜質濃度偏差並穩定地形成溝槽104的外側面的自第1高度H1至第2高度H2為止的第2源極區域108與自第2高度H2至半導體基板120表面為止的基極接觸區域109。
如圖4的剖面圖所示，於圖1的包含第1區域114與第2區域115的溝槽104的外側面附近的C-C'的剖面中，第2源極區域108形成於基極接觸區域109的下表面，並與相鄰接的第1源 極區域107連接。因此，自汲極電極112通過通道而流入至第2源極區域108的電流自基極接觸區域109下的第1高度H1於第2高度H2的寬度的第2源極區域108中在橫方向上通行並到達至第1源極區域107，然後在縱方向上流入至源極電極111。
如上所述，基極接觸區域109具有對基極區域103賦予源極電位的作用。但是，難以將遠離基極接觸區域109的位置、例如圖1的間隔X之間的中間地點的基極區域103恆定地固定為源極電位。其理由在於：基於藉由施加汲極電壓而於基極區域103與漂移區域102的接合面中所產生的衝擊離子或洩漏等的電流自產生有衝擊離子或洩漏的位置流向基極接觸區域109。因此，衝擊離子或洩漏的產生部位越遠離基極接觸區域109，基極電阻成分越高，於該位置，相對於源極電位，越容易引起電壓上升。
若基極區域103的某位置的電位相對於源極電位而增大，則包含該位置中的源極區域、基極區域、漂移區域的NPN寄生雙極電晶體容易動作，從而難以使縱型N通道MOSFET的特性穩定化。為了抑制此種不穩定性，有效的是進行擴展基極接觸區域或將圖1的間隔X減小為某極限值以下，並減低基極電阻。但是，其會同時犧牲通道形成中所需的源極區域，因此無法避免如下情況：溝槽延伸設置方向上的通道形成密度降低，電晶體的導通電阻增大。
於第1實施形態中，即便擴展基極接觸區域109或減小圖1中的間隔X的值，於全部的溝槽的外側面，源極區域(107、 108)與漂移區域102亦在縱方向上對向，於其間的基極區域103中，亦可形成通道。因此，可一邊確保穩定的電晶體動作，一邊增加溝槽延伸設置方向上的通道形成密度且實現導通電阻的減低。
繼而，基於圖5至圖9(a)、圖9(b)，以縱型N通道MOSFET為例，一邊參照圖式，一邊對本發明的第1實施形態的半導體裝置的製造方法進行說明。
首先，準備如圖5所示般的具備N型的高濃度區域101、及N型且雜質濃度低於高濃度區域101的漂移區域102的半導體基板120。
繼而，如圖6所示，藉由離子注入與熱擴散而形成P型的基極區域103。繼而，形成如下的溝槽104，所述溝槽104為到達至N型的漂移區域102的上表面的深度，且成為於半導體基板120表面在一方向上長長地延伸設置的條紋狀的布局。繼而，於包含溝槽104的內側面與底面的區域中形成閘極絕緣膜105。
繼而，如圖7所示，以無間隙地嵌入於溝槽104的方式堆積多晶矽膜，為了使其具有導電性，而注入高濃度的雜質。繼而，藉由蝕刻法將一部分多晶矽膜去除，直至成為多晶矽膜嵌入至溝槽104內的第1高度H1的高度的狀態，從而形成閘極電極106。
到此為止的步驟的順序並不限定於此，只要是可獲得圖7的結構的製造步驟，則可為任意順序。例如，亦可設為於形成溝 槽104的步驟之後形成基極區域103的方法。
繼而，如圖8(a)、圖8(b)所示，利用一次步驟同時形成第1源極區域107與第2源極區域108。圖8(a)是與圖1的A-A'的第1區域114的第1源極區域107形成步驟相對應的剖面圖。圖8(b)是與圖1的B-B'的第2區域115的第2源極區域108形成步驟相對應的剖面圖。
首先，將光阻(photo resist)113塗佈於半導體基板120整個面，以使光阻113僅殘留於圖1的第2區域115上的方式，利用光微影(photolithography)技術對光阻113進行圖案化。繼而，如N型雜質I1所示，以成為1×1019/cm3左右的濃度的注入量並以自相對於半導體基板120的表面而垂直的方向具有10度以上傾斜的角度注入N型的雜質。此時，於圖1的A-A'處，由於不存在光阻，因此如圖8(a)所示，於半導體基板120表面與溝槽104的外側面，於遍及第1高度H1以上的範圍的區域中形成N型的第2源極區域107。另一方面，於圖1的B-B'處，由於在半導體基板120表面具有光阻113，因此如圖8(b)所示，於溝槽104的外側面，於自半導體基板120的表面至第1高度H1為止的區域中形成N型的第2源極區域108。
於該N型源極區域107、N型源極區域108的形成中，為了形成於多個溝槽104的外側面，如圖8(a)、圖8(b)的N型雜質I1所示，於離子注入中，於使其保持傾斜的狀態下進行旋轉注入，或改變角度的方向而進行多次注入，可採用任一方法。
繼而，如圖9(a)、圖9(b)所示，將氧化矽膜或氮化矽膜等絕緣膜以無間隙地嵌入的方式堆積於溝槽104內的閘極電極106上。繼而，藉由蝕刻法將半導體基板120上的絕緣膜去除，直至成為絕緣膜於溝槽104內嵌入至半導體基板120表面的高度的狀態，從而形成絕緣膜110。
繼而，形成基極接觸區域109。圖9(a)是與圖1的A-A'的基極接觸區域109形成步驟相對應的剖面圖。圖9(b)是與圖1的B-B'的基極接觸區域109形成步驟相對應的剖面圖。
首先，將光阻113塗佈於半導體基板120整個表面，以使光阻113僅於圖1的第2區域115上開口的方式，利用光微影技術對光阻113進行圖案化。此處，如圖9(b)所示，亦可將基極接觸區域109之間的溝槽104上的光阻去除。繼而，以成為1×1020/cm3左右的濃度的注入量注入P型的雜質。關於P型雜質的注入角度，可為任意角度，但理想為用以抑制溝流(channeling)現象的7度以下的角度。
如圖9(a)所示，於圖1的A-A'的第1區域114中，覆蓋有光阻113，而不會注入P型雜質I2。另外，如圖9(b)所示，於圖1中的B-B'的第2區域115中，將P型雜質I2注入至半導體基板120表面上，自半導體基板120表面至第2高度H2為止的深度的N型的第2源極區域108的區域置換為基極接觸區域109。
繼而，雖未圖示，但將源極電極111形成於半導體基板 120整個表面，其後，將汲極電極112形成於半導體基板120整個背面，藉此獲得如圖1至圖4所示般的第1實施形態的半導體裝置100。
圖10是用以對表示本發明的第2實施形態的具有縱型電晶體的半導體裝置200進行說明的平面圖，圖11是圖10的D-D'的剖面圖，圖12是圖10的E-E'的剖面圖，圖13是圖10的F-F'的剖面圖。以下，與第1實施形態同樣地以縱型N通道MOSFET為例，對半導體裝置200進行說明。
如圖10所示，於第2實施形態的半導體裝置200的半導體基板220表面，溝槽204呈在一方向上長長地延伸設置的條紋狀布局。於該各溝槽204之間，第1區域214與第2區域215在溝槽204的延伸設置方向上交替地配置(省略最上面的源極電極211)。
於第1區域214中，沿溝槽204的外側面而形成有N型的第1源極區域207。另外，與第1實施形態不同，於第2區域215中，N型的第2源極區域208是以一部分(側面)與溝槽204的外側面相接的方式設置。進而，P型的基極接觸區域209是以與N型的第2源極區域208的另一部分(側面)相接的方式設置。
於圖10的第2實施形態中，第1區域214與第2區域215在相對於溝槽204的延伸設置方向而垂直的方向上全部以相同的形狀配置，與第1實施形態相同的是：無需特別使形狀或位置一致。
於溝槽204的上部嵌入絕緣膜210，而將在相對於溝槽204的延伸設置方向而垂直的方向上所配置的第1區域214彼此及第2區域215彼此分離。
另外，雖未圖示，但圖10的第1區域214附近的剖面結構採取與表示第1實施形態的第1區域的剖面的圖2相同的構成。其中，與第1實施形態不同的是：為了在與源極電極211之間獲得歐姆接觸，第1源極區域207的與源極電極211相接的面中的雜質濃度設為1×1020/cm3以上的濃度。
圖11是示出圖10的包含第2區域215與溝槽204的D-D'的剖面的情況的圖。於半導體裝置200的半導體基板220上，包括包含N型的高濃度區域201與N型的漂移區域202的汲極層221、P型的基極區域203、N型的第2源極區域208、基極接觸區域209、閘極絕緣膜205及閘極電極206。另外，於半導體基板220的背面形成有汲極電極212。
第2區域215中的基極接觸區域209在縱方向上位於自較第1高度H1的位置更高的第2高度H2至半導體基板220表面之間。另一方面，與第1實施形態不同，在橫方向上具有與第2源極區域208相接的部分(側面)。另外，基極接觸區域209中，下側的部分(底面)與基極區域203相接，上側的部分(上表面)與源極電極211相接。為了在與源極電極211之間獲得歐姆接觸，基極接觸區域209的與源極電極211相接的面中的雜質濃度設為1×1019/cm3以上的濃度，所述情況亦與第1實施形態不同。
第2源極區域208具有沿溝槽204的外側面的自第1高度H1至半導體基板220表面為止的高度的部分(一側面)、與基極區域203相接的部分(另一側面的一部分及底面)、與基極接觸區域209的側面相接的部分(另一側面的一部分)及與源極電極211相接的部分(上表面)。為了在與源極電極211之間獲得歐姆接觸，第2源極區域208的與源極電極211相接的面中的雜質濃度設為1×1020/cm3以上的濃度。
於第2實施形態中，第1源極區域207與第2源極區域208的N型雜質為相同的雜質濃度，且設定為較基極接觸區域209高1位左右的雜質濃度。其原因在於：於圖11所示的溝槽204的自第1高度H1的高度至半導體基板220表面為止的外側面，在中途的步驟中全部形成第2源極區域208，於其後的基極接觸區域209形成步驟中，自第2高度H2至半導體基板220表面不利用基極接觸區域209進行翻新。藉此，可抑制雜質濃度偏差並穩定地形成溝槽204的外側面的自第1高度H1至半導體基板220表面為止的第2源極區域208。
如圖12所示，於圖10的E-E'的剖面中，第1源極區域207與基極接觸區域209在溝槽204的延伸設置方向上相接地配置。基極接觸區域209的下表面與基極區域203相接，並發揮將基極區域203的電位固定為源極電位的作用。該結構亦與第1實施形態相同。
圖13中示出圖10的F-F'的溝槽204的外側面附近的剖 面。與第1實施形態不同的是：於該區域中，第2源極區域208形成於自半導體基板220表面至第1高度H1的高度為止的區域，並且未形成基極接觸區域209。第1源極區域207與第2源極區域208在溝槽204的延伸設置方向上相接地配置。
於第1實施形態的圖4中，自通道流入至第2源極區域108的電流在橫方向上流向第1源極區域107，並自第1源極區域107流動至正上方的源極電極111。因此，縱型電晶體的導通電阻受到基於電流路徑的長度的源極電阻的影響。相對於此，於第2實施形態的圖13中，自通道流入至第2源極區域208的電流不受基極接觸區域209的影響而保持該狀態並流入至第2源極區域208的正上方的源極電極211。因此，第2區域215的源極電阻的電流路徑的長度短於第1實施形態，因此可減低至與第1區域214的源極區域207的源極電阻相同程度，且可抑制導通電阻的增大。
進而，第1源極區域207與第2源極區域208的雜質濃度較第1實施形態的第1源極區域107與第2源極區域108高1位左右，且為低電阻率。因此，於該方面，第1源極區域207與第2源極區域208亦有助於源極電阻的減低及導通電阻的增大的抑制。
即，第2實施形態藉由採用如上所述的結構，與第1實施形態相比，可減低源極電阻，可相應地進而實現導通電阻的減低。
相對於在第1實施形態中，將第1源極區域107與第2源極區域108的雜質濃度的下限設為1×1019/cm3，第2實施形態的 半導體裝置200的製造方法的不同之處在於：將第1源極區域207與第2源極區域208的雜質濃度設為1×1020/cm3以上的濃度。另外，將基極接觸區域209的雜質濃度的下限自第1實施形態的1×1020/cm3設為1×1019/cm3以上的濃度。所述以外的製造方法與第1實施形態中所說明的利用圖5至圖9(a)、圖9(b)所說明的方法相同。
如上所述，第1實施形態與第2實施形態的結構並不限定於到此為止作為例子而敘述的縱型N通道MOSFET，當然亦可藉由改變導電型的極性而應用於縱型P通道的MOSFET。進而，亦可藉由將與汲極區域為相反導電型的集極(collector)層插入至汲極區域與汲極電極之間，而應用於絕緣閘極雙極電晶體。其可藉由將形成於半導體基板的背面側的高濃度區域的極性設為相反而實現。
另外，對本發明的實施形態進行了說明，但本發明並不限定於所述實施形態，當然可於不脫離本發明的主旨的範圍內進行各種變更。例如，溝槽的布局形狀未必需要為直線，只要在一方向上延伸設置，則於各種各樣的形狀中，可應用本發明。
100:半導體裝置
104:溝槽
107:第1源極區域
109:基極接觸區域
110:絕緣膜
114:第1區域
115:第2區域
120:半導體基板
X:間隔
A-A'、B-B'、C-C':剖面線

Claims (4)

  1. 一種半導體裝置，其包括：半導體基板；第1電極，相接地設置於所述半導體基板的表面上；及第2電極，相接地設置於所述半導體基板的背面上；並且所述半導體裝置的特徵在於，所述半導體基板包括：第1導電型的背面半導體電極層，距所述半導體基板的背面具有規定的厚度而設置；第2導電型的基極區域，形成於所述背面半導體電極層上；溝槽，具有自所述半導體基板的表面到達至所述背面半導體電極層的上表面的深度；閘極絕緣膜，覆蓋所述溝槽的內側的底面及側面，且上端部位於所述半導體基板表面與所述溝槽的底面之間的第1高度處；閘極電極，介隔所述閘極絕緣膜而嵌入於所述溝槽內，直至所述第1高度；絕緣膜，嵌入於所述溝槽內的所述閘極絕緣膜及所述閘極電極上，直至所述半導體基板表面；以及第1區域及第2區域，與所述溝槽相接，並在所述溝槽的延伸設置方向上交替地配置；並且於所述第1區域中，具有第1導電型的第1表面半導體電極層，所述第1導電型的第1表面半導體電極層具有自所述半導體基板表面至所述第1高度為止的沿所述溝槽外側面的部分與和所述第1電極相接的部分， 於所述第2區域中，包括：第2導電型的基極接觸區域，具備具有自所述半導體基板表面至高於所述第1高度的第2高度為止的深度且至少一部分與所述基極區域相接的部分及與所述第1電極相接的部分，並且雜質濃度高於所述基極區域；以及第2表面半導體電極層，具有自所述第1高度至所述第2高度為止的沿所述溝槽外側面的部分，且於相對於所述溝槽的延伸設置方向而垂直的面上，具有與所述第1表面半導體電極層相接的部分。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第2表面半導體電極層的上側部分與所述基極接觸區域的下側部分相接。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第2表面半導體電極層的上側部分與所述第1電極相接。
  4. 如申請專利範圍第1項至第3項中任一項所述的半導體裝置，其中所述半導體裝置為在所述背面半導體電極層與所述第2電極之間具備第2導電型的集極層的絕緣閘極雙極電晶體。
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