JP2004022700A - 半導体装置 - Google Patents
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Abstract
【課題】従来での半導体装置では、電流駆動型の半導体素子であったため駆動回路での電力損失があり、また、半導体市場では電圧駆動型の半導体素子に需要があるという問題があった。
【解決手段】本発明の半導体装置では、可変電位絶縁電極５とゲート領域９とをＡｌ層１５を介して同電位に保ち、主に、電圧駆動型の半導体素子として用いることに特徴を有する。つまり、可変電位絶縁電極５にゲート電極Ｇを介して電圧を可変とすることで、チャネル領域８に導通路を形成しＯＮ動作を成す。そして、半導体装置外部でスイッチングによりゲート電極Ｇの電位を正電位、負電位（又は接地状態）とすることでチャネル領域８を擬似的なＰ型領域またはＮ型領域とすることで低電圧駆動を実現する。
【選択図】 図２
【解決手段】本発明の半導体装置では、可変電位絶縁電極５とゲート領域９とをＡｌ層１５を介して同電位に保ち、主に、電圧駆動型の半導体素子として用いることに特徴を有する。つまり、可変電位絶縁電極５にゲート電極Ｇを介して電圧を可変とすることで、チャネル領域８に導通路を形成しＯＮ動作を成す。そして、半導体装置外部でスイッチングによりゲート電極Ｇの電位を正電位、負電位（又は接地状態）とすることでチャネル領域８を擬似的なＰ型領域またはＮ型領域とすることで低電圧駆動を実現する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明の半導体装置は、低ＯＮ抵抗、低電圧駆動および突入電流保護機能を備えた主に電圧駆動より成る素子である。
【０００２】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平０６−２５２４０８号公報に示す構造が知られている。
【０００３】
図６（Ａ）は従来の半導体素子の構造を示す斜視図であり、図６（Ｂ）は従来の半導体素子の構造を示す平面図である。図６（Ａ）に示す如く、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が堆積されている。このエピタキシャル層５２には、表面から等間隔をなして互いに平行に複数のトレンチ５７が形成されている。そして、基板５１はドレイン取り出し領域として用いられており、主に、エピタキシャル層５２はドレイン領域５３として用いられる。また、トレンチ５７はエピタキシャル層５２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜５６が形成されている。更に、トレンチ５７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、トレンチ５７内のポリシリコンは、エピタキシャル層５２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域５４と電気的に接続されている。そのことで、トレンチ５７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５５として用いられる。一方、複数のトレンチ５７間に位置するエピタキシャル層５２はチャネル領域５８として用いられる。
【０００４】
図６（Ａ）および図６（Ｂ）に示す如く、ゲート領域５９はソース領域５４と離間され、且つ絶縁膜５６に接するエピタキシャル層５２に一定の間隔を置いて複数設けられている。そして、図６（Ｂ）に示す如く、固定電位絶縁電極５５は櫛歯形状をしており、Ｙ軸方向の固定電位絶縁電極５５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、ゲート領域５９は固定電位絶縁電極５５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜５６と当接するように形成されている。
【０００５】
次に、図７を参照として従来の半導体素子の断面構造およびその動作について説明する。図７（Ａ）は図６（Ｂ）のＸ−Ｘ線方向での断面図であり、図７（Ｂ）は図６（Ｂ）のＹ−Ｙ線方向での断面図である。
【０００６】
図７（Ａ）に示す如く、エピタキシャル層５２の表面領域のなかでトレンチ５７に囲まれた領域がチャネル領域５８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。また、ドレイン取り出し領域として用いるＮ＋型の基板５１の裏面には、例えば、Ａｌ層６０がオーミックコンタクトしており、このＡｌ層６０を介してドレイン電極Ｄが形成されている。一方、エピタキシャル層５２表面にはＡｌ層６１がソース領域５４と固定電位絶縁電極５５にオーミックコンタクトし、固定電位絶縁電極５５の電位はソース電極Ｓの電位と固定されている。
【０００７】
図７（Ｂ）に示す如く、ゲート領域５９上を含めエピタキシャル層５２表面にはシリコン酸化膜６２が堆積されている。そして、ゲート領域５９上には、シリコン酸化膜６２に設けられたコンタクトホールを介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５５の存在を示している。
【０００８】
次に、従来の半導体素子の動作原理を説明する。
【０００９】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板５１、Ｎ−型のエピタキシャル層５２から成るドレイン領域５３、エピタキシャル層５２の表面領域で複数のトレンチ５７間に位置するＮ−型のチャネル領域５８およびＮ−型のチャネル領域５８表面に形成されたソース領域５４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００１０】
しかしながら、上述の如く、ソース領域５４及びチャネル領域５８から成るＮ型領域と固定電位絶縁電極５５であるＰ型領域とはＡｌ層６１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５５周辺のチャネル領域５８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層５２との仕事関数差により、固定電位絶縁電極５５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５５を形成するトレンチ５７間の幅、つまり、チャネル幅Ｈを調整することで、両側の固定電位絶縁電極５５から延びる空乏層によりチャネル領域５８は埋め尽くされることとなる。この空乏層で埋め尽くされたチャネル領域５８は、擬似的なＰ型領域となっている。
【００１１】
この構造により、Ｎ−型のドレイン領域５３とＮ＋型のソース領域５４とを擬似的なＰ型領域であるチャネル領域５８をもってＰＮ接合分離構造を形成することとなる。つまり、従来の半導体素子は、チャネル領域５８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。
【００１２】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域５９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜５６界面に流れ込む。そして、チャネル領域５８の絶縁膜５６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域５８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域５８の空乏層が減退し、中央領域からチャネルが開き、ソース領域５４からドレイン領域５３へ自由キャリア（電子）が移動し、主電流が流れる。
【００１３】
つまり、自由キャリア（正孔）は、トレンチ５７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５５からチャネル領域５８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域５９とチャネル領域５８ならびにドレイン領域５３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域５８ならびにドレイン領域５３に直接注入される。その結果、チャネル領域５８ならびにドレイン領域５３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００１４】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域５３およびチャネル領域５８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域５９を通して素子外に排除される。そのことで、再びチャネル領域５８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００１５】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ゲート領域５９から自由キャリア（正孔）を流入および流出を行うことで従来の半導体装置を動作させており、電流駆動型の半導体装置であった。しかしながら、電流駆動型の半導体装置の場合、駆動回路での電力損失等が困難である等の問題により駆動が困難であるため、今日の半導体市場では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）等の電圧駆動型の半導体装置が求められていた。そのため、従来での半導体装置は低電圧駆動、低ＯＮ抵抗等のメリットはあるが、電流駆動であるため、顧客の要請を満足し難いという問題があった。
【００１６】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、前記トレンチの内壁には絶縁膜を有し、且つ前記トレンチ内を充填する逆導電型の半導体材料から成る可変電位絶縁電極と、前記一主表面の前記トレンチ間に位置する一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記トレンチ間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記ゲート領域と前記可変電位絶縁電極とは同電位に保たれ、且つ前記ゲート領域と接続するゲート電極に印加される電圧によりＯＮ動作またはＯＦＦ動作を成すことを特徴とする。
【００１７】
本発明の半導体装置では、好適には、前記ＯＮ動作は前記ＯＮ動作は前記ゲート電極に正電圧を印加し、且つ前記可変電位絶縁電極周囲に形成される前記絶縁膜と隣接する前記チャネルに一導電型の導通路を形成することを特徴とする。
【００１８】
更に、本発明の半導体装置では、好適には、前記可変電位絶縁電極に印加される電圧は前記ゲート領域と前記ドレイン領域とによる順方向電圧により最大電圧が制御されることを特徴とする。
【００１９】
更に、本発明の半導体装置では、好適には、前記一導電型の導通路は高濃度の一導電型領域であり、前記ＯＮ動作時の前記チャネル領域には少なくとも２種類の異なる一導電型の濃度領域があることを特徴とする。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置について、図１〜図５を参照にして詳細に説明する。
【００２１】
図１（Ａ）は本発明の半導体素子の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体素子の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。このエピタキシャル層２には、表面から等間隔をなして互いに平行に複数のトレンチ７が形成されている。そして、基板１はドレイン取り出し領域として用いられており、主に、エピタキシャル層２はドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してゲート領域９と電気的に接続されている。そのことで、トレンチ７内のＰ型のポリシリコンは、ゲート電極Ｇにより電圧が変化する可変電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。そして、チャネル領域８の表面にはＮ＋型の拡散領域から成るソース領域４が形成されている。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板１およびエピタキシャル層２とにより構成する。
【００２２】
また、図１（Ａ）および図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図１（Ｂ）に示す如く、可変電位絶縁電極５は櫛歯形状をしており、Ｙ軸方向の可変電位絶縁電極５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域９は可変電位絶縁電極５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜６と隣接するように形成されている。言い換えると、可変電位絶縁電極５の軸部分は隣接する２つのゲート領域９から等距離にあり、軸部分の両側に所望の距離で離間してソース領域４を設けることとなる。
【００２３】
次に、図２を参照として本発明の半導体素子の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向での断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向での断面図であり、図２（Ｃ）は図１（Ｂ）のＣ−Ｃ線方向での断面図である。
【００２４】
図２（Ａ）に示す如く、エピタキシャル層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。つまり、チャネル厚みＨとは、チャネル領域８において対向するトレンチ７間の間隔であり、チャネル長Ｌとは、トレンチ７の側壁に沿って、ソース領域４底面から可変電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクトホール１３を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。尚、チャネル領域８に形成される導通路により電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する可変電位絶縁電極５の形状、ソース領域４の形状などは任意である。また、詳細は後述するが、特許請求の範囲で記載した導通路とは本実施の形態では、チャネル領域８に形成する主電流の通過経路である。
【００２５】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９においてもシリコン酸化膜１２上にＡｌ層１５が形成されており、シリコン酸化膜１２に設けられたコンタクトホール１４を介してゲート電極Ｇが形成されている。尚、図中の破線は可変電位絶縁電極５の存在を示している。そして、図示の如く、断面図および平面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００２６】
図２（Ｃ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、この断面でのシリコン酸化膜１２にはゲート領域９上に形成されるコンタクトホール１４および可変電位絶縁電極５上に形成されるコンタクトホール１６が存在する。つまり、図１（Ｂ）に示す如く、ゲート領域９はＹ軸方向に延在して形成されるが、Ａｌ層１５も同様にゲート領域９と平行して形成される。そして、Ａｌ層１５はコンタクトホール１４、１６を介して可変電位絶縁電極５およびゲート領域９とオーミックコンタクトしており、可変電位絶縁電極５およびゲート領域９とは同電位に保たれている。
【００２７】
本実施の形態では、図２（Ａ）から図２（Ｃ）に説明したように、エピタキシャル層２表面には、シリコン酸化膜１２を介してソース領域４とほぼ平行して配置されるＡｌ層１１およびゲート領域９とほぼ平行して配置されるＡｌ層１５とが形成されている。尚、詳細は動作原理で後述するが、本発明の半導体装置では、Ａｌ層１０を介したドレイン端子、Ａｌ層１１を介したソース端子およびＡｌ層１５を介したゲート端子が外部端子として成る。そして、半導体装置の外部でソース端子、ゲート端子およびドレイン端子に電圧を印加することで、半導体装置のＯＮ動作およびＯＦＦ動作を成す。
【００２８】
次に、本発明の半導体素子の動作原理を説明する。
【００２９】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、エピタキシャル層２の表面領域で複数のトレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００３０】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と可変電位絶縁電極５であるＰ型領域とは、ＯＦＦ状態ではゲート電極Ｇを接地状態としソース電極Ｓと実質同電位するか、またはゲート電極Ｇにソース電極Ｓに対して負電位としている。そのため、可変電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、可変電位絶縁電極５を囲むように空乏層が広がる。つまり、可変電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル幅Ｈを調整することで、両側の可変電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００３１】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８をもってＰＮ接合分離構造を形成することとなる。つまり、本発明の半導体素子は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体素子がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面からは、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。
【００３２】
ここで、図３を参照とし、特許請求の範囲で記載した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。可変電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、ゲート電極Ｇを接地状態としソース電極Ｓを実質同電位とし、またはゲート電極Ｇにソース電極Ｓに対して負電位としている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００３３】
具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００３４】
しかしながら、チャネル領域８の不純物濃度は１．０×１０１４（／ｃｍ３）程度、厚みは１μｍ程度であるため、チャネル領域８を囲むように形成された可変電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタとつり合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００３５】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇにゲート端子を介して接地状態から正の電圧を印加する。このとき、図２（Ｃ）に示したように、Ａｌ層１５はコンタクトホール１４、１６を介して可変電位絶縁電極５およびゲート領域９とオーミックコンタクトしている。そのため、可変電位絶縁電極５にはゲート電極Ｇを介して電圧が印加される。そして、擬似的なＰ型領域であるチャネル領域８では絶縁膜６を絶縁層として用い、可変電位絶縁電極５と隣接するチャネル領域８に導通路を形成する。そのことで、ドレイン領域３とソース領域４とはチャネル領域８の導通路を介して導通し、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００３６】
ここで、導通路が形成されるチャネル領域８について説明する。上述したように、ＯＦＦ時にはゲート端子を介してゲート電極Ｇを接地状態とするかまたはゲート電極Ｇに負電位を印加することでチャネル領域８は擬似的なＰ型領域と成っている。そして、半導体装置をＯＮ動作させる為には、ゲート電極Ｇに正の電圧を印加する。このとき、ゲート電極Ｇに正の電位を印加することで、Ｐ＋型のポリシリコン領域の電位がＮ−型のエピタキシャル層２領域の電位よりも正電位の状態となる。そのため、半導体素子のＯＮ時では、擬似的なＰ型領域であるチャネル領域８の絶縁膜６と隣接する面にＮ型の導通路が形成され、その導通路を介してソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。このとき、チャネル領域８には少なくとも２つの濃度の異なるＮ型領域が形成され、上述した導通路は高濃度な電子が存在し低抵抗であるため、主電流は導電路を介して流れると考えられる。
【００３７】
そして、本発明の半導体素子では、上述したＯＮ時の動作と併せて、ゲート電極Ｇに接地状態から正の電圧を印加し、更に、ゲート電極Ｇに所定値以上の電圧を印加することで、ゲート領域９からは自由キャリア（正孔）が導入される。つまり、ゲート領域９とドレイン領域３とにより形成するＰＮ接合が順方向バイアスとなる。そして、自由キャリア（正孔）がドレイン領域３に直接注入され、ドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いＯＮ抵抗で流れるようになる。詳細は後述するが、このＯＮ時の動作により、本発明の半導体素子では、主に電圧駆動であるが、電流駆動機能も合わせ持った素子であると言うことができる。
【００３８】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）又は負電位とする。このとき、一般のＭＯＳＦＥＴと同様に、チャネル領域８に形成された導通路は消滅し、再び、ドレイン領域３と擬似的なＰ型領域であるチャネル領域８とによるＰＮ接合分離構造により、遮断状態（ＯＦＦ状態）となる。一方、ドレイン領域３では伝導度変調により大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。
【００３９】
本発明では、上述した構造を有することで、低電圧駆動であるという効果、ＯＮ時での抵抗が低抵抗であるという効果およびゲート領域とソース領域との間にＰＮ接合を形成することより突入電流保護機能を有するという効果を得ることができる。
【００４０】
第１に、本発明の低電圧駆動であるという効果について説明する。上述したように、本発明の半導体装置は、チャネル領域８を擬似的なＰ型領域としＰＮ接合分離構造を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。しかしながら、従来の技術でも説明したように、擬似的なＰ型領域であるチャネル領域８では、ＯＮ動作において、ゲート端子を介してゲート電極に正電位を印加することでＮ型領域へと戻る。そのことで、ＯＮ動作直後のチャネル領域８では、擬似的なＰ型領域にＮ型の導通路を形成することとなるが、その後、Ｎ型領域となったチャネル領域８に高濃度のＮ型の導通路を形成することとなる。そして、ドレイン領域３とソース領域４とはチャネル領域８の導通路を介して導通し、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００４１】
具体的には、図４は電圧−電流特性図であり、本発明である実線で示した電導度変調型ＭＯＳＦＥＴ、一点鎖線で示したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌａｒ−Ｔｒａｎｓｉｓｔｏｒ）および二点差線で示したＭＯＳＦＥＴについて示す。そして、ＩＧＢＴおよびＭＯＳＦＥＴは電圧駆動型の半導体素子であり、本発明である電導度変調型ＭＯＳＦＥＴは主に電圧駆動型であり、電流駆動型の特性も併せ持つ半導体素子である。例えば、図示の如く、従来での電圧駆動型の半導体素子の場合、使用目的、用途等の問題もあるが一点鎖線と二点差線との交点である電圧を基準としていた。ゲート−ソース間の電圧が０からその交点の示す電圧まではＭＯＳＦＥＴを利用し、その交点の示す電圧以上ではＩＧＢＴを利用していた。
【００４２】
しかしながら、本発明である電導度変調型ＭＯＳＦＥＴは主に電圧駆動型であり、且つ低電圧駆動であることが図示されている。そして、第２の効果で詳細に説明するが、極めてＯＮ時に低抵抗であり、電流駆動型の特性も併せ持つため、低電圧で大電流を得ることができる。例えば、同程度の能力特性を有するＭＯＳＦＥＴと比較すると、ＭＯＳＦＥＴの駆動電圧が１０Ｖ程度であるのに対し、本発明の電導度変調型ＭＯＳＦＥＴの駆動電圧は１Ｖ程度である。つまり、本発明では、チャネル領域８を擬似的なＰ型領域あるいはＮ型領域へと変化させることで、低電圧駆動であるという効果を実現できる。
【００４３】
第２に、本発明のＯＮ時での抵抗が低抵抗であるという効果について説明する。図２（Ｂ）に示す如く、本発明の半導体装置では、ＯＦＦ時およびＯＮ時直後に擬似的なＰ型領域であるチャネル領域８の絶縁膜６と隣接する面に導通路を形成することで、ソース領域４とドレイン領域３とを導通することでＯＮ時の動作を成す。そして、主電流は自由キャリア（電子）が導通路を介してソース領域４からドレイン領域３へ移動することで発生する。このとき、一般のトレンチゲート型のＭＯＳＦＥＴではトレンチ領域下部に位置するドレイン領域、つまり、ドリフト領域での寄生抵抗によりＯＮ時での抵抗が一定値以下に下がらない構造であった。
【００４４】
しかしながら、本発明の半導体装置では、上述したように、ゲート電極Ｇに所定値以上の電圧を印加することで、ゲート領域９からは自由キャリア（正孔）が導入される。そして、ゲート領域９とドレイン領域３とにより形成するＰＮ接合が順方向バイアスとなり、自由キャリア（正孔）がドレイン領域３に直接注入される。そのことで、ドリフト領域であるドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００４５】
具体的には、図５（Ａ）は図４に実線で表示した電導度変調型ＭＯＳＦＥＴの電圧−電流特性を求める実験データであり、図５（Ｂ）は図４に二点差線で表示したＭＯＳＦＥＴの電圧−電流特性を求める実験データである。図５（Ａ）に示す如く、電導度変調型ＭＯＳＦＥＴでは、１．０Ａの電流が流れる際におおよそ１３７ｍＶのＯＮ電圧を有している。そのため、電導度変調型ＭＯＳＦＥＴでのＯＮ動作時の抵抗値は０．１３７Ω程度である。一方、図５（Ｂ）に示す如く、ＭＯＳＦＥＴでは、１．０Ａの電流が流れる際におおよそ８．０９ＶのＯＮ電圧を有している。そのため、ＭＯＳＦＥＴでのＯＮ動作時の抵抗値は８．０９Ω程度である。この実験データからも、本発明の電導度変調型ＭＯＳＦＥＴは、ＯＮ時での抵抗が低抵抗であることがわかる。
【００４６】
つまり、本発明では、チャネル領域８に形成される導通路でのＯＮ時での寄生抵抗は通常のＭＯＳＦＥＴと同様に発生するが、最も寄生抵抗に起因するドリフト領域での寄生抵抗の低減を実現することができる。その結果、本発明では、主に電圧駆動であるが、電流駆動の特性を併せもつことで、ＯＮ時での抵抗が低抵抗であるという効果を実現できる。
【００４７】
第３に、本発明のゲート領域とソース領域との間にＰＮ接合を形成することより突入電流保護機能を有するという効果を説明する。先ず、通常のＭＯＳＦＥＴのように電圧駆動型の半導体素子では、ゲート−ソース間に印加する電圧に応じて主電流を調整している。そして、ゲート−ソース間に過剰な電圧が印加されることにより、突入電流が発生し半導体デバイスを破壊してしまう問題がある。そのため、通常のＭＯＳＦＥＴ等の半導体素子では、ヒューズ等の保護回路と併用することで、突入電流に対して対処している。
【００４８】
しかしながら、本発明の半導体素子では、上述したように、Ａｌ層１５を介して可変電位絶縁電極５およびゲート領域９とオーミックコンタクトし、可変電位絶縁電極５はゲート電極Ｇに印加される電圧により電圧が変動する。図２（Ｃ）に示すように、ゲート領域９とドレイン領域３とで形成されるＰＮ接合領域と絶縁膜６を介して可変電位絶縁電極５とゲート領域９とが対峙する領域とは並列回路を成している。つまり、可変電位絶縁電極５には、ある一定値まではゲート電極Ｇに印加される電圧により電圧が印加されるが、ＰＮ接合での順方向バイアス値以上では、その値以上の電圧は印加されないこととなる。
【００４９】
具体的には、図５（Ａ）に示す如く、本発明の電導度変調型ＭＯＳＦＥＴは、主電流の大きさに関係なく、ある一定値以上の駆動電圧が印加されても流れる主電流の大きさは一定値で上限が設けられていることがわかる。
【００５０】
そのことで、可変電位絶縁電極５には一定電圧以上の電圧は印加されず、チャネル領域８に形成される導通路幅にも一定の制限がかかる。その結果、導通路を介してソース領域４とドレイン領域３とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【００５１】
尚、主電流は絶縁膜６の膜厚等によっても調整することができ、必要用途に応じて任意の設計変更により対処することができる。また、本実施の形態では、特許請求の範囲に記載した一導電型をＮ型、逆導電型をＰ型として説明したが、逆に、一導電型をＰ型、逆導電型をＮ型としても同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５２】
【発明の効果】
上述したように、第１に、本発明の半導体装置では、ゲート端子を介してゲート電極に正電圧または負電圧（または接地状態）を印可することで、半導体装置のＯＮ動作あるいはＯＦＦ動作を成す。そして、ゲート電極を接地状態、または負電位とすることで、Ｎ型のチャネル領域を擬似的なＰ型領域とすることでＯＦＦ動作を成す。一方、ゲート電極に正電圧を印加することで、チャネル領域を擬似的なＰ型領域からＮ型領域へと戻す。つまり、本発明では、チャネル領域はＯＦＦ時およびＯＮ時直後は擬似的なＰ型領域であるが、その後Ｎ型領域となる。そのことで、Ｎ−型領域のチャネル領域の高濃度のＮ型の導電路を形成し、ソース領域とドレイン領域とを導通させる。その結果、本発明では、低電圧でチャネル領域に導通路を形成できるので、低電圧駆動を実現できる。
【００５３】
第２に、本発明の半導体装置では、可変電位絶縁電極およびゲート領域とは同一のＡｌ層がオーミックコンタクトしていため、可変電位絶縁電極はゲート電極に印加される電圧により電圧が変動する。そして、可変電位絶縁電極周囲を覆おう絶縁膜と隣接するチャネル領域に導通路を形成することで、ソース領域とドレイン領域とを導通させ、ＯＮ動作させる。このとき、ゲート領域から自由キャリア（正孔）をドリフト領域であるドレイン領域に注入し、ドレイン領域で電導度変調を起こすことに特徴を有する。そのことで、本発明では、ドレイン領域での寄生抵抗を大幅に抑制することができるので、半導体素子全体としてもＯＮ時での低抵抗動作を実現できる。
【００５４】
第３に、本発明の半導体装置では、可変電位絶縁電極にはゲート電極に印加される電圧とは異なり、一定値以上の電圧は印加されないことに特徴を有する。つまり、ゲート領域とドレイン領域とで形成されるＰＮ接合領域と絶縁膜を介して可変電位絶縁電極部とゲート領域が対峙する領域は並列回路を成している。そして、可変電位絶縁電極に印加される電圧はこのＰＮ接合での順方向バイアスにより制御され、可変電位絶縁電極にはＰＮ接合の順方向バイアス以上は印加されない構造となっている。そのことで、可変電位絶縁電極には一定電圧以上の電圧は印加されず、チャネル領域に形成される導通路幅にも一定の制限がかかる。その結果、導通路を介してソース領域とドレイン領域とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図４】本発明の半導体装置を説明するための電圧−電流特性図である。
【図５】図４に示した特性図を説明するための（Ａ）実験データ（Ｂ）実験データである。
【図６】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図７】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【発明の属する技術分野】
本発明の半導体装置は、低ＯＮ抵抗、低電圧駆動および突入電流保護機能を備えた主に電圧駆動より成る素子である。
【０００２】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平０６−２５２４０８号公報に示す構造が知られている。
【０００３】
図６（Ａ）は従来の半導体素子の構造を示す斜視図であり、図６（Ｂ）は従来の半導体素子の構造を示す平面図である。図６（Ａ）に示す如く、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が堆積されている。このエピタキシャル層５２には、表面から等間隔をなして互いに平行に複数のトレンチ５７が形成されている。そして、基板５１はドレイン取り出し領域として用いられており、主に、エピタキシャル層５２はドレイン領域５３として用いられる。また、トレンチ５７はエピタキシャル層５２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜５６が形成されている。更に、トレンチ５７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、トレンチ５７内のポリシリコンは、エピタキシャル層５２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域５４と電気的に接続されている。そのことで、トレンチ５７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５５として用いられる。一方、複数のトレンチ５７間に位置するエピタキシャル層５２はチャネル領域５８として用いられる。
【０００４】
図６（Ａ）および図６（Ｂ）に示す如く、ゲート領域５９はソース領域５４と離間され、且つ絶縁膜５６に接するエピタキシャル層５２に一定の間隔を置いて複数設けられている。そして、図６（Ｂ）に示す如く、固定電位絶縁電極５５は櫛歯形状をしており、Ｙ軸方向の固定電位絶縁電極５５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、ゲート領域５９は固定電位絶縁電極５５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜５６と当接するように形成されている。
【０００５】
次に、図７を参照として従来の半導体素子の断面構造およびその動作について説明する。図７（Ａ）は図６（Ｂ）のＸ−Ｘ線方向での断面図であり、図７（Ｂ）は図６（Ｂ）のＹ−Ｙ線方向での断面図である。
【０００６】
図７（Ａ）に示す如く、エピタキシャル層５２の表面領域のなかでトレンチ５７に囲まれた領域がチャネル領域５８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。また、ドレイン取り出し領域として用いるＮ＋型の基板５１の裏面には、例えば、Ａｌ層６０がオーミックコンタクトしており、このＡｌ層６０を介してドレイン電極Ｄが形成されている。一方、エピタキシャル層５２表面にはＡｌ層６１がソース領域５４と固定電位絶縁電極５５にオーミックコンタクトし、固定電位絶縁電極５５の電位はソース電極Ｓの電位と固定されている。
【０００７】
図７（Ｂ）に示す如く、ゲート領域５９上を含めエピタキシャル層５２表面にはシリコン酸化膜６２が堆積されている。そして、ゲート領域５９上には、シリコン酸化膜６２に設けられたコンタクトホールを介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５５の存在を示している。
【０００８】
次に、従来の半導体素子の動作原理を説明する。
【０００９】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板５１、Ｎ−型のエピタキシャル層５２から成るドレイン領域５３、エピタキシャル層５２の表面領域で複数のトレンチ５７間に位置するＮ−型のチャネル領域５８およびＮ−型のチャネル領域５８表面に形成されたソース領域５４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００１０】
しかしながら、上述の如く、ソース領域５４及びチャネル領域５８から成るＮ型領域と固定電位絶縁電極５５であるＰ型領域とはＡｌ層６１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５５周辺のチャネル領域５８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層５２との仕事関数差により、固定電位絶縁電極５５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５５を形成するトレンチ５７間の幅、つまり、チャネル幅Ｈを調整することで、両側の固定電位絶縁電極５５から延びる空乏層によりチャネル領域５８は埋め尽くされることとなる。この空乏層で埋め尽くされたチャネル領域５８は、擬似的なＰ型領域となっている。
【００１１】
この構造により、Ｎ−型のドレイン領域５３とＮ＋型のソース領域５４とを擬似的なＰ型領域であるチャネル領域５８をもってＰＮ接合分離構造を形成することとなる。つまり、従来の半導体素子は、チャネル領域５８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。
【００１２】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域５９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜５６界面に流れ込む。そして、チャネル領域５８の絶縁膜５６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域５８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域５８の空乏層が減退し、中央領域からチャネルが開き、ソース領域５４からドレイン領域５３へ自由キャリア（電子）が移動し、主電流が流れる。
【００１３】
つまり、自由キャリア（正孔）は、トレンチ５７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５５からチャネル領域５８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域５９とチャネル領域５８ならびにドレイン領域５３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域５８ならびにドレイン領域５３に直接注入される。その結果、チャネル領域５８ならびにドレイン領域５３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００１４】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域５３およびチャネル領域５８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域５９を通して素子外に排除される。そのことで、再びチャネル領域５８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００１５】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ゲート領域５９から自由キャリア（正孔）を流入および流出を行うことで従来の半導体装置を動作させており、電流駆動型の半導体装置であった。しかしながら、電流駆動型の半導体装置の場合、駆動回路での電力損失等が困難である等の問題により駆動が困難であるため、今日の半導体市場では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）等の電圧駆動型の半導体装置が求められていた。そのため、従来での半導体装置は低電圧駆動、低ＯＮ抵抗等のメリットはあるが、電流駆動であるため、顧客の要請を満足し難いという問題があった。
【００１６】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、前記トレンチの内壁には絶縁膜を有し、且つ前記トレンチ内を充填する逆導電型の半導体材料から成る可変電位絶縁電極と、前記一主表面の前記トレンチ間に位置する一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記トレンチ間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記ゲート領域と前記可変電位絶縁電極とは同電位に保たれ、且つ前記ゲート領域と接続するゲート電極に印加される電圧によりＯＮ動作またはＯＦＦ動作を成すことを特徴とする。
【００１７】
本発明の半導体装置では、好適には、前記ＯＮ動作は前記ＯＮ動作は前記ゲート電極に正電圧を印加し、且つ前記可変電位絶縁電極周囲に形成される前記絶縁膜と隣接する前記チャネルに一導電型の導通路を形成することを特徴とする。
【００１８】
更に、本発明の半導体装置では、好適には、前記可変電位絶縁電極に印加される電圧は前記ゲート領域と前記ドレイン領域とによる順方向電圧により最大電圧が制御されることを特徴とする。
【００１９】
更に、本発明の半導体装置では、好適には、前記一導電型の導通路は高濃度の一導電型領域であり、前記ＯＮ動作時の前記チャネル領域には少なくとも２種類の異なる一導電型の濃度領域があることを特徴とする。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置について、図１〜図５を参照にして詳細に説明する。
【００２１】
図１（Ａ）は本発明の半導体素子の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体素子の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。このエピタキシャル層２には、表面から等間隔をなして互いに平行に複数のトレンチ７が形成されている。そして、基板１はドレイン取り出し領域として用いられており、主に、エピタキシャル層２はドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してゲート領域９と電気的に接続されている。そのことで、トレンチ７内のＰ型のポリシリコンは、ゲート電極Ｇにより電圧が変化する可変電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。そして、チャネル領域８の表面にはＮ＋型の拡散領域から成るソース領域４が形成されている。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板１およびエピタキシャル層２とにより構成する。
【００２２】
また、図１（Ａ）および図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図１（Ｂ）に示す如く、可変電位絶縁電極５は櫛歯形状をしており、Ｙ軸方向の可変電位絶縁電極５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域９は可変電位絶縁電極５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜６と隣接するように形成されている。言い換えると、可変電位絶縁電極５の軸部分は隣接する２つのゲート領域９から等距離にあり、軸部分の両側に所望の距離で離間してソース領域４を設けることとなる。
【００２３】
次に、図２を参照として本発明の半導体素子の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向での断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向での断面図であり、図２（Ｃ）は図１（Ｂ）のＣ−Ｃ線方向での断面図である。
【００２４】
図２（Ａ）に示す如く、エピタキシャル層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。つまり、チャネル厚みＨとは、チャネル領域８において対向するトレンチ７間の間隔であり、チャネル長Ｌとは、トレンチ７の側壁に沿って、ソース領域４底面から可変電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクトホール１３を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。尚、チャネル領域８に形成される導通路により電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する可変電位絶縁電極５の形状、ソース領域４の形状などは任意である。また、詳細は後述するが、特許請求の範囲で記載した導通路とは本実施の形態では、チャネル領域８に形成する主電流の通過経路である。
【００２５】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９においてもシリコン酸化膜１２上にＡｌ層１５が形成されており、シリコン酸化膜１２に設けられたコンタクトホール１４を介してゲート電極Ｇが形成されている。尚、図中の破線は可変電位絶縁電極５の存在を示している。そして、図示の如く、断面図および平面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００２６】
図２（Ｃ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、この断面でのシリコン酸化膜１２にはゲート領域９上に形成されるコンタクトホール１４および可変電位絶縁電極５上に形成されるコンタクトホール１６が存在する。つまり、図１（Ｂ）に示す如く、ゲート領域９はＹ軸方向に延在して形成されるが、Ａｌ層１５も同様にゲート領域９と平行して形成される。そして、Ａｌ層１５はコンタクトホール１４、１６を介して可変電位絶縁電極５およびゲート領域９とオーミックコンタクトしており、可変電位絶縁電極５およびゲート領域９とは同電位に保たれている。
【００２７】
本実施の形態では、図２（Ａ）から図２（Ｃ）に説明したように、エピタキシャル層２表面には、シリコン酸化膜１２を介してソース領域４とほぼ平行して配置されるＡｌ層１１およびゲート領域９とほぼ平行して配置されるＡｌ層１５とが形成されている。尚、詳細は動作原理で後述するが、本発明の半導体装置では、Ａｌ層１０を介したドレイン端子、Ａｌ層１１を介したソース端子およびＡｌ層１５を介したゲート端子が外部端子として成る。そして、半導体装置の外部でソース端子、ゲート端子およびドレイン端子に電圧を印加することで、半導体装置のＯＮ動作およびＯＦＦ動作を成す。
【００２８】
次に、本発明の半導体素子の動作原理を説明する。
【００２９】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、エピタキシャル層２の表面領域で複数のトレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００３０】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と可変電位絶縁電極５であるＰ型領域とは、ＯＦＦ状態ではゲート電極Ｇを接地状態としソース電極Ｓと実質同電位するか、またはゲート電極Ｇにソース電極Ｓに対して負電位としている。そのため、可変電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、可変電位絶縁電極５を囲むように空乏層が広がる。つまり、可変電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル幅Ｈを調整することで、両側の可変電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００３１】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８をもってＰＮ接合分離構造を形成することとなる。つまり、本発明の半導体素子は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体素子がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面からは、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。
【００３２】
ここで、図３を参照とし、特許請求の範囲で記載した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。可変電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、ゲート電極Ｇを接地状態としソース電極Ｓを実質同電位とし、またはゲート電極Ｇにソース電極Ｓに対して負電位としている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００３３】
具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００３４】
しかしながら、チャネル領域８の不純物濃度は１．０×１０１４（／ｃｍ３）程度、厚みは１μｍ程度であるため、チャネル領域８を囲むように形成された可変電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタとつり合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００３５】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇにゲート端子を介して接地状態から正の電圧を印加する。このとき、図２（Ｃ）に示したように、Ａｌ層１５はコンタクトホール１４、１６を介して可変電位絶縁電極５およびゲート領域９とオーミックコンタクトしている。そのため、可変電位絶縁電極５にはゲート電極Ｇを介して電圧が印加される。そして、擬似的なＰ型領域であるチャネル領域８では絶縁膜６を絶縁層として用い、可変電位絶縁電極５と隣接するチャネル領域８に導通路を形成する。そのことで、ドレイン領域３とソース領域４とはチャネル領域８の導通路を介して導通し、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００３６】
ここで、導通路が形成されるチャネル領域８について説明する。上述したように、ＯＦＦ時にはゲート端子を介してゲート電極Ｇを接地状態とするかまたはゲート電極Ｇに負電位を印加することでチャネル領域８は擬似的なＰ型領域と成っている。そして、半導体装置をＯＮ動作させる為には、ゲート電極Ｇに正の電圧を印加する。このとき、ゲート電極Ｇに正の電位を印加することで、Ｐ＋型のポリシリコン領域の電位がＮ−型のエピタキシャル層２領域の電位よりも正電位の状態となる。そのため、半導体素子のＯＮ時では、擬似的なＰ型領域であるチャネル領域８の絶縁膜６と隣接する面にＮ型の導通路が形成され、その導通路を介してソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。このとき、チャネル領域８には少なくとも２つの濃度の異なるＮ型領域が形成され、上述した導通路は高濃度な電子が存在し低抵抗であるため、主電流は導電路を介して流れると考えられる。
【００３７】
そして、本発明の半導体素子では、上述したＯＮ時の動作と併せて、ゲート電極Ｇに接地状態から正の電圧を印加し、更に、ゲート電極Ｇに所定値以上の電圧を印加することで、ゲート領域９からは自由キャリア（正孔）が導入される。つまり、ゲート領域９とドレイン領域３とにより形成するＰＮ接合が順方向バイアスとなる。そして、自由キャリア（正孔）がドレイン領域３に直接注入され、ドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いＯＮ抵抗で流れるようになる。詳細は後述するが、このＯＮ時の動作により、本発明の半導体素子では、主に電圧駆動であるが、電流駆動機能も合わせ持った素子であると言うことができる。
【００３８】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）又は負電位とする。このとき、一般のＭＯＳＦＥＴと同様に、チャネル領域８に形成された導通路は消滅し、再び、ドレイン領域３と擬似的なＰ型領域であるチャネル領域８とによるＰＮ接合分離構造により、遮断状態（ＯＦＦ状態）となる。一方、ドレイン領域３では伝導度変調により大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。
【００３９】
本発明では、上述した構造を有することで、低電圧駆動であるという効果、ＯＮ時での抵抗が低抵抗であるという効果およびゲート領域とソース領域との間にＰＮ接合を形成することより突入電流保護機能を有するという効果を得ることができる。
【００４０】
第１に、本発明の低電圧駆動であるという効果について説明する。上述したように、本発明の半導体装置は、チャネル領域８を擬似的なＰ型領域としＰＮ接合分離構造を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。しかしながら、従来の技術でも説明したように、擬似的なＰ型領域であるチャネル領域８では、ＯＮ動作において、ゲート端子を介してゲート電極に正電位を印加することでＮ型領域へと戻る。そのことで、ＯＮ動作直後のチャネル領域８では、擬似的なＰ型領域にＮ型の導通路を形成することとなるが、その後、Ｎ型領域となったチャネル領域８に高濃度のＮ型の導通路を形成することとなる。そして、ドレイン領域３とソース領域４とはチャネル領域８の導通路を介して導通し、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００４１】
具体的には、図４は電圧−電流特性図であり、本発明である実線で示した電導度変調型ＭＯＳＦＥＴ、一点鎖線で示したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌａｒ−Ｔｒａｎｓｉｓｔｏｒ）および二点差線で示したＭＯＳＦＥＴについて示す。そして、ＩＧＢＴおよびＭＯＳＦＥＴは電圧駆動型の半導体素子であり、本発明である電導度変調型ＭＯＳＦＥＴは主に電圧駆動型であり、電流駆動型の特性も併せ持つ半導体素子である。例えば、図示の如く、従来での電圧駆動型の半導体素子の場合、使用目的、用途等の問題もあるが一点鎖線と二点差線との交点である電圧を基準としていた。ゲート−ソース間の電圧が０からその交点の示す電圧まではＭＯＳＦＥＴを利用し、その交点の示す電圧以上ではＩＧＢＴを利用していた。
【００４２】
しかしながら、本発明である電導度変調型ＭＯＳＦＥＴは主に電圧駆動型であり、且つ低電圧駆動であることが図示されている。そして、第２の効果で詳細に説明するが、極めてＯＮ時に低抵抗であり、電流駆動型の特性も併せ持つため、低電圧で大電流を得ることができる。例えば、同程度の能力特性を有するＭＯＳＦＥＴと比較すると、ＭＯＳＦＥＴの駆動電圧が１０Ｖ程度であるのに対し、本発明の電導度変調型ＭＯＳＦＥＴの駆動電圧は１Ｖ程度である。つまり、本発明では、チャネル領域８を擬似的なＰ型領域あるいはＮ型領域へと変化させることで、低電圧駆動であるという効果を実現できる。
【００４３】
第２に、本発明のＯＮ時での抵抗が低抵抗であるという効果について説明する。図２（Ｂ）に示す如く、本発明の半導体装置では、ＯＦＦ時およびＯＮ時直後に擬似的なＰ型領域であるチャネル領域８の絶縁膜６と隣接する面に導通路を形成することで、ソース領域４とドレイン領域３とを導通することでＯＮ時の動作を成す。そして、主電流は自由キャリア（電子）が導通路を介してソース領域４からドレイン領域３へ移動することで発生する。このとき、一般のトレンチゲート型のＭＯＳＦＥＴではトレンチ領域下部に位置するドレイン領域、つまり、ドリフト領域での寄生抵抗によりＯＮ時での抵抗が一定値以下に下がらない構造であった。
【００４４】
しかしながら、本発明の半導体装置では、上述したように、ゲート電極Ｇに所定値以上の電圧を印加することで、ゲート領域９からは自由キャリア（正孔）が導入される。そして、ゲート領域９とドレイン領域３とにより形成するＰＮ接合が順方向バイアスとなり、自由キャリア（正孔）がドレイン領域３に直接注入される。そのことで、ドリフト領域であるドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００４５】
具体的には、図５（Ａ）は図４に実線で表示した電導度変調型ＭＯＳＦＥＴの電圧−電流特性を求める実験データであり、図５（Ｂ）は図４に二点差線で表示したＭＯＳＦＥＴの電圧−電流特性を求める実験データである。図５（Ａ）に示す如く、電導度変調型ＭＯＳＦＥＴでは、１．０Ａの電流が流れる際におおよそ１３７ｍＶのＯＮ電圧を有している。そのため、電導度変調型ＭＯＳＦＥＴでのＯＮ動作時の抵抗値は０．１３７Ω程度である。一方、図５（Ｂ）に示す如く、ＭＯＳＦＥＴでは、１．０Ａの電流が流れる際におおよそ８．０９ＶのＯＮ電圧を有している。そのため、ＭＯＳＦＥＴでのＯＮ動作時の抵抗値は８．０９Ω程度である。この実験データからも、本発明の電導度変調型ＭＯＳＦＥＴは、ＯＮ時での抵抗が低抵抗であることがわかる。
【００４６】
つまり、本発明では、チャネル領域８に形成される導通路でのＯＮ時での寄生抵抗は通常のＭＯＳＦＥＴと同様に発生するが、最も寄生抵抗に起因するドリフト領域での寄生抵抗の低減を実現することができる。その結果、本発明では、主に電圧駆動であるが、電流駆動の特性を併せもつことで、ＯＮ時での抵抗が低抵抗であるという効果を実現できる。
【００４７】
第３に、本発明のゲート領域とソース領域との間にＰＮ接合を形成することより突入電流保護機能を有するという効果を説明する。先ず、通常のＭＯＳＦＥＴのように電圧駆動型の半導体素子では、ゲート−ソース間に印加する電圧に応じて主電流を調整している。そして、ゲート−ソース間に過剰な電圧が印加されることにより、突入電流が発生し半導体デバイスを破壊してしまう問題がある。そのため、通常のＭＯＳＦＥＴ等の半導体素子では、ヒューズ等の保護回路と併用することで、突入電流に対して対処している。
【００４８】
しかしながら、本発明の半導体素子では、上述したように、Ａｌ層１５を介して可変電位絶縁電極５およびゲート領域９とオーミックコンタクトし、可変電位絶縁電極５はゲート電極Ｇに印加される電圧により電圧が変動する。図２（Ｃ）に示すように、ゲート領域９とドレイン領域３とで形成されるＰＮ接合領域と絶縁膜６を介して可変電位絶縁電極５とゲート領域９とが対峙する領域とは並列回路を成している。つまり、可変電位絶縁電極５には、ある一定値まではゲート電極Ｇに印加される電圧により電圧が印加されるが、ＰＮ接合での順方向バイアス値以上では、その値以上の電圧は印加されないこととなる。
【００４９】
具体的には、図５（Ａ）に示す如く、本発明の電導度変調型ＭＯＳＦＥＴは、主電流の大きさに関係なく、ある一定値以上の駆動電圧が印加されても流れる主電流の大きさは一定値で上限が設けられていることがわかる。
【００５０】
そのことで、可変電位絶縁電極５には一定電圧以上の電圧は印加されず、チャネル領域８に形成される導通路幅にも一定の制限がかかる。その結果、導通路を介してソース領域４とドレイン領域３とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【００５１】
尚、主電流は絶縁膜６の膜厚等によっても調整することができ、必要用途に応じて任意の設計変更により対処することができる。また、本実施の形態では、特許請求の範囲に記載した一導電型をＮ型、逆導電型をＰ型として説明したが、逆に、一導電型をＰ型、逆導電型をＮ型としても同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５２】
【発明の効果】
上述したように、第１に、本発明の半導体装置では、ゲート端子を介してゲート電極に正電圧または負電圧（または接地状態）を印可することで、半導体装置のＯＮ動作あるいはＯＦＦ動作を成す。そして、ゲート電極を接地状態、または負電位とすることで、Ｎ型のチャネル領域を擬似的なＰ型領域とすることでＯＦＦ動作を成す。一方、ゲート電極に正電圧を印加することで、チャネル領域を擬似的なＰ型領域からＮ型領域へと戻す。つまり、本発明では、チャネル領域はＯＦＦ時およびＯＮ時直後は擬似的なＰ型領域であるが、その後Ｎ型領域となる。そのことで、Ｎ−型領域のチャネル領域の高濃度のＮ型の導電路を形成し、ソース領域とドレイン領域とを導通させる。その結果、本発明では、低電圧でチャネル領域に導通路を形成できるので、低電圧駆動を実現できる。
【００５３】
第２に、本発明の半導体装置では、可変電位絶縁電極およびゲート領域とは同一のＡｌ層がオーミックコンタクトしていため、可変電位絶縁電極はゲート電極に印加される電圧により電圧が変動する。そして、可変電位絶縁電極周囲を覆おう絶縁膜と隣接するチャネル領域に導通路を形成することで、ソース領域とドレイン領域とを導通させ、ＯＮ動作させる。このとき、ゲート領域から自由キャリア（正孔）をドリフト領域であるドレイン領域に注入し、ドレイン領域で電導度変調を起こすことに特徴を有する。そのことで、本発明では、ドレイン領域での寄生抵抗を大幅に抑制することができるので、半導体素子全体としてもＯＮ時での低抵抗動作を実現できる。
【００５４】
第３に、本発明の半導体装置では、可変電位絶縁電極にはゲート電極に印加される電圧とは異なり、一定値以上の電圧は印加されないことに特徴を有する。つまり、ゲート領域とドレイン領域とで形成されるＰＮ接合領域と絶縁膜を介して可変電位絶縁電極部とゲート領域が対峙する領域は並列回路を成している。そして、可変電位絶縁電極に印加される電圧はこのＰＮ接合での順方向バイアスにより制御され、可変電位絶縁電極にはＰＮ接合の順方向バイアス以上は印加されない構造となっている。そのことで、可変電位絶縁電極には一定電圧以上の電圧は印加されず、チャネル領域に形成される導通路幅にも一定の制限がかかる。その結果、導通路を介してソース領域とドレイン領域とを流れる主電流は、一定の電流容量以上流れることはない。そして、本発明の半導体素子では、ヒューズ等の保護回路と併用することなく、突入電流保護機能を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図４】本発明の半導体装置を説明するための電圧−電流特性図である。
【図５】図４に示した特性図を説明するための（Ａ）実験データ（Ｂ）実験データである。
【図６】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図７】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
Claims (7)
- ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、
前記トレンチの内壁には絶縁膜を有し、且つ前記トレンチ内を充填する逆導電型の半導体材料から成る可変電位絶縁電極と、
前記一主表面の前記トレンチ間に位置する一導電型のソース領域と、
前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、
前記半導体基体には前記トレンチ間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、
前記ゲート領域と前記可変電位絶縁電極とは同電位に保たれ、且つ前記ゲート領域と接続するゲート電極に印加される電圧によりＯＮ動作またはＯＦＦ動作を成すことを特徴とする半導体装置。 - 前記ＯＦＦ動作は前記ゲート電極を前記ソース電極に対して同電位又は負電位とすることで、前記一導電型のチャネル領域を擬似的な逆導電型領域にすることを特徴とする請求項１記載の半導体装置。
- 前記ＯＮ動作は前記ゲート電極に正電圧を印加し、且つ前記可変電位絶縁電極周囲に形成される前記絶縁膜と隣接する前記チャネルに一導電型の導通路を形成することを特徴とする請求項１記載の半導体装置。
- 前記一導電型の導通路は高濃度の一導電型領域であり、前記ＯＮ動作時の前記チャネル領域には少なくとも２種類の異なる一導電型の濃度領域があることを特徴とする請求項３記載の半導体装置。
- 前記可変電位絶縁電極に印加される電圧は前記ゲート領域と前記ドレイン領域とによる順方向電圧により最大電圧が制御されることを特徴とする請求項３記載の半導体装置。
- 前記ドレイン領域は伝導度変調することを特徴とする請求項３記載の半導体装置。
- 前記ゲート領域と前記可変電位絶縁電極とは前記一主表面上で金属材料を介して接続していることを特徴とする請求項１記載の半導体装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286056A (ja) * | 2004-03-29 | 2005-10-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2005286055A (ja) * | 2004-03-29 | 2005-10-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008270492A (ja) * | 2007-04-19 | 2008-11-06 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221011B2 (en) * | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
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| KR100766668B1 (ko) * | 2006-06-01 | 2007-10-11 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100769139B1 (ko) * | 2006-10-16 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 파워 모스에프이티 |
| US8653583B2 (en) | 2007-02-16 | 2014-02-18 | Power Integrations, Inc. | Sensing FET integrated with a high-voltage transistor |
| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US7859037B2 (en) | 2007-02-16 | 2010-12-28 | Power Integrations, Inc. | Checkerboarded high-voltage vertical transistor layout |
| US7595523B2 (en) * | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
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| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
| US9543396B2 (en) | 2013-12-13 | 2017-01-10 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped regions |
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Family Cites Families (4)
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| US6413822B2 (en) * | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
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