TWI736121B - 工作週期校正器 - Google Patents

Abstract

本發明揭露了一種工作週期校正器，包含一緩衝電路、一上疊接電路與一下疊接電路。該緩衝電路包含：一第一緩衝電路，用來依據一第一輸入訊號輸出一第二輸出訊號至一第二輸出端；一第二緩衝電路，用來依據一第二輸入訊號輸出一第一輸出訊號至一第一輸出端，其中該第二輸入訊號為該第一輸入訊號的反相訊號；以及一閂鎖電路，耦接於該第一輸出端與該第二輸出端之間。該上疊接電路耦接於一高電位端與該緩衝電路之間，用來依據該第一與第二輸入訊號的每一個傳輸電流至該第一輸出端與該第二輸出端。該下疊接電路耦接於該緩衝電路與一低電位端之間，用來依據該第一與第二輸入訊號的每一個汲取流經該第一輸出端與該第二輸出端的電流。

Description

工作週期校正器

本發明是關於訊號校正器，尤其是關於訊號之工作週期的校正器。

圖1顯示一傳統的具閂鎖電路之交流耦合自偏壓反相器緩衝器（AC coupling self-bias inverter buffer with latch circuit）100，包含一第一反相器緩衝器110、一第二反相器緩衝器120與一閂鎖電路130。第一反相器緩衝器110由一第一電容112、一第一反相器114與一第一電阻116構成；第二反相器緩衝器120由一第二電容122、一第二反相器124與一第二電阻126構成；閂鎖電路130由一反相器132與一反相器134構成。如圖1所示，第一電容112與第二電容122用來阻絕直流成分；第一反相器114依據一輸入訊號clkip輸出一輸出訊號clkon；第二反相器124依據一輸入訊號clkin輸出一輸出訊號clkop；第一電阻116依據第一反相器114的輸出訊號clkon控制第一反相器114之輸入端的直流偏壓；第二電阻126依據第二反相器124的輸出訊號clkop控制第二反相器124之輸入端的直流偏壓；閂鎖電路130除能幫助實現軌對軌（rail-to-rail）的輸出，也可幫助該二輸出訊號clkon、clkop的工作週期相趨近。

請參閱圖1與圖2a，當第一反相器114的輸入訊號clkip的工作週期等於50%時，第一反相器114的輸出訊號clkon的工作週期也等於50%，從而第一電阻116依據該輸出訊號clkon使第一反相器114之輸入端的直流偏壓為V _DD/2，其中V _DD為緩衝器100的供應電壓。請參閱圖1與圖2b，當第一反相器114的輸入訊號clkip的工作週期小於50%時，第一反相器114的輸出訊號clkon的工作週期會大於50%，從而第一電阻116依據該輸出訊號clkon使第一反相器114之輸入端的直流偏壓大於V _DD/2；在此情形下，第一反相器114透過NMOS電晶體拉低該輸出訊號clkon的能力會強於透過PMOS電晶體拉高該輸出訊號clkon的能力，從而該輸出訊號clkon的下降緣的斜率會大於上升緣的斜率，這使得該輸出訊號clkon的工作週期往50%趨近。請參閱圖1與圖2c，當第一反相器的輸入訊號clkip的工作週期大於50%時，第一反相器114的輸出訊號clkon的工作週期會小於50%，從而第一電阻116依據該輸出訊號clkon使第一反相器114之輸入端的直流偏壓小於V _DD/2；在此情形下，第一反相器114透過NMOS電晶體拉低該輸出訊號clkon的能力會弱於透過PMOS電晶體拉高clkon的能力，從而該輸出訊號clkon的上升緣的斜率會大於下降緣的斜率，這使得該輸出訊號clkon的工作週期往50%趨近。該輸出訊號clkop也具有類似的特性。據上所述，緩衝器100能夠校正工作週期，使該輸出訊號clkon、clkop的工作週期往50%趨近。值得注意的是，圖2a~2c之二輸出訊號clkon、clkop的波形僅為示意，實際波形通常不是完美的方波。

然而，圖1的緩衝器100有下列問題：當閂鎖電路130的驅動能力小於第一反相器緩衝器110與第二反相器緩衝器120的驅動能力時，緩衝器100的工作週期校正能力會下降；當閂鎖電路130的驅動能力遠高於第一反相器緩衝器110與第二反相器緩衝器120的驅動能力時，這會導致該輸出訊號clkop/clkon的鎖定（latch-up），亦即該輸出訊號clkop/clkon恆為0V或1V。鑑於上述，本領域需要一種具有好的工作週期校正能力又能避免鎖定問題的解決方案。

本揭露的目的之一在於揭露一種工作週期校正器，以改善先前技術。

本揭露之工作週期校正器的一實施例包含一緩衝電路、一上疊接電路與一下疊接電路。該緩衝電路用來從一第一輸入端與一第二輸入端分別接收一第一輸入訊號與一第二輸入訊號，並依據該第一輸入訊號輸出一第二輸出訊號至一第二輸出端，以及依據該第二輸入訊號輸出一第一輸出訊號至一第一輸出端，其中該第二輸入訊號為該第一輸入訊號的反相訊號，該第二輸出訊號為該第一輸出訊號的反相訊號。該上疊接電路耦接於一高電位端與該緩衝電路之間，包含：一第一上疊接開關電路，耦接於該高電位端與該緩衝電路之間，該第一上疊接開關電路用來於導通時，依據該第一輸入訊號傳輸電流至該第二輸出端與該第一輸出端；以及一第二上疊接開關電路，耦接於該高電位端與該緩衝電路之間，並與該第一上疊接開關電路並聯，該第二上疊接開關電路用來於導通時，依據該第二輸入訊號傳輸電流至該第一輸出端與該第二輸出端。該下疊接電路耦接於該緩衝電路與一低電位端之間，包含：一第一下疊接開關電路，耦接於該緩衝電路與該低電位端之間，該第一下疊接開關電路用來於導通時，依據該第一輸入訊號汲取流經該第二輸出端與該第一輸出端的電流，其中該第一下疊接開關電路的導通條件不同於該第一上疊接開關電路的導通條件；以及一第二下疊接開關電路，耦接於該緩衝電路與該低電位端之間，並與該第一下疊接開關電路並聯，該第二下疊接開關電路用來於導通時，依據該第二輸入訊號汲取流經該第一輸出端與該第二輸出端的電流，其中該第二下疊接開關電路的導通條件不同於該第二上疊接開關電路的導通條件。

本揭露之工作週期校正器的另一實施例包含一緩衝電路、一上疊接電路與一下疊接電路。該緩衝電路包含：一第一緩衝電路，用來依據一第一輸入訊號輸出一第二輸出訊號至一第二輸出端；一第二緩衝電路，用來依據一第二輸入訊號輸出一第一輸出訊號至一第一輸出端，其中該第二輸入訊號為該第一輸入訊號的反相訊號；以及一閂鎖電路，耦接於該第一輸出端與該第二輸出端之間。該上疊接電路耦接於一高電位端與該緩衝電路之間，用來依據該第一輸入訊號傳輸電流至該第二輸出端與該第一輸出端，以及依據該第二輸入訊號傳輸電流至該第一輸出端與該第二輸出端。該下疊接電路耦接於該緩衝電路與一低電位端之間，用來依據該第一輸入訊號汲取流經該第二輸出端與該第一輸出端的電流，以及依據該第二輸入訊號汲取流經該第一輸出端與該第二輸出端的電流，其中該下疊接電路的導通條件不同於該上疊接電路的導通條件。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本揭露揭示一種工作週期校正器，具有好的工作週期校正能力又能避免鎖定（latch-up）問題。

圖3a顯示本揭露之工作週期校正器的一實施例。圖3a之工作週期校正器300包含一緩衝電路310、一上疊接電路320與一下疊接電路330。緩衝電路310用來從一第一輸入端（in1）與一第二輸入端（in2）分別接收一第一輸入訊號clkip（例如：時脈訊號；或者工作週期應為50%的訊號）與一第二輸入訊號clkin，並依據該第一輸入訊號clkip輸出一第二輸出訊號clkon至一第二輸出端（out2）以及依據該第二輸入訊號clkin輸出一第一輸出訊號clkop至一第一輸出端（out1）。該第二輸入訊號clkin為該第一輸入訊號clkip的反相訊號，或者該二輸入訊號構成一差動輸入訊號；該第二輸出訊號clkon為該第一輸出訊號clkop的反相訊號，或者該二輸出訊號構成一差動輸出訊號。

請參閱圖3a。上疊接電路320耦接於一高電位端V _DD（例如：電源供應端）與緩衝電路310之間，包含一第一上疊接開關電路322與一第二上疊接開關電路324，該二開關電路322、324的每一個用來傳輸電流至該第一與第二輸出端，以改善該二輸出訊號clkop、clkon的工作週期。下疊接電路330耦接於緩衝電路310與一低電位端V _SS（例如：接地端）之間，包含一第一下疊接開關電路332與一第二下疊接開關電路334，該二開關電路332、334的每一個用來汲取流經該第一與第二輸出端的電流，以改善該二輸出訊號clkop、clkon的工作週期。本實施例中，該第一輸入訊號clkip的工作週期與50%之間的差的絕對值大於該第二輸出訊號clkon的工作週期與50%之間的差的絕對值，如圖3b所示。

請參閱圖3b。第一上疊接開關電路322耦接於該高電位端V _DD與緩衝電路310之間，用來依據該第一輸入訊號clkip以導通或不導通，從而於導通時，循一原電流路徑傳輸電流I _U11至該第二輸出端以及循一額外電流路徑傳輸電流I _U12至該第一輸出端。第二上疊接開關電路324耦接於該高電位端V _DD與緩衝電路310之間，並與第一上疊接開關電路322並聯；第二上疊接開關電路324用來依據該第二輸入訊號clkin以導通或不導通，從而於導通時，循一原電流路徑傳輸電流I _U21至該第一輸出端以及循一額外電流路徑傳輸電流I _U22至該第二輸出端。下疊接電路330耦接於緩衝電路310與一低電位端V _SS（例如：接地端）之間，包含一第一下疊接開關電路332與一第二下疊接開關電路334。第一下疊接開關電路332耦接於緩衝電路310與該低電位端V _SS之間，用來依據該第一輸入訊號clkip以導通或不導通，從而於導通時，從一原電流路徑接收流經該第二輸出端的電流I _D11以及從一額外電流路徑接收流經該第一輸出端的電流I _D12，其中第一下疊接開關電路332的導通條件不同於第一上疊接開關電路322的導通條件。第二下疊接開關電路334耦接於緩衝電路310與該低電位端V _SS之間，並與第一下疊接開關電路332並聯；第二下疊接開關電路334用來依據該第二輸入訊號clkin以導通或不導通，從而於導通時，從一原電流路徑接收流經該第一輸出端的電流I _D21以及從一額外電流路徑接收流經該第二輸出端的電流I _D22，其中第二下疊接開關電路334的導通條件不同於第二上疊接開關電路324的導通條件。

圖4顯示圖3a之緩衝電路310的一實施例。圖4的緩衝電路310是一具閂鎖電路之交流耦合自偏壓反相器緩衝器（AC coupling self-bias inverter buffer with latch circuit），包含一第一緩衝電路410、一第二緩衝電路420與一閂鎖電路430。第一緩衝電路410耦接於第一上疊接開關電路322與第一下疊接開關電路332之間，用來從該第一輸入端接收該第一輸入訊號clkip，以輸出該第二輸出訊號clkon至該第二輸出端。第二緩衝電路420耦接於第二上疊接開關電路324與第二下疊接開關電路334之間，用來從該第二輸入端接收該第二輸入訊號clkin，以輸出該第一輸出訊號clkop至該第一輸出端。閂鎖電路430耦接於該第一輸出端與該第二輸出端之間，除能幫助實現軌對軌的輸出，也可幫助該二輸出訊號clkon、clkop的工作週期相趨近。

請參閱圖4。第一緩衝電路410包含：一第一電容C1；一第一反相器由電晶體MI1與MI2構成；以及一第一阻抗電路R1（例如：電阻）。該第一電容C1耦接於該第一輸入端與該第一反相器之間；該第一反相器的輸入端與輸出端分別耦接該第一電容C1與該第二輸出端；該第一阻抗電路R1耦接於該第一反相器的輸入端與輸出端之間。第二緩衝電路420包含：一第二電容C2；一第二反相器由電晶體MI3與MI4構成；以及一第二阻抗電路R2（例如：電阻）。該第二電容C2耦接於該第二輸入端與該第二反相器之間；該第二反相器的輸入端與輸出端分別耦接第二電容C2與該第一輸出端；該第二阻抗電路R2耦接於該第二反相器的輸入端與輸出端之間。閂鎖電路430耦接於該高電位端V _DD與該低電位端V _SS之間，包含二反相器，該二反相器分別用來依據輸出訊號clkon、clkop產生其反相訊號clkop、clkop。

圖5顯示圖4之第一上疊接開關電路322、第二上疊接開關電路324、第一下疊接開關電路332與第二下疊接開關電路334的一實施例。如圖5所示，第一上疊接開關電路322包含：一第一電晶體M1，耦接於該高電位端V _DD與第一緩衝電路410之間，用來於導通時，依據該第一輸入訊號clkip傳輸電流I _U11至該第二輸出端；以及一第二電晶體M2，耦接於該高電位端V _DD與第二緩衝電路420之間，用來於導通時，依據該第一輸入訊號clkip傳輸電流I _U12至該第一輸出端。第二上疊接開關電路324包含：一第三電晶體M3，耦接於該高電位端V _DD與第二緩衝電路420之間，用來於導通時，依據該第二輸入訊號clkin傳輸電流I _U21至該第一輸出端；以及一第四電晶體M4，耦接於該高電位端V _DD與第一緩衝電路410之間，用來於導通時，依據該第二輸入訊號clkin傳輸電流I _U22至該第二輸出端。第一下疊接開關電路332包含：一第五電晶體M5，耦接於第一緩衝電路410與該低電位端V _SS之間，用來於導通時，依據該第一輸入訊號clkip接收流經該第二輸出端的電流I _D11；以及一第六電晶體M6，耦接於第一緩衝電路410與該低電位端V _SS之間，用來於導通時，依據該第一輸入訊號clkip接收流經該第一輸出端的電流I _D12。第二下疊接開關電路334包含：一第七電晶體M7，耦接於第二緩衝電路420與該低電位端V _SS之間，用來於導通時，依據該第二輸入訊號clkin接收流經該第一輸出端的電流I _D21；以及一第八電晶體M8，耦接於第二緩衝電路420與該低電位端V _SS之間，用來於導通時，依據該第二輸入訊號clkin接收流經該第二輸出端的電流I _D22。本實施例中，電晶體M1~M4的每一個為一第一型電晶體（例如：PMOS電晶體）；電晶體M5~M8的每一個為一第二型電晶體（例如：NMOS電晶體），該第一型電晶體的導通條件不同於該第二型電晶體的導通條件。

圖6顯示圖4之第一上疊接開關電路322、第二上疊接開關電路324、第一下疊接開關電路332與第二下疊接開關電路334的另一實施例。第一上疊接開關電路322包含：一第一電晶體M1，耦接於該高電位端V _DD與第一緩衝電路410之間，用來於導通時，依據該第一輸入訊號clkip分別傳輸電流I _U11與I _U12至該第二輸出端與該第一輸出端。第二上疊接開關電路324包含：一第二電晶體M2，耦接於該高電位端V _DD與第二緩衝電路420之間，用來於導通時，依據該第二輸入訊號clkin分別傳輸電流I _U21與I _U22至該第一輸出端與該第二輸出端。第一下疊接開關電路332包含：一第三電晶體M3，耦接於第一緩衝電路410與該低電位端V _SS之間，用來於導通時，依據該第一輸入訊號clkip分別汲取流經該第二輸出端與該第一輸出端的電流I _D11與I _D12。第二下疊接開關電路334包含：一第四電晶體M4，耦接於第二緩衝電路420與該低電位端V _SS之間，用來於導通時，依據該第二輸入訊號clkin分別汲取流經該第一輸出端與該第二輸出端的電流I _D21與I _D22。本實施例中，電晶體M1~M2的每一個為一第一型電晶體（例如：PMOS電晶體），電晶體M3~M4的每一個為一第二型電晶體（NMOS電晶體），該第一型電晶體的導通條件不同於該第二型電晶體的導通條件。值得注意的是，本實施例中，電晶體M1~M4的每一個可選擇性地由複數個電晶體並聯構成，該些電晶體的閘極連接在一起、汲極連接在一起以及源極連接在一起。

請參閱圖4~6，由於上疊接電路320的設置會使得該二輸出端（或說該第一與第二緩衝電路410、420）的每一個與該高電位端V _DD之間的電流路徑變長，下疊接電路330的設置會使得該二輸出端（或說該第一與第二緩衝電路410、420）的每一個與該低電位端V _SS之間的電流路徑變長，為確保第一緩衝電路410與第二緩衝電路420的驅動能力相較於閂鎖電路430的驅動能力是夠強的，上疊接電路320、下疊接電路330、第一緩衝電路410與第二緩衝電路420中每一電晶體的等效寬長比可視實施需求選擇性地藉由多指性（multi-finger）佈局設計及/或藉由倍增性（multiplier）佈局設計（亦即：多個小寬長比的電晶體並聯以構成一大寬長比的電晶體）來調整（例如：增加），從而確保上疊接電路320與下疊接電路330對於第一緩衝電路410與第二緩衝電路420之驅動能力的影響是可忽略或可容忍的。由於多指性佈局設計與倍增性佈局設計的每一種單獨而言為本領域的通常知識，其細節在此省略。值得注意的是，多指性佈局設計及/或倍增性（multiplier）佈局設計也可視實施需求選擇性地用於閂鎖電路430之電晶體的佈局設計。

請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。

綜上所述，本揭露之工作週期校正器藉由疊接電路的設置來改善輸出訊號的工作週期，並避免鎖定問題。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100:具閂鎖電路之交流耦合自偏壓反相器緩衝器 110:第一反相器緩衝器 112:第一電容 114:第一反相器 116:第一電阻 120:第二反相器緩衝器 122:第二電容 124:第二反相器 126:第二電阻 130:閂鎖電路 132:反相器 134:反相器 clkip:輸入訊號 clkon:輸出訊號 clkin:輸入訊號 clkop:輸出訊號 300:工作週期校正器 310:緩衝電路 320:上疊接電路 322:第一上疊接開關電路 324:第二上疊接開關電路 330:下疊接電路 332:第一下疊接開關電路 334:第二下疊接開關電路 in1:第一輸入端 in2:第二輸入端 out1:第一輸出端 out2:第二輸出端 clkip:第一輸入訊號 clkin:第二輸入訊號 clkop:第一輸出訊號 clkon:第二輸出訊號 V _DD:高電位端 V _SS:低電位端 I _U11~I _U22:上疊接電路傳輸的電流 I _D11~I _D22:下疊接電路接收的電流 410:第一緩衝電路 420:第二緩衝電路 430:閂鎖電路 C1:第一電容 C2:第二電容 MI1~MI2:第一緩衝電路中構成反相器的電晶體 MI3~MI4:第二緩衝電路中構成反相器的電晶體 R1:第一阻抗電路 R2:第二阻抗電路 M1~M8:疊接電路的電晶體

［圖1］顯示一傳統的具閂鎖電路之交流耦合自偏壓反相器緩衝器； ［圖2a］顯示圖1之輸入訊號clkip的工作週期為50%時輸出訊號clkon的波形； ［圖2b］顯示圖1之輸入訊號clkip的工作週期小於50%時輸出訊號clkon的波形； ［圖2c］顯示圖1之輸入訊號clkip的工作週期大於50%時輸出訊號clkon的波形； ［圖3a］顯示本揭露之工作週期校正器的一實施例； ［圖3b］顯示圖3a之輸出訊號clkon/clkop相較於輸入訊號clkip/clkin的工作週期校正效果； ［圖4］顯示圖3a之緩衝電路的一實施例； ［圖5］顯示圖4之第一上疊接開關電路、第二上疊接開關電路、第一下疊接開關電路與第二下疊接開關電路的一實施例；以及 ［圖6］顯示圖4之第一上疊接開關電路、第二上疊接開關電路、第一下疊接開關電路與第二下疊接開關電路的另一實施例。

300:工作週期校正器

310:緩衝電路

320:上疊接電路

322:第一上疊接開關電路

324:第二上疊接開關電路

330:下疊接電路

332:第一下疊接開關電路

334:第二下疊接開關電路

in1:第一輸入端

in2:第二輸入端

out1:第一輸出端

out2:第二輸出端

clkip:第一輸入訊號

clkin:第二輸入訊號

clkop:第一輸出訊號

clkon:第二輸出訊號

V_DD:高電位端

V_SS:低電位端

I_U11~I_U22:上疊接電路傳輸的電流

I_D11~I_D22:下疊接電路接收的電流

Claims (10)

1. 一種工作週期校正器，包含：一緩衝電路，用來從一第一輸入端與一第二輸入端分別接收一第一輸入訊號與一第二輸入訊號，並依據該第一輸入訊號輸出一第二輸出訊號至一第二輸出端以及依據該第二輸入訊號輸出一第一輸出訊號至一第一輸出端，其中該第二輸入訊號為該第一輸入訊號的一反相訊號，該第二輸出訊號為該第一輸出訊號的一反相訊號；一上疊接電路，耦接於一高電位端與該緩衝電路之間，包含：一第一上疊接開關電路，耦接於該高電位端與該緩衝電路之間，該第一上疊接開關電路用來於導通時，依據該第一輸入訊號傳輸電流至該第二輸出端與該第一輸出端；以及一第二上疊接開關電路，耦接於該高電位端與該緩衝電路之間，並與該第一上疊接開關電路並聯，該第二上疊接開關電路用來於導通時，依據該第二輸入訊號傳輸電流至該第一輸出端與該第二輸出端；以及一下疊接電路，耦接於該緩衝電路與一低電位端之間，包含：一第一下疊接開關電路，耦接於該緩衝電路與該低電位端之間，該第一下疊接開關電路用來於導通時，依據該第一輸入訊號汲取流經該第二輸出端與該第一輸出端的電流，其中該第一下疊接開關電路的導通條件不同於該第一上疊接開關電路的導通條件；以及一第二下疊接開關電路，耦接於該緩衝電路與該低電位端之間，並與該第一下疊接開關電路並聯，該第二下疊接開關電路用來於導通時，依據該第二輸入訊號汲取流經該第一輸出端與該第二輸出端的電流，其中 該第二下疊接開關電路的導通條件不同於該第二上疊接開關電路的導通條件，其中該第一上疊接開關電路與該第二上疊接開關電路的每一個包含至少一上疊接開關電路電晶體，以導通或不導通；該第一下疊接開關電路與該第二下疊接開關電路的每一個包含至少一下疊接開關電路電晶體，以導通或不導通；每該上疊接開關電路電晶體為一第一型電晶體，每該下疊接開關電路電晶體為一第二型電晶體，該第一型電晶體的導通條件不同於該第二型電晶體的導通條件。
2. 如請求項1之工作週期校正器，其中該第一輸入訊號的工作週期與50%之間的差的絕對值大於該第二輸出訊號的工作週期與50%之間的差的絕對值。
3. 如請求項1之工作週期校正器，其中該緩衝電路包含：一第一緩衝電路，耦接於該第一上疊接開關電路與該第一下疊接開關電路之間，用來從該第一輸入端接收該第一輸入訊號，以輸出該第二輸出訊號至該第二輸出端；一第二緩衝電路，耦接於該第二上疊接開關電路與該第二下疊接開關電路之間，用來從該第二輸入端接收該第二輸入訊號，以輸出該第一輸出訊號至該第一輸出端；以及一閂鎖電路，耦接於該第一輸出端與該第二輸出端之間。
4. 如請求項3之工作週期校正器，其中，該第一緩衝電路包含：一第一電容，耦接於該第一輸入端與一第一反相器之間； 該第一反相器，該第一反相器的輸入端與輸出端分別耦接該第一電容與該第二輸出端；以及一第一阻抗電路，耦接於該第一反相器的輸入端與輸出端之間；該第二緩衝電路包含：一第二電容，耦接於該第二輸入端與一第二反相器之間；該第二反相器，該第二反相器的輸入端與輸出端分別耦接該第二電容與該第一輸出端；以及一第二阻抗電路，耦接於該第二反相器的輸入端與輸出端之間；以及該閂鎖電路包含：一第三反相器，該第三反相器的輸入端與輸出端分別耦接該第二輸出端與該第一輸出端；以及一第四反相器，該第四反相器的輸入端與輸出端分別耦接該第一輸出端與該第二輸出端。
5. 如請求項3之工作週期校正器，其中，該第一上疊接開關電路包含：一第一電晶體，耦接於該高電位端與該第一緩衝電路之間，用來於導通時，依據該第一輸入訊號傳輸電流至該第二輸出端；以及一第二電晶體，耦接於該高電位端與該第二緩衝電路之間，用來於導通時，依據該第一輸入訊號傳輸電流至該第一輸出端；該第二上疊接開關電路包含：一第三電晶體，耦接於該高電位端與該第二緩衝電路之間，用來於導通時，依據該第二輸入訊號傳輸電流至該第一輸出端；以及 一第四電晶體，耦接於該高電位端與該第一緩衝電路之間，用來於導通時，依據該第二輸入訊號傳輸電流至該第二輸出端；該第一下疊接開關電路包含：一第五電晶體，耦接於該第一緩衝電路與該低電位端之間，用來於導通時，依據該第一輸入訊號汲取流經該第二輸出端的電流；以及一第六電晶體，耦接於該第一緩衝電路與該低電位端之間，用來於導通時，依據該第一輸入訊號汲取流經該第一輸出端的電流；以及該第二下疊接開關電路包含：一第七電晶體，耦接於該第二緩衝電路與該低電位端之間，用來於導通時，依據該第二輸入訊號汲取流經該第一輸出端的電流；以及一第八電晶體，耦接於該第二緩衝電路與該低電位端之間，用來於導通時，依據該第二輸入訊號汲取流經該第二輸出端的電流。
6. 如請求項5之工作週期校正器，其中該第一電晶體、該第二電晶體、該第三電晶體與該第四電晶體的每一個為該第一型電晶體，該第五電晶體、該第六電晶體、該第七電晶體與該第八電晶體的每一個為該第二型電晶體。
7. 如請求項3之工作週期校正器，其中，該第一上疊接開關電路包含：一第一電晶體，耦接於該高電位端與該第一緩衝電路之間，用來於導通時，依據該第一輸入訊號傳輸電流至該第二輸出端與該第一輸出端；該第二上疊接開關電路包含： 一第二電晶體，耦接於該高電位端與該第二緩衝電路之間，用來於導通時，依據該第二輸入訊號傳輸電流至該第一輸出端與該第二輸出端；該第一下疊接開關電路包含：一第三電晶體，耦接於該第一緩衝電路與該低電位端之間，用來於導通時，依據該第一輸入訊號汲取流經該第二輸出端與該第一輸出端的電流；以及該第二下疊接開關電路包含：一第四電晶體，耦接於該第二緩衝電路與該低電位端之間，用來於導通時，依據該第二輸入訊號汲取流經該第一輸出端與該第二輸出端的電流。
8. 如請求項7之工作週期校正器，其中該第一電晶體與該第二電晶體的每一個為該第一型電晶體，該第三電晶體與該第四電晶體的每一個為該第二型電晶體。
9. 一種工作週期校正器，包含：一緩衝電路，包含：一第一緩衝電路，用來依據一第一輸入訊號輸出一第二輸出訊號至一第二輸出端；一第二緩衝電路，用來依據一第二輸入訊號輸出一第一輸出訊號至一第一輸出端，其中該第二輸入訊號為該第一輸入訊號的一反相訊號；以及一閂鎖電路，耦接於該第一輸出端與該第二輸出端之間； 一上疊接電路，耦接於一高電位端與該緩衝電路之間，用來依據該第一輸入訊號傳輸電流至該第二輸出端與該第一輸出端，以及依據該第二輸入訊號傳輸電流至該第一輸出端與該第二輸出端；以及一下疊接電路，耦接於該緩衝電路與一低電位端之間，用來依據該第一輸入訊號汲取流經該第二輸出端與該第一輸出端的電流，以及依據該第二輸入訊號汲取流經該第一輸出端與該第二輸出端的電流，其中該下疊接電路的導通條件不同於該上疊接電路的導通條件，其中該上疊接電路包含複數個上疊接電路電晶體以控制該上疊接電路的導通狀態；該下疊接電路包含複數個下疊接電路電晶體以控制該下疊接電路的導通狀態；每該上疊接電路電晶體為一第一型電晶體，每該下疊接電路電晶體為一第二型電晶體，該第一型電晶體的導通條件不同於該第二型電晶體的導通條件。
10. 如請求項9之工作週期校正器，其中該第一輸入訊號的工作週期與50%之間的差的絕對值大於該第二輸出訊號的工作週期與50%之間的差的絕對值。

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