TWI681628B - 電壓位準移位電路 - Google Patents

Abstract

一種電壓位準移位電路，包含：第一與第二控制電路、第一與第二下拉電路、第一與第二上拉電路。第一控制電路接收輸入電壓並產生第一控制信號。第一下拉電路根據第一控制信號判斷是否將第一輸出電壓下拉至第一參考電壓。第一上拉電路根據第一反相輸出電壓判斷是否將第一輸出電壓上拉至一第二參考電壓。第二控制電路根據第一輸出電壓產生第二控制信號。第二下拉電路根據第二控制信號判斷是否將第二輸出電壓下拉至第二參考電壓。第二上拉電路根據第二反相輸出電壓判斷是否將第二輸出電壓上拉至一第三參考電壓，第三參考電壓大於第二參考電壓。

Description

電壓位準移位電路

本發明係屬於電子電路領域，尤指一種電壓位準移位電路。

隨著互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)技術的快速發展，電晶體的尺寸持續地被縮小以減少晶片面積，從而增加操作速度以及節省功耗。然而，隨著電晶體尺寸持續地被縮小，閘極氧化層和電晶體通道也持續縮小，電晶體電極(閘極、汲極、源極與基極)任兩端的最大可允許跨壓隨之減少。若一電晶體的任兩端點電壓差大於額定電壓(nominal voltage)，該電晶體將會受損。目前先進CMOS製程的額定電壓越來越低，因此傳統的CMOS電壓位準移位器(level shifter)電路面臨高電源電壓高於額定電壓導致電晶體受損的問題。

本發明的目的之一在於提出一種電壓位準移位電路以解決上述問題。

根據本發明的一實施例，揭露一種電壓位準移位電路。該電壓位準移位電路包含：一輸入端、一第一輸出端、第一反相輸出端、一第二輸出端、一第二反相輸出端、一第一控制電路、一第二控制電路、一第一下拉電路、一第二下拉電路、一第一上拉電路以及一第二上拉電路。該第一控制電路自該輸入端接收一輸入電壓並產生一第一控制信號。該第一下拉電路耦接至該第一控制電路，並根據該第一控制信號判斷是否將該第一輸出端上的一第一輸出電壓的一電壓位準下拉至一第一參考電壓。該第一上拉電路耦接至該第一下拉電路， 並根據該第一反相輸出端上的一第一輸出反相電壓判斷是否將該第一輸出端上的該第一輸出電壓上拉至一第二參考電壓，該第二參考電壓大於該第一參考電壓。該第二控制電路耦接至該第一輸出端，並至少根據該第一輸出電壓產生一第二控制信號。該第二下拉電路耦接至該第二控制電路，並根據該第二控制信號判斷是否將該第二輸出端上的一第二輸出電壓的一電壓位準下拉至該第二參考電壓。該第二上拉電路耦接至該第二下拉電路，並根據該第二反相輸出端上的一第二輸出反相電壓判斷是否將該第二輸出端上的該第二輸出電壓上拉至一第三參考電壓，該第三參考電壓大於該第二參考電壓。

10‧‧‧電壓位準移位器電路

110、210、220‧‧‧控制電路

120、230‧‧‧下拉電路

130、240‧‧‧上拉電路

OUT1‧‧‧第一輸出端

OUT1’‧‧‧第一反相輸出端

OUT2‧‧‧第二輸出端

OUT2’‧‧‧第二反相輸出端

Vout1‧‧‧第一輸出電壓

Vout2‧‧‧第二輸出電壓

Vout1’‧‧‧第一反相輸出電壓

Vout2’‧‧‧第二反相輸出電壓

CTRL1、CTRL1’、CTRL2、CTRL2’‧‧‧控制信號

IN‧‧‧輸入端

VSS、VDDH、VDDH*2、VDDL‧‧‧參考電壓

P1-P13‧‧‧P型電晶體

N1-N9‧‧‧N型電晶體

NC、NC’‧‧‧控制端點

310、410‧‧‧比較電路

320、420、510、610‧‧‧開關電路

CS、CS’‧‧‧比較結果

node1-node8‧‧‧端點

第1圖係根據本發明一實施例之一電壓位準移位電路的示意圖。

第2圖係根據第1圖所示之電壓位準移位電路中第一部分電路的示意圖。

第3圖係根據第1圖所示之電壓位準移位電路中第二部分電路的示意圖。

第4圖係根據本發明一實施例之第3圖中第二部分電路的示意圖。

第5圖係根據本發明一實施例之電壓位準移位電路中第一部分電路的操作示意圖。

第6圖係根據本發明另一實施例之電壓位準移位電路中第一部分電路的操作示意圖。

第7圖係根據本發明一實施例之電壓位準移位電路中第二部分電路的操作示意圖。

第8圖係根據本發明一實施例之電壓位準移位電路中第二部分電路的操作示意圖。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。

第1圖係根據本發明一實施例之一電壓位準移位器(level shifter)電路10的示意圖，其中第1圖所示的電壓位準移位器電路10以圖中虛線為界，可劃分為一第一部分電路(虛線左側)以及一第二部分電路(虛線右側)，其中第一部分電路包含一控制電路110、一下拉(pull-down)電路120以及一上拉(pull-up)電路130而第二部分電路包含控制電路210與220、一下拉電路230以及一上拉電路240。控制電路110自一輸入端IN接收一輸入電壓Vin並產生控制信號CTRL1與控制信號CTRL1’。下拉電路120根據控制信號CTRL1來判斷是否將第一反相輸出端OUT1’上的一第一反相輸出電壓Vout1’下拉至參考電壓VSS，並且根據控制信號CTRL1’來判斷是否將第一輸出端OUT1上的一第一輸出電壓Vout1下拉至參考電壓VSS。上拉電路130根據第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’來判斷是否將第一輸出端OUT1上的第一輸出電壓Vout1上拉至參考電壓VDDH，並根據第一輸出端OUT1上的第一輸出電壓Vout1來判斷是否將第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’上拉至參考電壓VDDH。

控制電路210自第一輸出端OUT1接收第一輸出電壓Vout1，並且至少根據第一輸出電壓Vout1產生控制信號CTRL2，而控制電路220自第一反相輸出端 OUT1’接收第一反相輸出電壓Vout1’，並且至少根據第一反相輸出電壓Vout1’產生控制信號CTRL2’。下拉電路230根據控制信號CTRL2來判斷是否將一第二反相輸出端OUT2’上的一第二反相輸出電壓Vout2’下拉至參考電壓VDDH，並根據控制信號CTRL2’來判斷是否將一第二輸出端OUT2上的一第二輸出電壓Vout2下拉至參考電壓VDDH。上拉電路240根據第二反相輸出端上OUT2’的第二反相輸出電壓Vout2’來判斷是否將一第二輸出端OUT2上的一第二輸出電壓Vout2上拉至一第三參考電壓VDDH*2，並根據第二輸出端上OUT2的第二輸出電壓Vout2來判斷是否將第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’上拉至第三參考電壓VDDH*2。需注意的是，本發明並不限定第一輸出反相電壓和第二輸出反相電壓必須為第一輸出電壓和第二輸出電壓的反相輸出，使用「反相」一詞僅為端點、電壓或信號命名。另外，於本實施例中，參考電壓VSS可以為電壓位準移位器電路10的一最低電位，舉例來說，參考電壓VSS可以為一接地電壓；而參考電壓VDDH為製造電壓位準移位器電路10時所使用之半導體製程下所能使用的最高電位也就是額定電壓；而參考電壓VDDH*2即為參考電壓VDDH的兩倍電壓。

第2圖係根據第1圖所示之電壓位準移位電路10中第一部分電路的示意圖，如第2圖所示，控制電路110包含由P型金屬氧化物半導體場效電晶體(後續段落簡稱為電晶體)P1與N型電晶體N1所組成的一反相器，其中輸入端IN耦接至P型電晶體P1與N型電晶體N1的閘極端以接收輸入電壓Vin，並且於該反相器的輸出端產生輸入電壓Vin的反相信號，另外，該反相器耦接於參考電壓VSS以及一參考電壓VDDL之間。在此實施例中，參考電壓VDDL大於參考電壓VSS但小於參考電壓VDDH。在此實施例中，輸入電壓Vin為控制信號CTRL1且輸入電壓Vin的反相信號為控制信號CTRL1’。下拉電路120包含N型電晶體N2與N3，其中N型電晶體N2的一源極端耦接至參考電壓VSS，一閘極端耦接至控制信號CTRL1， 一汲極端耦接至第一反相輸出端OUT1’；N型電晶體N3的一源極端耦接至參考電壓VSS，一閘極端耦接至控制信號CTRL1’，一汲極端耦接至第一輸出端OUT1。上拉電路130包含P型電晶體P2與P3，其中P型電晶體P2的一汲極端耦接至第一反相輸出端OUT1’，一閘極端耦接至第一輸出端OUT1，一源極端耦接至參考電壓VDDH；P型電晶體P3的一汲極端耦接至第一輸出端OUT1，一閘極端耦接至第一反相輸出端OUT1’，一源極端耦接至參考電壓VDDH。

第3圖係根據第1圖所示之電壓位準移位電路中第二部分電路的示意圖。控制電路210包含一比較電路310、一開關電路320、一P型電晶體P4以及一控制端點NC，其中控制電路210透過控制端點NC將控制信號CTRL2傳送至下拉電路230。比較電路310比較控制信號CTRL2以及參考電壓VDDH以輸出一比較結果CS至開關電路320。開關電路320根據比較結果CS以及第一輸出電壓Vout1來產生控制信號CTRL2。P型電晶體P4的一源極端耦接至第二反相輸出端OUT2’，一閘極端接收參考電壓VDDH，一汲極端耦接至控制端點NC。相對地，控制電路220包含一比較電路410、一開關電路420、一P型電晶體P5以及一控制端點NC’，其中控制電路220透過控制端點NC’將控制信號CTRL2’傳送至下拉電路230。比較電路410比較控制信號CTRL2’以及參考電壓VDDH以輸出一比較結果CS’至開關電路420。開關電路420根據比較結果CS’以及第一反相輸出電壓Vout1’來產生控制信號CTRL2’。P型電晶體P5的一源極端耦接至第二輸出端OUT2，一閘極端接收參考電壓VDDH，一汲極端耦接至控制端點NC’。

下拉電路230包含端點node1至node5以及一開關電路510，其中端點node1至node5分別耦接至控制端點NC、參考電壓VDDH、控制端點NC’、第二輸出端OUT2以及第二反相輸出端OUT2’，其中當控制信號CTRL2指示開關電路510導通時，開關電路510將第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’下拉至參考電壓VDDH；同樣地，當控制信號CTRL2’指示開關電路510 導通時，開關電路510將第二輸出端OUT2上的第二輸出電壓Vout2下拉至參考電壓VDDH。

上拉電路240包含端點node6至node8以及一開關電路610，其中端點node6至node8分別耦接至第二反相輸出端OUT2’、第二輸出端OUT2以及參考電壓VDDH*2，其中當第二反相輸出電壓Vout2’指示開關電路610導通時，開關電路610將第二輸出端OUT2上的第二輸出電壓Vout2上拉至參考電壓VDDH*2；同樣地，當第二輸出電壓Vout2指示開關電路610導通時，開關電路610將第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’上拉至參考電壓VDDH*2。

第4圖係根據本發明一實施例之第3圖中第二部分電路的示意圖。控制電路210中的比較電路310包含P型電晶體P6與P7，其中P型電晶體P6的一汲極端耦接至參考電壓VDDH且一閘極端耦接至控制端點NC，P型電晶體P7的一汲極端耦接至控制端點NC且一閘極端耦接至參考電壓VDDH，並且P型電晶體P6與P7的源極端互相連接。比較電路310比較參考電壓VDDH以及控制信號CTRL2，並且將兩者之中電壓較大者輸出為比較結果CS。控制電路210中的開關電路320包含疊接(cascode)連接的N型電晶體N4、N5與N6，且N型電晶體N4、N5與N6的閘極端分別接收第一輸出電壓Vout1、參考電壓VDDH以及比較電路310所傳送的比較結果CS，另外，N型電晶體N4的一源極端耦接至參考電壓VSS而N型電晶體N6的一汲極端耦接至控制端點NC。當比較結果CS與第一輸出電壓Vout1皆指示導通開關電路320時，亦即，比較結果CS導通N型電晶體N6而第一輸出電壓Vout1導通N型電晶體N4時，開關電路320將參考電壓VSS傳送至控制端點NC並成為控制信號CTRL2。

相對地，控制電路220中的比較電路410包含P型電晶體P8與P9，其中P型電晶體P8的一汲極端耦接至參考電壓VDDH且一閘極端耦接至控制端點NC’，P型電晶體P9的一汲極端耦接至控制端點NC’且一閘極端耦接至參考電 壓VDDH，並且P型電晶體P8與P9的源極端互相連接。比較電路410比較參考電壓VDDH以及控制信號CTRL2’，並且將兩者之中較大者輸出為比較結果CS’。控制電路220中的開關電路420包含疊接連接的N型電晶體N7、N8與N9，且N型電晶體N7、N8與N9的閘極端分別接收第一反相輸出電壓Vout1’、參考電壓VDDH以及比較電路410所傳送的比較結果CS’，另外，N型電晶體N7的一源極端耦接至參考電壓VSS而N型電晶體N9的一汲極端耦接至控制端點NC’。當比較結果CS’與第一反相輸出電壓Vout1’皆指示導通開關電路420時，亦即，比較結果CS’導通N型電晶體N9而第一反相輸出電壓Vout1’導通N型電晶體N7時，開關電路420將參考電壓VSS傳送至控制端點NC’並成為控制信號CTRL2’。

下拉電路230中的開關電路510包含P型電晶體P10與P11，其中P型電晶體P10的一源極端耦接至第二反相輸出端OUT2’，一閘極端耦接至控制端點NC，一汲極端耦接至參考電壓VDDH；P型電晶體P11的一源極端耦接至第二輸出端OUT2，一閘極端耦接至控制端點NC’，一汲極端耦接至參考電壓VDDH。當控制信號CTRL2導通開關電路510中的P型電晶體P10時，開關電路510傳送參考電壓VDDH至第二反相輸出端OUT2’，以使得第二反相輸出電壓Vout2’被下拉至參考電壓VDDH；相對地，當控制信號CTRL2’導通開關電路510中的P型電晶體P11時，開關電路510傳送參考電壓VDDH至第二輸出端OUT2，以使得第二輸出電壓Vout2被下拉至參考電壓VDDH。

上拉電路240中的開關電路610包含P型電晶體P12與P13，其中P型電晶體P12的一源極端耦接至參考電壓VDDH*2，一閘極端耦接至第二輸出端OUT2，一汲極端耦接至第二反相輸出端OUT2’；P型電晶體P13的一源極端耦接至參考電壓VDDH*2，一閘極端耦接至第二反相輸出端OUT2’，一汲極端耦接至第二輸出端OUT2。當第二輸出端OUT2上的第二輸出電壓Vout2導通開關電路610中的P型電晶體P12時，開關電路610傳送參考電壓VDDH*2至第二反相輸出端 OUT2’，以使得第二反相輸出電壓Vout2’被上拉至參考電壓VDDH*2；相對地，當第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’導通開關電路610中的P型電晶體P13時，開關電路610傳送參考電壓VDDH*2至第二輸出端OUT2，以使得第二輸出電壓Vout2被上拉至參考電壓VDDH*2。

第5圖係根據本發明一實施例之電壓位準移位電路10中第一部分電路的操作示意圖，當輸入電壓Vin為參考電壓VDDL時，控制信號CTRL1開啟N型電晶體N2，使得第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’被下拉至參考電壓VSS，並藉此開啟P型電晶體P3，使得第一輸出端OUT1上的第一輸出電壓Vout1被上拉至參考電壓VDDH；另一方面，由於輸入電壓Vin為參考電壓VDDL，控制信號CTRL1’透過反相器運算成為參考電壓VSS，因此關閉N型電晶體N3。此時，第一輸出端上OUT1上的第一輸出電壓Vout1的電壓位準為VDDH，第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’的電壓位準為參考電壓VSS。

第6圖係根據本發明另一實施例之電壓位準移位電路10中第一部分電路的操作示意圖，當輸入電壓Vin為參考電壓VSS時，控制信號CTRL1’透過反相器運算成為參考電壓VDDL，因此開啟N型電晶體N3，使得第一輸出端OUT1上的第一輸出電壓Vout1被下拉至參考電壓VSS，並藉此開啟P型電晶體P2，使得第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’被上拉至參考電壓VDDH；另一方面，控制信號CTRL1同樣為參考電壓VSS，因此關閉N行電晶體N2。此時，第一輸出端上OUT1上的第一輸出電壓Vout1的電壓位準為VDDH，第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’的電壓位準為參考電壓VSS。此時，第一輸出端上OUT1上的第一輸出電壓Vout1的電壓位準為VSS，第一反相輸出端OUT1’上的第一反相輸出電壓Vout1’的電壓位準為參考電壓VDDH。

第7圖係根據本發明一實施例之電壓位準移位電路10中第二部分電路的操作示意圖，當第一輸出電壓Vout1的電壓位準為參考電壓VDDH時，第一輸出電壓Vout1和比較結果CS將導通N型電晶體N4-N6，使得開關電路320將參考電壓VSS傳送至控制端點NC，因此，控制信號CTRL2的電壓位準為參考電壓VSS，由於參考電壓VSS為電位最低點，其將因此導通P型電晶體P10，使得第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’的電壓位準被下拉至參考電壓VDDH，並因此導通P型電晶體P13，使得第二輸出端OUT2上的第二輸出電壓Vout2被上拉至參考電壓VDDH*2，並關閉P型電晶體P12。另外，由於第二輸出電壓Vout2被上拉至參考電壓VDDH*2，將因此導通P型電晶體P5，將參考電壓VDDH*2傳送至控制端點NC’以關閉P型電晶體P11。而由於此時第一反相輸出電壓Vout1’的電壓位準為參考電壓VSS，將關閉N型電晶體N7。此時，第二輸出端上OUT2上的第二輸出電壓Vout2的電壓位準為VDDH*2，第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’的電壓位準為參考電壓VDDH。

第8圖係根據本發明一實施例之電壓位準移位電路10中第二部分電路的操作示意圖，當第一反相輸出電壓Vout1’的電壓位準為參考電壓VDDH時，第一反相輸出電壓Vout1’和比較結果CS’將導通N型電晶體N7-N9，使得開關電路420將參考電壓VSS傳送至控制端點NC’，因此，控制信號CTRL2’的電壓位準為參考電壓VSS，由於參考電壓VSS為電位最低點，其將因此導通P型電晶體P11，使得第二輸出端OUT2上的第二輸出電壓Vout2的電壓位準被下拉至參考電壓VDDH，並因此導通P型電晶體P12，使得第二反相輸出端OUT2’上的第二反相輸出電壓Vout2’被上拉至參考電壓VDDH*2，並關閉P型電晶體P13。另外，由於第二反相輸出電壓Vout2’被上拉至參考電壓VDDH*2，將因此導通P型電晶體P4，將參考電壓VDDH*2傳送至控制端點NC以關閉P型電晶體P10。而由於此時第一輸出電壓Vout1的電壓位準為參考電壓VSS，將關閉N型電晶體N4。此 時，第二反相輸出端上OUT2’上的第二反相輸出電壓Vout2’的電壓位準為VDDH*2，第二輸出端OUT2上的第二輸出電壓Vout2的電壓位準為參考電壓VDDH。

透過第5-8圖的操作說明可清楚觀察，利用本發明所提出的架構後，當接收輸入電壓Vin後，可在第二輸出端OUT2或第二反相輸出端OUT2’上得到參考電壓VDDH*2，藉此實現電壓位準移位器，並且透過本發明所提出的架構，任一電晶體的兩端點的電壓差將不超過額定電壓，藉此將可大幅降低元件損壞的風險以減少成本來解決先前技術中所遇到的問題。

本領域具通常知識者在閱讀完上述實施例後，應能輕易理解若欲實現更高倍數的電壓位準移位器，僅需複製本發明所提出的第二部分電路架構即能輕易實現，因此，任何利用本發明第二部分電路所實現之電壓位準移位棄嬰隸屬於本發明的範疇。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧電壓位準移位器電路

110、210、220‧‧‧控制電路

120、230‧‧‧下拉電路

130、240‧‧‧上拉電路

OUT1‧‧‧第一輸出端

OUT1’‧‧‧第一反相輸出端

OUT2‧‧‧第二輸出端

OUT2’‧‧‧第二反相輸出端

Vout1‧‧‧第一輸出電壓

Vout2‧‧‧第二輸出電壓

Vout1’‧‧‧第一反相輸出電壓

Vout2’‧‧‧第二反相輸出電壓

CTRL1、CTRL1’、CTRL2、CTRL2’‧‧‧控制信號

IN‧‧‧輸入端

Claims (9)

1. 一種電壓位準移位(level shifter)電路，包含：一輸入端、一第一輸出端、第一反相輸出端、一第二輸出端以及一第二反相輸出端；一第一控制電路，用以自該輸入端接收一輸入電壓並產生一第一控制信號；一第一下拉(pull-down)電路，耦接至該第一控制電路，其中該第一下拉電路根據該第一控制信號判斷是否將該第一輸出端上的一第一輸出電壓的一電壓位準下拉至一第一參考電壓；一第一上拉(pull-up)電路，耦接至該第一下拉電路，其中該第一上拉電路根據該第一反相輸出端上的一第一輸出反相電壓判斷是否將該第一輸出端上的該第一輸出電壓上拉至一第二參考電壓，其中該第二參考電壓大於該第一參考電壓；一第二控制電路，耦接至該第一輸出端，其中該第二控制電路至少根據該第一輸出電壓產生一第二控制信號；一第二下拉電路，耦接至該第二控制電路，其中該第二下拉電路根據該第二控制信號判斷是否將該第二輸出端上的一第二輸出電壓的一電壓位準下拉至該第二參考電壓；以及一第二上拉電路，耦接至該第二下拉電路，其中該第二上拉電路根據該第二反相輸出端上的一第二輸出反相電壓判斷是否將該第二輸出端上的該第二輸出電壓上拉至一第三參考電壓，其中該第三參考電壓大於該第二參考電壓；其中該第二控制電路包含：一控制端點，耦接至該第二下拉電路，其中該第二控制電路透過該控制端點將該第二控制信號傳送至該第二下拉電路； 一比較電路，耦接至該控制端點，其中該比較電路係用以比較該第二控制信號以及該第二參考電壓以輸出一比較結果；以及一開關電路，耦接至該比較電路以及該控制端點，其中該開關電路係用以根據該比較結果以及該第一輸出電壓來產生該第二控制信號。
2. 如申請專利範圍第1項的電壓位準移位電路，其中該比較電路包含：一第一金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，其中該第一金屬氧化物半導體場效電晶體的一閘極端耦接至該第二參考電壓，且一汲極端耦接至該控制端點；以及一第二金屬氧化物半導體場效電晶體，其中該第二金屬氧化物半導體場效電晶體的一閘極端耦接至該控制端點，且一汲極端耦接至該第二參考電壓；其中該第一金屬氧化物半導體場效電晶體以及該第二金屬氧化物半導體場效電晶體的源極端耦接至該開關電路。
3. 如申請專利範圍第2項的電壓位準移位電路，其中該開關電路包含：一第三金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)、一第四金屬氧化物半導體場效電晶體以及一第五金屬氧化物半導體場效電晶體，其中該第三金屬氧化物半導體場效電晶體、該第四金屬氧化物半導體場效電晶體以及該第五金屬氧化物半導體場效電晶體為疊接(cascode)；其中該第三金屬氧化物半導體場效電晶體的一閘極端接收該第一輸出信號，且一源極端耦接至該第一參考電壓，該第四金屬氧化物半導體場效電晶體的一閘極端耦接至該第二參考電壓，該第五金屬氧化物半導體場效電晶體的一閘極端耦接至該第一金屬氧化物半導體場的該源極端，且一汲極端耦接 至該控制端點。
4. 如申請專利範圍第1項的電壓位準移位電路，其中該第二控制電路另包含：一金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，其中該金屬氧化物半導體場效電晶體的一閘極端耦接至該第二參考電壓，一源極端耦接至該第二反相輸出端而一汲極端耦接至該控制端點。
5. 如申請專利範圍第1項的電壓位準移位電路，其中該第二下拉電路包含：一開關電路，耦接至該第二控制電路，其中該開關電路的一第一端點接收該第二控制信號，一第二端點耦接至該第二參考電壓，一第三端點耦接至該第二輸出端；其中當該第二控制信號指示導通該開關電路時，該開關電路將該第二參考電壓傳送至該第二輸出端，來使得該第二輸出端上的該第二輸出電壓的一電壓位準下拉至該第二參考電壓。
6. 一種電壓位準移位(level shifter)電路，包含：一輸入端、一第一輸出端、第一反相輸出端、一第二輸出端以及一第二反相輸出端；一第一控制電路，用以自該輸入端接收一輸入電壓並產生一第一控制信號；一第一下拉(pull-down)電路，耦接至該第一控制電路，其中該第一下拉電路根據該第一控制信號判斷是否將該第一輸出端上的一第一輸出電壓的一電壓 位準下拉至一第一參考電壓；一第一上拉(pull-up)電路，耦接至該第一下拉電路，其中該第一上拉電路根據該第一反相輸出端上的一第一輸出反相電壓判斷是否將該第一輸出端上的該第一輸出電壓上拉至一第二參考電壓，其中該第二參考電壓大於該第一參考電壓；一第二控制電路，耦接至該第一輸出端，其中該第二控制電路至少根據該第一輸出電壓產生一第二控制信號；一第二下拉電路，耦接至該第二控制電路，其中該第二下拉電路根據該第二控制信號判斷是否將該第二輸出端上的一第二輸出電壓的一電壓位準下拉至該第二參考電壓；以及一第二上拉電路，耦接至該第二下拉電路，其中該第二上拉電路根據該第二反相輸出端上的一第二輸出反相電壓判斷是否將該第二輸出端上的該第二輸出電壓上拉至一第三參考電壓，其中該第三參考電壓大於該第二參考電壓；其中該第二下拉電路包含：一開關電路，耦接至該第二控制電路，其中該開關電路的一第一端點接收該第二控制信號，一第二端點耦接至該第二參考電壓，一第三端點耦接至該第二輸出端；其中當該第二控制信號指示導通該開關電路時，該開關電路將該第二參考電壓傳送至該第二輸出端，來使得該第二輸出端上的該第二輸出電壓的一電壓位準下拉至該第二參考電壓；其中該開關電路包含：一P型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，該P型金屬氧化物半導體場效電晶體的一閘極端耦接至該第一端點，一汲極端耦接至該第二端點，一源極端耦接至該第三端 點。
7. 如申請專利範圍第1項的電壓位準移位電路，其中該第二上拉電路包含：一開關電路，耦接至該第二下拉電路，其中該開關電路的一第一端點接收該第二反相輸出電壓，一第二端點耦接至該第二輸出端，一第三端點耦接至該第三參考電壓；其中當該第二反相輸出電壓指示導通該開關電路時，該開關電路將該第三參考電壓傳送至該第二輸出端，來使得該第二輸出端上的該第二輸出電壓的一電壓位準上拉至該第三參考電壓。
8. 如申請專利範圍第7項的電壓位準移位電路，其中該開關電路包含：一P型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，該P型金屬氧化物半導體場效電晶體的一閘極端耦接至該第一端點，一汲極端耦接至該第二端點，一源極端耦接至該第三端點。
9. 如申請專利範圍第1項的電壓位準移位電路，其中該第一控制電路包含：一反相器，包含一第一端點、一第二端點、一第三端點以及一第四端點；其中該反相器透過該第一端點接收該輸入電壓並產生該第一控制信號於該第四端點，該第二端點耦接至該第一參考電壓，該第三端點耦接至一第四參考電壓，該第四參考電壓大於該第一參考電壓且小於該第二參考電壓。

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